JP2015018900A - 回路基板の製造方法、回路基板及び電子装置 - Google Patents

Abstract

【課題】良好な信号伝送特性を有する回路基板を実現する。
【解決手段】回路基板の製造方法は、回路基板１０Ａに貫通孔１３を形成する工程、その貫通孔１３内壁に導体膜５１を形成する工程、及び、貫通孔１３内壁の導体膜５１のうち、裏面１２側から内部の深さＤ１に形成された導体膜５１をウェットエッチングにより除去する工程を含む。ウェットエッチングにより、スタブ６０となる導体膜５１の部分を精度良く除去し、スタブ６０による伝送損失を抑えた、良好な信号伝送特性を有する回路基板を実現する。
【選択図】図５

Description

本発明は、回路基板の製造方法、回路基板及び電子装置に関する。

半導体チップ等の電子部品を実装する回路基板として、スルーホールビア（単にスルーホールとも称される）を設けたものが知られている。このような回路基板に関し、それを貫通するスルーホールビアを設けた後、信号伝送には不要な部分（スタブ或いはビアスタブと称される）を、ドリルを用いた所謂バックドリル加工によって削る技術が知られている。

特開平８−２８８６４４号公報 特開昭６１−７８２９６号公報 特開２０１２−２２２１８７号公報

しかし、回路基板のスルーホールビアにバックドリル加工を行っても、スタブが残る場合があり、その回路基板を伝送される信号の周波数領域によっては、残存するスタブのために、良好な信号伝送が行われない可能性がある。

本発明の一観点によれば、第１基板に第１貫通孔を形成する工程と、前記第１貫通孔の内壁に第１導体膜を形成する工程と、前記第１基板の第１面から内部の第１深さに形成された前記第１導体膜をウェットエッチングにより除去する工程とを含む回路基板の製造方法が提供される。

また、本発明の一観点によれば、第１貫通孔を有する第１基板と、前記第１貫通孔内に設けられ、前記第１基板の第１面と当該第１面と反対の第２面の間を貫通する第１部材と、前記第１面、及び、前記第１貫通孔の内壁と前記第１部材の間であって前記第１面から内部の第３深さに設けられた第１導体膜とを含む回路基板が提供される。更に、このような回路基板を含む電子装置が提供される。

開示の技術によれば、スタブの影響が抑えられた、良好な信号伝送特性を有する回路基板を実現することが可能になる。また、そのような良好な信号伝送特性を有する回路基板を含む電子装置を実現することが可能になる。

回路基板の一例を示す図である。 信号の周波数と伝送損失の関係の一例を示す図（その１）である。 バックドリル加工の一例を示す図である。 信号の周波数と伝送損失の関係の一例を示す図（その２）である。 回路基板の形成方法の一例を示す図（その１）である。 回路基板の形成方法の一例を示す図（その２）である。 ウェットエッチング工程の一例を示す図である。 ウェットエッチング工程の別例を示す図である。 信号伝送特性の評価に用いる回路基板の説明図である。 信号の周波数と伝送損失の関係の一例を示す図（その３）である。 信号の周波数と伝送損失の関係の一例を示す図（その４）である。 回路基板形成方法の一例の第１工程説明図である。 回路基板形成方法の一例の第２工程説明図である。 回路基板形成方法の一例の第３工程説明図である。 回路基板形成方法の別例の説明図（その１）である。 回路基板形成方法の別例の説明図（その２）である。 スタブを含む回路基板の説明図である。 電子装置の一例を示す図である。

まず、回路基板のスルーホールビア及びスタブについて述べる。
図１は回路基板の一例を示す図である。図１には、回路基板の一例の要部断面を模式的に図示している。

図１に示す回路基板１００は、複数の導体層１１０、及び導体層１１０間に設けられた絶縁層１２０を有する回路基板（多層板）である。導体層１１０には、信号が伝送される導体層１１１（信号線）、及びその他の導体層１１２（電源電位やグランド（ＧＮＤ）電位とされる電源線等）が含まれる。回路基板１００は、それを貫通する貫通孔１０１の内壁に導体膜１３１が設けられたスルーホールビア１３０を有している。

ここで、回路基板１００の一方の面（表面）１００ａ上の導体層１１１と、それに繋がる貫通孔１０１内壁の導体膜１３１の一部、更にそれに繋がる回路基板１００内層の導体層１１１が、図１の点線矢印のように信号が伝送される信号伝送路２１０であるものとする。この場合、貫通孔１０１内壁の導体膜１３１のうち、回路基板１００内層の導体層１１１との接続部位より下の導体膜１３１、及びそれに繋がる他方の面（裏面）１００ｂ上の導体層１１１（ランド）は、信号伝送には不要な部分、即ちスタブ２００となる。

スタブ２００の存在は、例えば、高速信号の伝送損失量の増大、特性インピーダンスの不整合等、信号伝送特性に影響を及ぼし得る。
図２は信号の周波数と伝送損失の関係の一例を示す図である。

図２において、横軸は信号の周波数（ＧＨｚ）、縦軸は伝送損失（ｄＢ）である。尚、ここでは伝送損失として、Ｓパラメータ（Scattering parameter）を用い、信号伝送路２１０の入力ポート１への入射量α１と出力ポート２からの透過（伝送）量β２の比Ｓ₂₁（＝β２／α１）の絶対値をｄＢ換算した値（γｌｏｇ｜Ｓ₂₁｜；γは１０，２０等）を用いている。

図２では、１０ＧＨｚまでの周波数領域について、スタブ２００が長い場合の伝送損失（図２のａ）と、スタブ２００が短い場合の伝送損失（図２のｂ）を例示している。図２に示すように、スタブ２００が存在する回路基板１００の信号伝送路２１０では、数ＧＨｚの信号伝送時に損失が生じる場合があり、比較的長いスタブ２００が存在する回路基板１００の信号伝送路２１０では、信号伝送時の損失が比較的大きくなる。例えば、スタブ２００の長さが１ｍｍを超えるような回路基板１００の場合、このような伝送損失の発生が顕著に現れるようになる。

上記のようなスタブ２００を短くする方法の１つに、スタブ２００の部分をドリルで削るバックドリル加工と称される方法がある。
図３はバックドリル加工の一例を示す図である。

比較的長いスタブ２００が存在する回路基板１００に対しては、図３に示すように、スタブ２００側（回路基板１００の裏面１００ｂ側）から、そのスタブ２００の部分を、スルーホールビア１３０よりも大きな径のドリル３００を用いて削り取る。このようなドリル３００を用いた加工により、回路基板１００に形成されたスタブ２００の短縮が図られる。

例えば、高速信号伝送用の多層板は、５０μｍ〜２００μｍ程度の厚みの絶縁層と、１８μｍ〜７０μｍ程度の厚みの導体層が交互に積層された構造を有する。導体層数は数層から３０層を超えるものまであり、例えば３０層では、全体の厚みが４ｍｍを超え、スタブの長さが３ｍｍ以上になるような場合もある。このようなスタブの長い回路基板に、上記のようなバックドリル加工が施される。

ところが、バックドリル加工では、ドリル３００による加工精度や、加工対象である回路基板１００の製造精度等の要因で、加工後も、ある程度の長さのスタブ２００が残存してしまう場合がある。例えば、スタブ２００の残存量（長さ）Ｄａが、数百μｍ（例えば３００μｍ以上）になることがある。伝送信号周波数の高速化が進み、数十ＧＨｚの周波数領域になると、このような長さのスタブ２００であっても、信号伝送特性に影響を及ぼし得る。

図４は信号の周波数と伝送損失の関係の一例を示す図である。
図４において、横軸は信号の周波数（ＧＨｚ）、縦軸は伝送損失（ｄＢ）（ＳパラメータＳ₂₁の絶対値をｄＢ換算したもの）である。図４では、３０ＧＨｚまでの周波数領域について、比較的長いスタブ２００をバックドリル加工せずに残している場合の伝送損失（図４のｃ（図２のａに相当））と、そのようなスタブ２００をバックドリル加工で短縮した場合の伝送損失（図４のｄ）を例示している。

図４に示すように、比較的長いスタブ２００が存在する回路基板１００の信号伝送路２１０では、数ＧＨｚを超える周波数領域で伝送損失が生じる場合がある。スタブ２００をバックドリル加工で短縮した回路基板１００の信号伝送路２１０でも、１０ＧＨｚを超える周波数領域で伝送損失が生じる場合があり、２０ＧＨｚを超える周波数領域では、バックドリル加工を行っていないものと同程度の伝送損失が生じる場合がある。

このように、比較的長いスタブ２００が存在する回路基板１００や、バックドリル加工でスタブ２００を短縮しても数百μｍといったスタブ２００が残存する回路基板１００では、良好な信号伝送特性が得られない場合がある。

以上のような点に鑑み、ここでは以下に示すような方法を用いて回路基板を形成する。
図５及び図６は回路基板の形成方法の一例を示す図である。図５（Ａ）〜図５（Ｃ）にはそれぞれ、回路基板形成工程の一例の要部断面を模式的に図示している。図６には、形成される回路基板の一例の要部断面を模式的に図示している。

はじめに、図５（Ａ）に示すような回路基板１０Ａが準備される。この回路基板１０Ａは、複数の導体層２１、導体層２１間に設けられた絶縁層３０、及びマスク層４１を有している。導体層２１は、信号が伝送される導体層（信号線）である。導体層２１は、回路基板１０Ａの一方の面（表面）１１上、及び他方の面（裏面）１２側のマスク層４１上、並びに回路基板１０Ａの内層に設けられている。尚、回路基板１０Ａには、このような信号線のほか、電源電位やＧＮＤ電位とされる電源線等の導体層も含まれ得る。回路基板１０Ａは、貫通孔１３の内壁に導体膜５１が設けられ、表面１１側と裏面１２側の導体層２１間を接続するスルーホールビア５０を有している。

回路基板１０Ａの導体層２１及び導体膜５１には、例えば、銅（Ｃｕ）等の導電性材料が用いられる。絶縁層３０には、例えば、絶縁性の樹脂材料、ガラス繊維や炭素繊維を含有する複合樹脂材料のほか、半導体、酸化物、セラミック等の材料が用いられる。マスク層４１には、例えば、レジスト等の除去可能な材料が用いられる。

図５（Ａ）に示す回路基板１０Ａは、例えば、次のようにして準備される。まず、絶縁層３０の一方の面（表面１１）と内層に導体層２１を有し、他方の面（裏面１２）にマスク層４１を有する基板に、貫通孔１３を形成する。次いで、その貫通孔１３の内壁に、めっき法等を用いて、導体膜５１を形成し、スルーホールビア５０を形成する。このような方法を用いて回路基板１０Ａを準備することができる。

ここで、回路基板１０Ａの表面１１上の導体層２１と、それに繋がる貫通孔１３内壁の導体膜５１の一部、更にそれに繋がる回路基板１０Ａ内層の導体層２１が、図５（Ａ）の点線矢印のように信号が伝送される信号伝送路６１である。この場合、貫通孔１３内壁の導体膜５１のうち、回路基板１０Ａ内層の導体層２１との接続部位より下の導体膜５１、及びそれに繋がる裏面１２上の導体層２１（ランド）が、信号伝送には不要とされるスタブ６０となる。

このような回路基板１０Ａを準備した後、図５（Ｂ）に示すように、スルーホールビア５０の内側に樹脂（孔埋め樹脂）７０を設けて貫通孔１３内壁の導体膜５１を被覆し、更に、表面１１側の導体層２１を被覆するようにマスク層４２を設ける。そして、図５（Ｃ）に示すように、ウェットエッチングにより、内層の導体層２１よりも裏面１２側に存在するスタブ６０をエッチングする。

スタブ６０のエッチング後、マスク層４１及びマスク層４２を除去することで、図６に示すような回路基板１０を得る。回路基板１０では、貫通孔１３内壁の、表面１１から所定の深さＤ３の領域に残存する導体膜５１で、その表面１１上の導体層２１と内層の導体層２１とが接続され、これらの導体膜５１と導体層２１によって信号伝送路６１が形成される。

尚、スタブ６０のエッチング後、マスク層４１、マスク層４２は、図６に示すように除去することができるほか、図５（Ｃ）に示すように絶縁層３０上に残しておくこともできる。例えば、残したマスク層４１、マスク層４２を、その後の処理において更にマスクとして利用したり、回路基板１０の保護膜（パッシベーション膜）として利用したりすることも可能である。

図５（Ｃ）に示したウェットエッチングの際、そのエッチング条件を調整することで、スタブ６０のエッチング量（長さ）を調整することができる。調整するエッチング条件としては、エッチング液の種類、濃度、温度、及びエッチング時間等が挙げられる。

このウェットエッチングでは、マスク層４１及びマスク層４２のほか、スルーホールビア５０内に設けた樹脂７０がマスクとなり、スタブ６０となる部分、即ち裏面１２側のランドの導体層２１、及びそれに繋がる導体膜５１が、選択的にエッチングされる。エッチングの際は、まず、裏面１２側のランドの導体層２１がエッチングされ、次いで、貫通孔１３内壁と樹脂７０の間に挟まれた導体膜５１が、裏面１２から所定の深さＤ１までエッチングされる。このように、スタブ６０となるランドの導体層２１、それに繋がる導体膜５１を、順にエッチングしていくことができる。

この例では、スタブ６０となるランドの導体層２１をマスク層４１上に設けることで、そのランドの導体層２１が残存するのを回避している。
図７はウェットエッチング工程の一例を示す図である。

図７（Ａ）には、上記図５（Ａ）に示した回路基板１０Ａの準備工程において、マスク層４１を設けなかった場合の基板（回路基板１０Ａａ）の一例を図示している。マスク層４１を設けていない回路基板１０Ａａでは、絶縁層３０の表面３０ａ上及び裏面３０ｂ上に、導体層２１が、微細な凹凸界面３０ｃで絶縁層３０と接するようにして設けられる場合がある。凹凸界面３０ｃに設けられた導体層２１は、所謂アンカー効果により、絶縁層３０に強く密着する。

このような回路基板１０Ａａのスタブ６０Ａａ（裏面３０ｂ上の導体層２１（ランド）とそれに繋がる導体膜５１の一部）に対し、上記のようにウェットエッチングを行うと、次のようなことが起こり得る。即ち、裏面３０ｂ上のランドの導体層２１は、アンカー効果で絶縁層３０に密着しているため、その導体層２１を取り去るには、レジスト等の上に設けた導体層を取り去るような場合に比べて、長いエッチング時間を要する。ランドの導体層２１を裏面３０ｂ上から取り去るために長時間のエッチングを行うと、その間に、貫通孔１３内壁の導体膜５１のエッチングが過剰に進行する、所謂オーバーエッチングが起こり得る。導体膜５１のエッチングが、図７（Ｂ）に示すように、絶縁層３０の内層に設けた導体層２１に達し、更にその内層の導体層２１を通り越して表面３０ａ側の方まで進行してしまうと、信号伝送路６１が断線してしまう。

これに対し、上記図５（Ａ）に示した回路基板１０Ａのように、スタブ６０が存在する裏面１２側にレジスト等のマスク層４１を設けると、ランドの導体層２１が、アンカー効果でマスク層４１上に強く密着するのを抑えることができる。そのため、図５（Ｂ）の工程を経て、図５（Ｃ）のようにウェットエッチングを行う際、アンカー効果で強く密着した導体層を取り去るような場合に比べて、ランドの導体層２１をマスク層４１上から容易に短時間で取り去ることができる。そのため、オーバーエッチングの発生を抑えることができ、貫通孔１３内壁の導体膜５１の、裏面１２から所定の深さＤ１までのエッチングが終了した時点で、マスク層４１上にランドの導体層２１が残存するのを回避することができる。また、ウェットエッチング後にマスク層４１を除去すれば、そのランドの導体層２１が、回路基板１０内に残存するのを確実に回避することができる。

上記方法を用いることで、図６に示したように、信号伝送路６１を、その一部である導体膜５１が設けられている貫通孔１３の裏面１２側の部分をランドレス構造にして、設けることができる。不要な導体膜５１とランドの導体層２１の除去により、良好な信号伝送特性を有する回路基板１０を実現することが可能になる。

尚、絶縁層３０上に直に導体層２１を設けても上記のようなアンカー効果が生じないような場合には、マスク層４１の配置を省略することもできる。
上記図５（Ｃ）のウェットエッチングにおいて、ランドの導体層２１のエッチングに続いて進行する貫通孔１３内壁の導体膜５１のエッチングでは、前述のように、樹脂７０がマスクとして機能する。樹脂７０がマスクとして機能するため、貫通孔１３内壁の導体膜５１は、側面からのエッチングが樹脂７０によって抑えられ、貫通孔１３内壁（絶縁層３０）と樹脂７０に挟まれた導体膜５１が、裏面１２側から次第にエッチングされていくようになる。そのため、導体膜５１の裏面１２からのエッチング量を精度良く、例えば数十μｍの精度で、調整することができる。樹脂７０を設けることで、導体膜５１を、内層の導体層２１との接続部位の近傍（例えば接続部位から数十μｍの範囲）まで、或いは接続部位まで、短縮することが可能になる。

スタブ６０のエッチング量を精度良く調整することで、バックドリル加工では必ずしも容易でない１００μｍ以下の精度でスタブ６０を除去することができる。信号伝送路６１に繋がるスタブ６０を精度良く短縮或いは消失し、良好な信号伝送特性を有する回路基板１０を実現することが可能になる。

尚、上記図５（Ｃ）では、絶縁層３０上にマスク層４１を設けた状態でスタブ６０のウェットエッチングを行うようにしたが、絶縁層３０上からマスク層４１を除去した後に、スタブ６０のウェットエッチングを行うこともできる。

図８はウェットエッチング工程の別例を示す図である。
ここでは、上記図５（Ｂ）のように貫通孔１３内に樹脂７０を設け、表面１１上にマスク層４２を設けた後、図８（Ａ）に示すように、裏面１２上のマスク層４１を除去する。或いは、上記図５（Ａ）のような回路基板１０Ａの貫通孔１３内を樹脂７０で埋めた後、表面１１上にマスク層４２を形成する前に、裏面１２上のマスク層４１を除去し、それから表面１１上にマスク層４２を形成することで、図８（Ａ）のような状態を得る。マスク層４１の除去は、例えば、マスク層４１をレジストで形成しておき、そのレジストを所定の溶解液を用いて選択的に溶解することで、行うことができる。

このようにマスク層４１を除去した後、図８（Ｂ）に示すように、表面１１上のマスク層４２、樹脂７０及び絶縁層３０に対して選択的に、ランドの導体層２１、及び貫通孔１３内壁の導体膜５１のウェットエッチングを行う。マスク層４１の除去後にウェットエッチングを行うことで、マスク層４１を除去しないでウェットエッチングを行う場合に比べて、ランドの導体層２１がエッチング液と接触する面積が増大するようになる。ランドの導体層２１とエッチング液との接触面積が増大することで、ランドの導体層２１の除去に要するエッチング時間の短縮、ランドの導体層２１のより確実な除去を図ることが可能になる。

以上のようにして形成される回路基板１０の信号伝送特性について述べる。
図９は信号伝送特性の評価に用いる回路基板の説明図、図１０は回路基板の信号の周波数と伝送損失の関係の一例を示す図である。

ここでは一例として、図９（Ａ）及び図９（Ｂ）に示すような回路基板の信号伝送特性について説明する。図９（Ａ）及び図９（Ｂ）には、表面１１上の導体層２１、貫通孔１３内壁の導体膜５１、及び内層の導体層２１を含む信号伝送路６１を有する多層板である回路基板１０ａ及び回路基板１０ｂをそれぞれ例示している。回路基板１０ａ及び回路基板１０ｂには、信号線となる導体層２１のほか、電源電位やＧＮＤ電位とされる電源線となる導体層２２が含まれている。

まず図９（Ａ）の回路基板１０ａは、信号伝送路６１に繋がるスタブ６０を除去せずに残した構造としたものである。ここで、裏面１２側に存在するランドの導体層２１の直径Ｒは約５００μｍ、スタブ６０の長さＤは大体導体層３層分の層厚で、例えば約４０５μｍである。尚、裏面１２上に設けられるランドの導体層２１と、同じく裏面１２上に設けられる他の導体層２２との間の距離Ｌは約１５０μｍである。一方、図９（Ｂ）の回路基板１０ｂは、上記図５に示した方法の例に従って形成されるものであり、図９（Ａ）の回路基板１０ａの、大体導体層２層分の層厚、例えば約２７０μｍの長さＤ１のスタブ６０をエッチングしたものである。

このような長さＤ１のスタブ６０をエッチングしていない回路基板１０ａと、エッチングした回路基板１０ｂにおける、信号の周波数と伝送損失の関係の一例を図１０に示している。図１０において、横軸は信号の周波数（ＧＨｚ）、縦軸は伝送損失（ｄＢ）（ＳパラメータＳ₂₁の絶対値をｄＢ換算したもの）である。図１０では、５０ＧＨｚまでの周波数領域について、図９（Ａ）に示した回路基板１０ａにおける伝送損失（図１０のｅ）と、図９（Ｂ）に示した回路基板１０ｂにおける伝送損失（図１０のｆ）を例示している。

図１０に示すように、回路基板１０ｂでは、回路基板１０ａに比べて、１０ＧＨｚ以上の周波数領域での伝送損失が低減される。回路基板１０ｂのように、スタブ６０となる裏面１２側のランドの導体層２１を除去し、更に貫通孔１３内壁の導体膜５１を裏面１２側から長さＤ１だけ短縮することで、１０ＧＨｚ以上の周波数領域で、信号伝送路６１での伝送損失を低減することが可能になる。

尚、ランドが信号伝送特性に及ぼす影響について、図１１を参照して述べる。
図１１には、上記図９（Ａ）に示した回路基板１０ａと、その裏面１２上のランドの導体層２１を除去した回路基板における、信号の周波数と伝送損失の関係の一例を示している。ここでは、ランドの有無が信号伝送特性に及ぼす影響を評価するため、これらの回路基板において、貫通孔１３内壁に存在する導体膜５１の基板裏面からの長さ（深さ）の差は数十μｍ程度としている。図１１において、横軸は信号の周波数（ＧＨｚ）、縦軸は伝送損失（ｄＢ）（ＳパラメータＳ₂₁の絶対値をｄＢ換算したもの）である。

図１１に示すように、回路基板１０ａの裏面１２上のランドを除去した回路基板（図１１のｈ）では、ランドが存在する回路基板１０ａ（図１１のｇ）に比べて、２０ＧＨｚ以上の周波数領域で伝送損失が低減される。スタブ６０のランドの存在は、信号伝送路６１を伝送される信号の反射量の増大を招き得る。図１１より、スタブ６０のランドを除去することで、ランドによる信号反射量を減らし、信号伝送路６１の信号透過量を増大させて、伝送損失の低減を図ることが可能であると言うことができる。

以上説明した回路基板の形成方法に関し、より詳細に説明する。
図１２は回路基板形成方法の一例の第１工程説明図、図１３は回路基板形成方法の一例の第２工程説明図、図１４は回路基板形成方法の一例の第３工程説明図である。

まず、プリプレグ、コア材、銅箔を用いて、図１２（Ａ）に示すような導体層２０及び絶縁層３０を有する回路基板（多層板）１０Ａを形成する。導体層２０には、信号が伝送される信号線となる導体層２１、及び電源電位やＧＮＤ電位とされる電源線等の他の導体層２２が含まれる。信号線となる導体層２１として、ここでは回路基板１０Ａの表面１１上及び内層に設けられたものを例示している。

次いで、図１２（Ｂ）に示すように、このような回路基板１０Ａの裏面１２の、スタブが形成されることが設計上分かっている箇所とその周辺に、レジストでマスク層４１を形成する。尚、回路基板１０Ａの裏面１２上に導体層が設けられる場合、その導体層は、マスク層４１で覆うことができ、また、マスク層４１から露出させることもできる。マスク層４１の形成には、液状レジスト材料を塗布する方法や、フィルムレジストを貼付する方法等を用いることができる。

次いで、マスク層４１の形成まで行った回路基板１０Ａに、図１２（Ｃ）に示すように、貫通孔１３を形成する。貫通孔１３の形成には、ドリルを用いて孔開けを行う方法や、レーザーを用いて孔開けを行う方法等を用いることができる。

尚、ここでは、信号伝送路が含まれるスルーホールビアの形成箇所に貫通孔１３を形成する場合を例示するが、貫通孔１３は、電源用やＧＮＤ用のスルーホールビアの形成箇所にも形成することができる。

次いで、図１３（Ａ）に示すように、回路基板１０Ａの表面１１側及び裏面１２側の、めっきを行わない箇所に、マスク層４３を形成する。マスク層４３には、例えばレジストを用いることができる。

次いで、めっきを行い、図１３（Ｂ）に示すように、回路基板１０Ａの表面１１上の導体層２１、及び裏面１２上の導体層２１（ランド）を形成する。それと共に、図１３（Ｂ）に示すように、回路基板１０Ａの貫通孔１３内壁に、表面１１と裏面１２の導体層２１間を接続する導体膜５１を形成して、スルーホールビア５０を形成する。スルーホールビア５０の形成後、マスク層４３は除去する。

回路基板１０Ａにおいて、表面１１上の導体層２１と、それに繋がる貫通孔１３内壁の導体膜５１の一部、更にそれに繋がる内層の導体層２１が、信号伝送路６１となる。内層の導体層２１との接続部位より下の導体膜５１、及びそれに繋がる裏面１２上の導体層２１（ランド）が、スタブ６０となる。

尚、ここでは、信号伝送路６１が含まれるスルーホールビア５０を例示するが、それと共に、電源用やＧＮＤ用のスルーホールビアを形成することもできる。
スルーホールビア５０の形成後、図１３（Ｃ）に示すように、樹脂７０でスルーホールビア５０内を埋める。樹脂７０には、スタブ６０のウェットエッチングに耐性を有するもの（エッチング液に対して不溶性を有するもの）が用いられる。

次いで、図１４（Ａ）に示すように、回路基板１０Ａの、スタブ６０でない箇所（導体層、電源用やＧＮＤ用のスルーホールビア等）に、レジストでマスク層４２を形成する。尚、マスク層４２は、回路基板１０Ａの表面１１側のほか、裏面１２側にも形成され得る。マスク層４２の形成には、マスク層４１と同様に、液状レジスト材料を塗布する方法や、フィルムレジストを貼付する方法等を用いることができる。

次いで、図１４（Ｂ）に示すように、マスク層４１、マスク層４２、樹脂７０及び絶縁層３０に対して選択的に、スタブ６０をウェットエッチングする。このウェットエッチングにより、回路基板１０Ａの裏面１２上に存在するランドの導体層２１を除去し、そのランドの導体層２１に繋がる貫通孔１３内壁の導体膜５１を短縮する。

次いで、図１４（Ｃ）に示すように、マスク層４１及びマスク層４２を除去し、回路基板１０を得る。
例えば、この図１２〜図１４に示したような手順で、回路基板１０を形成することができる。

尚、回路基板１０に複数のスルーホールビア５０が設けられる場合であって、それらの除去すべきスタブ６０の長さ（深さ）が異なる場合には、複数回のマスク層の形成及びウェットエッチングを行えばよい。

図１５は回路基板形成方法の別例の説明図である。
例えば、上記図１２及び図１３の工程後、図１４（Ａ）の工程の段階で、図１５（Ａ）に示すように、スタブ６０として、信号伝送路６１となる内層の導体層２１までの長さ（深さ）が異なるスタブ６０ａ及びスタブ６０ｂが存在する構造が得られた場合を想定する。

このような場合は、まず上記図１４（Ｂ）の例に従い、図１５（Ｂ）に示すように、長さの短いスタブ６０ａを所定の深さまで除去する条件で、そのウェットエッチングを行う。これにより、一方のスルーホールビア５０ａ（５０）のスタブ６０ａを所定の深さまで除去する。この時点では、より長いスタブ６０ｂが存在していたもう一方のスルーホールビア５０ｂ（５０）は、未だそのスタブ６０ｂが所定の深さまで除去されずに残存している状態である。

スタブ６０ａを除去するウェットエッチング後、図１５（Ｃ）に示すように、そのスタブ６０ａを除去した一方のスルーホールビア５０ａを保護するマスク層４４を新たに形成する。そして、もう一方のスルーホールビア５０ｂの、未だ所定の深さまで除去されていないスタブ６０ｂを更にウェットエッチングする。これにより、もう一方のスルーホールビア５０ｂのスタブ６０ｂも所定の深さまで除去する。

このようにマスク層４４の形成とウェットエッチングを複数回行うことで、除去されたスタブ６０（スタブ６０ａ及びスタブ６０ｂ）の長さが異なる複数のスルーホールビア５０（スルーホールビア５０ａ及びスルーホールビア５０ｂ）を形成することが可能である。

以上述べたスタブ６０のウェットエッチングにおいて、ランドの除去に続く貫通孔１３内壁の導体膜５１の短縮は、多層板に含まれる絶縁層複数層分について行うことができるほか、絶縁層１層分について行うこともできる。

また、所定の層数分のスタブ６０をウェットエッチングした基板を、他の基板（多層板等）と貼り合わせ、回路基板とすることもできる。
図１６は回路基板形成方法の別例の説明図である。

例えば、図１６（Ａ）に示すような構造を有する回路基板１０ｃを想定する。図１６（Ａ）の回路基板１０ｃは、信号線となる複数の導体層２１、及び絶縁層３０を含む。回路基板１０ｃでは、そのスルーホールビア５０の、表面１１側寄りに内層の導体層２１が存在し、表面１１上の導体層２１と、それに繋がる導体膜５１の一部、及び内層の導体層２１が、信号伝送路６１になる。尚、回路基板１０ｃには、信号線の導体層２１のほか、電源線等の導体層２２が含まれる。

このような回路基板１０ｃに対し、そのスルーホールビア５０のスタブ６０を、上記のように裏面１２側からウェットエッチングで除去する方法を用いる。即ち、ウェットエッチングにより、回路基板１０ｃの裏面１２上に存在するランドの導体層２１を除去し、更に貫通孔１３内壁の導体膜５１を、内層の導体層２１の近傍まで短縮する方法を用いる。このような方法を用いると、導体膜５１が複数層に跨るために、エッチング時間が長くなる場合がある。

このような場合、例えば、信号伝送路６１を含む、より少ない層数の多層板を１ユニットとし、そのユニットについて、上記のようなスルーホールビア５０の形成と、そのスタブのウェットエッチング（ランドの除去及び導体膜５１の短縮）を行う。このようにして、図１６（Ｂ）に示すような多層板ユニット１０ｄａを形成する。尚、このような多層板ユニット１０ｄａは、上記図５及び図１２〜図１４に示したような方法を用いて形成することができる。多層板ユニット１０ｄａの形成後、その形成した多層板ユニット１０ｄａを、別途形成した、図１６（Ｂ）に示すような多層板ユニット１０ｄｂと、樹脂材料等の接合層３０ｄを用いて貼り合わせる。このような方法を用いて、多層板である回路基板１０ｄを得ることもできる。このような方法を用いることで、スタブ６０のエッチング時間の短縮を図ることができる。

例えば、多層板として２４層板を形成する際に、５層目に信号伝送路となる導体層（内層の導体層）が存在し、それよりも上層（例えば１層目）から５層目にかけて、信号伝送路となるスルーホールビアが存在する場合を想定する。このような場合、２４層目から５層目の近傍までの大体１９層分の厚みのスタブ（ランドの導体膜、スルーホールビアの貫通孔内壁の導体膜）をウェットエッチングで除去する方法では、エッチングに比較的長時間を要する。

そこで、１層目から６層目に相当する多層板ユニットを形成し、その多層板ユニットについて、６層目から５層目の近傍までの大体１層分の厚みのスタブをウェットエッチングで除去する。このようにしてスタブをウェットエッチングで除去する多層板ユニットは、上記図５及び図１２〜図１４に示したような方法を用いて得ることができる。そして、このようにしてスタブを除去した多層板ユニットを、別途準備された７層目から２４層目に相当する多層板ユニット（複数の多層板ユニットを貼り合わせて準備されたものでもよい）と貼り合わせることで、スタブをエッチングした２４層板を得る。このような方法を用いることで、スタブを効率的にエッチングし、２４層板を得ることが可能になる。

尚、最終的に得る多層板内の信号伝送路の位置（何層目から何層目か）によって、上記のようにスタブをウェットエッチングで除去した多層板ユニットの表面又は裏面、或いは表面と裏面の双方に、別途準備した多層板ユニットを貼り合わせることができる。

また、ＧＮＤ用スルーホールビア等、信号伝送路ではないスルーホールビアを設ける場合には、貼り合わせて得られる多層板（上記の例では２４層板）について、スルーホールビアの形成を行うことができる。例えば、貼り合わせ後の多層板について、ドリル等による貫通孔の形成、マスク層の形成、めっきによる導体膜の形成等を行う。

バックドリル加工は、基板裏面側から内層の導体層近傍までのスタブを除去する際に実施されるが、上記のようにウェットエッチングでスタブを除去する方法は、基板裏面側からのスタブの除去に限らず、基板表面側からのスタブの除去にも適用可能である。

図１７はスタブを含む回路基板の説明図である。
例えば、図１７（Ａ）に示す回路基板１０ｅのように、内層の導体層２１、貫通孔１３内壁の導体膜５１、及び裏面１２上の導体層２１が信号伝送路６１となる場合、表面１１上の導体層２１とそれに繋がる貫通孔１３内壁の導体膜５１の一部がスタブ６０となる。このように表面１１側にスタブ６０が存在するようになる回路基板１０ｅに対しても、上記図５及び図１２〜図１４に示したような方法を適用することで、そのスタブ６０を除去することが可能である。

例えば、表面１１側にマスク層４１を設けたうえで、スルーホールビア５０の形成、樹脂７０の形成、スタブ６０でない箇所へのマスク層４２の形成を行い、ウェットエッチングを行う。これにより、回路基板１０ｅのような表面１１側のスタブ６０を所定の深さまで除去する。

また、図１７（Ｂ）に示す回路基板１０ｆのように、内層の導体層２１間が貫通孔１３内壁の導体膜５１で接続され信号伝送路６１となる場合もある。この場合は、表面１１上の導体層２１とそれに繋がる貫通孔１３内壁の導体膜５１の一部がスタブ６０となり、更に、裏面１２上の導体層２１とそれに繋がる貫通孔１３内壁の導体膜５１の一部がスタブ６０となる。このように表面１１側と裏面１２側の双方にスタブ６０が存在するようになる回路基板１０ｆに対しても同様に、上記図５及び図１２〜図１４に示したような方法を適用し、表面１１側と裏面１２側のスタブ６０を除去することが可能である。このウェットエッチングの際は、表面１１側と裏面１２側の双方のスタブ６０を、一度のエッチングで同時に除去することが可能である。

例えば、まず表面１１側と裏面１２側にマスク層４１を設けたうえで、スルーホールビア５０の形成、樹脂７０の形成を行う。そして、表面１１側と裏面１２側のスタブ６０でない箇所にマスク層４２を形成し、ウェットエッチングを行うことで、表面１１側と裏面１２側のスタブ６０を所定の深さまで除去する。尚、表面１１側と裏面１２側のスタブ６０の長さ（深さ）が異なる場合には、表面１１側と裏面１２側のいずれか長い方のスタブ６０について、上記図１５の例に従い、マスク層の形成とウェットエッチングを再度行うようにすればよい。このような方法により、回路基板１０ｆのような表面１１側と裏面１２側のスタブ６０を除去する。

以上説明したような回路基板に、半導体装置等の電子部品を実装し、電子装置を得ることができる。
図１８は電子装置の一例を示す図である。図１８には、電子装置の要部断面を模式的に図示している。

図１８に示す電子装置８０は、回路基板１０ｈと、電子部品として半導体装置９０を有し、半導体装置９０が回路基板１０ｈに実装された構造を有している。
回路基板１０ｈは、上記図５及び図１２〜図１４に示したような方法を用いて形成される。回路基板１０ｈは、導体層２０及び絶縁層３０、並びに、スタブが除去された、信号伝送路６１を含むスルーホールビア５０を有している。このような回路基板１０ｈの信号伝送路６１に、半導体装置９０が半田ボール等のバンプ９１を用いて電気的に接続されている。例えば、回路基板１０ｈ上に、半田ボールのバンプ９１を設けた半導体装置９０を配置し、リフローを行うことでバンプ９１を溶融、固化し、信号伝送路６１に接合することで、回路基板１０ｈに半導体装置９０が実装された電子装置８０を得る。

尚、回路基板１０ｈは、図１８に示すような、電源用又はＧＮＤ用のスルーホールビア５０ｃを有していてもよい。半導体装置９０は、そのようなスルーホールビア５０ｃにもバンプを用いて電気的に接続することができる。

この図１８に示した回路基板１０ｈの構成は一例であって、例えば、上記図１５〜図１７について述べたような構造を採用することもできる。
精度良くスタブを除去した回路基板１０ｈを用いることで、良好な信号伝送特性を有する電子装置８０を実現することが可能になる。

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 第１基板に第１貫通孔を形成する工程と、
前記第１貫通孔の内壁に第１導体膜を形成する工程と、
前記第１基板の第１面から内部の第１深さに形成された前記第１導体膜をウェットエッチングにより除去する工程と
を含む回路基板の製造方法。

（付記２） 前記内壁に形成された前記第１導体膜を被覆する被覆部材を形成する工程を更に含み、
前記第１導体膜を除去する工程は、前記第１面から前記第１深さに形成された前記第１導体膜を、前記第１基板及び前記被覆部材に対して選択的に、ウェットエッチングにより除去する工程を含むことを特徴とする付記１に記載の回路基板の製造方法。

（付記３） 前記第１貫通孔を形成する工程前に、前記第１基板の前記第１面上に第１マスク層を形成する工程を更に含み、
前記第１貫通孔を形成する工程は、前記第１基板及び前記第１マスク層に前記第１貫通孔を形成する工程を含み、
前記第１導体膜を形成する工程は、前記内壁及び前記第１マスク層上に前記第１導体膜を形成する工程を含み、
前記第１導体膜を除去する工程は、前記第１マスク層上に形成した前記第１導体膜を除去する工程を含むことを特徴とする付記１又は２に記載の回路基板の製造方法。

（付記４） 前記第１導体膜を除去する工程前に、前記第１マスク層を除去する工程を更に含み、
前記第１導体膜を除去する工程は、前記第１基板の前記第１面から突出する前記第１導体膜と、前記第１面から前記第１深さの前記第１導体膜とを除去する工程を含むことを特徴とする付記３に記載の回路基板の製造方法。

（付記５） 前記第１基板は、前記第１面から前記第１深さよりも深い位置に設けられ前記第１導体膜が接続される内層導体膜を有していることを特徴とする付記１乃至４のいずれかに記載の回路基板の製造方法。

（付記６） 前記第１導体膜を除去する工程後に、前記第１基板に第２基板を積層する工程を更に含むことを特徴とする付記１乃至５のいずれかに記載の回路基板の製造方法。
（付記７） 前記第１基板に第２貫通孔を形成する工程と、
前記第２貫通孔の内壁に第２導体膜を形成する工程と、
前記第１基板の前記第１面から内部の第２深さに形成された前記第２導体膜をウェットエッチングにより除去する工程と
を更に含み、
前記第１導体膜及び前記第２導体膜の除去後に、
前記第１貫通孔内の前記第１導体膜を被覆する第２マスク層を形成する工程と、
前記第２マスク層をマスクにして、前記第２貫通孔内の、前記第２深さから当該第２深さよりも深い第３深さに形成された前記第２導体膜を、ウェットエッチングにより除去する工程と
を更に含むことを特徴とする付記１乃至６のいずれかに記載の回路基板の製造方法。

（付記８） 第１貫通孔を有する第１基板と、
前記第１貫通孔内に設けられ、前記第１基板の第１面と当該第１面と反対の第２面の間を貫通する第１部材と、
前記第１面、及び、前記第１貫通孔の内壁と前記第１部材の間であって前記第１面から内部の第３深さに設けられた第１導体膜と
を含むことを特徴とする回路基板。

（付記９） 前記第１基板は、前記第１面から前記第３深さよりも浅い位置に設けられ前記第１導体膜と接続された内層導体膜を有していることを特徴とする付記８に記載の回路基板。

（付記１０） 前記第１基板に積層された第２基板を更に含むことを特徴とする付記８又は９に記載の回路基板。
（付記１１） 前記第１基板は、第２貫通孔を有し、
前記第２貫通孔内に設けられ、前記第１面と前記第２面の間を貫通する第２部材と、
前記第１面、及び、前記第２貫通孔の内壁と前記第２部材の間であって前記第１面から内部の前記第３深さとは異なる第４深さに設けられた第２導体膜と
を更に含むことを特徴とする付記８乃至１０のいずれかに記載の回路基板。

（付記１２） 回路基板と、
前記回路基板上に実装された電子部品と
を含み、
前記回路基板は、
第１貫通孔を有する第１基板と、
前記第１貫通孔内に設けられ、前記第１基板の第１面と当該第１面と反対の第２面の間を貫通する第１部材と、
前記第１面、及び、前記第１貫通孔の内壁と前記第１部材の間であって前記第１面から内部の第３深さに設けられた第１導体膜と
を含むことを特徴とする電子装置。

（付記１３） 第１貫通孔を有する第１基板と、前記第１貫通孔内に設けられ、前記第１基板の第１面と当該第１面と反対の第２面の間を貫通する第１部材と、前記第１面、及び、前記第１貫通孔の内壁と前記第１部材の間であって前記第１面から内部の第３深さに設けられた第１導体膜とを含む回路基板を準備する工程と、
前記回路基板上に電子部品を配置する工程と、
前記電子部品を前記第１導体膜と電気的に接続する工程と
を含むことを特徴とする電子装置の製造方法。

１０，１０Ａ，１０Ａａ，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｈ，１００ 回路基板
１０ｄａ，１０ｄｂ 多層板ユニット
１１，３０ａ，１００ａ 表面
１２，３０ｂ，１００ｂ 裏面
１３，１０１ 貫通孔
２０，２１，２２，１１０，１１１，１１２ 導体層
３０，１２０ 絶縁層
３０ｃ 凹凸界面
３０ｄ 接合層
４１，４２，４３，４４ マスク層
５０，５０ａ，５０ｂ，５０ｃ，１３０ スルーホールビア
５１，１３１ 導体膜
６０，６０Ａａ，６０ａ，６０ｂ，２００ スタブ
６１，２１０ 信号伝送路
７０ 樹脂
８０ 電子装置
９０ 半導体装置
９１ バンプ
３００ ドリル

Claims (7)

1. 第１基板に第１貫通孔を形成する工程と、
   前記第１貫通孔の内壁に第１導体膜を形成する工程と、
   前記第１基板の第１面から内部の第１深さに形成された前記第１導体膜をウェットエッチングにより除去する工程と
   を含む回路基板の製造方法。
2. 前記内壁に形成された前記第１導体膜を被覆する被覆部材を形成する工程を更に含み、
   前記第１導体膜を除去する工程は、前記第１面から前記第１深さに形成された前記第１導体膜を、前記第１基板及び前記被覆部材に対して選択的に、ウェットエッチングにより除去する工程を含むことを特徴とする請求項１に記載の回路基板の製造方法。
3. 前記第１貫通孔を形成する工程前に、前記第１基板の前記第１面上に第１マスク層を形成する工程を更に含み、
   前記第１貫通孔を形成する工程は、前記第１基板及び前記第１マスク層に前記第１貫通孔を形成する工程を含み、
   前記第１導体膜を形成する工程は、前記内壁及び前記第１マスク層上に前記第１導体膜を形成する工程を含み、
   前記第１導体膜を除去する工程は、前記第１マスク層上に形成した前記第１導体膜を除去する工程を含むことを特徴とする請求項１又は２に記載の回路基板の製造方法。
4. 前記第１導体膜を除去する工程前に、前記第１マスク層を除去する工程を更に含み、
   前記第１導体膜を除去する工程は、前記第１基板の前記第１面から突出する前記第１導体膜と、前記第１面から前記第１深さの前記第１導体膜とを除去する工程を含むことを特徴とする請求項３に記載の回路基板の製造方法。
5. 前記第１導体膜を除去する工程後に、前記第１基板に第２基板を積層する工程を更に含むことを特徴とする請求項１乃至４のいずれかに記載の回路基板の製造方法。
6. 第１貫通孔を有する第１基板と、
   前記第１貫通孔内に設けられ、前記第１基板の第１面と当該第１面と反対の第２面の間を貫通する第１部材と、
   前記第１面、及び、前記第１貫通孔の内壁と前記第１部材の間であって前記第１面から内部の第３深さに設けられた第１導体膜と
   を含むことを特徴とする回路基板。
7. 回路基板と、
   前記回路基板上に実装された電子部品と
   を含み、
   前記回路基板は、
   第１貫通孔を有する第１基板と、
   前記第１貫通孔内に設けられ、前記第１基板の第１面と当該第１面と反対の第２面の間を貫通する第１部材と、
   前記第１面、及び、前記第１貫通孔の内壁と前記第１部材の間であって前記第１面から内部の第３深さに設けられた第１導体膜と
   を含むことを特徴とする電子装置。

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