JP2019075432A - 配線基板及び配線基板の製造方法 - Google Patents

配線基板及び配線基板の製造方法 Download PDF

Info

Publication number
JP2019075432A
JP2019075432A JP2017199347A JP2017199347A JP2019075432A JP 2019075432 A JP2019075432 A JP 2019075432A JP 2017199347 A JP2017199347 A JP 2017199347A JP 2017199347 A JP2017199347 A JP 2017199347A JP 2019075432 A JP2019075432 A JP 2019075432A
Authority
JP
Japan
Prior art keywords
wiring
substrate
signal
screw
type via
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017199347A
Other languages
English (en)
Inventor
福田 孝志
Takashi Fukuda
孝志 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2017199347A priority Critical patent/JP2019075432A/ja
Priority to US16/155,917 priority patent/US20190116661A1/en
Publication of JP2019075432A publication Critical patent/JP2019075432A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0237High frequency adaptations
    • H05K1/025Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H05K1/0251Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance related to vias or transitions between vias and transmission lines
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/115Via connections; Lands around holes or via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4046Through-connections; Vertical interconnect access [VIA] connections using auxiliary conductive elements, e.g. metallic spheres, eyelets, pieces of wire
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0284Details of three-dimensional rigid printed circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/119Details of rigid insulating substrates therefor, e.g. three-dimensional details
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227Other objects, e.g. metallic pieces
    • H05K2201/10409Screws
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/0207Partly drilling through substrate until a controlled depth, e.g. with end-point detection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

【課題】複数の配線層を備えた配線基板において、スタブを発生させることなく配線層間の接続を行う。【解決手段】配線基板は、導電体からなる先端部と、一端が先端部に接続された導電体からなる心線と、心線の他端に接続された導電体からなる頭部と、少なくとも表面が絶縁体で構成され、心線の側面を覆い且つ表面にネジ山を有する胴体部と、を有するネジ型ビアと、複数の配線層を有し、ネジ型ビアが埋め込まれた基板と、を含む。先端部が基板の内部の配線層に設けられた第1の配線に接続され、頭部が基板の表面の配線層に設けられた第2の配線に接続されている。【選択図】図6

Description

開示の技術は、配線基板及び配線基板の製造方法に関する。
互いに異なる配線層に設けられた配線同士を接続するビアを備えた配線基板に関する技術として、以下の技術が知られている。
例えば、複数層の配線を備えた基板に形成された非貫通孔内の底部に導電材料を配し、非貫通孔内に、導電細線を挿入して導電材料と接合し、導電細線と非貫通孔の側壁面との間隙を絶縁材料で充填する配線基板の製造方法が知られている。
また、導電性グランドコアを包囲する誘電体層と、該誘電体層に対して横方向に結合された信号導体層とを備えた構成要素を多層基板内の孔に挿入することで、基板のインピーダンス整合を実現する技術が知られている。
また、多層プリント基板の表面パターンと裏面パターンとを接続する中心導体と、中心導体の周囲に配する被覆導体と、中心導体と被覆導体との間に配する絶縁材とを有するバイアスルーホール部とを、備えたプリント基板構造が知られている。
特開2015−128100号公報 特開2006−191018号公報 実開平4−97380号公報
複数の配線層を備えた配線基板において、配線層間の接続には、ビアが用いられている。
ビアの一部は、スタブと称される配線の分岐路を形成する場合があり、これによって、信号配線を流れる信号に悪影響が及ぶ場合がある。すなわち、信号配線を流れる信号は、スタブと信号配線との分岐点に達すると二手に分かれ、そのうちのひとつはスタブに向かい、スタブ端部で反射され再び分岐点に戻る。これにより、信号配線を流れる信号とスタブ端部で反射された信号が干渉し、分岐点において信号が減衰する場合がある。
スタブを除去する手法として、ビアの形成位置において配線基板の裏面からドリルを挿入してスタブを切削除去するバックドリル工法が知られている。しかしながら、バックドリル工法において、信号配線を切断しないようにスタブを完全に除去することは困難であり、0.5mm程度のスタブが残る。スタブに起因して生じる信号の反射損失は、信号の伝送レートが高くなる程大きくなり、バックドリル工法を適用したとしても、例えば、25Gbps(bps: bits per second)を超える高速伝送を実現することは困難である。一方、スキップビアやスタックビアなどスタブが発生しないビア技術も存在するが、製造限界から配線層3層分の短いビアしか作成できない。
開示の技術は、複数の配線層を備えた配線基板において、スタブを発生させることなく配線層間の接続を行うことを目的とする。
開示の技術に係る配線基板は、ネジ型ビアと、前記ネジ型ビアが埋め込まれた基板と、を含む。ネジ型ビアは、導電体からなる先端部と、一端が前記先端部に接続された導電体からなる心線と、前記心線の他端に接続された導電体からなる頭部と、少なくとも表面が絶縁体で構成され、前記心線の側面を覆い且つ表面にネジ山を有する胴体部と、を有する。前記先端部が前記基板の内部の配線層に設けられた第1の配線に接続され、前記頭部が前記基板の表面の配線層に設けられた第2の配線に接続されている。
開示の技術によれば、複数の配線層を備えた配線基板において、スタブを発生させることなく配線層間の接続が可能となる。
開示の技術の実施形態に係るネジ型ビアの上面図である。 開示の技術の実施形態に係るネジ型ビアの側面図である。 図1における3−3線に沿った断面図である。 図2における4−4線に沿った断面図である。 開示の技術の実施形態に係るネジ型ビアの先端部の拡大図である。 開示の技術の実施形態に係るネジ型ビアが内部に埋め込まれた配線基板の構成の一例を示す断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係る信号配線の拡大断面図である。 開示の技術の実施形態に係る配線基板の製造方法の一例を示す断面図である。 開示の技術の実施形態に係るネジ型ビアの先端部が接続された信号配線の拡大断面図である。 比較例に係る配線基板の製造方法の一例を示す断面図である。 比較例に係る配線基板の製造方法の一例を示す断面図である。 シミュレーションを用いて解析した信号伝送経路を示す図である 0.5mmのスタブを有する配線基板を用いた場合のアイダイアグラムである。 スタブを有さない配線基板を用いた場合のアイダイアグラムである。 開示の技術の実施形態に係るネジ型ビアの各部の寸法を示す図である。 開示の技術の他の実施形態に係るネジ型ビアの側面図である。
以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
[第1の実施形態]
図1は開示の技術の実施形態に係るネジ型ビア10の上面図、図2はネジ型ビア10の側面図、図3は図1における3−3線に沿った断面図、図4は図2における4−4線に沿った断面図である。ネジ型ビア10は、先端部20、心線30、頭部40及び胴体部50を含んで構成されている。
先端部20は、銅などの導電体で構成され、ネジ型ビア10の先端に配置されている。図5は、先端部20の拡大図である。図5に示すように、先端部20は、表面に粗化処理が施されており、表面に微細な凹凸が形成されている。先端部20の粗化は、例えば、有機酸系マイクロエッチング剤を用いたウェットエッチングによって行うことが可能である。
心線30は、銅などの導電体で構成され、一端が先端部20に接続されている。頭部40は、銅などの導電体で構成されており、心線30の他端に接続されている。すなわち、頭部40は、心線30を介して先端部20に電気的に接続されている。頭部40の上面には、図1に示すように、プラス型の溝41が形成されている。溝41は、ネジ型ビア10を後述する基板100(図6参照)に埋め込む際に用いられるドライバ等の工具を頭部40に当接させるために用いられる。
胴体部50は、心線30の側面を覆っている。すなわち、心線30は、胴体部50の内部に埋設されている。胴体部50の表面には、ネジ山51が形成されている。胴体部50は、少なくとも表面が絶縁性を有していればよく、また、セラミック並みの固さを有し、且つ磁性を有していないことが好ましい。胴体部50を構成する材料として例えばNasseel IS(Nasseel Insulation Skin)を好適に用いることができる。Nasseel ISは、ステンレスの表面にセラミック層を形成することで、絶縁性を持たせた部材である。なお、胴体部50を構成する材料として、セラミック並みの固さを確保できれば、エポキシ樹脂等の樹脂材料を用いることも可能である。
図6は、ネジ型ビア10A及び10Bが内部に埋め込まれた、開示の技術の実施形態に係る配線基板100の構成の一例を示す断面図である。なお、ネジ型ビア10A及び10Bの構成は、図1〜図5に示すネジ型ビア10と同じである。
配線基板100は、その厚さ方向に積層された複数の配線層L1〜L16と、各配線層の間に設けられた複数の絶縁層110とを含んでいる。すなわち、配線層と絶縁層110とが交互に積層されている。なお、配線基板100に設けられる配線層の層数は、適宜増減することが可能である。本実施形態において、配線層L1、L3、L5、L7、L10、L12、L14及びL16は、信号配線が形成される配線層であり、配線層L2、L4、L6、L8、L9、L11、L13及びL15は、グランドプレーンが形成される配線層である。また、配線層L1及びL16は、それぞれ、配線基板100の最表面に配置される配線層である
ネジ型ビア10A及び10Bは、それぞれ、配線基板100の表面から配線層L16〜L6及びこれらの配線層L16〜L6の間に設けられた絶縁層110を貫いて配線層L5に達している。ネジ型ビア10Aは、先端部20が、配線層L5に設けられた信号配線130Aに接続されており、頭部40が配線層L16に設けられた信号配線120Aに接続されている。すなわち、信号配線120Aと信号配線130Aは、ネジ型ビア10Aを介して電気的に接続されている。同様に、ネジ型ビア10Bは、先端部20が、配線層L5に設けられた信号配線130Bに接続されており、頭部40が配線層L16に設けられた信号配線120Bに接続されている。すなわち、信号配線120Bと信号配線130Bは、ネジ型ビア10Bを介して電気的に接続されている。なお、信号配線120A及び130Aは、一対の差動信号のうちの一方が通過する信号配線であってもよく、信号配線120B及び130Bは、一対の差動信号のうちの他方が通過する信号配線であってもよい。
以下に配線基板100の製造方法について、図7A〜図7Eを参照しつつ説明する。初めに、絶縁層110を間に挟んで積層された配線層L1〜L16を有する基板100aを用意する(図7A)。基板100aは、公知の工法を用いて作製することが可能である。
次に、ドリル加工により、基板100aの、ネジ型ビア10A及び10Bの形成予定位置にビアホール140A及び140Bを形成する(図7B)。ビアホール140A及び140Bは、それぞれ、基板100aの表面から配線層L16〜L6を貫通し、配線層L5に設けられた信号配線130A及び130Bに達するように形成される。このとき、ドリルが信号配線130A及び130Bを貫通することなくドリルの先端が信号配線130A、130Bに接触するように、ドリルの位置決めが行われる。なお、ドリルの挿入深さは、1μm単位で指定することが可能である。
ビアホール140A及び140Bの形成は、先端が粗化されたドリルを用いて行うことが好ましい。図7Cは、先端が粗化されたドリルを用いてビアホール140Aを形成した場合の信号配線130Aの拡大断面図である。ビアホール140Aを形成する際に、先端が粗化されたドリルによって信号配線130Aの表面を削ることで、信号配線130Aの表面に凹凸が形成される。信号配線130Bについても同様である。
次に、ビアホール140A及び140Bにそれぞれ、ネジ型ビア10A及び10Bを挿入する(図7D)。このとき、ドライバ等の工具を用いて、ネジ型ビア10A及び10Bを軸周りに回転させながら挿入してもよい。この場合、ドライバの先端は、ネジ型ビア10A及び10Bの頭部40の上面に形成された溝41に嵌入される。ネジ型ビア10Aは、先端部20が、配線層L5に形成された信号配線130Aに接続され、頭部40が、基板100aの表面の配線層L16に形成された信号配線120Aに接続される。これにより、信号配線120Aと信号配線130Aとが、ネジ型ビア10Aの頭部40、心線30及び先端部20を介して、互いに電気的に接続される。同様に、ネジ型ビア10Bは、先端部20が、配線層L5に形成された信号配線130Bに接続され、頭部40が、基板100aの表面の配線層L16に形成された信号配線120Bに接続される。これにより、信号配線120Bと信号配線130Bとが、ネジ型ビア10Bの頭部40、心線30及び先端部20を介して、互いに電気的に接続される。
ここで、図7Eは、ネジ型ビア10Aの先端部20が接続された信号配線130Aの拡大断面図である。ビアホール140Aの形成工程において、信号配線130Aの表面に凹凸を形成し、また、ネジ型ビア10Aの先端部20の表面に粗化処理を施すことで、先端部20と信号配線130Aとの接触面積を大きくすることができる。これにより、ネジ型ビア10Aと信号配線130Aとの間で接触不良が発生するリスクを低減することができ、また、ネジ型ビア10Aと信号配線130Aとの接触抵抗を小さくすることができる。ネジ型ビア10B及び信号配線130Bについても同様である。
以上の各工程を経ることで、配線基板100が完成する。その後、配線基板100に部品を半田付けする際のリフロー工程において、ネジ型ビア10A及び10Bの先端部20及び信号配線130A及び130Bを構成する導電体がそれぞれ軟化し、導電体間の接合が強化される。また、先端部20、信号配線130A及び130Bの表面が、それぞれ粗化されることでアンカー効果を生じ、これにより、ネジ型ビア10Aと信号配線130Aとの接合強度、ネジ型ビア10Bと信号配線130Bとの接合強度をそれぞれ高めることが可能である。
図8A及び図8Bは、比較例に係る配線基板の製造方法の一例を示す断面図である。比較例に係る製造方法においては、図8Aに示すように、基板100aを貫通するスルーホール150A及び150Bが形成され、めっき処理などによりスルーホール150A及び150Bの内壁に導電膜151が形成される。これにより、配線層L5に設けられた信号配線130A及び130Bが、それぞれ、導電膜151を介して、配線層L16に設けられた信号配線120A及び120Bに電気的に接続される。また、スルーホール150A及び150Bの内壁に形成された導電膜151の、配線層L5から配線層L1に至る部分によりスタブ160が形成される。
次に、図8Bに示すように、公知のバックドリル工法により、基板100aの裏面側からドリルを用いてスタブ160を除去する。しかしながら、バックドリル工法によって、信号配線130A及び130Bを切断しないようにスタブ160を完全に除去することは困難であり、0.5mm程度のスタブ160が残る。一般的にスタブに起因して生じる信号の反射損失は、信号の伝送レートが高くなる程大きくなり、25Gbpsを超える高速伝送においては、0.5mm程度のスタブであっても信号の伝送品質に悪影響が及ぶ。
一方、開示の技術に係る配線基板100によれば、ネジ型ビア10A及び10Bを基板100aに埋め込むことで各配線層L1〜L16に設けられた配線の層間接続を行うことができるので、スタブが発生することがない。従って、スタブに起因する信号の伝送品質の劣化を防止することが可能である。
ここで、シミュレーションにより0.5mmのスタブを有する配線基板と、スタブを有さない配線基板とで信号の伝送品質をアイダイアグラムにより比較した。図9は、シミュレーションを用いて解析した信号伝送経路(解析トポロジ)を示す図である。本解析では、図9に示すように、トランスミッタ(TX)201から送信された差動信号が、TXパッケージ202、コネクタ203、配線基板の信号配線204、206、208及びビア205、207を経由してレシーバ(RX)209に伝送する場合を想定した。配線基板内において、差動信号は、配線層L14の信号配線204(5mm)、配線層L14とL3とを繋ぐビア205、配線層L3の信号配線206(50mm)、配線層L3とL1とを繋ぐビア207、配線層L1の信号配線208(70mm)を通過するものとした。差動信号の伝送レートを28.05Gbpsとした。差動信号のパターンとして擬似ランダムパターン(PRBS15(100000bit))を用いた。トランスミッタ(Tx)201におけるデターミニスティックジッタDjを1.78ps、ランダムジッタRjを0.25psとした。
図10Aは、0.5mmのスタブを有する配線基板を用いた場合のアイダイアグラムである。図10Bは、スタブを有さない配線基板を用いた場合のアイダイアグラムである。アイダイアグラムは、伝送信号の波形をサンプリングし、これらを重ね合わせて表示したものである。波形の中央に現れるアイパターンの電圧軸方向の開口幅(Eye Height)および時間軸方向の開口幅(Eye Width)がともに大きい程、伝送品質が高いと判定することができる。図10Aに示す0.5mmのスタブを有する配線基板を用いた場合のアイパターンの電圧軸方向の開口幅(Eye Height)は、90mVであった。一方、図10Bに示すスタブを有さない配線基板を用いた場合のアイパターンの電圧軸方向の開口幅(Eye Height)は、135mVであった。すなわち、スタブを完全に除去することで、アイパターンの電圧軸方向の開口幅(Eye Height)が45mV拡大し、信号の伝送品質が向上した。開示の技術の実施形態に係る配線基板100は、スタブを有していないので、図10Bに示す結果と同様の結果が得られるものと推定される。
また、開示の技術の実施形態に係る配線基板100によれば、ネジ型ビア10A及び10Bにおいて、胴体部50の比誘電率及び径、心線30の径などを変化させることにより、ネジ型ビア10A及び10Bのインピーダンスをコントロールすることが可能である。ここで、図11に示すように、心線30の径をa、胴体部50の径をb、心線30同士の間隔をc、心線30と直近のグランドビア170との距離をdとし、上記のa〜dの値を変化させたときの、ネジ型ビア10A及び10Bのインピーダンスを算出した。その結果を下記の表1に示す。なお、各水準において、胴体部50の比誘電率を3.8とした。a〜dの値を表1に示すように変化させることで、ネジ型ビア10A及び10Bのインピーダンスは、68.1Ω〜91.1Ωの範囲で変化した。
このように、開示の技術の実施形態に係る配線基板100によれば、ネジ型ビア10A及び10Bのインピーダンスコントロールを容易に行うことができる。ネジ型ビア10A及び10Bと、これらに接続される信号配線120A、130A、120B、130Bとの間で、インピーダンス不整合が生じている場合、反射により信号の伝送品質が低下する。従って、ネジ型ビア10A及び10Bのインピーダンスと、これらに接続される信号配線120A、130A、120B、130Bのインピーダンスとの差が小さくなるように、a〜dの少なくとも1つの値を調整することが好ましい。これにより、インピーダンス不整合による信号反射を抑制することができ、信号の伝送品質を向上させることができる。
また、本実施形態に係る配線基板100によれば、ネジ型ビア10A及び10Bの先端部20、信号配線130A、130Bの表面が粗化されているので、ネジ型ビア10A及び10Bと信号配線130A及び130Bとの接触面積を大きくすることができる。これにより、ネジ型ビア10A及び10Bと信号配線130A及び130Bとの接触抵抗を低減することができる。また、アンカー効果によって、ネジ型ビア10A及び10Bと信号配線130A及び130Bとの接合強度を高めることができる。
なお、本実施形態では、ネジ型ビア10A及び10Bを用いて配線層L16に設けられた信号配線120A、120Bと、配線層L5に設けられた信号配線130A、130Bとを接続する場合を例示したが、開示の技術は、この態様に限定されるものではない。配線基板100の内部に設けられた、いずれの配線層の配線も、ネジ型ビア10A及び10Bを用いて、配線基板の最表面に設けられた配線層の配線と接続することが可能である。
また、本実施形態では、差動信号が通過する伝送経路上にネジ型ビア10A及び10Bを配置する場合を例示したが、シングルエンド信号が通過する伝送経路上にネジ型ビアを配置してもよい。
[第2の実施形態]
図12は、開示の技術の第2の実施形態に係るネジ型ビア10Cの側面図である。ネジ型ビア10Cは、胴体部50が、頭部40側から先端部20側に向けて径が徐々に小さくなっているテーパ部52を有する。すなわち、ネジ型ビア10Cは、先端部20の近傍が尖っており、木ネジのような形状を有する。本実施形態に係るネジ型ビア10Cによれば、先端部20の近傍が尖っているので、基板への埋め込みが容易である。また、ネジ型ビア10Cをドリルとして機能させながらネジ型ビア10Cの基板への埋め込みを行うことが可能である。従って、基板にビアホールを形成する工程を省略することが可能である。
なお、配線基板100は、開示の技術における配線基板の一例である。ネジ型ビア10、10A、10B、10Cは、開示の技術におけるネジ型ビアの一例である。先端部20は、開示の技術における先端部の一例である。心線30は、開示の技術における心線の一例である。頭部40は、開示の技術における頭部の一例である。胴体部50は、開示の技術における胴体部の一例である。配線層L1〜L16は、開示の技術における配線層の一例である。第1の配線130A及び130Bは、開示の技術における第1の配線の一例である。第2の配線120A及び120Bは、開示の技術における第2の配線の一例である
10、10A、10B、10C ネジ型ビア
20 先端部
30 心線
40 頭部
50 胴体部
51 ネジ山
52 テーパ部
100 配線基板
100a 基板
110 絶縁層
120A、120B、130A、130B 信号配線
140A、140B ビアホール

Claims (10)

  1. 導電体からなる先端部と、一端が前記先端部に接続された導電体からなる心線と、前記心線の他端に接続された導電体からなる頭部と、少なくとも表面が絶縁体で構成され、前記心線の側面を覆い且つ表面にネジ山を有する胴体部と、を有するネジ型ビアと、
    複数の配線層を有し、前記ネジ型ビアが埋め込まれた基板と、
    を含み、
    前記先端部が前記基板の内部の配線層に設けられた第1の配線に接続され、前記頭部が前記基板の表面の配線層に設けられた第2の配線に接続されている
    配線基板。
  2. 前記先端部は、表面が粗化されている
    請求項1に記載の配線基板。
  3. 前記第1の配線の前記先端部が接続される部分が粗化されている
    請求項1または請求項2に記載の配線基板。
  4. 前記ネジ型ビアは、差動信号が通過する配線に接続されている
    請求項1から請求項3のいずれか1項に記載の配線基板。
  5. 前記胴体部は、前記頭部側から前記先端部側に向けて径が徐々に小さくなっているテーパ部を有する
    請求項1から請求項4のいずれか1項に記載の配線基板。
  6. 複数の配線層を有する基板を用意する工程と、
    導電体からなる先端部と、一端が前記先端部に接続された導電体からなる心線と、前記心線の他端に接続された導電体からなる頭部と、少なくとも表面が絶縁体で構成され、前記心線の側面を覆い且つ表面にネジ山を有する胴体部と、を含むネジ型ビアを、前記基板に埋め込む工程と、
    を含み、
    前記ネジ型ビアを前記基板に埋め込む工程において、前記先端部を前記基板の内部の配線層に設けられた第1の配線に接続し、前記頭部を前記基板の表面の配線層に設けられた第2の配線に接続する
    配線基板の製造方法。
  7. 前記基板の表面から前記第1の配線に達するビアホールを形成する工程を更に含み、
    前記基板に前記ネジ型ビアを埋め込む工程において、前記ネジ型ビアを前記ビアホールに挿入する
    請求項6に記載の製造方法。
  8. 前記ビアホールを形成する工程において、前記第1の配線の表面を粗化する
    請求項7に記載の製造方法。
  9. 前記先端部が粗化された前記ネジ型ビアを前記基板に埋め込む
    請求項6から請求項8のいずれか1項に記載の製造方法。
  10. 前記ネジ型ビアを前記基板に埋め込む工程において、前記ネジ型ビアのインピーダンスと、前記第1の配線及び前記第2の配線のそれぞれのインピーダンスとの差が小さくなるように前記心線の径及び前記胴体部の径の少なくとも一方が調整された前記ネジ型ビアを、前記基板に埋め込む
    請求項6から請求項9のいずれか1項に記載の製造方法。
JP2017199347A 2017-10-13 2017-10-13 配線基板及び配線基板の製造方法 Pending JP2019075432A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017199347A JP2019075432A (ja) 2017-10-13 2017-10-13 配線基板及び配線基板の製造方法
US16/155,917 US20190116661A1 (en) 2017-10-13 2018-10-10 Wiring board and manufacturing method for wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017199347A JP2019075432A (ja) 2017-10-13 2017-10-13 配線基板及び配線基板の製造方法

Publications (1)

Publication Number Publication Date
JP2019075432A true JP2019075432A (ja) 2019-05-16

Family

ID=66096646

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017199347A Pending JP2019075432A (ja) 2017-10-13 2017-10-13 配線基板及び配線基板の製造方法

Country Status (2)

Country Link
US (1) US20190116661A1 (ja)
JP (1) JP2019075432A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114980498B (zh) * 2022-05-09 2024-04-02 江西福昌发电路科技有限公司 一种高密度互连印制板及其加工方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010232602A (ja) * 2009-03-30 2010-10-14 Furukawa Electric Co Ltd:The 回路基板
CN103167721A (zh) * 2011-12-09 2013-06-19 鸿富锦精密工业(深圳)有限公司 印刷电路板

Also Published As

Publication number Publication date
US20190116661A1 (en) 2019-04-18

Similar Documents

Publication Publication Date Title
US20220338355A1 (en) Methods of forming high aspect ratio plated through holes and high precision stub removal in a printed circuit board
US10201085B2 (en) Methods of forming blind vias for printed circuit boards
US20070184687A1 (en) Circuit board provided with digging depth detection structure and transmission device with the same mounted
JP5930069B2 (ja) 電子基板及びそのコネクタ接続構造
TWI654911B (zh) 雙鑽孔印刷電路板導通孔
JP2014027212A (ja) プリント配線板
CN105704945B (zh) 一种实现pcb过孔的方法及装置
US20060130321A1 (en) Technique for reducing via capacitance
JP6146174B2 (ja) 回路基板の製造方法、回路基板及び電子装置
JP4915519B2 (ja) 多層配線基板構造
CN108260291A (zh) 一种基于树脂塞孔和背钻工艺的无引线残留的电镀方法
KR20160045846A (ko) 이중 직경 도통 홀 에지 트리밍을 이용한 분할 도통 홀 형성 방법
TW201528884A (zh) 線路板及電子總成
JP4617900B2 (ja) ビルトアッププリント配線板構造及びビルトアッププリント配線板の加工方法
US7088200B2 (en) Method and structure to control common mode impedance in fan-out regions
JP2019075432A (ja) 配線基板及び配線基板の製造方法
CN210694462U (zh) 一种电路板高速板材背钻结构
US20150008029A1 (en) Circuit board and method of manufacturing the same
KR102105432B1 (ko) 전송 라인 비아 구조물
JP4749966B2 (ja) プリント配線板の製造方法
JP4296864B2 (ja) 高速信号スタブレススルーホール多層プリント配線基板の製造方法、多層プリント配線基板
US10219387B2 (en) Process for manufacturing a printed circuit board having high density microvias formed in a thick substrate
JP2019071318A (ja) 多層配線板及びその製造方法
JP2013041991A (ja) 多層回路基板、その製造方法及び半導体装置
JP7366025B2 (ja) 印刷配線板及び印刷配線板の製造方法