JP2014507887A - データ処理方法、データ処理システム及び関連する装置 - Google Patents

Abstract

システムの電力消費を低下させるのに利用されるデータ処理方法、データ処理システム及び関連する装置が提供される。本発明の実施例の方法は、アナログサンプル値を取得するため、アナログ信号に対してサンプリングを実行するステップと、デジタル信号を取得するため、アナログサンプル値に対してアナログ・デジタル変換を実行するステップと、デジタル信号を構成するビットを少なくとも２つのビットグループに分割するステップと、予め設定されたターンオフ条件が充足される場合、少なくとも１つのビットグループのビットの出力をオフにするステップとを有する。データ処理システム及び関連する装置がさらに提供される。

Description

本出願は、参照することによりその全体がここに援用される、２０１１年１月３１日に中国特許庁に出願された中国特許出願第２０１１１００３３９８７．３号“ＤＡＴＡ ＰＲＯＣＥＳＳＩＮＧ ＭＥＴＨＯＤ，ＤＡＴＡ ＰＲＯＣＥＳＳＩＮＧ ＳＹＳＴＥＭ ＡＮＤ ＲＥＬＥＶＡＮＴ ＤＥＶＩＣＥＳ”に対する優先権を主張する。

本出願は、データ処理の分野に関し、特にデータ処理方法、データ処理システム及び関連する装置に関する。

ネットワーク技術の発展によって、データ伝送レートが増加している。この傾向に対応して、アナログ・デジタルコンバータ（ＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ））のサンプリングレートもまた増加している。

今日、各種データ処理装置は大きくデジタル化されている。従って、周波数スペクトル解析装置や電力解析装置などの多数の装置は、以降の処理のためのデジタル信号を取得するため、ＡＤＣに接続される必要がある。

ＡＤＣは、アナログサンプル値を取得するため、アナログ信号に対してサンプリングを実行し、アナログ・デジタル変換を実行することによって、アナログサンプル値をデジタル信号グループに変換する。各サンプリングサイクル中、ＡＤＣは、サンプリングを実行することによって１つのアナログサンプル値を取得し、処理のため後続のデータ処理装置にデジタル信号グループを出力する。

例えば、ＡＤＣのサンプリングレートは１００Ｈｚであり、これは、ＡＤＣは毎秒１００個のアナログサンプル値を取得することを意味する。アナログ・デジタル変換の分解能は８ビットであり、これは、各アナログサンプル値が８ビットを用いることによって量子化されることを意味する。ＡＤＣは、１つのアナログサンプル値を８ビット信号に変換し、合計で８００ビットを毎秒出力する。すなわち、ＡＤＣ上でデジタル信号を出力するためのインタフェースのレートは０．８Ｋｂｐｓである。従って、ＡＤＣに接続される後続のデータ処理装置はまた、当該インタフェースレートによりデジタル信号を受信する必要があり、デジタル信号の各ビットを処理する。

ＡＤＣのサンプリングレートが増加すると、ＡＤＣ上でデジタル信号を出力するためのインタフェースのレートがまた増加する。デジタル信号を出力するための増加したレートに適合するように、ＡＤＣに接続されるデータ処理装置は高いレートにより動作する必要があり、これにより、システム全体の電力消費を増大させることになる。

本発明の実施例は、システムの電力消費を低減可能なデータ処理方法、データ処理システム及び関連する装置を提供する。

本発明の実施例のデータ処理方法は、アナログサンプル値を取得するため、アナログ信号に対してサンプリングを実行するステップと、デジタル信号を取得するため、前記アナログサンプル値に対してアナログ・デジタル変換を実行するステップと、前記デジタル信号を構成するビットを少なくとも２つのビットグループに分割するステップと、予め設定されたターンオフ条件が充足される場合、少なくとも１つのビットグループのビットの出力をオフにするステップとを有する。

本発明の実施例のアナログ・デジタルコンバータは、アナログサンプル値を取得するため、アナログ信号に対してサンプリングを実行するよう構成されるサンプリング部と、デジタル信号を取得するため、前記アナログサンプル値に対してアナログ・デジタル変換を実行するよう構成される変換部と、前記デジタル信号を構成するビットを少なくとも２つのビットグループに分割するよう構成されるグループ化部と、予め設定されたターンオフ条件が充足されている場合、少なくとも１つのビットグループのビットの出力をオフにするよう構成されるターンオフ制御部とを有する。

本発明の実施例のデータ処理システムは、データ処理装置とアナログ・デジタルコンバータとを有し、データ処理装置は、アナログ・デジタルコンバータにより出力されたデジタル信号を受信し、受信したデジタル信号に従ってデータ処理を実行するよう構成される。

本発明の実施例の基地局は、アナログ・デジタルコンバータを有する。

本発明の実施例の基地局制御装置は、アナログ・デジタルコンバータを有する。

上記の技術的スキームから、本発明の実施例は以下の効果を提供することが理解できる。

本発明の実施例では、デジタル信号の取得後、ＡＤＣは、デジタル信号を構成するビットを少なくとも２つのビットグループに分割し、予め設定されたターンオフ条件が充足される場合、少なくとも１つのビットグループのビットの出力をオフにしてもよい。従って、予め設定されたターンオフ条件が充足されると、ＡＤＣにより出力されるビット数は低減され、ＡＤＣにおいてデジタル信号を出力するためのインタフェースのレートを低下させることが可能であり、ＡＤＣに接続された各種データ処理装置の動作レートを低下させることが可能であり、これにより、システム全体の電力消費を効果的に低減することができる。

図１は、本発明によるデータ処理方法の実施例の概略図である。 図２は、本発明によるデータ処理方法の他の実施例の概略図である。 図３は、本発明によるデータ処理の概略的なフローチャートである。 図４は、本発明によるインタフェースの概略的なワーキングタイミング図である。 図５は、本発明によるアナログ・デジタルコンバータの実施例の概略図である。 図６は、本発明によるアナログ・デジタルコンバータの他の実施例の概略図である。 図７は、本発明によるデータ処理システムの実施例の概略図である。

本発明の実施例は、システムの電力消費を低減可能なデータ処理方法、データ処理システム及び関連する装置を提供する。

図１を参照して、本発明によるデータ処理方法の実施例は以下を含む。

１０１：アナログサンプル値を取得するため、アナログ信号に対してサンプリングを実行する。

本実施例では、ＡＤＣは、アナログサンプルを取得するため、予め設定されたサンプリングレートに基づき入力アナログ信号に対してサンプリングを実行する。具体的なサンプリング処理及び方法は、ここでは限定されない。

１０２：デジタル信号を取得するため、アナログサンプル値に対してアナログ・デジタル変換を実行する。

アナログサンプル値を取得した後、ＡＤＣは、デジタル信号を取得するため、アナログサンプル値に対してアナログ・デジタル変換を実行する。アナログ・デジタル変換は、多数の方法により実現されてもよく、ここでは限定されない。

アナログ・デジタル変換が実行された後、各アナログサンプル値は、複数の連続するビットから構成されるデジタル信号に変換される。各デジタル信号が含むビット数は、一般にアナログ・デジタル変換の分解能と呼ばれる。各デジタル信号はより多くのビットを含むに従って、デジタル信号はより正確にアナログ信号を解釈できる。

１０３：デジタル信号を構成するビットを少なくとも２つのビットグループに分割する。

デジタル信号の取得後、ＡＤＣは、デジタル信号を構成するビットを少なくとも２以上のビットグループに分割する。具体的な個数はこれに限定されるものでない。

１０４：予め設定されたターンオフ条件が充足される場合、少なくとも１つのビットグループのビットの出力をオフにする。

デジタル信号を構成するビットを複数のビットグループに分割した後、ＡＤＣは、予め設定されたターンオフ条件が充足されていることを検出した場合、システムの電力消費を低減するため、出力ビット数を減少させる必要がある。この場合、ＡＤＣは、少なくとも１つのビットグループのビットの出力をオフにしてもよい。

本実施例では、ＡＤＣは、予め設定されたターンオフ条件が充足されているかリアルタイムに検出できることに留意すべきである。ターンオフ条件は、出力ビット数が低減される必要があるか示すのに利用される。ターンオフ条件が充足されている場合、出力ビット数を減少させる必要がある。ターンオフ条件が充足されていない場合、出力ビット数を減少させる必要はない。

実際の適用では、ＡＤＣは、予め設定されたターンオフ条件が多くの方法により充足されているか検出してもよい。例えば、ＡＤＣは、ローカルに予め設定されたターンオフルールと現在のサンプリングサイクルとを介して検出を実行するか、又はトリガ信号が受信されたか否かに従って検出を実行する。具体的な検出方法はここでは限定されない。

本実施例では、デジタル信号の取得後、ＡＤＣは、デジタル信号を構成するビットを少なくとも２つのビットグループに分割し、予め設定されたターンオフ条件が充足された場合、少なくとも１つのビットグループのビットの出力をオフにしてもよい。従って、予め設定されたターンオフ条件が充足されると、ＡＤＣによる出力されるビット数は減少され、ＡＤＣ上のデジタル信号を出力するためのインタフェースのレートを低減し、これによりＡＤＣに接続される各種データ処理装置の動作レートを低減することが可能であり、これにより、システム全体の電力消費を効果的に低減することができる。

理解を容易にするため、本発明のデータ処理方法は、具体例を通じて詳細に説明される。図２を参照して、本発明によるデータ処理方法の他の実施例は以下を含む。

２０１：アナログサンプル値を取得するため、アナログ信号に対してサンプリングを実行する。

本実施例では、ＡＤＣは、アナログサンプル値を取得するため、予め設定されたサンプリングレートに基づき入力アナログ信号に対してサンプリングを実行してもよい。具体的なサンプリング処理及び方法は、ここでは限定されない。

２０２：デジタル信号を取得するため、アナログサンプル値に対してアナログ・デジタル変換を実行する。

アナログサンプル値の取得後、ＡＤＣは、デジタル信号を取得するため、アナログサンプル値に対してアナログ・デジタル変換を実行してもよい。アナログ・デジタル変換は、多数の方法により実現されてもよく、ここでは限定されない。

アナログ・デジタル変換の実行後、各アナログサンプル値は、複数の連続するビットから構成されるデジタル信号に変換される。各デジタル信号が含むビット数は、一般にアナログ・デジタル変換の分解能と呼ばれる。各デジタル信号がより多くのビットを含むに従って、デジタル信号は、より正確にサンプリングされたアナログ信号を解釈できる。

２０３：デジタル信号を構成するビットを第１ビットグループと第２ビットグループとに分割する。

デジタル信号の取得後、ＡＤＣは、デジタル信号を構成するビットを重要性ウェイトに基づき第１ビットグループと第２ビットグループとに分割する。

ＡＤＣは、周波数スペクトル解析装置や電力解析装置などの各種データ処理装置に接続されてもよいことに留意すべきである。データ処理装置は、ＡＤＣによる出力されたデジタル信号を受信し、周波数スペクトル解析や電力解析などの対応するデータ処理を実行する。

本実施例では、重要性ウェイトは、データ処理装置により実行されるデータ処理に対するデジタル信号の各ビットの影響を示す。ビットの影響が大きくなるに従って、ビットの重要性ウェイトは高くなり、ビットの影響が小さくなるに従って、ビットの重要性ウェイトは低くなる。

各デジタル信号について、ＡＤＣは、各ビットの重要性ウェイトに基づき、デジタル信号を構成するビットを少なくとも２つのビットグループに分割してもよい。各ビットグループの取得された重要性ウェイトは、当該ビットグループのすべてのビットの重要性ウェイトの和又は平均であってもよい。

本実施例では、上位ビットと下位ビットとに関する境界情報が、ＡＤＣに予め設定されてもよい。境界情報は、経験データに従ってユーザにより設定されてもよいし、又はデータ処理装置の要求に従ってＡＤＣにより設定されてもよく、具体的にここでは限定されない。

各アナログサンプル値がＮビットデジタル信号に対応し、境界情報が“上位のＸビットが上位ビットであり、下位のＹビットが下位ビットである”というものである場合、ＡＤＣは、デジタル信号のＮビットの上位のＸビットを第１ビットグループにグループ化し、デジタル信号の下位のＹビットを第２ビットグループにグループ化してもよい。ＸとＹとの和はＮに等しい。

デジタル信号の上位ビットにより示されるアナログ信号の振幅は、下位ビットにより示されるアナログ信号の振幅より大きい。従って、データ処理装置により実行されるデータ処理に対する上位ビットの影響は、データ処理装置により実行されるデータ処理に対する下位ビットの影響より大きい。すなわち、上位ビットの重要性ウェイトは、下位ビットの重要性ウェイトより高い。

本実施例では、第１ビットグループは上位ビットから構成され、第２ビットグループは下位ビットから構成される。従って、第１ビットグループの重要性ウェイトは、第２ビットグループの重要性ウェイトより高い。

本実施例は、デジタル信号を構成するビットが第１ビットグループと第２ビットグループとに分割される具体例を通じて単に示されていることに留意すべきである。実際的な適用では、デジタル信号を構成するビットは、より多くのビットグループに分割されてもよい。例えば、デジタル信号を構成するビットは、３つのビットグループを構成するため、上位ビット、中位ビット及び下位ビットに分割されてもよく、具体的にはこれに限定されるものでない。

２０４：第１ビットグループのビットと第２ビットグループのビットとを出力する。

デジタル信号を構成するビットの分割後、ＡＤＣは、第１ビットグループと第２ビットグループとを取得し、第１ビットグループは上位ビットから構成され、第２ビットグループは下位ビットから構成される。

その後、ＡＤＣは、第１ビットグループのビット（すなわち、上位ビット）と第２ビットグループのビット（すなわち、下位ビット）とを出力してもよい。

ＡＤＣのターンオフ制御の説明の簡単化のため、本実施例では、ＡＤＣはまず、第１ビットグループのすべてのビット（すなわち、上位ビット）と第２ビットグループのすべてのビット（すなわち、下位ビット）とを出力してもよい。実際的な適用では、ＡＤＣは第１ビットグループのすべてのビット（すなわち、上位ビット）と第２ビットグループのすべてのビット（すなわち、下位ビット）とを出力する必要はないことが理解されるべきである。従って、本実施例のステップ３０４は任意的である。

２０５：トリガ信号を受信する。

第１ビットグループのビット（すなわち、上位ビット）と第２ビットグループのビット（すなわち、下位ビット）とを出力するとき、ＡＤＣがトリガ信号を受信した場合、それは、出力ビット数がシステムの電力消費を低減するため減少される必要があることを示す。この場合、ＡＤＣはターンオフ制御をアクティブ化できる。

本実施例では、ＡＤＣにより受信されたトリガ信号は、データ処理装置によって又は端末を通じてユーザによって送信されてもよく、ここでは具体的に限定されない。

本実施例では、トリガ信号は、ターンオフ制御をアクティブ化するためＡＤＣをトリガするのに専用の信号であってもよいし、ＡＤＣが当該信号をトリガ信号として認識する限り、他のタイプの信号であってもよい。例えば、電源オン時、ハイパワーデータ処理装置は、ＡＤＣに電源オン信号を送信し、その後、ＡＤＣがトリガ信号として電源オン信号を認識してもよい。

本実施例では、トリガ信号は外部装置又は外部ネットワーク要素によってＡＤＣに送信される。実際的な適用では、ＡＤＣは、トリガ信号の受信後にターンオフ制御をアクティブ化し、ターンオフ制御をアクティブ化することを自ら決定してもよい。例えば、タイマがＡＤＣにおいて設定されてもよく、当該タイマがタイムアウトになる毎に、ＡＤＣは、ターンオフ制御をアクティブ化し、タイマをリセットする。このようにして、ＡＤＣは、ターンオフ制御を定期的にアクティブ化することができる。従って、本実施例のステップ２０５は任意的である。

２０６：予め設定されたターンオフルールに基づき第１ビットグループのビットを連続的に出力し、第２ビットグループのビットを断続的に出力する。

ターンオフ制御のアクティブ化後、ＡＤＣは、予め設定されているターンオフルールに基づき、第１ビットグループのビット（すなわち、上位ビット）を連続的に出力し、第２ビットグループのビット（すなわち、下位ビット）を断続的に出力してもよい。ターンオフルールは、出力がオフされる必要があるときのサンプリングサイクル及び／又は出力がオフされる必要がないときのサンプリングサイクルを示すのに利用される。ターンオフルールは、データ処理装置の要求に従って設定されてもよく、ユーザの経験値又は電力消費要求に従って設定されてもよく、ここでは具体的に限定されない。

各サンプリングサイクルでは、ＡＤＣはアナログサンプル値を取得し、従って、ＡＤＣはまた、各サンプリングサイクルにおいてデジタル信号を出力する。ターンオフルールでは、ターンオフ制御を実行する方法が示される。具体的には、それは、出力がオフされる必要があるときのサンプリングサイクル及び／又は出力がオフされる必要がないときのサンプリングサイクルであってもよい。例えば、それは、“奇数番目のサンプリングサイクルでは、出力がオフされる必要がある”又は“偶数番目のサンプリングサイクルでは、出力がオフされる必要はない”、であってもよい。

ＡＤＣは、ターンオフルールと現在のサンプリングサイクルとに従ってターンオフ識別子を取得可能である。ターンオフ識別子は、出力が現在のサイクルにおいてオフされる必要があるか示すのに利用される。出力がオフされる必要があることをターンオフ識別子が示す場合、予め設定されたターンオフ条件が充足され、ＡＤＣは、少なくとも１つのビットグループのビットの出力をオフしてもよい。本実施例では、ＡＤＣは、現在のサイクルにおいて第２ビットグループのビットの出力をオフしてもよい。より低い重要性ウェイトを有するビットグループのビットは、データ処理装置により実行されるデータ処理に対してより小さな影響しか有さないため、これらのビットの出力のオフは、データ処理装置のパフォーマンスに対して重大な影響を有さない。

ＡＤＣは、ターンオフルールと現在のサンプリングサイクルとに従って、各サンプリングサイクルにおいてターンオフ識別子を取得してもよい。第２ビットグループのビットの出力がオフされた後のサンプリングサイクルにおいて出力がオフされる必要がないことをターンオフ識別子が示しているとＡＤＣが判断した場合、予め設定された再開条件が充足される。この場合、ＡＤＣは、第２ビットグループのビットの出力を再開してもよい。

上記説明のターンオフ制御は、当該実施例が説明のための具体例として２つのビットグループを取り上げているため、第２ビットグループのビットに対して実現されている。より多くのビットグループがある場合、ターンオフ制御は、最も低い重要性ウェイトを有するビットグループのビット、より低い重要性ウェイトを有する２つのビットグループのビット、又は最も高い重要性ウェイトを有するビットグループ以外のビットグループのビットに対して実現されてもよい。ターンオフ制御の具体的な対象は、ここでは限定されない。

本実施例のステップ２０６では、第１ビットグループのビットの（すなわち、上位ビット）の出力は限定されず、第１ビットグループのビットは、サンプリングサイクルに基づき順番に出力される。これらのビットの出力は、上位ビットがより高い重要性ウェイトを有するため、データ処理装置の基本的パフォーマンスを保証することができる。

実際的な適用では、いくつかの特別なシナリオがある。例えば、すべてのデータ処理装置は、あるサイクルに基づき断続的に動作する。ＡＤＣのサンプリングレートが１０００Ｈｚであると仮定すると、各サンプリングサイクルは１ｍｓであり、すべてのデータ処理装置は１ミリ秒間動作し、１０ミリ秒間停止するが、アナログ信号の入力は連続的である。この場合、すべてのデータ処理装置が動作を停止する１０ミリ秒間は、ＡＤＣにより出力される上位ビットは処理されない。従って、デジタル信号の出力が、すべてのデータ処理装置が一時的に動作を停止しているときに完全にオフされ、データ処理装置が１ミリ秒間の動作するときにデジタル信号の出力を再開するように、ＡＤＣは、データ処理装置の機能に従ってターンオフルールを設定してもよい。このようにして、デシメイションレシオは１／１０となる。

本実施例では、ＡＤＣは、重要性ウェイトの値に従ってビットの出力がオフされるべきビットグループを決定する。実際的な適用では、ＡＤＣはまた、例えば、各ビットグループのビット数に従って最小数のビットを含むビットグループのビットの出力をオフすることを決定し、また各ビットグループのビット数に従って“１”のビットが最小となるビットグループのビットの出力をオフすることを決定するなど、他のファクタに従ってビットの出力がオフされるべきビットグループを決定してもよい。ビットの出力がオフされるべきビットグループは、ここでは具体的に限定されない。

本実施例では、デジタル信号の取得後、ＡＤＣは、重要性ウェイトに基づきデジタル信号を構成するビットを少なくとも２つのビットグループに分割し、ターンオフ条件が充足されている場合、より低い重要性ウェイトを有するビットグループのビットの出力をオフにしてもよい。従って、ターンオフ条件が充足されるとき、ＡＤＣにより出力されるビット数は低減され、ＡＤＣ上のデジタル信号を出力するためのインタフェースのレートを低下させることが可能であり、ＡＤＣに接続される各種データ処理装置の動作レートを低下させることが可能であり、これにより、システム全体の電力消費を効果的に低下させることが可能である。

さらに、本実施例では、ターンオフ条件が充足されるとき、ＡＤＣは、より低い重要性ウェイトを有するビットグループのビットの出力をオフにし、より高い重要性ウェイトを有するビットグループのビットの出力を保持する。より高い重要性ウェイトを有するビットは、データ処理装置により実行されるデータ処理に対してより大きな影響を有するため、より高い重要性ウェイトを有するビットグループのビットの連続的な出力は、システム全体の電力消費を低下しながら、データ処理装置の基本的パフォーマンスを保証することが可能である。

本発明のデータ処理方法は、上述した実施例により説明される。データ処理方法をさらに詳細に説明するため、実際的な適用のいくつかの具体例が説明のため利用される。以下の具体例は、本発明のデータ処理方法の１つのみのシナリオしか示していない。上記実施例の説明によると、他のいくつかの同様の具体例がまた利用されてもよく、説明の簡単化のためここでは再び説明されない。

まず、図３を参照して、本発明のデータ処理方法は以下である。

（１）アナログ信号が、アナログ・デジタルコンバータに入力される。アナログ・デジタルコンバータは、サンプリングクロックに従ってアナログ信号に対してサンプリングを実行し、アナログサンプル値をデジタル信号に変換する。

本実施例では、アナログ・デジタル変換の分解能は８ビットであり、すなわち、各アナログサンプル値に対応するデジタル信号は８ビットを含み、サンプリングレートは１０００Ｈｚであり、サンプリングサイクルは１ミリ秒である。

アナログ・デジタルコンバータに入力されるアナログサンプル値は、１〜２５６ミリボルトの範囲である。アナログ・デジタル変換の分解能は８ビットであるため、デジタル信号の変換精度は、２５６／２８＝１ミリボルトである。

本実施例では、最初の１０個のサンプリングサイクルにおけるアナログサンプル値とデジタル信号との間の関係が、テーブル１に示される。

（２）アナログ・デジタル変換により取得されるデジタル信号を構成するビットは、上位ビットと下位ビットとに関する境界情報に基づき、上位ビットと下位ビットとに分割される。

本実施例では、上位ビットと下位ビットとに関する境界情報は、“上位６ビットが上位ビットであり、下位２ビットが下位ビットである”、というものである。各サンプリングサイクルにおいて分割されたビットが、テーブル２に示される。

（３）デジタルフィルタは、上位ビットと下位ビットとに対してデジタルフィルタリングを実行する。

本実施例では、デジタルフィルタは、設定可能なデジタルフィルタであってもよい。例えば、デジタルフィルタは、有限インパルス応答（ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ））構造を有してもよく、フィルタのフィルタリング帯域幅及び係数が設定可能である。異なるシナリオについて、デジタルフィルタは、帯域外抑制機能を有するオールパス、ローパス又はバンドパスに設定されてもよいし、又はアンチエイリアシングモードに設定されてもよく、ここでは具体的に限定されない。

（４）上位及び下位ビットは、出力バッファに保存される。

デジタルフィルタリング後、上位ビットと下位ビットとが出力バッファに保存されてもよい。具体的には、上位ビットはバッファＨに保存され、下位ビットはバッファＬに保存される。

本実施例では、出力バッファは、１つのサンプリングサイクルに対応する８ビットを格納可能である。８ビットが出力された後、又は８ビットの出力がオフされた後、次のサンプリングサイクルに対応する８ビットが出力バッファに保存される。ここで、第１サンプリングサイクルでは、バッファＨは上位ビット“０１１１１０”を格納し、バッファＬは下位ビット“１０”を格納し、第２サンプリングサイクルでは、バッファＨは上位ビット“１０００００”を格納し、バッファＬは下位ビット“０１”を格納し、第３サンプリングサイクルでは、バッファＨは上位ビット“１１０１０１”を格納し、バッファＬは下位ビット“００”を格納し、第４サンプリングサイクルでは、バッファＨは上位ビット“１０１０１１”を格納し、バッファＬは下位ビット“１１”を格納し、第５サンプリングサイクルでは、バッファＨは上位ビット“０１０００１”を格納し、バッファＬは下位ビット“０１”を格納し、第６サンプリングサイクルでは、バッファＨは上位ビット“００１００１”を格納し、バッファＬは下位ビット“０１”を格納し、第７サンプリングサイクルでは、バッファＨは上位ビット“０１０１１０”を格納し、バッファＬは下位ビット“００”を格納し、第８サンプリングサイクルでは、バッファＨは上位ビット“１０１１００”を格納し、バッファＬは下位ビット“００”を格納し、第９サンプリングサイクルでは、バッファＨは上位ビット“１１１０００”を格納し、バッファＬは下位ビット“０１”を格納し、第１０サンプリングサイクルでは、バッファＨは上位ビット“１００１０１”を格納し、バッファＬは下位ビット“０１”を格納する。

（５）イネーブル化モジュールは、トリガ信号に従ってターンオフ制御をアクティブ化する。

外部のトリガ信号の受信後、イネーブル化モジュールは、サンプリングクロックに従って現在のサンプリングサイクルの情報を取得し、現在のサンプリングサイクル及びターンオフルールに従ってターンオフ制御をアクティブ化してもよい。

本実施例では、ターンオフルールは、イネーブル化モジュールのＴｏｎカウンタとＴｏｆｆタイマとによって実現されてもよく、Ｔｏｎは、ターンオフが実行される必要がないサンプリングクロックの個数を示し、Ｔｏｆｆは、ターンオフが実行される必要があるサンプリングクロックの個数を示す。

本実施例では、Ｔｏｎは３であり、Ｔｏｆｆは３であり、ターンオフ制御のアクティブ化後、ターンオフが３つのサンプリングサイクルにおいて実行される必要がなく、以降の３つのサンプリングサイクルにおいてターンオフが実行されることを示す。

理解の簡単化のため、図４を参照して、インタフェースの具体的なタイミング図が提供される。図４は、以下に示されるように、１番目のサンプリングサイクルから１２番目のサンプリングサイクルまでのインタフェースの出力を示す。

第１サンプリングサイクルでは、イネーブル化モジュールは、トリガ信号を受信せず、ターンオフ制御をアクティブ化しない。この場合、すべての上位ビットと下位ビットとが出力され、出力ビットは０１１１１０１０である。

第２サンプリングサイクルでは、イネーブル化モジュールは、トリガ信号を受信せず、ターンオフ制御をアクティブ化しない。この場合、すべての上位ビットと下位ビットとが出力され、出力ビットは１００００００１である。第２サンプリングサイクルのエンドにおいて、イネーブル化モジュールは、トリガ信号のフォーリングエッジを検出し、これは、イネーブル化モジュールがトリガ信号を受信したことを示す。この場合、イネーブル化モジュールはターンオフ制御をアクティブ化する。

第３サンプリングサイクルでは、ターンオフ制御がアクティブ化されているため、イネーブル化モジュールは、ターンオフルール“Ｔｏｎは３であり、Ｔｏｆｆは３である”を取得する。現在のサンプリングサイクルは、ターンオフ制御がアクティブ化された後の１番目のサンプリングサイクルであり、Ｔｏｎが適用され、ターンオフが実行される必要がないことを示し、すべての上位ビットと下位ビットとが出力され、出力ビットは１１０１０１００である。

第４サンプリングサイクルでは、ターンオフ制御がアクティブ化されているため、現在のサンプリングサイクルは、ターンオフ制御がアクティブ化された後の２番目のサンプリングサイクルであり、Ｔｏｎが適用され、ターンオフが実行される必要がないことを示し、すべての上位ビットと下位ビットとが出力され、出力ビットは１０１０１１１１である。

第５サンプリングサイクルでは、ターンオフ制御がアクティブ化されているため、現在のサンプリングサイクルは、ターンオフ制御がアクティブ化された後の３番目のサンプリングサイクルであり、Ｔｏｎが適用され、ターンオフが実行される必要がないことを示し、すべての上位ビットと下位ビットとが出力され、出力ビットは０１００１０１０である。

第６サンプリングサイクルでは、ターンオフ制御がアクティブ化されているため、現在のサンプリングサイクルは、ターンオフ制御がアクティブ化された後の４番目のサンプリングサイクルであり、Ｔｏｆｆが適用され、ターンオフが実行される必要があることを示し、下位ビットの出力はオフされ、上位ビットのみが出力される。出力ビットは００１００１である。

第７サンプリングサイクルでは、ターンオフ制御がアクティブ化されているため、現在のサンプリングサイクルは、ターンオフ制御がアクティブ化された後の５番目のサンプリングサイクルであり、Ｔｏｆｆが適用され、ターンオフが実行される必要があることを示し、下位ビットの出力がオフされ、上位ビットのみが出力される。出力ビットは０１０１１０である。

第８サンプリングサイクルでは、ターンオフ制御がアクティブ化されているため、現在のサンプリングサイクルは、ターンオフ制御がアクティブ化された後の７番目のサンプリングサイクルであり、Ｔｏｆｆが適用され、ターンオフ制御が実行される必要があることを示し、下位ビットの出力がオフされ、上位ビットのみが出力される。出力ビットは１０１１００である。第８サンプリングサイクルのエンドにおいて、イネーブル化モジュールは、トリガ信号のフォーリングエッジを検出し、イネーブル化モジュールがトリガ信号を受信したことを示す。この場合、イネーブル化モジュールは、ターンオフ制御をアクティブ化する。

以降のサンプリングサイクルにおけるターンオフ制御は、上述した方法を参照して実行され、ここでは再説明されない。

データ処理をより明確に説明するため、データ処理装置の対応する処理が、以下において簡潔に説明される。

本実施例では、データ処理装置は、データ処理装置は、周波数スペクトル解析装置、電力解析装置又は他のタイプの装置であってもよい。ここでは、電力解析装置のみが例示のため取り上げられる。

ＡＤＣはサンプリングサイクルに基づきデジタル信号を出力するため、電力解析装置は、各サンプリングサイクルにおいて８ビットを受信するべきである。データ伝送の遅延が考慮されないと仮定すると、電力解析装置の処理フローは以下のようになる。

第１サンプリングサイクルにおいて、電力解析装置がビット０１１１１０１０を受信した場合、電力解析装置は、２２ミリボルトの対応する電圧を取得するため、これらのビットに従って変換を実行可能であり、当該電圧に従って電力解析を実行する。

第２サンプリングサイクルにおいて、電力解析装置がビット１００００００１を受信した場合、電力解析装置は、１２９ミリボルトの対応する電圧を取得するため、これらのビットに従って変換を実行可能であり、当該電圧に従って電力解析を実行する。

第３サンプリングサイクルにおいて、電力解析装置がビット１１０１０１００を受信した場合、電力解析装置は、２１２ミリボルトの対応する電圧を取得するため、これらのビットに従って変換を実行可能であり、当該電圧に従って電力解析を実行する。

第４サンプリングサイクルにおいて、電力解析装置がビット１０１０１１１１を受信した場合、電力解析装置は、１７５ミリボルトの対応する電圧を取得するため、これらのビットに従って変換を実行可能であり、当該電圧に従って電力解析を実行する。

第５サンプリングサイクルにおいて、電力解析装置がビット０１０００１０１を受信した場合、電力解析装置は、６９ミリボルトの対応する電圧を取得するため、これらのビットに従って変換を実行可能であり、当該電圧に従って電力解析を実行する。

第６サンプリングサイクルにおいて、電力解析装置は、ビット００１００１を受信する。電力解析装置が降順にこれらのビットをデジタルレジスタに充填すると、電力解析装置は６ビットしか受信していないため、２つの最下位レジスタにはビットは充填されない。この場合、電力解析装置は、これら２つのレジスタのコンテンツを無視し、それぞれについて１つの０によって２つのレジスタを直接充填し、電力解析装置により復元されるビットは００１００１００となる。電力解析装置は、３６ミリボルトの対応する電圧を取得するため、これらのビットに従って変換を実行し、当該電圧に従って電力解析を実行する。

第７サンプリングサイクルにおいて、電力解析装置は、ビット０１０１１０を受信する。電力解析装置が降順にこれらのビットをレジスタに充填すると、電力解析装置は６ビットしか受信していないため、２つの最下位レジスタにはビットは充填されない。この場合、電力解析装置は、これら２つのレジスタのコンテンツを無視し、それぞれについて１つの０により２つのレジスタを直接充填し、電力解析装置により復元されるビットは０１０１１０００となる。電力解析装置は、８８ミリボルトの対応する電圧を取得するため、これらのビットに従って変換を実行し、当該電圧に従って電力解析を実行する。

第８サンプリングサイクルにおいて、電力解析装置は、ビット１０１１００を受信する。電力解析装置が降順にこれらのビットをレジスタに充填すると、電力解析装置は６ビットしか受信していないため、２つの最下位レジスタにはビットは充填されない。この場合、電力解析装置は、これら２つのレジスタのコンテンツを無視し、それぞれについて１つの０により２つのレジスタを直接充填し、電力解析装置により復元されるビットは１０１１００００となる。電力解析装置は、１７６ミリボルトの対応する電圧を取得するため、これらのビットに従って変換を実行し、当該電圧に従って電力解析を実行する。

以降のサンプリングサイクルにおけるデータ処理は、上述した方法を参照して実行され、ここでは再説明されない。

上記から、下位ビットはより低い重要性ウェイトを有するため、下位ビットの出力をオフにすることは電力解析装置に対して小さな影響しか有さないことが理解できる。上記の具体例では、第６サンプリングサイクルのみにおいて、電力解析装置により復元された電圧は実際の値と若干異なっている。正確な解析結果を要求しない電力解析などの処理について、この若干の相違は無視できる。

正確な解析結果を要求する周波数スペクトル解析などの処理については、すべてのビットが出力されてもよい。

しかしながら、周波数スペクトル解析及び電力解析は各自の特性を有する。

正確な解析結果を要求する周波数スペクトル解析は、一般に特定の期間内において１回実行されるが、長時間に連続的には実行されない。

正確な解析結果を要求しない電力解析は、一般に電力解析結果がリアルタイムに更新可能であることを保証するため連続的に実行される。

上記特性に基づき、周波数スペクトル解析と電力解析との双方の要求は、イネーブル化モジュールにおいてＴｏｎカウンタとＴｏｆｆタイマとを設定することによって、同時に充足できる。例えば、周波数スペクトル解析が１０回のサンプリングサイクル毎に１回実行され、５回のサンプリングサイクルにおいて出力されるデジタル信号が、解析が実行される毎に受信される必要があると仮定すると、Ｔｏｎは５に設定され、Ｔｏｆｆは１０に設定されてもよい。さらに、電力解析は連続的に実行されるため、ＡＤＣは、Ｔｏｎ及びＴｏｆｆに従って下位ビットのみの出力に対してターンオフ制御を実行し、上位ビットの出力を維持する。

本実施例では、アナログ・デジタル変換の分解能は８ビットであり、すなわち、各アナログサンプル値に対応するデジタル信号が８ビットを含み、サンプリングレートは１０００Ｈｚである。ターンオフ制御が実行されない場合、ＡＤＣは、毎秒８，０００ビットのデータを出力し、すなわち、ＡＤＣにおけるデジタル信号を出力するためのインタフェースのレートは８Ｋｂｐｓである。

ターンオフ制御が、本実施例の図４に示されるインタフェースタイミングに基づき実行される場合、上位ビット（６ビット）が連続的に出力され、下位ビット（２ビット）が３つのサンプリングサイクルにおいて出力され、下位ビットの出力が、以降の３つのサンプリングサイクルにおいてオフされる。１０００回のサンプリングサイクルについて、５００回のサンプリングサイクルにおいて下位ビットが出力され、その他の５００回のサンプリングサイクルにおいて下位ビットの出力がオフされることが、概ね考えられてもよい。

従って、ターンオフ制御が利用された後、毎秒ＡＤＣにより出力されるビット数は、１０００＊６＋５００＊２＝７０００となる。すなわち、ＡＤＣにおけるデジタル信号を出力するためのインタフェースのレートは、７Ｋｂｐｓである。

上記説明は、ターンオフ制御が図４に示されるインタフェースタイミングに基づき実行される具体例を通じて与えられた。実際的な適用では、ＡＤＣにおいてデジタル信号を出力するためのインタフェースのレートの低下は、Ｔｏｎ及びＴｏｆｆの値により変化する。例えば、Ｔｏｎが５に設定され、Ｔｏｆｆが１０に設定されるとき、それは、上位ビット（６ビット）が連続的に出力され、下位ビット（２ビット）が５回のサンプリングサイクルにおいて出力され、下位ビットの出力が以降の１０回のサンプリングサイクルにおいてオフされることを示す。１０００回のサンプリングサイクルについて、下位ビットが３３３回のサンプリングサイクルにおいて出力され、下位ビットの出力がその他の６６７回のサンプリングサイクルにおいてオフされることが、概ね考えられる。

従って、ターンオフ制御が利用された後、毎秒ＡＤＣにより出力されるビット数は、１０００＊６＋３３３＊２＝７０００となる。すなわち、ＡＤＣにおいてデジタル信号を出力するためのインタフェースのレートは、６．６６６Ｋｂｐｓとなる。

ＡＤＣにおいてデジタル信号を出力するためのインタフェースのレートは、ターンオフ制御が本実施例で利用された後に効果的に低下させることが可能である。

本実施例では、デジタル信号を取得した後、ＡＤＣは、重要性ウェイトに基づきデジタル信号を構成するビットを少なくとも２つのビットグループに分割し、ターンオフ条件が充足される場合、より低い重要性ウェイトを有するビットグループのビットの出力をオフするようにしてもよい。従って、ターンオフ条件が充足されると、ＡＤＣにより出力されるビット数は減少し、ＡＤＣにおけるデジタル信号を出力するためのインタフェースのレートを低下させることが可能であり、これにより、システム全体の電力消費を効果的に低下させることが可能である。

本発明のアナログ・デジタルコンバータが後述される。図５を参照して、本発明によるアナログ・デジタルコンバータの実施例は、アナログサンプル値を取得するため、アナログ信号に対してサンプリングを実行するよう構成されるサンプリング部５０１と、デジタル信号を取得するためアナログサンプル値に対してアナログ・デジタル変換を実行するよう構成される変換部５０２と、デジタル信号を構成するビットを少なくとも２つのビットグループに分割するよう構成されるグループ化部５０３と、予め設定されたターンオフ条件が充足される場合、少なくとも１つのビットグループのビットの出力をオフするよう構成されるターンオフ制御部５０４とを有する。

本実施例では、ターンオフ制御部５０４は、予め設定されたターンオフ条件が充足されているかリアルタイムに検出可能である。ターンオフ条件が、出力ビット数を減少させる必要があるか示すため利用される。ターンオフ条件が充足される場合、それは、出力ビット数を減少させる必要があることを示す。ターンオフ条件が充足されない場合、それは、出力ビット数を減少させる必要がないことを示す。

実際的な適用では、ターンオフ制御部５０４は、予め設定されたターンオフ条件が多くの方法において充足されるか検出してもよい。例えば、ターンオフ制御部５０４は、ローカルに予め設定されたターンオフルールと現在のサンプリングサイクルとを介して検出を実行するか、又はトリガ信号が受信されたかに従って検出を実行する。具体的な検出方法は、ここで限定されるものでない。

本発明のアナログ・デジタルコンバータが、以下で詳細に説明される。図６を参照して、本発明によるアナログ・デジタルコンバータの他の実施例は、アナログサンプル値を取得するため、アナログ信号に対してサンプリングを実行するよう構成されるサンプリング部６０１と、デジタル信号を取得するため、アナログサンプル値に対してアナログ・デジタル変換を実行するよう構成される変換部６０２と、重要性ウェイトに基づきデジタル信号を構成するビットを少なくとも２つのビットグループに分割するよう構成されるグループ化部６０３と、グループ化部６０３による分割を介して取得された各ビットグループのビットに対してアンチエイリアシングデジタルフィルタリングを実行し、フィルタリング後のビットをターンオフ制御部６０５に出力するよう構成されるデジタルフィルタリング部６０４と、予め設定されたターンオフ条件が充足される場合、より低い重要性ウェイトを有するビットグループのビットの出力をオフするよう構成されるターンオフ制御部６０５とを有する。

本実施例では、ターンオフ制御部６０５はさらに、予め設定されたターンオフ再開条件が充足された場合、より低い重要性ウェイトを有するビットグループのビットの出力を再開するよう構成される。

本実施例では、アナログ・デジタルコンバータはさらに、出力がオフされる必要があるときのサンプリングサイクル及び／又は出力がオフされる必要がないときのサンプリングサイクルを示すのに利用される予め設定されたターンオフルールと現在のサンプリングサイクルとに従ってターンオフ識別子を取得し、出力がオフされる必要があることをターンオフ識別子が示す場合、予め設定されたターンオフ条件が充足されていると判断し、より低い重要性ウェイトを有するビットグループのビットの出力をオフするようターンオフ制御部６０５をトリガし、出力がオフされる必要がないことをターンオフ識別子が示す場合、予め設定された再開条件が充足されていると判断し、より低い重要性ウェイトを有するビットグループのビットの出力を再開するようターンオフ制御部６０５をトリガするよう構成される状態チェック部６０６を有してもよい。

本実施例では、ターンオフルールがアナログ・デジタルコンバータにおいてローカルに予め設定されてもよく、状態チェック部６０６がアナログ・デジタルコンバータからターンオフルールを取得してもよいことに留意すべきである。状態チェック部６０６はまた、サンプリングクロック信号に従って現在のサンプリングサイクルを決定するため、サンプリングクロック信号に接続されてもよい。

本実施例では、アナログ・デジタルコンバータはさらに、受信したトリガ信号に従って状態チェック部６０６に対応する処理を実行するようトリガするよう構成されるトリガ部６０７を有してもよい。

本実施例では、グループ化部６０３は、重要性ウェイトに基づきデジタル信号を構成するビットを少なくとも２つのビットグループに分割し、ターンオフ制御部６０５は、予め設定されたターンオフ条件が充足されている場合、より低い重要性ウェイトを有するビットグループのビットの出力をオフする。すなわち、ビットの出力がオフされるべきビットグループが、本実施例では、重要性ウェイトの値に従って決定される。実際的な適用では、ビットの出力がオフされるべきビットグループが、各ビットグループのビット数に従って決定されてもよく、例えば、最小数のビットを含むビットグループのビットの出力が、各ビットグループのビット数に基づきオフされるべきであると判断されてもよく、また、“１”のビットを最も少なく含むビットグループのビットの出力がまた、各ビットグループのビット数に基づきオフされるべきであると判断されてもよい。ビットの出力がオフされるべきであるビットグループは、ここでは具体的に限定されない。

理解を容易にするため、本実施例では、アナログ・デジタルコンバータの各部の間の関係が、具体的な適用シナリオを通じて以下に説明される。

本実施例では、サンプリング部６０１は、アナログサンプル値を取得するため、予め設定されたサンプリングレートに基づき入力アナログ信号に対してサンプリングを実行してもよい。具体的なサンプリング処理及び方法は、ここでは限定されない。

サンプリング部６０１がアナログサンプル値を取得した後、変換部６０２は、デジタル信号を取得するため、アナログサンプル値に対してアナログ・デジタル変換を実行する。アナログ・デジタル変換は、多くの方法により実現されてもよく、ここでは限定されない。

アナログ・デジタル変換が実行された後、各アナログサンプル値は、複数の連続するビットから構成されるデジタル信号に変換される。各デジタル信号が含むビット数は、一般にアナログ・デジタル変換の分解能と呼ばれる。各デジタル信号がより多くのビットを含むに従って、デジタル信号は、より正確にサンプリングされたアナログ信号を解釈することが可能である。

変換部６０２がデジタル信号を取得した後、グループ化部６０３は、重要性ウェイトに基づきデジタル信号を構成するビットを少なくとも２以上のビットグループに分割する。その具体的な個数は、ここでは限定されない。

ＡＤＣは、周波数スペクトル解析装置や電力解析装置などの各種データ処理装置に接続されてもよい。データ処理装置は、ＡＤＣにより出力されるデジタル信号を受信し、周波数スペクトル解析や電力解析などの対応するデータ処理を実行する。

本実施例では、重要性ウェイトは、データ処理装置により実行されるデータ処理に対するデジタル信号の各ビットの影響を示す。ビットの影響が大きくなるに従って、当該ビットの重要性ウェイトは高くなり、ビットの影響が小さくなるに従って、当該ビットの重要性ウェイトは低くなる。

グループ化部６０３は、ビットの重要性ウェイトに基づきビットを順番にビットグループに分割してもよい。従って、取得したビットグループの重要性ウェイトは変動する。

グループ化部６０３がビットを複数のビットグループに分割した後、デジタルフィルタリング部６０４は、グループ化部６０３による分割により取得された各ビットグループのビットに対してアンチエイリアシングデジタルフィルタリングを実行してもよい。その後、ターンオフ制御部６０５が予め設定されたターンオフ条件が充足されていることを検出した場合、それは、システムの電力消費を低減するため、出力ビット数を減少させる必要があることを示す。例えば、ターンオフ制御部６０５は、より低い重要性ウェイトを有するビットグループのビットの出力をオフしてもよい。より低い重要性ウェイトを有するビットグループのビットは、データ処理装置により実行されるデータ処理に対してより小さな影響しか有しないため、これらのビットの出力をオフにすることは、データ処理装置のパフォーマンスに対して重大な影響を有さない。

より低い重要性ウェイトを有するビットグループのビットの出力をオフにした後、ターンオフ制御部６０５は、予め設定された再開条件が充足された場合、より低い重要性ウェイトを有するビットグループのビットの出力を再開してもよい。

本実施例では、状態チェック部６０６は、予め設定されたターンオフ条件と予め設定された再開条件とが充足されているか判断してもよい。具体的には、状態チェック部６０６は、予め設定されたターンオフルールと現在のサンプリングサイクルとに従ってターンオフ識別子を取得してもよい。予め設定されたターンオフルールは、出力がオフされる必要があるときのサンプリングサイクル及び／又は出力がオフされる必要がないときのサンプリングサイクルを示すのに利用される。ターンオフ識別子が、ビットの出力がオフされる必要があることを示す場合、予め設定されたターンオフ条件が充足されていると判断され、ターンオフ制御部６０５は、より低い重要性ウェイトを有するビットグループのビットの出力をオフするようトリガされる。ターンオフ識別子がビットの出力がオフされる必要があることを示す場合、予め設定されたターンオフ条件が充足されていると判断され、ターンオフ制御部６０５は、より低い重要性ウェイトを有するビットグループのビットの出力をオフするようトリガされる。ターンオフ識別子がビットの出力がオフされる必要がないことを示す場合、予め設定される再開条件が充足されると判断され、ターンオフ制御部６０５は、より低い重要性ウェイトを有するビットグループのビットの出力を再開するようトリガされる。

本実施例では、トリガ部６０７は、対応する処理を実行するよう状態チェック部６０６をトリガしてもよいことに留意すべきである。トリガ信号を受信すると、トリガ部６０７は、対応する処理を実行するよう状態チェック部６０６をトリガする。

本実施例では、変換部６０２がデジタル信号を取得した後、グループ化部６０３は、デジタル信号を構成するビットを少なくとも２つのビットグループに分割してもよく、ターンオフ制御部６０５は、ターンオフ条件が充足されている場合、少なくとも１つのビットグループのビットの出力をオフしてもよい。従って、ターンオフ条件が充足されると、ＡＤＣにより出力されるビット数は低減し、ＡＤＣにおけるデジタル信号を出力するためのインタフェースのレートを低下させることが可能であり、このためＡＤＣに接続される各種データ処理装置の動作レートを低下させることが可能であり、これにより、システム全体の電力消費を効果的に低減することが可能である。

さらに、本実施例においてターンオフ条件が充足されると、ターンオフ制御部６０５は、より低い重要性ウェイトを有するビットグループのビットの出力をオフにし、より高い重要性ウェイトを有するビットグループのビットの出力を維持する。より高い重要性ウェイトを有するビットは、データ処理装置により実行されるデータ処理に対してより大きな影響を有するため、より高い重要性ウェイトを有するビットグループのビットを連続的に出力することは、システム全体の電力消費を低減しながら、データ処理装置の基本的パフォーマンスを保証することが可能である。

図７を参照して、本発明によるデータ処理システムの実施例は、アナログ・デジタルコンバータ７０１と複数のデータ処理装置７０２とを有する。

本実施例では、アナログ・デジタルコンバータ７０１は、図５及び６に記載されるアナログ・デジタルコンバータと類似してもよく、ここでは再説明されない。

本実施例では、データ処理装置７０２は、アナログ・デジタルコンバータ７０１により出力されるデジタル信号を受信し、受信したデジタル信号に従ったデータ処理を実行するよう構成される。

実際的な適用では、本実施例のデータ処理システムは、基地局、基地局制御装置又は他のネットワーク要素において実現可能である。アナログ・デジタルコンバータは、収集変換機能を有するボードにより実現されてもよく、データ処理装置は、各種ボードにより実現されてもよい。

本実施例のデータ処理システムでは、アナログ・デジタルコンバータは、基地局又は基地局制御装置に配置されてもよいことが理解される。アナログ・デジタルコンバータは、収集変換機能を有するボードにより実現されてもよい。データ処理装置は、異なるネットワーク要素に配置されてもよい。具体的な実現方法は、ここでは限定されない。

本実施例はまた、基地局及び基地局制御装置を提供する。

本実施例では、基地局は、図５又は６に記載されるアナログ・デジタルコンバータに類似し、ここでは再説明されないアナログ・デジタルコンバータを少なくとも有する。

本実施例では、基地局制御装置は、図５又は６に記載されるアナログ・デジタルコンバータに類似し、ここでは再説明されないアナログ・デジタルコンバータを少なくとも有する。

アナログ・デジタルコンバータに加えて、本実施例では、基地局及び基地局制御装置はさらに、ここでは具体的には限定されない他の通信モジュールを有してもよい。

当業者は、本発明の実施例による方法のステップのすべて又は一部が該当するハードウェアに指示するプログラムによって実現されてもよいことを理解するであろう。当該プログラムはコンピュータ可読記憶媒体に格納されてもよく、当該記憶媒体は、読み出し専用メモリ、磁気ディスク、光ディスクなどであってもよい。

本発明の実施例において提供されたデータ処理方法、データ処理システム及び関連する装置は、上記において詳細に紹介された。当業者は、本発明の実施例のアイデアに従って具体的な実現方法及び適用範囲を変更してもよい。従って、明細書の内容は、本発明に対する限定として解釈されるべきでない。

アナログ・デジタルコンバータに入力されるアナログサンプル値は、１〜２５６ミリボルトの範囲である。アナログ・デジタル変換の分解能は８ビットであるため、デジタル信号の変換精度は、２５６／２ ^８ ＝１ミリボルトである。

従って、ターンオフ制御が利用された後、毎秒ＡＤＣにより出力されるビット数は、１０００＊６＋３３３＊２＝６６６６となる。すなわち、ＡＤＣにおいてデジタル信号を出力するためのインタフェースのレートは、６．６６６Ｋｂｐｓとなる。

本実施例では、ターンオフルールがアナログ・デジタルコンバータにおいてローカルに予め設定されてもよく、状態チェック部６０６がアナログ・デジタルコンバータからターンオフルールを取得してもよいことに留意すべきである。状態チェック部６０６はまた、サンプリングクロック信号に従って現在のサンプリングサイクルを決定するため、サンプリングクロックに接続されてもよい。

Claims (19)

1. アナログサンプル値を取得するため、アナログ信号に対してサンプリングを実行するステップと、
   デジタル信号を取得するため、前記アナログサンプル値に対してアナログ・デジタル変換を実行するステップと、
   前記デジタル信号を構成するビットを少なくとも２つのビットグループに分割するステップと、
   予め設定されたターンオフ条件が充足される場合、少なくとも１つのビットグループのビットの出力をオフにするステップと、
   を有するデータ処理方法。
2. 予め設定されたターンオフルールと現在のサンプリングサイクルとに従ってターンオフ識別子を取得するステップであって、前記ターンオフルールは、前記出力がオフされる必要があるときのサンプリングサイクル及び／又は前記出力がオフされる必要がないときのサンプリングサイクルを示すのに利用される、前記ターンオフ識別子を取得するステップと、
   前記出力がオフにされる必要があることを前記ターンオフ識別子が示す場合、前記予め設定されたターンオフ条件が充足されていると判断するステップと、
   をさらに有する、請求項１記載の方法。
3. 前記少なくとも１つのビットグループのビットの出力をオフにするステップの後、予め設定された再開条件が充足される場合、前記ビットの出力がオフされた前記ビットグループのビットの出力を再開するステップをさらに有する、請求項１記載の方法。
4. 前記少なくとも１つのビットグループのビットの出力をオフにするステップの後、予め設定された再開条件が充足される場合、前記ビットの出力がオフされた前記ビットグループのビットの出力を再開するステップをさらに有する、請求項２記載の方法。
5. 前記予め設定されたターンオフルールと前記現在のサンプリングサイクルとに従って前記ターンオフ識別子を取得するステップであって、前記ターンオフルールは、前記出力がオフされる必要があるときのサンプリングサイクル及び／又は前記出力がオフされる必要がないときのサンプリングサイクルを示すのに利用される、前記ターンオフ識別子を取得するステップと、
   前記出力がオフされる必要がないことを前記ターンオフ識別子が示す場合、前記予め設定された再開条件が充足されていると判断するステップと、
   をさらに有する、請求項３又は４記載の方法。
6. 前記予め設定されたターンオフルールと現在のサンプリングサイクルとに従ってターンオフ識別子を取得するステップの前、受信したトリガ信号に従って、前記予め設定されたターンオフルールと現在のサンプリングサイクルとに従ってターンオフ識別子を取得するステップをトリガするステップをさらに有する、請求項２、４又は５記載の方法。
7. 前記デジタル信号を構成するビットを少なくとも２つのビットグループに分割するステップは、重要性ウェイトに基づき前記デジタル信号を構成するビットを少なくとも２つのビットグループに分割するステップを含み、
   前記少なくとも１つのビットグループのビットの出力をオフするステップは、より低い重要性ウェイトを有するビットグループのビットの出力をオフにするステップを含む、請求項１乃至６何れか一項記載の方法。
8. 各アナログサンプル値は、Ｎビットデジタル信号に対応し、
   前記重要性ウェイトに基づき前記デジタル信号を構成するビットを少なくとも２つのビットグループに分割するステップは、前記デジタル信号を構成する上位のＸビットを第１ビットグループとしてグループ化し、前記デジタル信号を構成する下位のＹビットを第２ビットグループとしてグループ化するステップをさらに有し、
   ＸとＹとの和はＮに等しく、
   前記第１ビットグループの重要性ウェイトは、前記第２ビットグループの重要性ウェイトより高い、請求項７記載の方法。
9. 前記予め設定されたターンオフ条件が充足される場合、前記第２ビットグループのビットの出力がオフされるか、又は前記第１ビットグループと前記第２ビットグループとの双方のビットの出力がオフされる、請求項８記載の方法。
10. 前記デジタル信号を構成するビットを少なくとも２つのビットグループに分割するステップの後、各ビットグループのビットに対してアンチエイリアシングデジタルフィルタリングを実行するステップをさらに有する、請求項１乃至９何れか一項記載の方法。
11. アナログサンプル値を取得するため、アナログ信号に対してサンプリングを実行するよう構成されるサンプリング部と、
    デジタル信号を取得するため、前記アナログサンプル値に対してアナログ・デジタル変換を実行するよう構成される変換部と、
    前記デジタル信号を構成するビットを少なくとも２つのビットグループに分割するよう構成されるグループ化部と、
    予め設定されたターンオフ条件が充足される場合、少なくとも１つのビットグループのビットの出力をオフにするよう構成されるターンオフ制御部と、
    を有するアナログ・デジタルコンバータ。
12. 前記ターンオフ制御部はさらに、予め設定された再開条件が充足される場合、前記ビットの出力がオフにされた前記ビットグループのビットの出力を再開するよう構成される、請求項１１記載のアナログ・デジタルコンバータ。
13. 前記グループ化部は、重要性ウェイトに基づき前記デジタル信号を構成するビットを少なくとも２つのビットグループに分割するよう構成され、
    前記ターンオフ制御部は、より低い重要性ウェイトを有するビットグループのビットの出力をオフにするよう構成される、請求項１１又は１２記載のアナログ・デジタルコンバータ。
14. 予め設定されたターンオフルールと現在のサンプリングサイクルとに従ってターンオフ識別子を取得するよう構成される状態チェック部をさらに有し、
    前記予め設定されたターンオフルールは、前記出力がオフされる必要があるときのサンプリングサイクル及び／又は前記出力がオフされる必要がないときのサンプリングサイクルを示すのに利用され、
    前記状態チェック部は、前記出力がオフされる必要があることを前記ターンオフ識別子が示す場合、前記予め設定されたターンオフ条件が充足されていると判断し、少なくとも１つのビットグループのビットの出力をオフするよう前記ターンオフ制御部をトリガし、前記出力がオフされる必要がないことを前記ターンオフ識別子が示す場合、前記予め設定された再開条件が充足されていると判断し、前記ビットの出力がオフされた前記ビットグループのビットの出力を再開するよう前記ターンオフ制御部をトリガするよう構成される、請求項１１乃至１３何れか一項記載のアナログ・デジタルコンバータ。
15. 受信したトリガ信号に従って対応する処理を実行するよう前記状態チェック部をトリガするよう構成されるトリガ部をさらに有する、請求項１４記載のアナログ・デジタルコンバータ。
16. 前記グループ化部による分割により取得される各ビットグループのビットに対してアンチエイリアシングデジタルフィルタリングを実行し、フィルタリング後のビットを前記ターンオフ制御部に出力するよう構成されるデジタルフィルタリング部をさらに有する、請求項１１乃至１５何れか一項記載のアナログ・デジタルコンバータ。
17. 請求項１１乃至１６何れか一項記載のアナログ・デジタルコンバータと、
    前記アナログ・デジタルコンバータにより出力されるデジタル信号を受信し、前記受信したデジタル信号に従ってデータ処理を実行するよう構成されるデータ処理装置と、
    を有するデータ処理システム。
18. 請求項１１乃至１６何れか一項記載のアナログ・デジタルコンバータを有する基地局。
19. 請求項１１乃至１６何れか一項記載のアナログ・デジタルコンバータを有する基地局制御装置。
    

Images