CN100417026C - 模数转换器 - Google Patents

Abstract

本发明提供了一种采用高低位分离编码结构的精度8位、速度2GHz的超高速模数转换器，全部采用CMOS工艺设计实现。该模数转换器的主体部分由以下几部分组成：驱动电路、量化器、低位预编码器、高速编码器、时钟树、高位数字输出模块和低位数字输出模块。特别是其中的高速编码器，采用高低位分离编码的结构，选用ROM阵列来实现，具有电路结构简单、集成度高、数据不会丢失的优点。本发明在军用和民用方面都有重要的用途，例如：高速宽带数字接收机以及高速硬盘等。

Description

模数转换器

[技术领域]

本发明属于集成电路领域，具体涉及一种模数转换器。

[背景技术]

模数转换器(Analog-to-Digital Converter，简称ADC)是一种能把模拟信号(自然信号)转换成相应数字信号的器件。ADC将得到的数字信号送到数字信号处理器进行处理，是数字系统和模拟信号(自然信号)的接口，是信号处理系统的重要组成部分。超高速模数转换器ADC是信号处理系统中重要的组成部分，在雷达、高速宽带数字接收机以及高速硬盘中的应用都非常广泛。本发明设计的ADC可用于高速宽带数字接收机中对射频信号进行直接采样，配合后级高速DSP实现数字化接收。

目前，大多数采样率在2GHz以上的超高速模数转换器都采用全并行比较结构(flash)，其具有采样率高、系统结构简单等特点，是高速、中低分辨率(8位以下)ADC最常用的结构。超高速ADC的性能会随着采用工艺的不同而有所差别，目前国内比较成熟的有采用CMOS工艺制造的6比特超高速ADC，速度可达1-2GHz，较成熟的8比特ADC的采样速度一般在1GHz以下。其他工艺如双极型、BiMOS、GaAs制作的ADC虽然速度和精度可以做的很高，但是以增加功耗和成本为代价的。

CMOS工艺主要用于超大规模数字集成电路设计，并随着工艺尺寸的不断缩小，逐步应用到模拟、数模混合电路。采用CMOS工艺设计的ADC具备集成度高、功耗低等特点，但由于本身的噪声大、工艺匹配性差，很难在速度和精度两项性能上同时达到较高指标，往往需要在速度、精度和功耗上进行折中考虑，并通过大量的辅助电路保证性能，具备相当的设计难度。因此，目前国内还没有公开完全自行设计的精度达8位、采样速度达2GHz、采用CMOS工艺设计实现的较低功耗和较低成本的超高速模数转换器。

[发明内容]

本发明的目的在于，基于高低位分离编码的思想，通过对全并行结构ADC内部各个模块的实现方法进行优化、创新，提供一种精度达8位、采样速度达2GHz、采用CMOS工艺设计实现的较低功耗和较低成本的超高速模数转换器。

该模数转换器的主体部分由驱动电路、量化器、低位预编码器、高速编码器、数字输出模块和时钟树所构成。其中，数字输出模块由高位数字输出模块和低位数字输出模块组成。一对差分输入信号Vin+和Vin-分别与驱动电路的两个信号输入端相连，驱动电路的两个输出端分别与量化器的两个信号输入端相连，量化器的十六路高位输出信号与高速编码器中与其对应的十六个信号输入端相连，量化器的十六路低位输出信号与低位预编码器的十六个信号输入端相连；低位预编码器的十六个输出端与高速编码器中与其对应的十六个信号输入端相连；高速编码器的高四位输出信号与高位数字输出模块的四个输入端相连，高速编码器的低四位输出信号与低位数字输出模块的四个输入端相连；高位数字输出模块输出最终的高四位数字信号，低位数字输出模块输出最终的低四位数字信号；时钟树有两路输出信号，其中一路与量化器和低位预编码器相连，另一路与高位数字输出模块和低位数字输出模块相连。

本发明采用高低位分离的编码方法，将八比特编码简化为两个四比特编码，提高了编码速度、简化了编码电路。在超高速的情况下很难实现用一个ROM阵列的方法来完成八位编码，因为位线上的MOS管太多，无法达到较高的速度。本ADC采用独特的编码方法，整个高速编码模块由两个完全对称的子模块组成；该两个完全对称的子模块中分别包含一个16-4ROM阵列。将256线到八位编码采用预处理将其转化为两个十六线到四位编码来实现，提高了编码速度，并在高速编码模块前的量化器和低位预编码模块中配合加入了控制逻辑和延时模块。

采用ROM阵列的优点是：电路结构简单、集成度高、数据不会丢失。本设计中的高速编码器只需存储某些固定数据，即只需在设计时确定，一旦流片，不再更改。因此，该设计中的高速编码器选用ROM阵列实现。

高速编码模块的整个译码过程：256个有效比较器模块输出的信号被分成十六组，同时取每组的最低线共十六根组成高四位编码信号；通过对高四位编码信号的逻辑分析，得出十六个低位组的组选通信号，选出十六组低四位编码信号中的有效组；分别对高低四位进行编码。在整个处理过程中，由于高位编码信号和低位编码信号通道不同，延时也不一样，为了达到高低位信号同步，插入了延时模块。延时模块除了能平衡不同通道的延时外还具有锁存的效果，能让高低位通道信号和时钟边沿对齐，并且可起到调节电平的作用。

本发明中的量化器由比较器模块阵列所构成。比较器模块阵列由前置放大器阵列、分布式采样保持阵列、次级放大器阵列、预锁存器阵列、锁存器阵列以及电阻平均网络组成。差分输入信号经过驱动模块的缓冲后加载到比较器模块阵列，前置放大器阵列将其和电阻阶梯产生的265级参考电平进行比较并放大；次级放大器阵列前加入了分布式采样保持阵列，在时钟控制下采样保持阵列对前置放大器阵列的比较结果进行采样，并进一步放大信号；最终信号通过锁存器阵列被放大到高低电平。比较器模块阵列采用如上所述的五级结构并在前置放大器阵列输出端和次级放大器阵列输出端分别增加电阻平均网络一和电阻平均网络二，以减弱由于工艺偏差引入的失调所带来的对精度的影响。

为了实现较高的比较速度，即需要比较器模块在极短的时间内就能将信号放大到高低电平。因此，比较器模块阵列中采用了正反馈比较器模块，利用正反馈的原理在短时间内即可实现对两个输入信号的比较，并且结构简单。但正反馈比较器模块的性能极易受到工艺误差的影响，由制造引入的差分对管不匹配会使比较器模块阵列的输入端呈现出较大的随机失调电压。因此，本比较器模块阵列采用了多级放大结构，正反馈比较器模块之间的各级放大均为差分放大结构。整体的失调电压主要取决于前级的失调电压。因此，采用这种在失调电压较大的模块前加入失调电压较小的模块的方法，有效地减小了比较器模块阵列整体的失调电压，抑制了系统总体的失调，提高了系统抗击工艺随机误差的能力。

每个比较器模块包含前置放大器、分布式采样保持、次级放大器、预锁存器和锁存器。比较器模块阵列，由265个比较器模块(其中，256个有效比较器模块，9个冗余比较器)串连构成，共分成八个模块，即一个ADC_5bit_topblock模块和七个ADC 5bit模块。七个ADC_5bit模块中均包含三十二个有效比较器模块以及相应的电阻阶梯，ADC_5bit_topblock模块在上述三十二个有效比较器模块和相应的电阻阶梯以外，还包括了冗余比较器。每个ADC_5bit模块中的三十二个有效比较器模块又分为A、B两组，每组十六个。A、B两组比较器模块在电阻平均网络一、电阻平均网络二、通过电阻阶梯提供的参考电压上是相互独立的。考虑到整体布局和芯片面积等因素，模块之间的相应接口将各模块中的比较器模块、电阻阶梯、电阻平均网络一、电阻平均网络二以“U”字形结构连接到一起，即电阻阶梯从ADC_5bit_topblock模块的A组比较器模块开始，依次经过各个ADC_5bit模块的A组比较器模块，然后从最后一个ADC_5bit模块的A组比较器模块直接连入该ADC_5bit模块的B组比较器模块，再依次经过各个ADC_5bit模块的B组比较器模块，直至返回到ADC_5bit_topblock模块的B组比较器模块。

将256个有效比较器模块分成十六组的方法是由总体设计中的高低四位分离编码的思想确定的。十六组比较器模块的输出经过逻辑控制模块处理后产生：组选通信号vout、高组逻辑控制模块对低组逻辑控制模块的锁定信号vout_c。组选通信号vout在十六组低位信号中选定一组，同时该组选通信号又是十六线高四位编码信号中的一个。

为了驱动量化器中由265个比较器模块(其中，256个有效比较器模块，9个冗余比较器)组成的比较器模块阵列，在信号输入端还增加了驱动电路。本设计在比较器模块阵列中，结合电阻平均网络、分布式采样保持，有效地降低了数模信号之间的耦合以及工艺偏差带来的不良影响，使得比较器模块阵列能满足ADC模数转换器的整体设计要求。

高位数字输出模块和低位数字输出模块的主要作用是调节位延时，在时序上对齐高低位信号，同时整形经过16-4ROM高速阵列编码出来的信号波形，并对后级起驱动作用。高位数字输出模块包含三个单位延时逻辑和一个反相输出逻辑。低位数字输出模块包含一个单位延时逻辑和一个反相输出逻辑。

本发明基于高低位分离编码的思想，通过对全并行结构ADC内部各个模块的实现方法进行优化、创新，提供一种精度达8位、采样速度达2GHz、采用CMOS工艺设计实现的较低功耗和较低成本的超高速模数转换器。特别是其中的高速编码器选用ROM阵列来实现，具有电路结构简单、集成度高、数据不会丢失的优点。

[附图说明]

图1显示本发明模数转换器的总体结构框图；

图2显示本发明中量化器中的比较器模块的结构框图；

图3显示本发明中量化器中的比较器模块阵列的结构框图及量化器模块图；

图4显示本发明中比较器模块阵列中的ADC_5bit模块的结构框图及其模块图；

图5显示本发明中比较器模块阵列中的ADC_5bit_topblock模块的结构框图；

图6显示本发明中高速编码器的16-4ROM阵列的电路图；

图7显示本发明中高位数字输出模块的电路图；

图8显示本发明中低位数字输出模块的电路图。

[具体实施方式]

下面结合图例进一步描述本发明。

如图1所示，本发明模数转换器的主体部分由驱动电路1、量化器2、低位预编码器3、高速编码器4、高位数字输出模块5、低位数字输出模块6和时钟树7所构成。一对差分输入信号Vin+和Vin-分别与驱动电路1的两个信号输入端相连，驱动电路1的两个输出端分别与量化器2的两个相应的信号输入端相连，量化器2的十六路高位输出信号与高速编码器4中与其对应的十六个信号输入端相连，量化器2的十六路低位输出信号与低位预编码器3的十六个信号输入端相连；低位预编码器3的十六个输出端与高速编码器4中与其对应的十六个信号输入端相连；高速编码器4的高四位输出信号分别与高位数字输出模块5的四个输入端相连，高速编码器4的低四位输出信号分别与低位数字输出模块6的四个输入端相连；高位数字输出模块5输出最终的高四位数字信号，低位数字输出模块6输出最终的低四位数字信号；时钟树7有两路输出信号，其中一路与量化器2和低位预编码器3相连、另一路与高位数字输出模块5和低位数字输出模块6相连。

一对差分输入信号Vin+、Vin-经过驱动电路1的缓冲后，分别加载到量化器2的两个输入端，量化器2分别输出十六路高位输出信号和十六路低位输出信号。其中，十六路高位输出信号中只有一路信号被选通，并且送入高速编码器4进行高位编码，产生高四位的数字编码信号，该信号经过高位数字输出模块5后，作为最终的高四位数字信号输出。量化器2输出的十六路低位输出信号送入低位预编码器3中进行预编码后，输出的十六路低位信号中只有一路信号被选通；然后，该低位选通信号进入高速编码器4进行低位编码，产生低四位的数字编码信号，该低四位数字编码信号经过低位数字输出模块6后，作为最终的低四位数字信号输出。

在上述过程中，量化器2、低位编码器3、高位数字输出模块5和低位数字输出模块6都受时钟树7输出的时钟控制信号的控制。

如图2、图3所示，本发明模数转换器中的量化器2由比较器模块22～37阵列所构成。比较器模块22～37阵列由前置放大器8阵列、电阻平均网络一8a、分布式采样保持9阵列、次级放大器10阵列、电阻平均网络二10a、预锁存器11阵列、锁存器12阵列组成。差分输入信号Vin+、Vin-经过驱动电路1的缓冲后加载到比较器模块阵列，前置放大器8阵列将其和电阻阶梯2a产生的265级参考电平进行比较并放大；次级放大器10阵列前加入了分布式采样保持9阵列，在时钟树7的控制下，分布式采样保持9阵列对前置放大器8阵列的比较结果进行采样，并进一步放大信号；最终信号通过预锁存器11阵列、锁存器12阵列被放大到高低电平。

如图3所示，本发明模数转换器中量化器2中的比较器模块13～20阵列，由265个比较器模块(其中，256个有效比较器模块，9个冗余比较器)串连构成，共分成八个模块，即一个ADC_5bit_topblock模块13和七个ADC_5bit模块14～20。七个ADC_5bit模块14～20中均包含三十二个有效比较器模块以及相应的电阻阶梯2a，ADC_5bit_topblock模块13在上述三十二个有效比较器模块和相应的电阻阶梯2a以外，还包括了冗余比较器43，见图5。ADC_5bit模块中的三十二个有效比较器模块又分为A、B两组，每组十六个。A、B两组比较器模块在电阻平均网络一8a、电阻平均网络二10a、通过电阻阶梯2a提供的参考电压上是相互独立的。考虑到整体布局和芯片面积等因素，模块13～20之间的相应接口将各模块13～20中的比较器模块22～37、电阻阶梯2a、电阻平均网络一8a、电阻平均网络二10a以“U”字形结构21连接到一起，即电阻阶梯2a从ADC_5bit_topblock模块13的A组比较器模块22开始，依次经过ADC_5bit模块14的A组比较器模块23、ADC_5bit模块15的A组比较器模块24……直到ADC_5bit模块20的A组比较器模块29，然后从ADC_5bit模块20的A组比较器模块29直接连入ADC_5bit模块20的B组比较器模块30，再依次经过ADC_5bit模块19的B组比较器模块31、ADC_5bit模块18的B组比较器模块32……直到返回ADC_5bit_topblock模块13的B组比较器模块37。

从图3中可以看出，八个模块的组输出信号d0～d15是并联在一起的，即整个十六组输出信号都是相互并联在一起的，共同形成十六线低四位编码信号；而d0#～d15#用于形成十六线高四位编码信号。

本发明中量化器2中的比较器模块阵列的电路框图及量化器2模块图如图3所示：

输入信号包括：

Clk、Clk#：        模块中用于比较器模块阵列的正、反时钟；

Vin_p、Vin_n：     正、反相模拟输入信号；

Vref+、Vref-：     正、负参考电压；

Clkd：             用于模块中编码预处理等数字部分的正相时钟；

Vin1v：            辅助电压源。

输出信号包括：

d0～d15：          分离出的十六线低位编码信号；

d0#～d15#：        分离出的十六线高位编码信号。

本发明中比较器模块阵列中的模块14～20(ADC_5bit)的电路框图及其模块图如图4所示：

输入信号包括：

Clk、Clk#：        模块中用于比较器模块阵列的正、反时钟；

Vin_p、Vin_n：     正、反相模拟输入信号；

Vref_p+、Vref_n-： 分别为A、B组参考电压输入；

Clk_pd：           用于逻辑控制模块40的正相时钟；

Vin1v：            辅助电压源；

Vinc：             A组中上一模块对下一模块的锁定信号；

Vinc#：            B组中上一模块对下一模块的锁定信号。

输出信号包括：

d0～d15：          分离出的十六线低位编码信号；

Vref_p-、Vref_n+： 分别为A、B组参考电压输出；

Vout：             模块中A组比较器模块阵列的组选通信号；

Vout#：            模块中B组比较器模块阵列的组选通信号。

Vout_c：           A组中输往下一组比较器模块的锁定信号。例如：ADC_5bit模块14的A组比较器模块23为整个十六组比较器模块中的第二组，其下一组(即第三组)为ADC_5bit模块15的A组比较器模块24。

Vout_c#：          B组中输往下一组比较器模块的锁定信号。例如：ADC_5bit模块15的B组比较器模块35为整个十六组比较器模块中的第十四组，其下一组(即第十五组)为ADC_5bit模块14的B组比较器模块36。

由图4可知，ADC_5bit中除了包含A组比较器模块阵列38、B组比较器模块阵列39、逻辑控制模块40外，还有用于整个模块的时钟驱动41、电阻阶梯2a，以及用于选通每组十六个信号的MOS管开关组42，开关组42受相应的组选通信号vout控制。

从图4中还可看出，每个模块中的A、B两组的组输出信号d0～d15经过开关组42后是并联在一起的；从图3中量化器的连线图可以看出，八个模块的组输出也是并联在一起的，即整个十六组组输出信号都是相互并联在一起的，共同形成十六线低四位编码信号。

本发明中比较器模块阵列中的ADC_5bit_topblock模块13的电路框图如图5所示。从图5中可见，ADC_5bit_topblock模块13基本和其他ADC_5bit模块14～20一样，也包括时钟驱动43a、电阻阶梯2a、逻辑控制模块43b、开关组43c、A组比较器模块阵列43d和B组比较器模块阵列43e，此外，还增加了冗余比较器43。这是考虑到电阻平均网络一8a和电阻平均网络二10a的线性度而特意添加的，只有当整个网络的线性度达到要求时，才不至于因引入电阻平均网络一8a和电阻平均网络二10a而带来负面影响。

电阻平均网络一8a和电阻平均网络二10a内部具有很好的线性度；但网络端点由于具有绝对不对称性，线性度不够，这样会影响靠近端点的节点电位，甚至导致比较结果错误。所以在端点增加冗余比较器43，通过调节冗余比较器43中电阻平均网络中的电阻，使得整个有效网络的线性度达到要求。

ADC_5bit_topblock模块13中由于包含了电阻平均网络一8a和电阻平均网络二10a的高低端，所以其中增加了冗余比较器43，这样总比较器模块为265个(其中，256个有效比较器模块，9个冗余比较器)，参考电压由原来的1V变为1.0156V。但是，冗余比较器43不用作编码处理。

如图6所示，其中高速编码模块4的整个译码过程：256个有效比较器模块输出的信号被分成十六组，同时取每组的最低线共十六根组成高四位编码信号；通过对高四位编码信号的逻辑分析，得出十六个低位组的组选通信号，选出十六组低四位编码信号中的有效组；分别对高低四位进行编码。

本发明中的高速编码电路采用独特的高低位分离编码的方式，将256线到八位编码采用预处理将其转化为两个十六线到四位编码来实现，即整个高速编码模块由两个完全对称的子模块组成，该两个完全对称的子模块中分别包含一个16-4ROM阵列。这种高低位分离编码的方式，提高了编码速度、简化了编码电路。

高速编码模块4中，输入有效编码信号为低电平，输出信号高电平表示逻辑0，输出信号低电平表示逻辑1。因此，在后面的高位数字输出模块5和低位数字输出模块6中分别都要加上一级反相输出逻辑。In15对应编码为0000，与未选通任何一根输入信号线的编码效果相同，因此，In15输入信号线可以不连接。高速编码器4中主要包括PMOS管组成的PMOS管存储矩阵44和NMOS管组成的NMOS管存储矩阵45。另外，还包括分别与vddd！和gndd！相连接的电阻44b～44c、输入字线45a(In14～In0)和数据线44a(d3～d0)。其中，PMOS管存储矩阵44中所有PMOS管的尺寸相同，NMOS管存储矩阵45中所有NMOS管的尺寸也相同；16-4ROM阵列中所有与vddd！和gndd！相连接的电阻44b～44c的尺寸也相同。高速编码器4的16-4ROM阵列的电路图见图6。

一般地，ROM应具有地址译码器、存储矩阵和输出缓冲器。地址译码器是将输入的地址代码译成相应的控制信号，利用该控制信号从存储矩阵中把指定的单元选出，并把其中的数据送到高速编码器的输出端作为数字输出信号。存储矩阵由许多存储单元排列而成，每个存储单元能存放一位二值代码(0或1)。每一个或一组存储单元有一个对应的地址代码。输出缓冲器的作用有：增强对后级的驱动能力、提高存储器的带负载能力；实现对输出状态的三态控制，以便与系统整体协调连接。

本设计中，输入16-4ROM的十六路信号中只有一路信号被选通，相当于输入的已经是一个经过地址译码的字线信号。因此，在本设计中，16-4ROM中未包含独立的输出缓冲器。

本设计中，在16-4ROM的后面还有高位数字输出模块5和低位数字输出模块6，这两个输出模块可以起到增加对后级的驱动能力、提高存储器带负载能力的作用。另外，时钟树7输入到高位数字输出模块5和低位数字输出模块6的时钟控制信号，也可以起到控制数字输出信号、与系统整体协调连接的作用。因此，在本设计中，16-4ROM中未包含独立的输出缓冲器。

由上述可知，本设计中的16-4ROM相当于简化为一个存储矩阵。当输入字线45a(In14～In0)中的某一根为高电平时，即某一根输入字线被选通时，接在这根字线上的NMOS管导通，这些NMOS管漏极接低电平gndd！，则相当于在PMOS管存储矩阵44中相应的PMOS管栅极接入低电平gndd！，使该PMOS管导通；因为PMOS管的漏极接高电平vddd！，则导通的PMOS管所在数据线上的数字输出信号为高电平逻辑1，未导通的PMOS管所在数据线上的数字输出信号为低电平逻辑0。

高速编码器4的选通的输入字线45a(In14～In0)和与其对应的数据线44a(d3～d0)上的数字输出信号编码的关系，如下所示：

In0-->1111

In1-->1110

In2-->1101

In3-->1100

……

In14-->0001

(In15-->0000)

本发明中高位数字输出模块5电路图如图7所示，低位数字输出模块6电路图如图8所示。高位数字输出模块5和低位数字输出模块6的主要作用是调节位延时，在时序上对齐高低位信号；同时，整形经过16-4ROM高速阵列编码出来的信号波形，并对后级起驱动作用。

高位数字输出模块5包含三个单位延时逻辑46～48和一个反相输出逻辑49。其中，第二PMOS管46c、第四NMOS管47a和第八PMOS管48c的尺寸相同；第一NMOS管46a、第一PMOS管46b、第五NMOS管47b、第四PMOS管47c、第七NMOS管48a、第七PMOS管48b、第十NMOS管49a和第十PMOS管49b的尺寸相同；第二NMOS管46d、第三NMOS管46e、第三PMOS管46f、第六NMOS管47d、第五PMOS管47e、第六PMOS管47f、第八NMOS管48d、第九NMOS管48e和第九PMOS管48f的尺寸相同。三个单位延时逻辑46～48均提供0.5个周期的延时。在时钟的控制下，输入信号经过1.5个周期的延时后输出。

低位数字输出模块6包含一个单位延时逻辑50和一个反相输出逻辑51。其中，第十二PMOS管50b、第十一NMOS管50c、第十四PMOS管51a和第十四NMOS管51b的尺寸相同；第十三PMOS管50d、第十二NMOS管50e和第十三NMOS管50f的尺寸相同，第十一PMOS管(50a)比以上所述各个管子的尺寸都小。该单位延时逻辑50提供0.5个周期的延时。在时钟的控制下，输入信号经过0.5个周期的延时后输出。

Claims (6)

1. 一种模数转换器，该模数转换器的主体部分由驱动电路、量化器、低位预编码器、高速编码器、数字输出模块和时钟树所构成，其特征在于，

其主体部份的高速编码器采用高低位分离编码结构，以实现高速编码；

其主体部分的数字输出模块由高位数字输出模块和低位数字输出模块组成；

其量化器模块的主体部分由各比较器模块以“U”字形结构串连构成；

一对差分输入信号Vin+和Vin-分别与驱动电路(1)的两个信号输入端相连，驱动电路(1)的两个输出端分别与量化器(2)的两个信号输入端相连，量化器(2)的十六路高位输出信号与高速编码器(4)中与其对应的十六个信号输入端相连，量化器(2)的十六路低位输出信号与低位预编码器(3)的十六个信号输入端相连；

低位预编码器(3)的十六个输出端与高速编码器(4)中与其对应的十六个信号输入端相连；

高速编码器(4)的高四位输出信号分别与高位数字输出模块(5)的四个输入端相连，高速编码器(4)的低四位输出信号分别与低位数字输出模块(6)的四个输入端相连；

高位数字输出模块(5)输出最终的高四位数字信号，低位数字输出模块(6)输出最终的低四位数字信号；

时钟树(7)有两路输出信号，其中一路与量化器(2)和低位预编码器(3)相连，另一路与高位数字输出模块(5)和低位数字输出模块(6)相连。

2. 根据权利要求1所述的模数转换器，其特征在于：该模数转换器的高速编码器(4)采用高低位分离编码的结构，由两个完全对称的子模块组成；该两个完全对称的子模块中分别包含一个16-4ROM阵列。

3. 根据权利要求1所述的模数转换器，其特征在于：该模数转换器的量化器(2)由全并行结构的比较器模块阵列(38～39)、逻辑控制模块(40)、时钟驱动(41)以及开关组(42)所构成，每个比较器模块包含前置放大器(8)、电阻平均网络一(8a)、分布式采样保持(9)、次级放大器(10)、电阻平均网络二(10a)、预锁存器(11)和锁存器(12)。

4. 根据权利要求1或3所述的模数转换器，其特征在于：比较器模块阵列由265个比较器模块以全并行的结构串连构成，其中，256个有效比较器模块，9个冗余比较器；比较器模块阵列共分成八个模块，其中第一个模块为ADC_5bit_topblock模块(13)，后七个模块为ADC_5bit模块(14～20)，后七个ADC_5bit模块(14～20)中均包含三十二个有效比较器模块以及相应的电阻阶梯(2a)，ADC_5bit_topblock模块(13)在上述三十二个有效比较器模块和相应的电阻阶梯(2a)以外，还包括了冗余比较器(43)，各模块中的比较器模块、电阻阶梯(2a)、电阻平均网络一(8a)、电阻平均网络二(10a)均以“U”字形结构连接。

5. 根据权利要求1所述的模数转换器，其特征在于：所述高位数字输出模块(5)包含三个单位延时逻辑(46～48)和一个反相输出逻辑(49)，其中，

第二PMOS管(46c)、第四NMOS管(47a)和第八PMOS管(48c)的尺寸相同；

第一NMOS管(46a)、第一PMOS管(46b)、第五NMOS管(47b)、第四PMOS管(47c)、第七NMOS管(48a)、第七PMOS管(48b)、第十NMOS管(49a)和第十PMOS管(49b)的尺寸相同；

第二NMOS管(46d)、第三NMOS管(46e)、第三PMOS管(46f)、第六NMOS管(47d)、第五PMOS管(47e)、第六PMOS管(47f)、第八NMOS管(48d)、第九NMOS管(48e)和第九PMOS管(48f)的尺寸相同。

6. 根据权利要求1所述的模数转换器，其特征在于：所述低位数字输出模块(6)包含一个单位延时逻辑(50)和一个反相输出逻辑(51)，其中，

第十二PMOS管(50b)、第十一NMOS管(50c)、第十四PMOS管(51a)和第十四NMOS管(51b)的尺寸相同；

第十三PMOS管(50d)、第十二NMOS管(50e)和第十三NMOS管(50f)的尺寸相同；

第十一PMOS管(50a)比其它各个管子的尺寸都小。

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