JP2014220307A - 多層基板、これを用いた電子装置および多層基板の製造方法 - Google Patents
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Abstract
【課題】電子部品から多層基板内への放熱性を向上させる。【解決手段】多層基板は、ビルドアップ層30のうちランド61の直下に設けられ、内層配線51とランド61とを熱的および電気的に接続するフィルドビア91を備えている。このフィルドビアの形状を、電子部品側の幅L1が狭く、コア層側の幅L2が広い形状とする。これにより、電子部品121で発生した熱がフィルドビア91の内部をコア層20に向かって移動する際に、熱を拡散させることができる。このため、本発明とは反対に、フィルドビアの形状が、電子部品側の幅が広く、コア層側の幅が狭い形状の場合と比較して、フィルドビア91内における電子部品121からコア層20に向かう方向での熱移動を促進させることができ、電子部品から多層基板内への放熱性を向上できる。【選択図】図2
Description
本発明は、多層基板、これを用いた電子装置および多層基板の製造方法に関するものである。
従来より、この種の電子装置として、次のものが提案されている(例えば、特許文献1参照)。
具体的には、この電子装置は、樹脂等で構成されるコア層とビルドアップ層とが積層され、コア層とビルドアップ層との間に内層配線が形成されていると共にビルドアップ層のうちコア層と反対側の一面にランドが形成された多層基板を備えている。そして、ランド上にパワー素子等の電子部品が搭載されている。
ところで、上記の多層基板において、ビルドアップ層中に内層配線とランドとを熱的および電気的に接続するビアを形成することで、電子部品から発生した熱を、ランドおよびビアを介してコア層に逃がすことができる。すなわち、ランドおよびビアを介して、電子部品から多層基板内へ放熱することができる。このビアは、ビルドアップ層に貫通孔を形成した後、この貫通孔内に導電性材料を配置することで形成される。
しかし、図10(a)に示されるように、コア層20にビルドアップ層30が積層された状態で、ビルドアップ層の一面30aに対して垂直にレーザ照射して貫通孔96を形成すると、一面30aから離れるにつれてレーザが減衰するので、図10(b)に示されるように、貫通孔96は、ビルドアップ層30の一面30a側の幅が広く、ビルドアップ層30の他面側(コア層20側)の幅が狭い形状となる。このため、図10(c)に示されるように、ビア97の形状が、電子部品側の幅が広く、コア層側の幅が狭い形状となってしまう。
ビア97がこのような形状の場合、ビア97内における電子部品側からコア層側に向かう熱移動が、阻害されてしまう。このため、電子部品から多層基板内への放熱性が低くなり、これが、電子部品の動作不良の要因となる。
本発明は上記点に鑑みて、電子部品から多層基板内への放熱性を向上できる多層基板、これを用いた電子装置およびこの多層基板の製造方法を提供することを目的とする。
上記目的を達成するため、請求項1に記載の発明では、表面(20a)を有するコア層(20)と、コア層の表面に形成された内層配線(51)と、コア層の表面に内層配線を覆う状態で配置されたビルドアップ層(30)と、ビルドアップ層のうちコア層と反対側の一面(30a)に形成され、電子部品(121)が搭載されるランド(61)と、を備える多層基板において、次のことを特徴としている。
すなわち、ビルドアップ層のうちランドの直下に設けられ、内層配線とランドとを熱的および電気的に接続するビア(91)を備え、ビアは、電子部品側の幅(L1)が狭く、コア層側の幅(L2)が広い形状であることを特徴としている。
これによれば、ビアがこのような形状であるため、電子部品で発生した熱がビアの内部をコア層に向かって移動する際に、熱が拡散しながら移動する。このため、本発明とは反対に、ビアの形状が、電子部品側の幅が広く、コア層側の幅が狭い形状の場合と比較して、ビア内における電子部品からコア層へ向かう方向での熱移動を促進させることができ、電子部品から多層基板内への放熱性を向上できる。
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
本発明の第1実施形態について説明する。なお、本実施形態の電子装置は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するために適用されると好適である。
本発明の第1実施形態について説明する。なお、本実施形態の電子装置は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するために適用されると好適である。
図1に示されるように、電子装置は、一面10aおよび他面10bを有する多層基板10と、多層基板10の一面10a上に搭載された電子部品121〜123と、を備えている。そして、多層基板10の一面10a側を電子部品121〜123と共にモールド樹脂150で封止することにより、電子装置が構成されている。
多層基板10は、絶縁樹脂層としてのコア層20と、コア層20の表面20aに配置された表面20a側のビルドアップ層30と、コア層20の裏面20b側に配置された裏面20b側のビルドアップ層40とを備える積層基板である。
なお、コア層20およびビルドアップ層30、40は、ガラスクロスの両面を樹脂で封止してなるプリプレグ等で構成され、プリプレグの樹脂としては、エポキシ樹脂等の熱硬化性樹脂が挙げられる。なお、プリプレグの樹脂は、本実施形態では熱硬化性樹脂であるが、他の樹脂でもよい。また、プレプレグの樹脂には、必要に応じて、アルミナやシリカ等の電気絶縁性かつ放熱性に優れたフィラーが含有されていてもよい。
そして、コア層20とビルドアップ層30との界面には、パターニングされた表面側内層配線51(以下では、単に内層配線51という)が形成されている。同様に、コア層20とビルドアップ層40との界面には、パターニングされた裏面側内層配線52(以下では、単に内層配線52という)が形成されている。
また、ビルドアップ層30の表面30aには、パターニングされた表面側表層配線61〜63(以下では、単に表層配線61〜63という)が形成されている。本実施形態では、表層配線61〜63は、電子部品121〜123が搭載される搭載用のランド61、電子部品121、122とボンディングワイヤ141、142を介して電気的に接続されるボンディング用のランド62、外部回路と電気的に接続される表面パターン63とされている。
同様に、ビルドアップ層40の表面40aには、パターニングされた裏面側表層配線71、72(以下では、単に表層配線71、72という)が形成されている。本実施形態では、表層配線71、72は、後述するフィルドビアを介して内層配線52と接続される裏面パターン71、放熱用のヒートシンクが備えられるヒートシンク用パターン72(以下では、単にHS用パターン72という)とされている。
なお、ビルドアップ層30の表面30aとは、ビルドアップ層30のうちコア層20と反対側の一面のことであり、多層基板10の一面10aとなる面のことである。また、ビルドアップ層40の表面40aとは、ビルドアップ層40のうちコア層20と反対側の一面のことであり、多層基板10の他面10bとなる面のことである。そして、内層配線51、52、表層配線61〜63、表層配線71、72は、具体的には後述するが、銅等の金属箔や金属メッキが適宜積層されて構成されている。
内層配線51と内層配線52とは、コア層20を貫通して設けられた貫通ビア81を介して電気的および熱的に接続されている。具体的には、貫通ビア81は、コア層20を厚さ方向に貫通する貫通孔81aの壁面に銅等の貫通電極81bが形成され、貫通孔81aの内部に充填材81cが充填されて構成されている。
また、内層配線51と表層配線61〜63、および内層配線52と表層配線71、72とは、適宜各ビルドアップ層30、40を厚さ方向に貫通して設けられたフィルドビア91、101を介して電気的および熱的に接続されている。具体的には、フィルドビア91、101は、各ビルドアップ層30、40を厚さ方向に貫通する貫通孔91a、101aが銅等の貫通電極91b、101bにて充填された構成とされている。
なお、充填材81cは、樹脂、セラミック、金属等が用いられるが、本実施形態では、エポキシ樹脂とされている。また、貫通電極81b、91b、101bは、導電性材料で構成されるが、本実施形態では、銅等の金属メッキにて構成されている。
そして、各ビルドアップ層30、40の表面30a、40aには、表面パターン63および裏面パターン71を覆うソルダーレジスト110が形成されている。なお、表面パターン63を覆うソルダーレジスト110には、図1とは別断面において、表面パターン63のうち外部回路と接続される部分を露出させる開口部が形成されている。
電子部品121〜123は、IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)等の発熱が大きいパワー素子121、マイコン等の制御素子122、チップコンデンサや抵抗等の受動素子123である。そして、各電子部品121〜123は、はんだ130を介してランド61上に搭載されてランド61と電気的、機械的に接続されている。また、パワー素子121および制御素子122は、周囲に形成されているランド62ともアルミニウムや金等のボンディングワイヤ141、142を介して電気的に接続されている。
なお、ここでは、電子部品121〜123としてパワー素子121、制御素子122、受動素子123を例に挙げて説明したが、電子部品121〜123はこれらに限定されるものではない。
モールド樹脂150は、ランド61、62および電子部品121〜123を封止するものであり、エポキシ樹脂等の一般的なモールド材料が金型を用いたトランスファーモールド法やコンプレッションモールド法等により形成されたものである。
なお、本実施形態では、モールド樹脂150は、多層基板10の一面10aのみに形成されている。つまり、本実施形態の電子装置は、いわゆるハーフモールド構造とされている。また、多層基板10の他面10b側には、特に図示していないが、HS用パターン72に放熱グリス等を介してヒートシンクが備えられている。
以上が本実施形態における電子装置の基本的な構成である。次に、本実施形態の特徴点であるフィルドビア91の構造について説明する。このフィルドビア91が特許請求の範囲に記載のビアに対応する。
図2に示されるように、ランド61の直下に存在するフィルドビア91は、電子部品121側(図2の上側)の幅L1が狭く、コア層20側(図2の下側)の幅L2が広い形状である。具体的には、フィルドビア91の断面形状は、電子部品121側の底辺よりもコア層20側の底辺の方が長い台形であり、換言すると、電子部品121側からコア層20側に向かうにつれて幅が徐々に広がるテーパ形状となっている。フィルドビア91の平面形状は円形状である。
以上が本実施形態における電子装置の構成である。次に、上記電子装置の製造方法について図3〜図5を参照しつつ説明する。なお、図3〜図5は、多層基板10のうちパワー素子121が搭載される部分近傍の断面図である。
まず、図3(a)に示されるように、コア層20の表面20aおよび裏面20bに銅箔等の金属箔161、162が配置されたものを用意する。そして、図3(b)に示されるように、ドリル等によって金属箔161、コア層20、金属箔162を貫通する貫通孔81aを形成する。
その後、図3(c)に示されるように、無電解メッキや電気メッキを行い、貫通孔81aの壁面および金属箔161、162上に銅等の金属メッキ163を形成する。これにより、貫通孔81aの壁面に、金属メッキ163にて構成される貫通電極81bが形成される。なお、無電解メッキおよび電気メッキを行う場合には、パラジウム等の触媒を用いて行うことが好ましい。
続いて、図3(d)に示されるように、金属メッキ163で囲まれる空間に充填材81cを配置する。これにより、貫通孔81a、貫通電極81b、充填材81cを有する上記貫通ビア81が形成される。
その後、図4(a)に示されるように、無電解メッキおよび電気メッキ等でいわゆる蓋メッキを行い、金属メッキ163および充填材81c上に銅等の金属メッキ164、165を形成する。
次に、図4(b)に示されるように、金属メッキ164、165上に図示しないレジストを配置する。そして、当該レジストをマスクとしてウェットエッチング等を行い、金属メッキ164、金属メッキ163、金属箔161を適宜パターニングして内層配線51を形成すると共に、金属メッキ165、金属メッキ163、金属箔162を適宜パターニングして内層配線52を形成する。つまり、本実施形態では、内層配線51は、金属箔161、金属メッキ163、金属メッキ164が積層されて構成され、内層配線52は、金属箔162、金属メッキ163、金属メッキ165が積層されて構成されている。
なお、次の図4(c)以降では、金属箔161、金属メッキ163、金属メッキ164、および金属箔162、金属メッキ163、金属メッキ165をまとめて1層として示してある。
その後、図4(c)に示されるように、コア層20における表面20a側において、内層配線51上にビルドアップ層30および銅等の金属板166を積層する。また、コア層20における裏面20b側において、内層配線52上にビルドアップ層40および銅等の金属板167を積層する。このようにして、上から順に、金属板166、ビルドアップ層30、内層配線51、コア層20、内層配線52、ビルドアップ層30および金属板167が順に積層された積層体168を構成する。なお、ビルドアップ層30、40は、この状態では、流動性を有している。
続いて、図4(d)に示されるように、積層体168の積層方向から加圧しつつ加熱することにより積層体168を一体化する。具体的には、積層体168を加圧することにより、ビルドアップ層30を構成する樹脂を流動させて内層配線51の間を埋め込むと共に、ビルドアップ層40を構成する樹脂を流動させて内層配線52の間を埋め込む。そして、積層体168を加熱することにより、ビルドアップ層30、40を硬化して積層体168を一体化する。この工程までが、特許請求の範囲に記載のコア層、内層配線およびビルドアップ層の積層体を準備する準備工程に対応する。
次に、図5(a)に示されるように、レーザ照射により、金属板166、ビルドアップ層30を貫通して内層配線51に達する貫通孔91aを形成する。また、図5(a)とは別断面において、金属板167、ビルドアップ層40を貫通して内層配線52に達する図1に示した貫通孔101aを形成する。この工程が、特許請求の範囲に記載の貫通孔形成工程に対応する。
このとき、貫通孔91aの形成を図6(a)〜図6(d)に示される方法により行う。なお、図6(a)〜図6(d)では、コア層20表面の内層配線51およびコア層20内の貫通ビア81を省略している。
図示しないレーザヘッドからレーザ光を照射する際に、図6(a)に示されるように、ビルドアップ層30の表面30aに対して垂直でなく斜めにレーザ光を照射する。すなわち、ビルドアップ層30の表面30aに対するレーザ光の入射角度θ1を鋭角とする。これにより、図6(b)に示されるように、金属板166およびビルドアップ層30形成される貫通孔92の側壁がレーザ光の照射方向と同じ側に傾いた傾斜壁となる。なお、レーザヘッドは、レーザを照射する際の先端部である。
そして、図6(c)に示されるように、この斜めのレーザ照射を、レーザヘッドをビルドアップ層30の表面30aに垂直な方向を回転軸として、回転させながら行う。このとき、レーザヘッドを回転させる替わりに、積層体168を回転させても良く、両方を互いに逆方向に回転させても良い。これにより、図6(d)に示されるように、ビルドアップ層30の表面30a側の幅が狭く、コア層20側の幅が広い形状の貫通孔91aが形成される。なお、貫通孔101aの形成は、ビルドアップ層30の表面30aに対して垂直にレーザ光を照射することにより行われる。
その後、図5(b)に示されるように、無電解メッキや電気メッキ等でいわゆるフィルドメッキを行い、貫通孔91a、101aを金属メッキ169で埋め込む。これにより、ビルドアップ層30に形成された貫通孔91a、101aに埋め込まれた金属メッキ169にて貫通電極91bおよび図1に示した貫通電極101bが構成される。また、貫通孔91a、101aに貫通電極91b、101bが埋め込まれたフィルドビア91、101が形成される。フィルドビア91は、上記した形状の貫通孔91aに貫通電極91bが埋め込まれることで、ビルドアップ層30の表面30a側の幅L1が狭く、コア層20側の幅が広い形状となる。この工程が、特許請求の範囲に記載のビア形成工程に対応する。なお、次の図5(c)以降では、金属板166および金属メッキ169をまとめて1層として示してある。
続いて、図5(c)に示されるように、金属板166、167上に図示しないレジストを配置する。そして、レジストをマスクとしてウェットエッチング等を行って金属板166、167をパターニングすると共に、適宜金属メッキを形成することにより、表層配線61〜63および表層配線71、72を形成する。つまり、本実施形態では、表層配線61〜63は、金属板166および金属メッキ169を有する構成とされ、表層配線71、72は、金属板167および金属メッキ169を有する構成とされている。
次に、図5(d)に示されるように、ビルドアップ層30、40の表面30a、40aにそれぞれソルダーレジスト110を配置して適宜パターニングすることにより、上記多層基板10が製造される。なお、図5(d)に示される範囲内において、表面30a上のソルダーレジスト110がすべて除去されているが、図1に示すように他の領域においてソルダーレジスト110が残された状態になっている。
その後は、図1に示されるように、はんだ130を介して電子部品121〜123をランド61に搭載する。そして、パワー素子121および制御素子122とランド62との間でワイヤボンディングを行い、パワー素子121および制御素子122とランド62とを電気的に接続する。続いて、ランド61、62および電子部品121〜123が封止されるように、金型を用いたトランスファーモールド法やコンプレッションモールド法等によってモールド樹脂150を形成する。これにより、モールド樹脂150がランド61の側面61cに密着した上記電子装置が製造される。
以上説明したように、本実施形態では、フィルドビア91の形状が、電子部品121側の幅L1が狭く、コア層20側の幅L2が広い形状となっている。このため、フィルドビア91の内部において、電子部品121側からコア層20側へ向かって熱が拡散しやすくなっている。したがって、本実施形態とは反対に、フィルドビア91の形状が、電子部品121側の幅が広く、コア層20側の幅が狭い形状の場合と比較して、フィルドビア91内における電子部品121側からコア層20側への熱移動を促進させることができ、電子部品121から多層基板1内への放熱性を向上できる。
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してフィルドビア91の形成方法を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してフィルドビア91の形成方法を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
第1実施形態と同様に、図4(b)に示されるように、コア層20の表面20a、20bに内層配線51、52を形成する。このようにして、内層配線51が形成されたコア層20を準備する。ここまでの工程が、特許請求の範囲に記載の内層配線が形成されたコア層を準備する準備工程に対応する。
一方、図7(a)に示されるように、金属板166が積層されたビルドアップ層30を準備する。この工程が、特許請求の範囲に記載のビルドアップ層を準備する準備工程に対応する。このビルドアップ層30は、コア層20に積層する前のものである。
そして、金属板166およびビルドアップ層30にレーザ照射する。このとき、ビルドアップ層30の表面31を上面とし、この表面31にレーザ照射する。すなわち、ビルドアップ層30のうち、金属板166側の表面でなく、その反対側の表面である被照射面31に対して垂直にレーザ照射する。この工程が、特許請求の範囲に記載の被照射面に対して垂直にレーザ照射して、ビルドアップ層に貫通孔を形成する貫通孔形成工程に対応する。
これにより、図7(b)に示すように、金属板166およびビルドアップ層30に、被照射面31(図の上側)での幅が広く、その反対側(図の下側)での幅が狭い形状の貫通孔93が形成される。
その後、図7(c)に示されるように、金属板166およびビルドアップ層30の上下面を反転させて、コア層20の表面20a上に積層する。すなわち、ビルドアップ層30の被照射面31をコア層20の表面20aに対向させて、ビルドアップ層30をコア層20に積層する。この工程が、特許請求の範囲に記載のビルドアップ層をコア層に積層する積層工程に対応する。なお、コア層20の表面20aには内層配線51が形成されているが、図7(c)では、内層配線51の図示を省略している。
その後、図7(d)に示されるように、コア層20およびビルドアップ層30の積層体を、積層方向から加圧しつつ加熱することにより一体化する。これにより、コア層20およびビルドアップ層30の積層体において、ビルドアップ層30の表面30a側の幅L1が狭く、コア層20側の幅が広い形状の貫通孔91aが形成される。なお、ビルドアップ層30は、熱硬化性樹脂で構成されており、レーザ照射によって貫通孔93(91a)が形成された部位は硬化しているので、貫通孔93(91a)の形成部位では樹脂は流動しない。
その後、第1実施形態と同様に、図5(b)に示されるように、フィルドメッキを行う。これにより、図2に示す形状のフィルドビア91が形成される。この工程が、特許請求の範囲に記載のビア形成工程に対応する。なお、ビルドアップ層40のフィルドビア101については、第1実施形態と同様に形成される。
(第3実施形態)
本実施形態は、第1実施形態の多層基板10に対してビルドアップ層30、40を2層構造に変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
本実施形態は、第1実施形態の多層基板10に対してビルドアップ層30、40を2層構造に変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
図8に示されるように、表面側のビルドアップ層30は、第1ビルドアップ層301と第2ビルドアップ層302の2つが積層されている。そして、第1、第2ビルドアップ層301、302のそれぞれにフィルドビア91(911、912)が設けられている。これらのフィルドビア911、912は、第1実施形態のフィルドビア91と同じ形状である。フィルドビア911、912同士は、内層配線53を介して、熱的および電気的に接続されている。
また、裏面側のビルドアップ層40は、第1ビルドアップ層401と第2ビルドアップ層402の2つが積層されている。そして、第1ビルドアップ層401に、内層配線52と内層配線54とを熱的および電気的に接続するフィルドビア101が設けられている。
このような2層構造のビルドアップ層30、40は、次のようにして形成される。第1ビルドアップ層301、401を積層した状態で、第1実施形態と同様に、フィルドビア91、101を形成した後、第2ビルドアップ層302、402を積層する。そして、第2ビルドアップ層302に、第1実施形態と同様の方法により、フィルドビア91を形成する。これにより、図8に示す形状のフィルドビア911、912が形成される。
本実施形態においても、第1、第2ビルドアップ層301、302のそれぞれに第1実施形態と同じ形状のフィルドビア91を設けているので、第1実施形態と同様の効果が得られる。
なお、第2実施形態と同様に、予め貫通孔91aを形成した第1、第2ビルドアップ層301、302を順に積層することによっても、図8に示す形状のフィルドビア911、912を形成できる。また、本実施形態では、ビルドアップ層30を2層構造としたが、ビルドアップ層30を3層以上の積層構造としても良い。この場合においても、それぞれの層に第1実施形態と同じ形状のフィルドビア91を形成することで、第1実施形態と同様の効果が得られる。
(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態では、フィルドビア91は、断面形状が台形であり、コア層20に向かうにつれて徐々に幅が広がる形状であったが、電子部品側の幅が狭く、コア層側の幅が広い形状であれば、他の形状としても良い。コア層20に向かうにつれて段階的に幅が広がる形状であってもよい。これは、図9(a)〜(d)に示す方法により実現可能である。
すなわち、図9(a)に示されるように、コア層20に積層される前のビルドアップ層30に対して、大きな照射径でレーザ照射して凹部94aを形成した後、図9(b)に示されるように、小さな照射径でレーザ照射して凹部94aの底に貫通孔94bを形成する。凹部94aおよび貫通孔94bによって段階的に幅が広がる貫通孔94が構成される。その後、図9(c)に示されるように、ビルドアップ層30の照射面31をコア層20に対向させて、ビルドアップ層30をコア層20に積層し、一体化させる。その後、図9(d)に示されるように、貫通孔94に対してフィルドメッキを行うことで、コア層20に向かうにつれて段階的に幅が広がる形状のフィルドビア95が形成される。
また、上記各実施形態では、ビルドアップ層30に金属板166を積層した後、ビルドアップ層30および金属板166に対してフィルドビア91を形成したが、ビルドアップ層30にフィルドビア91を形成した後に、金属板166を積層してもよい。
また、上記各実施形態において、コア層20およびビルドアップ層30、40として、プリプレグの単層から構成されるものを図示しているが、コア層20およびビルドアップ層30、40をプリプレグの多層から構成されるものとしてもよい。
10 多層基板
20 コア層
30 ビルドアップ層
30a 一面
61 ランド
91 フィルドビア
121 電子部品
20 コア層
30 ビルドアップ層
30a 一面
61 ランド
91 フィルドビア
121 電子部品
Claims (5)
- 表面(20a)を有するコア層(20)と、
前記コア層の表面に形成された内層配線(51)と、
前記コア層の表面に前記内層配線を覆う状態で配置されたビルドアップ層(30)と、
前記ビルドアップ層のうち前記コア層と反対側の一面(30a)に形成され、電子部品(121)が搭載されるランド(61)と、
前記ビルドアップ層のうち前記ランドの直下に設けられ、前記内層配線と前記ランドとを熱的および電気的に接続するビア(91)と、を備え、
前記ビアは、前記電子部品側の幅(L1)が狭く、前記コア層側の幅(L2)が広い形状であることを特徴とする多層基板。 - 前記ビルドアップ層は、複数積層されており、
複数積層された前記ビルドアップ層(301、302)のそれぞれに前記ビア(911、912)が設けられており、
前記ビア同士が熱的および電気的に接続されていることを特徴とする請求項1に記載の多層基板。 - 請求項1または2に記載の多層基板(10)と、
前記ランドに搭載された前記電子部品と、
前記電子部品および前記ランドを封止するモールド樹脂(150)と、
を備える電子装置。 - 請求項1または2に記載の多層基板の製造方法において、
前記コア層、前記内層配線および前記ビルドアップ層の積層体(168)を準備する準備工程と、
前記積層体の前記ビルドアップ層の一面に対してレーザ照射することにより、前記ビルドアップ層に貫通孔(91a)を形成する貫通孔形成工程と、
前記貫通孔内に導電性材料(169)を配置して前記ビアを形成するビア形成工程とを備え、
前記貫通孔形成工程において、レーザヘッドからレーザを前記一面に対して斜めに照射するとともに、前記レーザヘッドと前記積層体の少なくとも一方を回転させることにより、前記一面側の幅が狭く、前記コア層側の幅が広い形状の貫通孔(91a)を形成することを特徴とする多層基板の製造方法。 - 請求項1または2に記載の多層基板の製造方法において、
前記ビルドアップ層を準備する準備工程と、
前記ビルドアップ層の一方の表面である被照射面(31)に対して垂直にレーザ照射して、前記ビルドアップ層に貫通孔(93)を形成する貫通孔形成工程と、
前記内層配線が形成された前記コア層を準備する準備工程と、
前記貫通孔が形成された前記ビルドアップ層の前記被照射面を前記コア層に対向させて、前記ビルドアップ層を前記コア層に積層する積層工程と、
前記貫通孔内に導電性材料を配置して前記ビアを形成するビア形成工程と、を備えることを特徴とする多層基板の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022004403A1 (ja) * | 2020-06-30 | 2022-01-06 | 凸版印刷株式会社 | 多層配線基板および半導体装置 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09326565A (ja) * | 1996-06-04 | 1997-12-16 | Multi:Kk | 多層プリント配線板及びその製造方法 |
JP2000158787A (ja) * | 1998-12-01 | 2000-06-13 | Ibiden Co Ltd | プリント配線板およびその製造方法 |
JP2002076209A (ja) * | 2000-08-25 | 2002-03-15 | Kyocera Corp | 半導体素子収納用パッケージ |
JP2003338577A (ja) * | 2002-05-21 | 2003-11-28 | Murata Mfg Co Ltd | 回路基板装置 |
JP2005347358A (ja) * | 2004-05-31 | 2005-12-15 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
JP2007266539A (ja) * | 2006-03-30 | 2007-10-11 | Renesas Technology Corp | 半導体装置 |
JP2007305617A (ja) * | 2006-05-08 | 2007-11-22 | Clover Denshi Kogyo Kk | 多層配線基板 |
JP2008211152A (ja) * | 2007-02-28 | 2008-09-11 | Meiko:Kk | プリント配線板及び電子部品実装基板 |
JP2011082250A (ja) * | 2009-10-05 | 2011-04-21 | Denso Corp | 配線基板およびその製造方法 |
JP2011097054A (ja) * | 2009-10-30 | 2011-05-12 | Ibiden Co Ltd | プリント配線板 |
-
2013
- 2013-05-06 JP JP2013097229A patent/JP2014220307A/ja active Pending
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09326565A (ja) * | 1996-06-04 | 1997-12-16 | Multi:Kk | 多層プリント配線板及びその製造方法 |
JP2000158787A (ja) * | 1998-12-01 | 2000-06-13 | Ibiden Co Ltd | プリント配線板およびその製造方法 |
JP2002076209A (ja) * | 2000-08-25 | 2002-03-15 | Kyocera Corp | 半導体素子収納用パッケージ |
JP2003338577A (ja) * | 2002-05-21 | 2003-11-28 | Murata Mfg Co Ltd | 回路基板装置 |
JP2005347358A (ja) * | 2004-05-31 | 2005-12-15 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
JP2007266539A (ja) * | 2006-03-30 | 2007-10-11 | Renesas Technology Corp | 半導体装置 |
JP2007305617A (ja) * | 2006-05-08 | 2007-11-22 | Clover Denshi Kogyo Kk | 多層配線基板 |
JP2008211152A (ja) * | 2007-02-28 | 2008-09-11 | Meiko:Kk | プリント配線板及び電子部品実装基板 |
JP2011082250A (ja) * | 2009-10-05 | 2011-04-21 | Denso Corp | 配線基板およびその製造方法 |
JP2011097054A (ja) * | 2009-10-30 | 2011-05-12 | Ibiden Co Ltd | プリント配線板 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022004403A1 (ja) * | 2020-06-30 | 2022-01-06 | 凸版印刷株式会社 | 多層配線基板および半導体装置 |
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