JP2014216560A - 多層基板およびこれを用いた電子装置 - Google Patents

多層基板およびこれを用いた電子装置 Download PDF

Info

Publication number
JP2014216560A
JP2014216560A JP2013094371A JP2013094371A JP2014216560A JP 2014216560 A JP2014216560 A JP 2014216560A JP 2013094371 A JP2013094371 A JP 2013094371A JP 2013094371 A JP2013094371 A JP 2013094371A JP 2014216560 A JP2014216560 A JP 2014216560A
Authority
JP
Japan
Prior art keywords
land
solder
layer
mold resin
multilayer substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013094371A
Other languages
English (en)
Inventor
俊浩 中村
Toshihiro Nakamura
俊浩 中村
賢吾 岡
Kengo Oka
賢吾 岡
聖 吉水
Sei Yoshimizu
聖 吉水
正英 辰己
Masahide Tatsumi
正英 辰己
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2013094371A priority Critical patent/JP2014216560A/ja
Publication of JP2014216560A publication Critical patent/JP2014216560A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

【課題】ビルドアップ層にクラックが発生することを抑制する。【解決手段】ランド６１における一面６１ａ側に溝部６１ｄを形成する。これにより、受動素子１２３とランド６１の一面６１ａとの間におけるはんだ１３０の収容容量が拡大され、溝部６１ｄ内にはんだ１３０が入り込むことで、側面６１ｃにはんだ１３０が回り込み難くなる。したがって、はんだ１３０が一面６１ａ上のみに形成されるようにでき、側面６１ｃにモールド樹脂１５０が密着した構造を実現できる。このような構造では、ランド６１とモールド樹脂１５０との密着力の方が強いため、側面６１ｃとモールド樹脂１５０との間の界面から剥離が生じ難くなる。このため、モールド樹脂１５０とはんだ１３０との界面において剥離が生じたとしても、モールド樹脂１５０と側面６１ｃとの間において剥離が停止して剥離の進展を抑制できるため、ビルドアップ層３０にクラックが発生することを抑制できる。【選択図】図２

Description

本発明は、電子部品がはんだを介して搭載されるランドを有する多層基板およびこれを用いた電子装置に関するものである。
従来より、この種の電子装置として、次のものが提案されている（例えば、特許文献１参照）。
具体的には、この電子装置は、樹脂等で構成されるコア層とビルドアップ層とが積層され、コア層とビルドアップ層との間に内層配線が形成されていると共にビルドアップ層のうちコア層と反対側の一面にランドが形成された多層基板を備えている。ランドは、板状とされた金属膜と、金属膜よりはんだ濡れ性が高く、金属膜のうちビルドアップ層と反対側の一面および側面の全面に形成された金属メッキとを有する構成とされている。このランド上に、はんだを介してパワー素子や制御素子等の電子部品が搭載されている。そして、耐環境（耐腐食）性を向上させるためのモールド樹脂によって電子部品を含む多層基板の一面側が覆われることにより、電子装置が構成されている。
特開昭６１−１３５１９１号公報
しかしながら、図１２に示すように、モールド樹脂Ｊ１によって電子部品Ｊ２が覆われる上記電子装置では、金属膜Ｊ３の一面Ｊ３ａおよび側面Ｊ３ｂに金属メッキＪ４が形成されており、ランドＪ５の側面まではんだＪ６が濡れ広がる。また、モールド樹脂Ｊ１とはんだＪ６との密着力は、通常モールド樹脂Ｊ１とランドＪ５（金属）との密着力より弱い。このため、上記電子装置では、モールド樹脂Ｊ１がはんだＪ６との界面から剥離し易く、モールド樹脂Ｊ１がはんだＪ６から剥離するとビルドアップ層Ｊ７にクラックＪ８が発生する。
すなわち、モールド樹脂Ｊ１がはんだＪ６から剥離することによって生じる応力がビルドアップ層Ｊ７に伝播してビルドアップ層Ｊ７にクラックＪ８が発生する。
また、モールド樹脂Ｊ１が剥離することにより、モールド樹脂Ｊ１にてランドＪ５の変位を抑制できなくなるため、使用環境に応じてランドＪ５の膨張および収縮が可能となる。そして、ランドＪ５とビルドアップ層Ｊ７とは熱膨張係数が異なるため、ビルドアップ層Ｊ７に応力が印加される。特に、低温使用環境では、ランドＪ５が収縮することにより、ビルドアップ層Ｊ７のうちランドＪ５との界面の端部に多大な引張応力が印加され、ビルドアップ層Ｊ７にクラックＪ８が発生する。
そして、ビルドアップ層Ｊ７に発生したクラックＪ８が内層配線に到達すると、当該クラックＪ８に水等の異物が浸入した場合、ランドＪ５と内層配線とがショートするという問題が発生する。
本発明は上記点に鑑みて、ビルドアップ層にクラックが発生することを抑制できる多層基板およびこれを用いた電子装置を提供することを目的とする。
上記目的を達成するため、請求項１ないし６に記載の発明では、表面（２０ａ）を有するコア層（２０）と、コア層の表面に形成された内層配線（５１）と、コア層の表面に内層配線を覆う状態で配置されたビルドアップ層（３０）と、ビルドアップ層のうちコア層と反対側の一面（３０ａ）に形成され、はんだ（１３０）を介して電子部品（１２１〜１２３）が搭載されるランド（６１）と、を備え、ランドは、板状とされており、ビルドアップ層側と反対側の一面（６１ａ）から側面（６１ｃ）へのはんだ（１３０）の回り込みを抑制する回り込み抑制部（６１ｄ〜６１ｆ）を備えていることを特徴としている。
このように、ランドに対して、ビルドアップ層側と反対側の一面から側面へのはんだの回り込みを抑制する回り込み抑制部を備えるようにしている。このため、ビルドアップ層側と反対側の一面から側面へのはんだの回り込みが抑制され、はんだがランドの一面上のみに形成されるようにでき、側面にモールド樹脂が密着した構造を実現できる。
このような構造では、はんだとモールド樹脂の密着力と比較して、ランドとモールド樹脂との密着力の方が強いため、ランドの側面とモールド樹脂との間の界面から剥離が生じ難くなる。このため、モールド樹脂とはんだとの界面において剥離が生じたとしても、モールド樹脂とランドの側面との間において剥離が停止し、剥離の進展を抑制することが可能となる。したがって、モールド樹脂とはんだとの界面における剥離による応力がビルドアップ層に伝播されることを抑制でき、ビルドアップ層にクラックが発生することを抑制できる。
例えば、請求項２に記載したように、回り込み抑制手段を、ランドの一面のうち電子部品の端部よりも外側において、該ランドにおける電子部品から離れる側の外縁部よりもビルドアップ層からの高さが低くされたはんだ収容部（６１ｄ、６１ｅ）とすることができる。
このように、はんだ収容部を備えることにより、電子部品とランドの一面との間におけるはんだの収容容量が拡大され、はんだ収容部内にはんだが入り込むことで、ランドの側面にはんだが回り込み難くなるようにできる。これにより、上記効果を得ることが可能となる。
また、請求項６に記載したように、回り込み抑制部を、ランドの一面と側面との成す角度を鋭角とした鋭角部（６１ｆ）とすることもできる。
このように、ランドの外縁部に鋭角部を備えた構造としても、はんだがランドの一面上を濡れ広がる際に、はんだが側面に回り込み難くなる。これにより、上記効果を得ることが可能となる。
また、請求項７に記載の発明では、請求項１ないし６のいずれか１つに記載の多層基板と、ランドの一面にのみ配置されたはんだと、はんだを介してランドに搭載された電子部品と、電子部品およびランドを封止し、ランドの側面と密着するモールド樹脂（１５０）とを備える電子装置であることを特徴としている。
これによれば、モールド樹脂とランドの側面とが密着しているため、剥離による応力がビルドアップ層に伝播されることを抑制でき、ランドの変位をモールド樹脂にて抑制できる。このため、ビルドアップ層にクラックが発生することを抑制できる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
本発明の第１実施形態にかかる電子装置の断面図である。 図１中の領域Ａの拡大図である。 受動素子１２３が接続されるランド６１を基板表面に対する垂直方向から視たときのレイアウト図である。 図１に示す多層基板の製造工程を示す断面図である。 図４に続く多層基板の製造工程を示す断面図である。 図５に続く多層基板の製造工程を示す断面図である。 第１実施形態の変形例にかかる電子装置の部分拡大断面図である。 本発明の第２実施形態にかかる電子装置の拡大図である。 本発明の第３実施形態にかかる電子装置の拡大図である。 本発明の第４実施形態にかかる電子装置の拡大図である。 他の実施形態で説明する電子装置に備えられたランド６１を基板表面に対する垂直方向から視たときのレイアウト図である。 多層基板にクラックが発生した様子を示す電子装置の拡大図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態について説明する。なお、本実施形態の電子装置は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するために適用されると好適である。
図１に示されるように、電子装置は、一面１０ａおよび他面１０ｂを有する多層基板１０と、多層基板１０の一面１０ａ上に搭載された電子部品１２１〜１２３と、を備えている。そして、多層基板１０の一面１０ａ側を電子部品１２１〜１２３と共にモールド樹脂１５０で封止することにより、電子装置が構成されている。
多層基板１０は、絶縁樹脂層としてのコア層２０と、コア層２０の表面２０ａに配置された表面２０ａ側のビルドアップ層３０と、コア層２０の裏面２０ｂ側に配置された裏面２０ｂ側のビルドアップ層４０と、内層配線５１、５２などを備える積層基板である。
なお、コア層２０およびビルドアップ層３０、４０は、ガラスクロスの両面を樹脂で封止してなるプリプレグ等で構成され、プリプレグの樹脂としては、エポキシ樹脂等が挙げられる。また、プレプレグの樹脂には、必要に応じて、アルミナやシリカ等の電気絶縁性かつ放熱性に優れたフィラーが含有されていてもよい。
そして、コア層２０とビルドアップ層３０との界面には、パターニングされた表面側内層配線５１（以下では、単に内層配線５１という）が形成されている。同様に、コア層２０とビルドアップ層４０との界面には、パターニングされた裏面側内層配線５２（以下では、単に内層配線５２という）が形成されている。
また、ビルドアップ層３０の表面３０ａには、パターニングされた表面側表層配線６１〜６３（以下では、単に表層配線６１〜６３という）が形成されている。本実施形態では、表層配線６１〜６３は、電子部品１２１〜１２３が搭載される搭載用のランド６１、電子部品１２１、１２２とボンディングワイヤ１４１、１４２を介して電気的に接続されるボンディング用のランド６２、外部回路と電気的に接続される表面パターン６３とされている。
同様に、ビルドアップ層４０の表面４０ａには、パターニングされた裏面側表層配線７１、７２（以下では、単に表層配線７１、７２という）が形成されている。本実施形態では、表層配線７１、７２は、後述するフィルドビアを介して内層配線５２と接続される裏面パターン７１、放熱用のヒートシンクが備えられるヒートシンク用パターン７２（以下では、単にＨＳ用パターン７２という）とされている。
なお、ビルドアップ層３０の表面３０ａとは、ビルドアップ層３０のうちコア層２０と反対側の一面のことであり、多層基板１０の一面１０ａとなる面のことである。また、ビルドアップ層４０の表面４０ａとは、ビルドアップ層４０のうちコア層２０と反対側の一面のことであり、多層基板１０の他面１０ｂとなる面のことである。そして、内層配線５１、５２、表層配線６１〜６３、表層配線７１、７２は、具体的には後述するが、銅等の金属箔や金属メッキが適宜積層されて構成されている。
内層配線５１と内層配線５２とは、コア層２０を貫通して設けられた貫通ビア８１を介して電気的および熱的に接続されている。具体的には、貫通ビア８１は、コア層２０を厚さ方向に貫通する貫通孔８１ａの壁面に銅等の貫通電極８１ｂが形成され、貫通孔８１ａの内部に充填材８１ｃが充填されて構成されている。
また、内層配線５１と表層配線６１〜６３、および内層配線５２と表層配線７１、７２とは、適宜各ビルドアップ層３０、４０を厚さ方向に貫通して設けられたフィルドビア９１、１０１を介して電気的および熱的に接続されている。具体的には、フィルドビア９１、１０１は、各ビルドアップ層３０、４０を厚さ方向に貫通する貫通孔９１ａ、１０１ａが銅等の貫通電極９１ｂ、１０１ｂにて充填された構成とされている。
なお、充填材８１ｃは、樹脂、セラミック、金属等が用いられるが、本実施形態では、エポキシ樹脂とされている。また、貫通電極８１ｂ、９１ｂ、１０１ｂは、銅等の金属メッキにて構成されている。
そして、各ビルドアップ層３０、４０の表面３０ａ、４０ａには、表面パターン６３および裏面パターン７１を覆うソルダーレジスト１１０が形成されている。なお、表面パターン６３を覆うソルダーレジスト１１０には、図１とは別断面において、表面パターン６３のうち外部回路と接続される部分を露出させる開口部が形成されている。
電子部品１２１〜１２３は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等の発熱が大きいパワー素子１２１、マイコン等の制御素子１２２、チップコンデンサや抵抗等の受動素子１２３である。そして、各電子部品１２１〜１２３は、はんだ１３０を介してランド６１上に搭載されてランド６１と電気的、機械的に接続されている。また、パワー素子１２１および制御素子１２２は、周囲に形成されているランド６２ともアルミニウムや金等のボンディングワイヤ１４１、１４２を介して電気的に接続されている。
なお、ここでは、電子部品１２１〜１２３としてパワー素子１２１、制御素子１２２、受動素子１２３を例に挙げて説明したが、電子部品１２１〜１２３はこれらに限定されるものではない。
モールド樹脂１５０は、ランド６１、６２および電子部品１２１〜１２３を封止するものであり、エポキシ樹脂等の一般的なモールド材料が金型を用いたトランスファーモールド法やコンプレッションモールド法等により形成されたものである。
なお、本実施形態では、モールド樹脂１５０は、多層基板１０の一面１０ａのみに形成されている。つまり、本実施形態の電子装置は、いわゆるハーフモールド構造とされている。また、多層基板１０の他面１０ｂ側には、特に図示していないが、ＨＳ用パターン７２に放熱グリス等を介してヒートシンクが備えられている。
以上が本実施形態における電子装置の基本的な構成である。次に、本実施形態の特徴点である受動素子１２３が搭載されるランド６１の構造について説明する。
受動素子１２３が搭載されるランド６１は、図２に示されるように、はんだ１３０を介して受動素子１２３の電極１２３ａと電気的および物理的に接続される。本実施形態では、受動素子１２３として抵抗やコンデンサ等を想定しているため、受動素子１２３の両端に電極１２３ａが備えられ、受動素子１２３の両端において、各電極１２３ａと対応する位置に形成された各ランド６１と各電極１２３ａとが接続されている。
ランド６１は、ビルドアップ層３０側と反対側の一面６１ａ、ビルドアップ層３０側の他面６１ｂ、これら一面６１ａと他面６１ｂとを繋ぐ側面６１ｃを有する板状とされている。ランド６１における一面６１ａ側には、はんだ収容部となる溝部６１ｄが形成されており、この溝部６１ｄ内にはんだ１３０が入り込んだ状態になっている。本実施形態では、このはんだ収容部となる溝部６１ｄがはんだ１３０が側面６１ｃに回り込むことを抑制する回り込み抑制手段を構成している。
具体的には、ランド６１は、例えばビルドアップ層３０の表面に形成した金属膜６４の表面を金属メッキ６５により覆った構成とされている。金属膜６４は、銅等で構成され、ビルドアップ層３０側と反対側の一面６４ａ、ビルドアップ層３０側の他面６４ｂ、これら一面６４ａと他面６４ｂとを繋ぐ側面６４ｃを有する板状とされている。金属メッキ６５は、金属膜６４よりはんだ濡れ性が高い金等で構成され、金属膜６４の一面６４ａや側面６４ｃに形成されているが、一面６４ａのみに形成されていても良い。
また、金属膜６４のうちの一面６４ａ側には、溝部６４ｄが形成されている。本実施形態の場合、溝部６４ｄの内壁面が金属メッキ６５で覆われていない構造になっているが、覆われていても良い。その場合でも、溝部６４ｄの内壁面上に所定厚さだけ金属メッキ６５が形成されているだけで一面６１ａに凹みが残るため、この凹みによってランド６１の溝部６１ｄが構成される。
ランド６１に形成された溝部６１ｄは、図３に示すように、電子装置を基板表面に対する垂直方向から視た場合における受動素子１２３の端部よりも外側に位置するように形成されており、本実施形態では、受動素子１２３の一辺と平行な線状に延設されている。ここでは両電極１２３ａの配列方向において、受動素子１２３の端部よりも外側に溝部６１ｄを形成し、両電極１２３ａの配列方向に対して垂直な方向に溝部６１ａを延設している。
また、はんだ１３０はランド６１の溝部６１ｄ内を含む一面６１ａ上に形成されているが側面６１ｃ上には形成されておらず、側面６１ｃにモールド樹脂１５０が密着した状態になっている。上記したように、本実施形態の電子装置では、ランド６１の一面６１ａに溝部６１ｄを形成し、はんだ１３０の一部が溝部６１ｄ内に収容されるようにしている。このため、受動素子１２３とランド６１の一面６１ａとの間におけるはんだ１３０の収容容量が拡大され、溝部６１ｄ内にはんだ１３０が入り込むことで、側面６１ｃにはんだ１３０が回り込み難くなる。これにより、はんだ１３０が一面６１ａ上のみに形成されるようにでき、側面６１ｃにモールド樹脂１５０が密着した構造が実現されている。
以上が本実施形態における電子装置の構成である。次に、上記電子装置の製造方法について図４〜図６を参照しつつ説明する。なお、図４〜図６は、多層基板１０のうちパワー素子１２１が搭載される部分近傍の断面図である。
まず、図４（ａ）に示されるように、コア層２０の表面２０ａおよび裏面２０ｂに銅箔等の金属箔１６１、１６２が配置されたものを用意する。そして、図４（ｂ）に示されるように、ドリル等によって金属箔１６１、コア層２０、金属箔１６２を貫通する貫通孔８１ａを形成する。
その後、図４（ｃ）に示されるように、無電解メッキや電気メッキを行い、貫通孔８１ａの壁面および金属箔１６１、１６２上に銅等の金属メッキ１６３を形成する。これにより、貫通孔８１ａの壁面に、金属メッキ１６３にて構成される貫通電極８１ｂが形成される。なお、無電解メッキおよび電気メッキを行う場合には、パラジウム等の触媒を用いて行うことが好ましい。
続いて、図４（ｄ）に示されるように、金属メッキ１６３で囲まれる空間に充填材８１ｃを配置する。これにより、貫通孔８１ａ、貫通電極８１ｂ、充填材８１ｃを有する上記貫通ビア８１が形成される。
その後、図５（ａ）に示されるように、無電解メッキおよび電気メッキ等でいわゆる蓋メッキを行い、金属メッキ１６３および充填材８１ｃ上に銅等の金属メッキ１６４、１６５を形成する。
次に、図５（ｂ）に示されるように、金属メッキ１６４、１６５上に図示しないレジストを配置する。そして、当該レジストをマスクとしてウェットエッチング等を行い、金属メッキ１６４、金属メッキ１６３、金属箔１６１を適宜パターニングして内層配線５１を形成すると共に、金属メッキ１６５、金属メッキ１６３、金属箔１６２を適宜パターニングして内層配線５２を形成する。つまり、本実施形態では、内層配線５１は、金属箔１６１、金属メッキ１６３、金属メッキ１６４が積層されて構成され、内層配線５２は、金属箔１６２、金属メッキ１６３、金属メッキ１６５が積層されて構成されている。
なお、次の図５（ｃ）以降では、金属箔１６１、金属メッキ１６３、金属メッキ１６４、および金属箔１６２、金属メッキ１６３、金属メッキ１６５をまとめて１層として示してある。
その後、図５（ｃ）に示されるように、コア層２０における表面２０ａ側において、内層配線５１上にビルドアップ層３０および銅等の金属板１６６を積層する。また、コア層２０における裏面２０ｂ側において、内層配線５２上にビルドアップ層４０および銅等の金属板１６７を積層する。このようにして、上から順に、金属板１６６、ビルドアップ層３０、内層配線５１、コア層２０、内層配線５２、ビルドアップ層３０および金属板１６７が順に積層された積層体１６８を構成する。なお、ビルドアップ層３０、４０は、この状態では、仮硬化されたもので流動性を有している。
続いて、図５（ｄ）に示されるように、積層体１６８の積層方向から加圧しつつ加熱することにより積層体１６８を一体化する。具体的には、積層体１６８を加圧することにより、ビルドアップ層３０を構成する樹脂を流動させて内層配線５１の間を埋め込むと共に、ビルドアップ層４０を構成する樹脂を流動させて内層配線５２の間を埋め込む。そして、積層体１６８を加熱することにより、ビルドアップ層３０、４０を硬化して積層体１６８を一体化する。
次に、図６（ａ）に示されるように、レーザ等により、金属板１６６、ビルドアップ層３０を貫通して内層配線５１に達する貫通孔９１ａを形成する。同様に、図６（ａ）とは別断面において、金属板１６７、ビルドアップ層４０を貫通して内層配線５２に達する貫通孔１０１ａを形成する。
そして、図６（ｂ）に示されるように、無電解メッキや電気メッキ等でいわゆるフィルドメッキを行い、貫通孔９１ａ、１０１ａを金属メッキ１６９で埋め込む。これにより、ビルドアップ層３０、４０に形成された貫通孔９１ａ、１０１ａに埋め込まれた金属メッキ１６９にて貫通電極９１ｂおよび図１に示した貫通電極１０１ｂが構成される。また、貫通孔９１ａ、１０１ａに貫通電極９１ｂ、１０１ｂが埋め込まれたフィルドビア９１、１０１が形成される。なお、次の図６（ｃ）以降では、金属板１６６および金属メッキ１６９をまとめて１層として示してある。
続いて、図６（ｃ）に示されるように、金属板１６６、１６７上に図示しないレジストを配置する。そして、レジストをマスクとしてウェットエッチング等を行って金属板１６６、１６７をパターニングすると共に、金属メッキ１７０を形成することにより、表層配線６１〜６３および表層配線７１、７２を形成する。つまり、本実施形態では、表層配線６１〜６３は、金属板１６６および金属メッキ１６９、１７０を有する構成とされ、表層配線７１、７２は、金属板１６７および金属メッキ１６９、１７０を有する構成とされている。そして、表層配線６１〜６３における金属膜６４は金属板１６６によって構成され、金属メッキ６５は金属メッキ１６９、１７０によって構成される。
なお、表層配線６１〜６３のうちのランド６１を形成する場合には、例えば、金属膜６４となる金属板１６６の側面６４ｃをマスクで覆った状態で無電解メッキや電気メッキを行うことにより、金属膜６４の一面６４ａのみに金属メッキ６５を形成する。
このようにして、ランド６１をパターン形成したのち、図６（ｃ）とは別の領域（図２に示した領域）においてランド６１の一面６１ａ側にレーザ照射などを行うことで、金属メッキ６５および金属膜６４を所定厚さ除去する。これにより、溝部６１ｄが形成される。
次に、図６（ｄ）に示されるように、ビルドアップ層３０、４０の表面３０ａ、４０ａにそれぞれソルダーレジスト１１０を配置して適宜パターニングすることにより、上記多層基板１０が製造される。なお、図６（ｄ）に示される範囲内において、表面３０ａ上のソルダーレジスト１１０がすべて除去されているが、図１に示すように他の領域においてソルダーレジスト１１０が残された状態になっている。
その後は、特に図示しないが、はんだ１３０を介して電子部品１２１〜１２３をランド６１に搭載する。このとき、本実施形態では、ランド６１の表面６１ａに溝部６１ｄを形成しているため、はんだ１３０がランド６１に濡れ広がろうとする際に、はんだ１３０の一部が溝部６１ｄ内に入り込んで収容され、側面６１ｃにはんだ１３０が回り込み難くなるようにできる。これにより、はんだ１３０が一面６１ａ上のみに形成されるようにでき、側面６１ｃにモールド樹脂１５０が密着した構造を実現できる。
そして、パワー素子１２１および制御素子１２２とランド６２との間でワイヤボンディングを行い、パワー素子１２１および制御素子１２２とランド６２とを電気的に接続する。続いて、ランド６１、６２および電子部品１２１〜１２３が封止されるように、金型を用いたトランスファーモールド法やコンプレッションモールド法等によってモールド樹脂１５０を形成する。これにより、モールド樹脂１５０がランド６１の側面６１ｃに密着した上記電子装置が製造される。
以上説明したように、本実施形態では、ランド６１における一面６１ａ側に溝部６１ｄを形成している。このため、受動素子１２３とランド６１の一面６１ａとの間におけるはんだ１３０の収容容量が拡大され、溝部６１ｄ内にはんだ１３０が入り込むことで、側面６１ｃにはんだ１３０が回り込み難くなるようにできる。これにより、はんだ１３０が一面６１ａ上のみに形成されるようにでき、側面６１ｃにモールド樹脂１５０が密着した構造を実現できる。
このような構造では、はんだ１３０とモールド樹脂１５０との密着力と比較して、ランド６１とモールド樹脂１５０との密着力の方が強いため、側面６１ｃとモールド樹脂１５０との間の界面から剥離が生じ難くなる。このため、モールド樹脂１５０とはんだ１３０との界面において剥離が生じたとしても、モールド樹脂１５０と側面６１ｃとの間において剥離が停止し、剥離の進展を抑制することが可能となる。したがって、モールド樹脂１５０とはんだ１３０との界面における剥離による応力がビルドアップ層３０に伝播されることを抑制でき、ビルドアップ層３０にクラックが発生することを抑制できる。
さらに、モールド樹脂１５０がランド６１の側面６１ｃと密着しているため、ランド６１の変位をモールド樹脂１５０にて抑制でき、使用環境によってランド６１が膨張および収縮することを抑制できる。このため、ビルドアップ層３０にクラックが発生することを抑制できる。
また、溝部６１ｄについては、受動素子１２３の下方位置、つまり基板表面に対する垂直方向から見たときに受動素子１２３と重なる位置に形成されていても良いが、本実施形態のように受動素子１２３の端部よりも外側に形成されていると好ましい。すなわち、はんだ１３０とモールド樹脂１５０との界面における剥離の影響を特に受けるのは、はんだ１３０のうち受動素子１２３の外側に位置している部分であり、受動素子１２３の内側に位置している部分は影響が少ない。このため、はんだ１３０が受動素子１２３の外側に向かって濡れ広がる量を少なくするために、受動素子１２３の端部よりも外側に溝部６１ｄを配置しておくのが有効である。また、このような位置に溝部６１ｄを形成しておくと、溝部６１ｄの側面のうち受動素子１２３から遠い側の側面にてはんだ１３０を堰き止める効果も得られ、さらにはんだ１３０がランド６１の側面６１ｃに濡れ広がることを抑制できる。このため、溝部６１ｄを受動素子１２３の端部よりも外側に配置するのが好ましいと言える。
（第１実施形態の変形例）
図３に示したように、上記第１実施形態では、溝部６１ｄを一本の線状としたが、他のレイアウトとしても良い。例えば、図７（ａ）に示すように２本の線状としても良い。この場合、２本の溝部６１ｄの両方が受動素子１２３の端部よりも外側にあっても良いが、図７（ａ）に示したように、少なくとも一方が受動素子１２３の端部よりも外側に位置していれば、上記第１実施形態と同様の効果を得ることができる。また、図７（ｂ）に示すように受動素子１２３の端部を三方向で囲むように溝部６１ｄをＵ字形状としても良し、図７（ｃ）に示すように溝部６１ｄを四角形状に形成し、その四角形の内側に受動素子１２３の端部が配置されるようにしても良い。
特に、クラックが発生したときに下方に位置する内層配線５１にクラックが繋がってしまうことが問題となる。このため、溝部６１ｄを受動素子１２３の端部の一部のみと対向するように配置する場合には、下方に内層配線５１が配置されている方向に溝部６１ｄを配置するのが好ましい。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してランド６１に形成するはんだ収容部の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図８（ａ）および図８（ｂ）に示すように、本実施形態では、ランド６１の一面６１ａ側に形成するはんだ収容部を溝部６１ｄではなく、凹面形状の凹部６１ｅとしている。また、この場合にも凹部６１ｅの少なくとも一部が受動素子１２３の端部よりも外側に位置するようにしてある。
このように、ランド６１の一面６１ａの広範囲に凹部６１ｅを形成するようにしても良く、このような凹部６１ｅによってはんだ収容部を構成しても、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態に対してランド６１に形成するはんだ収容部の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図９に示すように、本実施形態では、ランド６１の一面６１ａをビルドアップ層３０の表面３０ａに対して傾斜させたテーパ面としている。具体的には、受動素子１２３の下方に位置する部分から外側に向かうに連れてランド６１の高さが高くなる方向に一面６１ａが傾斜させられている。このような構成の場合、ランド６１は、最も受動素子１２３の端部から離れた位置において最も高さが高くなり、それよりも受動素子１２３側の部位では高さが低くなる。このため、ランド６１と受動素子１２３との間の距離が、受動素子１２３の内側に向かうほど長くなり、一面６１ａがビルドアップ層３０の表面３０ａと平行になる場合よりもはんだ１３０の収容容積が大きくなったはんだ収容部が構成される。
このように、ランド６１の一面６１ａをテーパ面としても良く、このような構造によってはんだ収容部を構成しても、第１実施形態と同様の効果を得ることができる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１〜第３実施形態のようなはんだ収容部とは異なる構成によって回り込み抑制手段を構成したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図１０に示すように、本実施形態では、ランド６１の側面６１ｃをビルドアップ層３０の表面３０ａに対して傾斜させ、かつ、その傾斜方向がランド６１のうちビルドアップ層３０側において受動素子１２３側に入り込む方向とされた逆テーパ面としている。つまり、ランド６１のうち一面６１ａと側面６１ｃとの成す角度が鋭角となるようにすることで側面６１ｃを傾斜させ、ランド６１の外縁部に鋭角部６１ｆを構成している。本実施形態では、この鋭角部６１ｆによって回り込み抑制手段を構成している。
このような構成においては、ランド６１の外縁部を鋭角部６１ｆとしているため、はんだ１３０がランド６１の一面６１ａ上を濡れ広がる際に、はんだ１３０が側面６１ｃに回り込み難くなる。これにより、はんだ１３０が一面６１ａ上のみに形成されるようにでき、側面６１ｃにモールド樹脂１５０が密着した構造が実現されている。したがって、本実施形態の構成においても、第１実施形態と同様の効果を得ることができる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記実施形態では、電子部品として受動素子１２３が搭載されるランド６１について回り込み抑制部を備える場合を説明したが、他の電子部品１２１、１２２が搭載されるランド６１についても回り込み抑制部を備えることができる。
なお、上記各実施形態で説明した受動素子１２３については、ランド６１と電気的に接続される電極１２３ａが受動素子１２３の両端に備えられることから、ランド６１も受動素子１２３の各電極と対応する位置に備えてある。しかしながら、パワー素子１２１や制御素子１２２の場合、電子部品１２１、１２２の裏面の全面がランド６１に接合されることになり、ランド６１の内側に電子部品１２１、１２２が配置されることになる。この場合においても、例えば図１１（ａ）に示すように、電子部品１２１、１２２の端部よりも外側に溝部６１ｄを設けることで、第１実施形態と同様の効果を得ることができる。第２実施形態と同様、図１１（ｂ）に示すように、ランド６１の一面６１ａに凹部６１ｅを形成し、その凹部６１ｅ内に電子部品１２１、１２２が配置されるようにしても良い。また、図１１（ｃ）、（ｄ）に示すように、溝部６１ｄの形状についても、電子部品１２１、１２２の端部を三方向で囲むＵ字形状としたり、四角形状にしても良い。要するに、ランド６１の一面６１ａのうち電子部品１２１〜１２３の端部よりも外側において、該ランド６１における電子部品１２１〜１２３から離れる側の外縁部よりもビルドアップ層３０からの高さが低くなるようにはんだ収容部を設ければ良い。また、第４実施形態のように、電子部品１２１、１２２の端部よりも外側、つまりランド６１の外縁部において側面６１ｃを逆テーパ面としても良い。
また、上記各実施形態において、コア層２０およびビルドアップ層３０、４０として、プリプレグの単層から構成されるものを図示しているが、コア層２０およびビルドアップ層３０、４０をプリプレグの多層から構成されるものとしてもよい。さらに、上記各実施形態を適宜組み合わせることもできる。例えば、第１〜第３実施形態と第４実施形態とを組み合わせることもできる。
１０ 多層基板
２０ コア層
３０ ビルドアップ層
６１ ランド
６１ａ 一面
６１ｃ 側面
６１ｄ 溝部
６１ｅ 凹部
１２１〜１２３ 電子部品
１３０ はんだ
１５０ モールド樹脂

Claims (7)

  1. 表面（２０ａ）を有するコア層（２０）と、
    前記コア層の表面に形成された内層配線（５１）と、
    前記コア層の表面に前記内層配線を覆う状態で配置されたビルドアップ層（３０）と、
    前記ビルドアップ層のうち前記コア層と反対側の一面（３０ａ）に形成され、はんだ（１３０）を介して電子部品（１２１〜１２３）が搭載されるランド（６１）と、を備え、
    前記ランドは、板状とされており、該ランドのうち前記電子部品の端部よりも外側において、前記ビルドアップ層側と反対側の一面（６１ａ）から側面（６１ｃ）へのはんだ（１３０）の回り込みを抑制する回り込み抑制部（６１ｄ〜６１ｆ）を備えていることを特徴とする多層基板。
  2. 前記回り込み抑制手段は、前記ランドの前記一面のうち前記電子部品の端部よりも外側において、該ランドにおける前記電子部品から離れる側の外縁部よりも前記ビルドアップ層からの高さが低くされたはんだ収容部（６１ｄ、６１ｅ）であることを特徴とする請求項１に記載の多層基板。
  3. 前記はんだ収容部は、前記ランドの前記一面に形成された溝部（６１ｄ）であることを特徴とする請求項２に記載の多層基板。
  4. 前記はんだ収容部は、前記ランドの前記一面を凹ませた凹部（６１ｅ）であることを特徴とする請求項２に記載の多層基板。
  5. 前記はんだ収容部は、前記ランドの前記一面を傾斜させてテーパ面とすることで構成されていることを特徴とする請求項２に記載の多層基板。
  6. 前記回り込み抑制部は、前記ランドの前記一面と前記側面との成す角度を鋭角とした鋭角部（６１ｆ）であることを特徴とする請求項１ないし５のいずれか１つに記載の多層基板。
  7. 請求項１ないし６のいずれか１つに記載の多層基板と、
    前記ランドの前記一面にのみ配置された前記はんだと、
    前記はんだを介して前記ランドに搭載された前記電子部品と、
    前記電子部品および前記ランドを封止し、前記ランドの側面と密着するモールド樹脂（１５０）と、を備える電子装置。
JP2013094371A 2013-04-26 2013-04-26 多層基板およびこれを用いた電子装置 Pending JP2014216560A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013094371A JP2014216560A (ja) 2013-04-26 2013-04-26 多層基板およびこれを用いた電子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013094371A JP2014216560A (ja) 2013-04-26 2013-04-26 多層基板およびこれを用いた電子装置

Publications (1)

Publication Number Publication Date
JP2014216560A true JP2014216560A (ja) 2014-11-17

Family

ID=51942018

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013094371A Pending JP2014216560A (ja) 2013-04-26 2013-04-26 多層基板およびこれを用いた電子装置

Country Status (1)

Country Link
JP (1) JP2014216560A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180170008A1 (en) * 2015-06-18 2018-06-21 Kyodo Printing Co., Ltd. Laminate for use in blister pack, and blister packing using same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254775A (ja) * 1994-03-16 1995-10-03 Sankyo Seiki Mfg Co Ltd 回路基板
JPH10321970A (ja) * 1997-05-21 1998-12-04 Nippon Avionics Co Ltd プリント配線板およびその製造方法
JPH118462A (ja) * 1997-06-13 1999-01-12 Canon Inc 配線基板、配線基板の製造方法及び該配線基板を用いた液晶素子
JP2007096208A (ja) * 2005-09-30 2007-04-12 Matsushita Electric Ind Co Ltd 回路部品搭載装置
JP2008277340A (ja) * 2007-04-25 2008-11-13 Denso Corp 配線金属板
JP2011076921A (ja) * 2009-09-30 2011-04-14 Fujitsu Ltd 電子部品のリードの製造方法及び電子部品のリードの製造装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254775A (ja) * 1994-03-16 1995-10-03 Sankyo Seiki Mfg Co Ltd 回路基板
JPH10321970A (ja) * 1997-05-21 1998-12-04 Nippon Avionics Co Ltd プリント配線板およびその製造方法
JPH118462A (ja) * 1997-06-13 1999-01-12 Canon Inc 配線基板、配線基板の製造方法及び該配線基板を用いた液晶素子
JP2007096208A (ja) * 2005-09-30 2007-04-12 Matsushita Electric Ind Co Ltd 回路部品搭載装置
JP2008277340A (ja) * 2007-04-25 2008-11-13 Denso Corp 配線金属板
JP2011076921A (ja) * 2009-09-30 2011-04-14 Fujitsu Ltd 電子部品のリードの製造方法及び電子部品のリードの製造装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180170008A1 (en) * 2015-06-18 2018-06-21 Kyodo Printing Co., Ltd. Laminate for use in blister pack, and blister packing using same

Similar Documents

Publication Publication Date Title
JP5140046B2 (ja) 放熱基板およびその製造方法
JP5051189B2 (ja) 電子回路装置
WO2014174827A1 (ja) 多層基板、多層基板を用いた電子装置、多層基板の製造方法、基板、および基板を用いた電子装置
JP2016502279A (ja) プラスチックで被覆された電子回路を備えた電子モジュールおよび該電子モジュールを製造する方法
JP4900624B2 (ja) 回路装置
JP6111832B2 (ja) 多層基板およびこれを用いた電子装置、電子装置の製造方法
JP2010062199A (ja) 回路基板
JP5983523B2 (ja) 多層基板およびこれを用いた電子装置、電子装置の製造方法
JP2014216560A (ja) 多層基板およびこれを用いた電子装置
JP6011472B2 (ja) 基板、およびこれを用いた電子装置
JP6044441B2 (ja) 電子装置の製造方法およびこれに用いられる多層基板
JP3229456U (ja) 放熱埋め込み型パッケージ構造
JP2014216559A (ja) 多層基板およびこれを用いた電子装置
JP4467540B2 (ja) 回路装置
JP2014220429A (ja) 多層基板およびこれを用いた電子装置
JP6075187B2 (ja) 多層基板およびこれを用いた電子装置
JP2017085073A (ja) プリント回路基板及びプリント回路基板の製造方法
JP6163951B2 (ja) 多層基板およびこれを用いた電子装置
JP2014216565A (ja) 多層基板およびこれを用いた電子装置
JP2014216564A (ja) 多層基板およびこれを用いた電子装置
JP6323011B2 (ja) 多層基板
JP6111833B2 (ja) 多層基板の製造方法
JP2014216561A (ja) 多層基板およびこれを用いた電子装置
JP6523039B2 (ja) プリント配線板及びその製造方法
JP2014220307A (ja) 多層基板、これを用いた電子装置および多層基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150828

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160622

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160628

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20161220