TWI520667B - Wiring substrate and manufacturing method thereof - Google Patents

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TWI520667B
TWI520667B TW102144739A TW102144739A TWI520667B TW I520667 B TWI520667 B TW I520667B TW 102144739 A TW102144739 A TW 102144739A TW 102144739 A TW102144739 A TW 102144739A TW I520667 B TWI520667 B TW I520667B
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Shinnosuke Maeda
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Ngk Spark Plug Co
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Description

配線基板及其製造方法
本國際申請案，係基於2012年12月11日向日本專利局提出申請之日本專利申請第2012-270434號申請案及2013年1月17日向日本專利局提出申請之日本專利申請第2013-6194號申請案主張其優先權，並在此援用日本專利申請第2012-270434號申請案及日本專利申請第2013-6194號申請案之全部內容。
本發明係關於一種形成有通孔的配線基板及其製造方法。
已知於支持基板兩面形成交互層積有絕緣層與導體層之增層的多層配線基板。在此種多層配線基板方面，係藉由形成貫穿支持基板的通孔並於通孔的內周面形成導體層，而電性連接形成於支持基板上面側的增層與形成於下面側的增層之間。
而且，已知藉由從基板的上面側與下面側之各側照射雷射，而形成錐形狀的頂部彼此對向的形狀之通孔的技術(參照例如專利文獻1)。藉由此技術，即使是通孔的深寬比高的情況，也可以不使通孔的內部產生空隙而在通孔內填充導體。
先前技術文獻 專利文獻
專利文獻1 特開2003-46248號公報
然而，在上述專利文獻1所記載之技術方面，由於在上面側與下面側分別照射雷射，所以由來自上面側的雷射照射所形成的上面側通孔與由來自下面側的雷射照射所形成的下面側通孔的位置有偏移之虞。
因此，必須考慮上述的位置偏移而較寬地形成覆蓋上面側通孔之開口部的上面側連接盤與覆蓋下面側通孔之開口部的下面側連接盤，有阻礙增層內的配線高密度化的問題。
在本發明之一方面，期望提供可使形成有通孔之配線基板的配線密度提高的技術、及提供藉由從基板一方之面照射雷射而形成錐形狀的頂部彼此對向的形狀之通孔的技術。
一個局面的本發明具備絕緣基體、通孔、上面側連接盤導體、下面側連接盤導體及通孔導體。絕緣基體具有在第1絕緣層與第2絕緣層之間含有玻璃纖維的構造。通孔係以絕緣基體兩面之中一方之面為上面，並且以另一方之面為下面，隨著從上面向絕緣基體的內部而縮小直徑，直徑在玻璃纖維的位置成為最小，並且 隨著從玻璃纖維向下面而擴大直徑。上面側連接盤導體形成為覆蓋通孔的上面側的開口部。下面側連接盤導體形成為覆蓋通孔的下面側的開口部。通孔導體係為電性連接上面側連接盤導體與下面側連接盤導體而形成於通孔內。通孔的上面側的開口部直徑大於通孔的下面側的開口部直徑，上面側連接盤導體的直徑大於下面側連接盤導體的直徑。
本局面的發明由於絕緣基體具有在第1絕緣層與第2絕緣層之間含有玻璃纖維的構造，所以可用以下所示的方法在絕緣基體的內部形成通孔。
首先，製作具有依序層積有金屬層與絕緣基體之構造的積層體。然後，藉由從未配置有金屬層之面(以下稱為雷射照射面)之側對於積層體照射雷射，在第2絕緣層內形成隨著從雷射照射面側向絕緣基體的內部而縮小直徑的通孔。這是因為隨著從雷射照射面側向絕緣基體的內部，由從雷射照射面側照射的雷射受到的熱能減少。再者，第1絕緣層與第2絕緣層之中，作為第2絕緣層配置於雷射照射面側而進行說明。
然後，由於在第1絕緣層與第2絕緣層之間含有玻璃纖維，所以第1絕緣層與第2絕緣層之間的區域(以下稱為玻璃纖維區域)比第1絕緣層與第2絕緣層難以用雷射照射熔化。因此，關於藉由照射雷射而形成於積層體內的通孔，沿著其積層方向的通孔形成速度係玻璃纖維區域比第2絕緣層內慢。
因此，在玻璃纖維區域內的通孔利用雷射照射而貫穿玻璃纖維區域之前，貫穿第2絕緣層的通孔被形成為隨著從雷射照射面側向絕緣基體的內部而縮小直徑的截錐狀。
其後，雷射貫穿玻璃纖維區域，來自雷射照射面側的雷射就通過第2絕緣層與玻璃纖維區域而被照射於第1絕緣層。藉此，在第1絕緣層內從玻璃纖維區域側向金屬層側的通孔的形成進行到貫穿第1絕緣層。
然後，雷射貫穿第1絕緣層，來自雷射照射面側的雷射就通過第2絕緣層與第1絕緣層而被照射於金屬層。因此，被照射於金屬層的雷射的熱能經由金屬層而傳導於第1絕緣層。藉此，貫穿第1絕緣層的通孔被形成為隨著從金屬層側向絕緣基體的內部而縮小直徑的截錐狀。這是因為隨著從金屬層側向絕緣基體的內部，受到自金屬層的熱能減少。
然後，在雷射貫穿金屬層之前，結束雷射的照射。是因為雷射貫穿金屬層，金屬層從雷射受到的熱能和貫穿金屬層之前比較會急劇減少。
其後，可以去除金屬層，也可以為在絕緣基體上形成導體層而使用金屬層。
如此，可藉由從積層體一方之面側照射雷射，形成隨著從積層體一方之面向內部而縮小直徑並且隨著從內部向另一方之面而擴大直徑的通孔。
藉此，即使是通孔的深寬比高的情況，也可以不使通孔的內部產生空隙而填充通孔導體。再者，通 孔之中，在隔著玻璃纖維而位於上面側的上面側部分與隔著玻璃纖維而位於下面側的下面側部分之間沒有位置偏移的情形。因此，無需因考慮此位置偏移而較寬地形成形成為覆蓋通孔的上面側之開口部的上面側連接盤導體與形成為覆蓋通孔的下面側之開口部的下面側連接盤導體。
然後，若以絕緣基體的上面為上述雷射照射面，則通孔的上面側之開口部的直徑比通孔的下面側之開口部的直徑變大。因為由於從絕緣基體的上面側照射雷射，所以受到自雷射的熱能係上面側比下面側多。
然後，為了覆蓋通孔之開口部，覆蓋通孔之開口部的連接盤導體的直徑比通孔之開口部的直徑加大若干即可。因此，下面側連接盤導體的直徑可作成比上面側連接盤導體的直徑小。
以上，由於在絕緣基體之下面側，無需考慮和上面側的位置偏移，並可比上面側縮小連接盤導體的直徑，所以相應地，可在絕緣基體之下面側使配線密度提高。
其他局面的本發明具備：複數個通孔；及對應於複數個通孔之各個通孔而設置的上面側連接盤導體與下面側連接盤導體；在絕緣基體之下面上，於互相鄰接的至少兩個下面側連接盤導體之間形成有配線。藉此，可為了配線而有效地利用兩個下面側連接盤導體之間的區域，並可在絕緣基體之下面側使配線密度提高。
另外別的局面的本發明係在絕緣基體兩面之中下面之側，具備用於和IC晶片連接的連接端子。在本局面的發明之配線基板方面，由於下面側連接盤導體的直徑比上面側連接盤導體的直徑小，所以絕緣基體之下面側比上面側對於配線配置的自由度較高。因此，為了連接本局面的發明之配線基板與電子零件而設置於配線基板上的連接端子的積集度係絕緣基體之下面側比上面側容易使其提高。然後，是因為如同本局面的發明之配線基板，在具備貫穿絕緣基體上面與下面之間的通孔之配線基板方面，於將IC晶片搭載於一方之面上的情況，一般是在另一方之面上連接其他的配線基板，連接端子的積集度在搭載IC晶片之側變高。
在另外別的局面的本發明方面，通孔之中，以隔著玻璃纖維而位於上面側的部分為上面側部分，以隔著玻璃纖維而位於下面側的部分為下面側部分，上面側部分的剖面積大於下面側部分的剖面積。藉此，熱容量在通孔之上面側部分大於通孔之下面側部分，所以在搭載於下面側部分的電子零件產生的熱容易經由通孔而排出到絕緣基體之上面側，可使電子零件的散熱性提高。
在另外別的局面的本發明方面，絕緣基體上面與玻璃纖維之間的距離比絕緣基體下面與玻璃纖維之間的距離長。藉此，絕緣基體下面與玻璃纖維之間的距離越短，通孔直徑成為最小的位置越接近絕緣基體的下面，可縮小通孔的下面側之開口部的直徑，相應地，可縮小下面側連接盤導體的直徑。因此，可在絕緣基體之下面側使配線密度更加提高。
另外別的局面的本發明係層積至少一層絕緣層與至少一層導體層而構成的配線基板之製造方法，其具有積層體製作步驟及通孔形成步驟。在積層體製作步驟中，係製作具有依序層積有第1金屬層與絕緣基體之構造的積層體。在通孔形成步驟中，係藉由從積層體兩面之中未配置有第1金屬層之面之側對於積層體照射雷射，而沿著積層體的積層方向形成至少貫穿絕緣基體的通孔。然後，絕緣基體具有在第1絕緣層與第2絕緣層之間含有玻璃纖維的構造，在通孔形成步驟中，於雷射貫穿第1金屬層之前，結束雷射的照射。
在如此構成的配線基板之製造方法方面，首先藉由從未配置有第1金屬層之面(以下稱為雷射照射面)之側對於積層體照射雷射，在第2絕緣層內形成隨著從雷射照射面側向絕緣基體的內部而縮小直徑的通孔。這是因為隨著從雷射照射面向絕緣基體的內部，由從雷射照射面側照射的雷射受到的熱能減少。再者，第1絕緣層與第2絕緣層之中，作為第2絕緣層配置於雷射照射面側而進行說明。
然後，由於在第1絕緣層與第2絕緣層之間含有玻璃纖維，所以第1絕緣層與第2絕緣層之間的區域(以下稱為玻璃纖維區域)比第1絕緣層與第2絕緣層難以用雷射照射熔化。因此，關於藉由照射雷射而形成於積層體內的通孔，沿著其積層方向的通孔形成速度係玻璃纖維區域比第2絕緣層內慢。
因此，在玻璃纖維區域內的通孔利用雷射照射而貫穿玻璃纖維區域之前，貫穿第2絕緣層的通孔被形成為隨著從雷射照射面側向絕緣基體的內部而縮小直徑的截錐狀。
其後，雷射貫穿玻璃纖維區域，來自雷射照射面側的雷射就通過第2絕緣層與玻璃纖維區域而被照射於第1絕緣層。藉此，在第1絕緣層內從玻璃纖維區域側向第1金屬層側的通孔的形成進行到貫穿第1絕緣層。
然後，雷射貫穿第1絕緣層，來自雷射照射面側的雷射就通過第2絕緣層與第1絕緣層而被照射於第1金屬層。因此，被照射於第1金屬層的雷射的熱能經由第1金屬層而傳導於第1絕緣層。藉此，貫穿第1絕緣層的通孔被形成為隨著從第1金屬層側向絕緣基體的內部而縮小直徑的截錐狀。這是因為隨著從第1金屬層側向絕緣基體的內部，受到自第1金屬層的熱能減少。
然後，在雷射貫穿第1金屬層之前，結束雷射的照射。是因為雷射貫穿第1金屬層，第1金屬層受到自雷射的熱能和貫穿第1金屬層之前比較會急劇減少。
由以上，可藉由從積層體一方之面照射雷射，形成隨著從積層體一方之面向內部而縮小直徑並且隨著從內部向另一方之面而擴大直徑的通孔。
在另外別的局面的本發明方面，在積層體製作步驟中，製作在絕緣基體上再層積有第2金屬層的積 層體作為積層體。藉此，可利用第2金屬層作為配線基板之配線層。然而，於此情況，在通孔形成步驟中，形成貫穿絕緣基體與第2金屬層的通孔作為通孔。然後，為使利用雷射照射容易貫穿第2金屬層與利用雷射照射難以貫穿第1金屬層並存，使第1金屬層比第2金屬層厚。藉此，無需進行為使第2金屬層貫穿而提高雷射的照射能量，貫穿第2金屬層後，為不易貫穿第1金屬層而降低雷射的照射能量這種處理。即，可在通孔形成步驟中使雷射的照射能量成為一定，可簡化通孔形成步驟。
在另外別的局面的本發明方面，在積層體製作步驟中，製作在絕緣基體上再層積有第2金屬層的積層體作為積層體，在通孔形成步驟中，於照射雷射之前，具有貫穿孔形成步驟，其係在第2金屬層上形成用於使雷射通過的貫穿孔。藉此，無需進行為使第2金屬層貫穿而提高雷射的照射能量，貫穿第2金屬層後，為不易貫穿第1金屬層而降低雷射的照射能量這種處理。即，可在通孔形成步驟中使雷射的照射能量成為一定，可簡化通孔形成步驟。
1‧‧‧多層配線基板
2‧‧‧支持層
3,4‧‧‧增層
11‧‧‧玻璃纖維層
12,13‧‧‧樹脂層
20‧‧‧通孔
21‧‧‧通孔導體
31,33,35,41,43,45‧‧‧導體層
32,34,42,44‧‧‧絕緣層
36,46‧‧‧抗焊層
37,38,47,48‧‧‧通路導體
51,51‧‧‧金屬層
201,202‧‧‧開口部
520‧‧‧貫穿孔
1001‧‧‧多層配線基板
1002‧‧‧IC晶片
1003,1004‧‧‧凸塊
1011‧‧‧支持層
1012,1013‧‧‧增層
1021‧‧‧玻璃纖維層
1022,1023‧‧‧樹脂層
1030‧‧‧通孔
1031‧‧‧通孔導體
1041,1043,1045,1051,1053,1055‧‧‧導體層
1042,1044,1052,1054‧‧‧絕緣層
1046‧‧‧抗焊層
1047,1048,1056,1057‧‧‧通路導體
1061‧‧‧金屬層
1201‧‧‧連接端子
1301,1032‧‧‧開口部
1411‧‧‧連接盤導體
1412‧‧‧配線用導體
1460‧‧‧開口部
第1圖為顯示第1實施形態的多層配線基板1之概略構造的剖面圖。
第2圖為顯示第1實施形態的多層配線基板1之製造步驟的第1剖面圖。
第3圖為顯示第1實施形態的多層配線基板1之製造步驟的第2剖面圖。
第4圖為顯示第1實施形態的多層配線基板1之製造步驟的第3剖面圖。
第5圖為顯示第2實施形態的多層配線基板1001之概略構造的剖面圖。
第6圖為顯示第2實施形態的多層配線基板1001之製造步驟的第1剖面圖。
第7圖為顯示第2實施形態的多層配線基板1001之製造步驟的第2剖面圖。
第8圖為顯示第2實施形態的多層配線基板1001之製造步驟的第3剖面圖。
第9圖為顯示別的實施形態的多層配線基板1之製造步驟的剖面圖。
第10圖為顯示別的實施形態的多層配線基板1之製造步驟的剖面圖。
第11圖為顯示別的實施形態的多層配線基板1001的剖面圖。
【符號說明】
1多層配線基板、2支持層、3,4增層、11玻璃纖維層、12,13樹脂層、20通孔、21通孔導體、31,33,35,41,43,45導體層、32,34,42,44絕緣層、36,46抗焊層、37,38,47,48通路導體、51,51金屬層、201,202開口部、520貫穿孔、1001多層配線基板、1002IC晶片、1003,1004凸塊、1011支持層、1012,1013增層、1021 玻璃纖維層、1022,1023樹脂層、1030通孔、1031通孔導體、1041,1043,1045,1051,1053,1055導體層、1042,1044,1052,1054絕緣層、1046抗焊層、1047,1048,1056,1057通路導體、1061金屬層、1201連接端子、1301,1032開口部、1411連接盤導體、1412配線用導體、1460開口部。
(第1實施形態)
以下，和圖面共同說明本發明之第1實施形態。
如第1圖所示，適用本發明的實施形態的多層配線基板1具備支持層2與增層3、4，將增層3與增層4沿著積層方向SD層積於支持層2上面與下面之各面上而構成。
支持層2係將樹脂層12與樹脂層13層積於玻璃纖維層11上面與下面之各面上而構成。
於支持層2內形成有貫穿支持層2的通孔20。而且，於通孔20內埋入有通孔導體21。再者，通孔20的直徑係隨著從支持層2的上面向玻璃纖維層11漸漸變小，在玻璃纖維層11成為最小。再者，通孔20的直徑係隨著從玻璃纖維層11向支持層2的下面漸漸變大。
增層3係依序層積導體層31、絕緣層32、導體層33、絕緣層34、導體層35及抗焊層36而構成。導體層31形成為覆蓋通孔20上面側之開口部201。而且，於絕緣層32、34內分別設有在積層方向SD延伸而形成 的通路導體37、38。藉此，導體層31、33分別和導體層33、35電性連接。此外，抗焊層36於配置有導體層35的區域形成有開口部360。
增層4係依序層積導體層41、絕緣層42、導體層43、絕緣層44、導體層45及抗焊層46而構成。導體層41形成為覆蓋通孔20下面側之開口部202。而且，於絕緣層42、44內分別設有在積層方向SD延伸而形成的通路導體47、48。藉此，導體層41、43分別和導體層43、45電性連接。此外，抗焊層46於配置有導體層45的區域形成有開口部460。
其次，說明適用本發明的多層配線基板1之製造方法。
如第2圖所示，首先，於支持層2的下面層積金屬層51(在本實施形態中為銅)。然後，藉由於支持層2上面上的既定位置照射雷射，如第3圖所示，形成貫穿支持層2的通孔20。再者，於形成通孔20之際所進行的雷射照射在貫穿金屬層51之前結束。
然後，如第4圖所示，利用蝕刻去除金屬層51。
其後，藉由進行無電解鍍敷，於通孔20之內周面上與樹脂層12、13上形成薄的無電解鍍敷層(在本實施形態中為銅)。然後，於無電解鍍敷層上形成對應於導體層31、41之配線圖案的既定光阻圖案。再者，藉由進行電鍍，在未被光阻覆蓋的區域上形成電鍍層(在本實施形態中為銅)。其後，利用蝕刻去除不要的無電解鍍敷層與光 阻。藉此，如第1圖所示，於通孔20內形成通孔導體21，並且形成具有既定配線圖案的導體層31、41。
然後，關於支持層2兩面之各面，於支持層2上配置薄膜狀的樹脂材料(例如環氧樹脂)，藉由在真空下加壓加熱，使樹脂材料硬化而形成絕緣層32、42。藉此，如第1圖所示，支持層2的上面與導體層31成為被絕緣層32包覆的狀態。同樣地，支持層2的下面與導體層41成為被絕緣層42包覆的狀態。
然後，藉由於絕緣層32、42表面上的既定位置照射雷射，於絕緣層32、42內形成複數個通路孔。再者，進行用於去除藉由形成通路孔而生成於通路孔內的污跡的處理(除污處理)。其後，藉由進行無電解鍍敷，於絕緣層32、42上形成薄的無電解鍍敷層(在本實施形態中為銅)。然後，於無電解鍍敷層上形成對應於導體層33、43之配線圖案的既定光阻圖案。再者，藉由進行電鍍，在未被光阻覆蓋的區域上形成電鍍層(在本實施形態中為銅)。其後，利用蝕刻去除不要的無電解鍍敷層與光阻。藉此，如第1圖所示，於通路孔內形成通路導體37、47，並且形成具有既定配線圖案的導體層33、43。
再者，藉由使用和形成絕緣層32、42、導體層33、43及通路導體37、47同樣的步驟，如第1圖所示，於絕緣層32、42上形成絕緣層34、44、導體層35、45及通路導體38、48。
然後，將以環氧樹脂等有機樹脂材料構成的阻焊劑塗布成覆蓋絕緣層34、44與導體層35、45後， 將此阻焊劑進行圖案成形。藉此，如第1圖所示，於絕緣層34、44上形成在配置有導體層35、45的區域上具有開口部360、460的抗焊層36、46。
如此構成的多層配線基板1之製造方法具有積層體製作步驟，該積層體製作步驟係製作具有依序層積有金屬層51與支持層2之構造的積層體。此外，多層配線基板1之製造方法具有通孔形成步驟，該通孔形成步驟係藉由從積層體兩面之中未配置有金屬層51之面之側對於積層體照射雷射，而沿著積層方向SD形成貫穿支持層2的通孔20。支持層2具有在樹脂層12與樹脂層13之間含有玻璃纖維層11的構造，在通孔形成步驟中，於雷射貫穿金屬層51之前，結束雷射的照射。
因此，在多層配線基板1之製造方法方面，首先，藉由從未配置有金屬層51之面(以下稱為雷射照射面)之側對於支持層2照射雷射，在樹脂層13內形成隨著從雷射照射面側向支持層2的內部而縮小直徑的通孔20。這是因為隨著從雷射照射面向支持層2的內部，受到由從雷射照射面側照射的雷射的熱能減少。
然後，由於在樹脂層12與樹脂層13之間含有玻璃纖維層11，所以樹脂層12與樹脂層13之間的玻璃纖維層11比樹脂層12、13難以用雷射照射熔化。因此，關於藉由照射雷射而形成於支持層2內的通孔20，沿著積層方向SD的通孔形成速度係玻璃纖維層11內比樹脂層13內慢。
因此，在玻璃纖維層11內的通孔20利用雷射照射而貫穿玻璃纖維層11之前，貫穿樹脂層13的通孔20被形成為隨著從雷射照射面側向支持層2的內部而縮小直徑的截錐狀。
其後，雷射貫穿玻璃纖維層11，來自雷射照射面側的雷射就通過樹脂層13與玻璃纖維層11而被照射於樹脂層12。藉此，在樹脂層12內從玻璃纖維層11側向金屬層51側的通孔20的形成進行到貫穿樹脂層12。
然後，雷射貫穿樹脂層12，來自雷射照射面側的雷射就通過樹脂層12、13而被照射於金屬層51。因此，被照射於金屬層51的雷射的熱能經由金屬層51而傳導於樹脂層12。藉此，貫穿樹脂層12的通孔被形成為隨著從金屬層51側向支持層2的內部而縮小直徑的截錐狀。這是因為隨著從金屬層51側向支持層2的內部，受到自金屬層51的熱能減少。
然後，在雷射貫穿金屬層51之前，結束雷射的照射。是因為雷射貫穿金屬層51，金屬層51從雷射受到的熱能和貫穿金屬層51之前比較會急劇減少。
由以上，可藉由從支持層2一方之面照射雷射，形成隨著從支持層2一方之面向內部而縮小直徑並且隨著從內部向另一方之面而擴大直徑的通孔20。
此處，說明文句的對應關係。多層配線基板1相當於配線基板之一例。金屬層51相當於第1金屬層之一例。支持層2相當於絕緣基體之一例。樹脂層12相當於第1絕緣層之一例。樹脂層13相當於第2絕緣層之一例。玻璃纖維層11相當於玻璃纖維之一例。
(第2實施形態)
以下，和圖面共同說明本發明之第2實施形態。
如第5圖所示，適用本發明的第2實施形態的多層配線基板1001於其兩面之中一方之面P1上搭載有IC晶片1002。此外，多層配線基板1001經由形成於另一方之面P2上的凸塊1003而和母板等其他的配線基板(未圖示)連接。藉此，多層配線基板1001電性連接IC晶片1002與其他的配線基板。
多層配線基板1001具備支持層1011與增層1012、1013，將增層1012與增層1013沿著積層方向SD層積於支持層1011的一方之面P11及另一方之面P12之各面上而構成。
支持層1011係將樹脂層1022與樹脂層1023層積於玻璃纖維層1021兩面之各面上而構成。再者，樹脂層1022配置於面P11側，樹脂層1023配置於面P12側。此外，樹脂層1022與樹脂層1023之厚度彼此相等。
於支持層1011內形成有貫穿支持層1011的通孔1030。而且，於通孔1030內埋入有通孔導體1031。再者，通孔1030的直徑係隨著從支持層1011之面P11向玻璃纖維層1021漸漸變小，在玻璃纖維層1021成為最小。再者，通孔1030的直徑係隨著從玻璃纖維層1021向支持層1011之面P12漸漸變大。此外，通孔1030的面P11側之開口部1301的直徑小於面P12側之開口部1302的直徑。
增層1012係依序層積導體層1041、絕緣層1042、導體層1043、絕緣層1044、導體層1045及抗焊層1046而構成。導體層1041係由形成為覆蓋通孔1030的面P11側之開口部1301的複數個連接盤導體1411、及配置於連接盤導體1411間的複數個配線用導體1412所構成。
然後，於絕緣層1042、1044內分別設有在積層方向SD延伸而形成的通路導體1047、1048。藉此，導體層1041、1043分別和導體層1043、1045電性連接。此外，抗焊層1046於配置有導體層1045的區域形成有開口部1460。
然後，凸塊1004形成於開口部1460內的導體層1045上，連接此凸塊1004與IC晶片1002之連接端子1201。
增層1013係依序層積導體層1051、絕緣層1052、導體層1053、絕緣層1054及導體層1055而構成。導體層1051為形成為覆蓋通孔1030的面P12側之開口部1302的連接盤導體。以下，將覆蓋開口部1302的導體層1051也稱為連接盤導體1051。然後，於絕緣層1052、1054內分別設有在積層方向SD延伸而形成的通路導體1056、1057。藉此，導體層1051、1053分別和導體層1053、1055電性連接。然後，於導體層1055上形成凸塊1003。
其次，說明適用本發明的多層配線基板1001之製造方法。
如第6圖所示，首先，於支持層1011之面P11上層積金屬層1061(在本實施形態中為銅)。然後，於支持層1011之面P12上的既定位置照射雷射。藉此，在樹脂層1023內形成隨著從面P12側向支持層1011的內部而縮小直徑的通孔1030。這是因為隨著從面P12側向支持層1011的內部，受到由從雷射照射面側照射的雷射的熱能減少。
然後，由於在樹脂層1022與樹脂層1023之間含有玻璃纖維層1021，所以樹脂層1022與樹脂層1023之間的玻璃纖維層1021比樹脂層1022、1023難以用雷射照射熔化。因此，關於藉由照射雷射而形成於支持層1011內的通孔1030，沿著積層方向SD的通孔形成速度係玻璃纖維層1021內比樹脂層1023內慢。
因此，在玻璃纖維層1021內的通孔1030利用雷射照射而貫穿玻璃纖維層1021之前，貫穿樹脂層1023的通孔1030被形成為隨著從雷射照射面側向支持層1011的內部而縮小直徑的截錐狀。
其後，雷射貫穿玻璃纖維層1021，來自雷射照射面側的雷射就通過樹脂層1023與玻璃纖維層1021而被照射於樹脂層1022。藉此，在樹脂層1022內從玻璃纖維層1021側向金屬層1061側的通孔1030的形成進行到貫穿樹脂層1022。
然後，雷射貫穿樹脂層1022，來自雷射照射面側的雷射就通過樹脂層1022、23而被照射於金屬層1061。因此，被照射於金屬層1061的雷射的熱能經由金 屬層1061而傳導於樹脂層1022。藉此，貫穿樹脂層1022的通孔被形成為隨著從金屬層1061側向支持層1011的內部而縮小直徑的截錐狀。這是因為隨著從金屬層1061側向支持層1011的內部，受到自金屬層1061的熱能減少。
然後，在雷射貫穿金屬層1061之前，結束雷射的照射。是因為雷射貫穿金屬層1061，金屬層1061受到自雷射的熱能和貫穿金屬層1061之前比較會急劇減少。
由以上，如第7圖所示，可藉由從支持層1011之面P12側照射雷射，形成隨著從支持層1011之面P12向內部而縮小直徑並且隨著從內部向面P11而擴大直徑的通孔1030。
再者，由於從支持層1011之面P12側照射雷射，所以受到自雷射的熱能量係面P12側比面P11側多。因此，通孔1030的面P12側之開口部1302的直徑大於面P11側之開口部1301的直徑。
然後，如第8圖所示，利用蝕刻去除金屬層1061。
其後，藉由進行無電解鍍敷，於通孔1030之內周面上與樹脂層1022、1023上形成薄的無電解鍍敷層(在本實施形態中為銅)。然後，於無電解鍍敷層上形成對應於導體層1041、1051之配線圖案的既定光阻圖案。再者，藉由進行電鍍，在未被光阻覆蓋的區域上形成電鍍層(在本實施形態中為銅)。其後，利用蝕刻去除不要的無電解 鍍敷層與光阻。藉此，如第5圖所示，於通孔1030內形成通孔導體1031，並且形成具有既定配線圖案的導體層1041、1051。再者，於沿著積層方向SD而將開口部1301與通路導體1047配置成對向的情況，覆蓋此開口部1301之連接盤導體1411的直徑小於和此連接盤導體1411沿著積層方向SD而對向之連接盤導體1051的直徑。
然後，關於支持層1011兩面之各面，於支持層1011上配置薄膜狀的樹脂材料(例如環氧樹脂)，藉由在真空下加壓加熱，使樹脂材料硬化而形成絕緣層1042、1052。藉此，如第5圖所示，支持層1011之面P11與導體層1041成為被絕緣層1042包覆的狀態。同樣地，支持層1011之面P12與導體層1051成為被絕緣層1052包覆的狀態。
然後，藉由於絕緣層1042、1052表面上的既定位置照射雷射，於絕緣層1042、1052內形成複數個通路孔。再者，進行用於去除藉由形成通路孔而生成於通路孔內的污跡的處理(除污處理)。其後，藉由進行無電解鍍敷，於絕緣層1042、1052上形成薄的無電解鍍敷層(在本實施形態中為銅)。然後，於無電解鍍敷層上形成對應於導體層1043、1053之配線圖案的既定光阻圖案。再者，藉由進行電鍍，在未被光阻覆蓋的區域上形成電鍍層(在本實施形態中為銅)。其後，利用蝕刻去除不要的無電解鍍敷層與光阻。藉此，如第5圖所示，於通路孔內形成通路導體1047、1056，並且形成具有既定配線圖案的導體層1043、1053。
再者，藉由使用和形成絕緣層1042、1052、導體層1043、1053及通路導體1047、1056同樣的步驟，如第5圖所示，於絕緣層1042、1052上形成絕緣層1044、1054、導體層1045、1055及通路導體1048、1057。
然後，將以環氧樹脂等有機樹脂材料構成的阻焊劑塗布成覆蓋絕緣層1044與導體層1045後，將此阻焊劑進行圖案成形。藉此，如第5圖所示，於絕緣層1044上形成在配置有導體層1045的區域上具有開口部1460的阻焊劑層1046。
如此構成的多層配線基板1001具備支持層1011，該支持層1011係具有在樹脂層1022與樹脂層1023之間含有玻璃纖維層1021的構造。此外，多層配線基板1001具備通孔1030，該通孔1030係隨著從支持層1011之面P12向支持層1011的內部而縮小直徑，直徑在玻璃纖維層1021的位置成為最小，並且隨著從玻璃纖維層1021向支持層1011之面P11而擴大直徑。此外，多層配線基板1001具備連接盤導體1051，該連接盤導體1051係形成為覆蓋通孔1030的面P12側之開口部1302。此外，多層配線基板1001具備連接盤導體1411，該連接盤導體1411係形成為覆蓋通孔1030的面P11側之開口部1301。此外，多層配線基板1001具備通孔導體1031，該通孔導體1031係為電性連接連接盤導體1051與連接盤導體1411而形成於通孔1030內。然後，通孔1030的面P12側之開口部1302的直徑大於通孔1030的面P11側之開口部1301的直徑，連接盤導體1051的直徑大於連接盤導體1411的直徑。
如上述，支持層1011具有在樹脂層1022與樹脂層1023之間含有玻璃纖維層1021的構造。因此，可藉由從支持層1011之面P12側照射雷射，形成隨著從支持層1011之面P12向支持層1011的內部而縮小直徑，直徑在玻璃纖維層1021的位置成為最小，並且隨著從玻璃纖維層1021向支持層1011之面P11而擴大直徑的通孔1030。
藉此，通孔1030之中，在隔著玻璃纖維層1021而位於面P12側的部分與隔著玻璃纖維層1021而位於面P11側的部分之間沒有位置偏移的情形。因此，無需考慮此位置偏移而較寬地形成形成為覆蓋通孔1030的面P12側之開口部1302的連接盤導體1051、及形成為覆蓋通孔1030的面P11側之開口部1301的連接盤導體1411。
而且，為了覆蓋通孔之開口部，覆蓋通孔1030之開口部的連接盤導體的直徑比通孔之開口部的直徑加大若干即可。因此，連接盤導體1411的直徑可作成比連接盤導體1051的直徑小。
以上，由於在支持層1011之面P11側無需考慮和面P12側的位置偏移，並可比面P12側縮小連接盤導體的直徑，所以相應地，可在支持層1011之面P11側使配線密度提高。
此外，多層配線基板1001具備複數個通孔1030、及對應於複數個通孔1030之各個通孔而設置的連接盤導體1411與連接盤導體1051。而且，在支持層1011 之面P11上，於互相鄰接的至少兩個連接盤導體1411之間形成有配線用導體1412。
藉此，可為了配線而有效地利用兩個連接盤導體1411之間的區域，並可在支持層1011之面P11側使配線密度提高。
此外，多層配線基板1001於支持層1011之面P11側具備用於和IC晶片1002連接的凸塊1004。在多層配線基板1001方面，由於連接盤導體1411的直徑小於連接盤導體1051的直徑，所以支持層1011之面P11側比面P12側關於配線配置的自由度較高。因此，為了連接多層配線基板1001與IC晶片1002而設置於多層配線基板1001上的連接端子的積集度係支持層1011之面P11側比面P12側容易使其提高。而且，是因為多層配線基板1001係為了電性連接IC晶片1002與其他的配線基板所使用，所以連接端子的積集度在搭載IC晶片1002之側變的比和其他的配線基板連接之側還高。
此外，在多層配線基板1001方面，通孔1030之中，隔著玻璃纖維層1021而位於面P12側的部分(以下稱為面P12側部分)的剖面積大於隔著玻璃纖維層1021而位於面P11側的部分(以下稱為面P11側部分)的剖面積。藉此，熱容量在通孔1030之面P12側部分比通孔1030之面P11側部分還大。因此，在搭載於面P11側部分的IC晶片1002產生的熱容易經由通孔1030而排出到支持層1011之面P12側，可使IC晶片1002的散熱性提高。
此處，說明文句的對應關係。多層配線基板1001相當於配線基板之一例。支持層1011相當於絕緣基體之一例。樹脂層1022相當於第1絕緣層之一例。樹脂層1023相當於第2絕緣層之一例。玻璃纖維層1021相當於玻璃纖維之一例。面P12相當於上面之一例。面P11相當於下面之一例。連接盤導體1051相當於上面側連接盤導體之一例。連接盤導體1411相當於下面側連接盤導體之一例。配線用導體1412相當於配線之一例。凸塊1004相當於連接端子之一例。
以上，雖然就本發明之一實施形態進行了說明，但本發明並不受上述實施形態限定，只要屬於本發明之技術範圍就可採用各種形態。
例如，在上述第1實施形態中，顯示在支持層2之下面層積金屬層51，但也可以如第9圖所示，在支持層2上再層積金屬層52。藉此，可利用金屬層52作為多層配線基板1之配線層。然後，藉由照射雷射，形成貫穿支持層2與金屬層52的通孔20。於此情況，為了使藉由照射雷射容易貫穿金屬層52與藉由照射雷射不易貫穿金屬層51並存，使金屬層51比金屬層52厚即可。藉此，無需進行為使金屬層52貫穿而提高雷射的照射能量，於貫穿金屬層52後，為不易貫穿金屬層51而降低雷射的照射能量這種處理。即，可在形成通孔20的步驟中使雷射的照射能量成為一定，而可簡化此步驟。
此外，於在支持層2上再層積金屬層52的情況，也可以如第10圖所示，於在形成通孔20的步驟中 照射雷射之前，將用於使雷射通過的貫穿孔520形成於金屬層52上。藉此，可在形成通孔20的步驟中使雷射的照射能量成為一定，而可簡化此步驟。此處，說明文句的對應關係。金屬層52相當於第2金屬層之一例。
此外，在上述第2實施形態中，顯示了樹脂層1022與樹脂層1023的厚度彼此相等，支持層1011之面P12與玻璃纖維層1021之間的距離等於支持層1011之面P11與玻璃纖維層1021之間的距離。然而，也可以如第11圖所示，使樹脂層1022比樹脂層1023薄、支持層1011之面P12與玻璃纖維層1021之間的距離比支持層1011之面P11與玻璃纖維層1021之間的距離長。
藉此，支持層1011之面P11與玻璃纖維層1021之間的距離越短，通孔1030的直徑成為最小的位置越接近支持層1011之面P11，可縮小通孔1030的面P11側之開口部1301的直徑，相應地，可縮小連接盤導體1411的直徑。因此，可在支持層1011之面P11側使配線密度更加提高。
此外，在上述第2實施形態中，顯示了在支持層1011之下面層積金屬層1061，但也可以在支持層1011上再層積上面金屬層。藉此，可利用此上面金屬層作為多層配線基板1001之配線層。然後，藉由照射雷射，形成貫穿支持層1011與上面金屬層的通孔。於此情況，為了使藉由照射雷射容易貫穿上面金屬層與藉由照射雷射難以貫穿金屬層1061並存，使金屬層1061比上面金屬層厚即可。藉此，無需進行為使上面金屬層貫穿而提高雷射的照射能量，於貫穿上面金屬層後，為難以 貫穿金屬層1061而降低雷射的照射能量這種處理。即，可在形成通孔的步驟中使雷射的照射能量成為一定，而可簡化此步驟。
再者，於在支持層1011上再層積上面金屬層的情況，也可以於在形成通孔的步驟中照射雷射之前，將用於使雷射通過的貫穿孔形成於上面金屬層上。藉此，可在形成通孔的步驟中使雷射的照射能量成為一定，而可簡化此步驟。
1001‧‧‧多層配線基板
1002‧‧‧IC晶片
1003‧‧‧凸塊
1004‧‧‧凸塊
1011‧‧‧支持層
1012‧‧‧增層
1013‧‧‧增層
1021‧‧‧玻璃纖維層
1022‧‧‧樹脂層
1023‧‧‧樹脂層
1030‧‧‧通孔
1031‧‧‧通孔導體
1041‧‧‧導體層
1042‧‧‧絕緣層
1043‧‧‧導體層
1044‧‧‧絕緣層
1045‧‧‧導體層
1046‧‧‧抗焊層
1047‧‧‧通路導體
1048‧‧‧通路導體
1051‧‧‧導體層、連接盤導體
1052‧‧‧絕緣層
1053‧‧‧導體層
1054‧‧‧絕緣層
1055‧‧‧導體層
1056‧‧‧通路導體
1057‧‧‧通路導體
1201‧‧‧連接端子
1301‧‧‧開口部
1302‧‧‧開口部
1411‧‧‧連接盤導體
1412‧‧‧配線用導體
1460‧‧‧開口部
P1‧‧‧多層配線基板1001的一方之面
P2‧‧‧多層配線基板1001的另一方之面
P11‧‧‧支持層1011的一方之面
P12‧‧‧支持層1011的另一方之面
SD‧‧‧積層方向

Claims (8)

  1. 一種配線基板，其具備：絕緣基體，其係具有在第1絕緣層與第2絕緣層之間含有玻璃纖維的構造；通孔，其係以前述絕緣基體兩面之中一方之面為上面，並且以另一方之面為下面，隨著從前述上面向前述絕緣基體的內部而縮小直徑，直徑在前述玻璃纖維的位置成為最小，並且隨著從前述玻璃纖維向前述下面而擴大直徑；上面側連接盤導體，其係形成為覆蓋前述通孔的前述上面側的開口部；下面側連接盤導體，其係形成為覆蓋前述通孔的前述下面側的開口部；及通孔導體，其係用於電性連接前述上面側連接盤導體與前述下面側連接盤導體而形成於前述通孔內；前述通孔的前述上面側的開口部直徑大於前述通孔的前述下面側的開口部直徑；前述上面側連接盤導體的直徑大於前述下面側連接盤導體的直徑。
  2. 如請求項1之配線基板，其中具備：複數個前述通孔；及對應於複數個前述通孔之各個通孔而設置的前述上面側連接盤導體與前述下面側連接盤導體；在前述絕緣基體之前述下面上，於互相鄰接的至少兩個前述下面側連接盤導體之間形成有配線。
  3. 如請求項1之配線基板，其中在前述絕緣基體兩面之中前述下面之側，具備用於和IC晶片連接的連接端子。
  4. 如請求項1之配線基板，其中前述通孔之中，以隔著前述玻璃纖維而位於前述上面側的部分為上面側部分，以隔著前述玻璃纖維而位於前述下面側的部分為下面側部分，前述上面側部分的剖面積大於前述下面側部分的剖面積。
  5. 如請求項1至4中任一項之配線基板，其中前述絕緣基體之前述上面與前述玻璃纖維之間的距離比前述絕緣基體之前述下面與前述玻璃纖維之間的距離長。
  6. 一種配線基板之製造方法，係層積至少一層絕緣層與至少一層導體層而構成的配線基板之製造方法，其具有：積層體製作步驟，其係製作具有依序層積有第1金屬層與絕緣基體之構造的積層體；及通孔形成步驟，其係藉由從前述積層體兩面之中未配置有前述第1金屬層之面之側對於前述積層體照射雷射，而沿著前述積層體的積層方向形成至少貫穿前述絕緣基體的通孔；前述絕緣基體具有在第1絕緣層與第2絕緣層之間含有玻璃纖維的構造；在前述通孔形成步驟中，於前述雷射貫穿前述第1金屬層之前，結束前述雷射的照射。
  7. 如請求項6之配線基板之製造方法，其中在前述積層 體製作步驟中，製作在前述絕緣基體上再層積有第2金屬層的積層體作為前述積層體，在前述通孔形成步驟中，形成貫穿前述絕緣基體與前述第2金屬層的通孔作為前述通孔，前述第1金屬層比前述第2金屬層厚。
  8. 如請求項6或7之配線基板之製造方法，其中在前述積層體製作步驟中，製作在前述絕緣基體上再層積有第2金屬層的積層體作為前述積層體，在前述通孔形成步驟中，於照射前述雷射之前，具有貫穿孔形成步驟，其係在前述第2金屬層上形成用於使前述雷射通過的貫穿孔。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6230971B2 (ja) * 2014-08-05 2017-11-15 日本特殊陶業株式会社 配線基板の製造方法
JP6554014B2 (ja) * 2015-10-20 2019-07-31 日本航空電子工業株式会社 固定構造及び固定方法
JP6810617B2 (ja) * 2017-01-16 2021-01-06 富士通インターコネクトテクノロジーズ株式会社 回路基板、回路基板の製造方法及び電子装置
JP7440010B2 (ja) * 2018-08-02 2024-02-28 住友電工ファインポリマー株式会社 熱収縮チューブ、熱収縮シート、接続体及び熱収縮チューブの製造方法
TWI705536B (zh) * 2018-11-16 2020-09-21 欣興電子股份有限公司 載板結構及其製作方法
CN111508923B (zh) * 2019-01-31 2024-03-26 奥特斯奥地利科技与系统技术有限公司 在部件承载件材料中制造具有低偏移的通孔
CN112584611A (zh) * 2019-09-27 2021-03-30 奥特斯奥地利科技与系统技术有限公司 具有延伸穿过多个介电层的通孔的部件承载件
TWI766342B (zh) * 2020-08-10 2022-06-01 大陸商鵬鼎控股（深圳）股份有限公司 電路板及其製備方法
KR20230018242A (ko) * 2021-07-29 2023-02-07 엘지이노텍 주식회사 회로기판 및 이를 포함하는 패키지 기판

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69926939T2 (de) * 1998-04-01 2006-07-13 Mitsui Mining & Smelting Co., Ltd. Verfahren zur Herstellung einer mehrschichtigen gedruckten Leiterplatte
JP3142270B2 (ja) * 1998-04-01 2001-03-07 三井金属鉱業株式会社 プリント配線板の製造方法
JP4502092B2 (ja) * 2000-03-15 2010-07-14 住友金属鉱山株式会社 積層フィルム基材の加工方法
JP4256603B2 (ja) 2001-08-02 2009-04-22 イビデン株式会社 積層配線板の製造方法
JP2004047836A (ja) * 2002-07-12 2004-02-12 Mitsui Chemicals Inc プリント配線板とその製造方法
JP2005044914A (ja) * 2003-07-25 2005-02-17 Cmk Corp プリント配線板とその製造方法
JP5181702B2 (ja) * 2008-02-06 2013-04-10 株式会社村田製作所 配線基板の製造方法
US20110048775A1 (en) * 2009-08-31 2011-03-03 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
US8304657B2 (en) * 2010-03-25 2012-11-06 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
JP2011210795A (ja) * 2010-03-29 2011-10-20 Sumitomo Bakelite Co Ltd 積層板、積層板の製造方法、プリント配線基板および半導体装置
US9420708B2 (en) * 2011-03-29 2016-08-16 Ibiden Co., Ltd. Method for manufacturing multilayer printed wiring board

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