JP2014179605A - 半導体デバイスおよびそれを製造するための方法 - Google Patents

半導体デバイスおよびそれを製造するための方法 Download PDF

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Abstract

【課題】半導体デバイスおよびそれを製造するための方法、半導体デバイス及び中間生成物を提供する。
【解決手段】半導体基板を設けるステップ３０１と、この半導体基板と向き合わない裏面およびこの半導体基板に向き合う正面を有する、少なくとも１つの半導体デバイスを基板上に設けるステップ３０２と、半導体デバイスの裏面に接触層を設けるステップ３０３と、この接触層を補助キャリアに接合するステップ３０４と、この少なくとも１つの半導体デバイスを基板から分離するステップ３０５とを含む。
【選択図】図１３

Description

本明細書に記載の実施形態は、基板上に製造される半導体デバイスに関し、詳細には、ＳｉＣを含む基板上にこのような半導体デバイスを製造するための方法に関する。
ＳｉＣを利用する半導体デバイスは、基板の価格が高いので普通は高価であり、通常この価格が、製造された製品の価格にとって主要な要因になる。この欠点は普通、製品のロスを小さくすることなど他の改善で埋め合わせることができない。
ＳｉＣウェーハからＳｉＣの薄い層を分離して、それをカーボンまたは金属のキャリア・プレート上に接合し、結果として、ウェーハ製造を介して全体として積層を得ることに関する考え方がいくつかある。サイクル数が無制限でのＳｉＣエピタキシャル層の場合でも、元のＳｉＣウェーハは再使用可能になるはずなので、この場合、基本的な材料のコストの額を著しく削減することもできる。しかし、キャリア・スタックは、ＳｉＣウェーハデバイス処理の高温に絶えることができなければならず、プロセス化学、取扱いなどとの相互作用は可能にならないはずである。
第１の態様では、半導体デバイスを製造するための方法が提供される。この方法は、半導体基板を設けるステップと、この半導体基板と向き合わない裏面およびこの半導体基板に向き合う正面を有する、少なくとも１つの半導体デバイスを基板上に設けるステップと、半導体デバイスの裏面に接触層を設けるステップと、この接触層を補助キャリアに接合するステップと、この少なくとも１つの半導体デバイスを基板から分離するステップとを含む。
一実施形態によれば、半導体デバイスの製造における中間生成物がもたらされる。この中間生成物は、半導体基板と、この半導体基板と向き合わない裏面およびこの半導体基板に向き合う正面を有する、基板上の半導体デバイスと、この半導体デバイスの裏面の接触層と、この接触層に接合された補助キャリアとを含む。
本発明のさらなる態様、利点、および特徴は、従属クレーム、説明、および添付図面から明らかである。
最良の形態を含む、当業者への完全で実施可能な程度の開示を、添付図への言及も含めて本明細書の以下でより具体的に説明する。
各実施形態による半導体デバイスの製造プロセスを示す。 各実施形態による半導体デバイスの製造プロセスを示す。 各実施形態による半導体デバイスの製造プロセスを示す。 各実施形態による半導体デバイスの製造プロセスを示す。 各実施形態による半導体デバイスの製造プロセスを示す。 各実施形態による半導体デバイスの製造プロセスを示す。 各実施形態による中間生成物の分離を示す。 各実施形態による中間生成物の分離を示す。 各実施形態によるさらなる製造ステップを示す。 各実施形態によるさらなる製造ステップを示す。 各実施形態による中間生成物を示す。 各実施形態による中間生成物の分離を示す。 各実施形態による方法を概略的に示す。
各図における構成要素は必ずしも縮尺通りではなく、代わりに本発明の原理を説明することに重点が置かれている。さらに、各図において、同じ参照番号は対応する部品を示す。
次に、様々な実施形態を詳細に説明するが、それらのうち１つまたは複数の例が各図に示してある。各例は、説明のために示したものであって、限定することを意味してはいない。たとえば、一実施形態の一部として図示または説明されている特徴を、他の実施形態上で、または他の実施形態とともに使用して、さらなる実施形態を生み出すことができる。本開示は、このような修正形態および変更形態を含むことを意図している。
この点に関しては、「頂部」、「底部」、「前部」、「後部」など方向を表す用語は、説明している（１つまたは複数の）図の向きに関して使用されている。各実施形態の構成要素は複数の異なる向きに配置することができるので、方向を表す用語は、説明するために使用されるものであって、限定するものではない。本発明の範囲から逸脱することなく、他の実施形態を利用してもよく、構造的または論理的な変更を加えてもよいことを理解されたい。したがって、以下の詳細な説明は限定的な意味にとらえるべきではなく、本発明の範囲は添付特許請求の範囲によって定義される。説明されている各実施形態では具体的な文言を使用しているが、これらの文言は、添付特許請求の範囲に記載の範囲を限定するものと解釈すべきではない。特に記載のない限り、各実施形態を組み合わせることができる。各図面は、縮尺通りに描かれてはいない。
本明細書において、「オーム接触で」、「電気接触で」、「接触して」、「オーム接続で」、および「電気的接続で」などの用語は、半導体デバイスの２つの領域、部分もしくは部品の間、または１つもしくは複数のデバイスの互いに異なる端子の間、または半導体デバイスの端子もしくはメタライゼーションと半導体デバイスの一部分もしくは部品との間に、オーム電気接続またはオーム電流経路が存在することを表すことを意図している。
本明細書で使用される用語「横方向」は、半導体基板の第１の主表面に平行な向きを示すものである。
本明細書で使用される用語「垂直方向」は、半導体基板の第１の表面に垂直に配置された向きを示すものである。用語「縦型パワー半導体デバイス」は、ドリフト領域での電荷担体のドリフトが垂直、すなわち、半導体基板の第１の表面に直交しているパワー半導体装置を表す。
本明細書では、半導体基板の第２の表面は、下面または裏側面によって形成されると考えられ、第１の表面は、半導体基板の上面、正面または主表面によって形成されると考えられる。したがって、本明細書で使用されている用語「上の（ａｂｏｖｅ）」、「上方の（ｕｐｐｅｒ）」、「最上の（ｕｐｐｅｒｍｏｓｔ）」、「上の（ｏｖｅｒ）」、「上の（ｏｎ）」、ならびに「下の（ｂｅｌｏｗ）」、「下方の（ｌｏｗｅｒ）」、「最下の（ｌｏｗｅｒｍｏｓｔ）」、および「下方の（ｕｎｄｅｒ）」は、この向きを考慮した、別の構造上の特徴に対するある構造上の特徴の相対的な空間的位置を示す。用語「真上にある（ｄｉｒｅｃｔｌｙ ａｂｏｖｅ）」、「直ぐ上にある（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」、「直上にある（ｄｉｒｅｃｔｌｙ ｏｎ）」、「真下にある（ｄｉｒｅｃｔｌｙ ｂｅｌｏｗ）」、「直ぐ下にある（ｄｉｒｅｃｔｌｙ ｕｎｄｅｒ）」、「隣接した」、および「接続している／接続された」は、２つの層、膜、領域、区域、区間、または他の要素に対して使用されるとき、これらの対象物が少なくとも物理的に互いに接触していることを表すものである。
本開示の実施形態は、縦型半導体デバイス、より具体的には、ダイオード、ショットキー・ダイオード、マージドＰＩＮショットキー・ダイオード、ＪＦＥＴ、ＭＯＳＦＥＴなど、ＳｉＣベースのデバイスに関し、これらは、ＳｉＣを含む半導体基板上に逆の順番で製造される。製造プロセスの最終段階では、基板と反対側の半導体デバイスの表面に裏面コンタクトが加えられる。続いて、この裏面コンタクトは補助キャリアに接合され、このデバイスは基板から分離される。それにより、通常ドーパントの著しい拡散が生じないというＳｉＣの特性が利用される。
分離については、各実施形態において様々な方法が利用される。例としては、基板と半導体デバイスとの間の境界領域へのイオン注入と、それに続く加熱ステップがある。この結果、注入されたイオンのガス抜きと、それに続いて境界領域での分離が実現する。他の分離法は、境界領域にレーザ光を加えて、局部的に過熱させて分離する方法を含む。他の変形形態は、多孔質層や単結晶層などの様々な改変を施して、ＳｉＣの様々な層を集積する方法を含み、これらの層は、高圧流体ジェットたとえばジェット水流によって、後の時点で分離される。
図１には、例示的な半導体デバイス７５、すなわち各実施形態によるショットキー・ダイオードまたはマージドＰＩＮショットキー・ダイオードの製造プロセスの第１のステップが示してある。マージドＰＩＮショットキー・ダイオードまたはＰＩＮダイオードは、各実施形態においてｐｎ−ｎ構造およびｐｐ−ｎ構造を含んでもよい。ＳｉＣ基板１０が設けられ、この上に、これ以降は第１の層２０と呼ばれる、ＳｉＣを含む第１の半導体層２０がエピタキシャルに堆積する。ＳｉＣ基板１０と半導体層２０との間の境界領域は、後に半導体デバイス７５の正面１５を形成することになり、これはプロセス中に製造される。
図２には、マージドＰＩＮショットキー・ダイオードの場合での、ダイオードの横方向終端システム用またはアノード強化用のＰドープ領域３０が、第１の層２０に注入される様子が示してある。場合によっては、続いてＰドープ領域３０がアニール処理されて、欠陥が減少してもよい。
図３には、これ以降は第２の層４０と呼ばれる、ＳｉＣを含む第２の半導体層４０の後続のエピタキシャル堆積が示してあり、この層では、半導体デバイスのドリフト領域にドーピングされている。場合によっては、堆積の持続時間とともにドーピング速度が増加して、フィールド・ストップを実現する。基板１０から離れる方向にある第２の層４０の表面は、ショットキー・ダイオード７５の裏面２５を形成してもよい。
図４では、カソード接触領域が第２の層４０に注入される。続いてこの接触領域がアニール処理され、金属接触領域５０が第２の層４０に設けられる。
図５には、ターゲットとなる材料の単位面積当たりのイオン線量が相対的に高い状態で、半導体基板１０と第１の層２０との間の境界領域にどのようにしてイオン６０が注入されるのかが概略的に示してある。これらのイオンは、好ましくは３００ｋｅＶ〜１．５ＭｅＶのエネルギーを有する陽子であり、より好ましくは５００ｋｅＶ〜１．２ＭｅＶの間であり、通常これらは、接触層５０の側から加えられる。各実施形態では、これらのイオンは、あるいはアルファ粒子を含んでもよい。この場合、注入のエネルギーは、陽子と比較して増やしてもよい。一般に、注入エネルギーは、少なくともＰドープ領域３０の深さにまで達するような注入イオンの投影飛程を実現するように選択しなければならない。イオン注入の後に、補助キャリア７０が、金属接触層５０に設けられる。補助キャリアは、シリコン、金属、カーボン、セラミック、およびガラス、または他の適切な材料を含んでもよい。
図６には、予め生成された半導体デバイス７５のその後の分離が示してあり、この実施形態において、この半導体デバイスは、ショットキー・ダイオードであり、過熱によってＳｉＣ基板１０から得られる。イオン線量が十分に選択されて加えられると、過熱することにより、注入されたイオン６０から水素が蓄積し、それによって半導体基板１０とその上に生成される半導体素子７５との間の接合部を微小気泡が局所的に破壊する。図６には、基板１０と半導体デバイス７５との間の分離が、第１の層２０と基板１０との間の境界領域そのものにおいて発生しないことがあり、層２０の薄い残留層２２が基板１０上に残ることがあることが示してある。実用上、分離の正確な位置は、境界領域へのイオン６０の堆積によって影響されることがある。残留層２２は、他の図では説明するために示されていないが、各実施形態においては、分離プロセスの選択された詳細な特徴に応じて存在してもよい。
図７に概略的に示した各実施形態では、前に説明したイオン注入を実行することなく、半導体基板１０と、ここではショットキー・ダイオードである半導体デバイス７５との間の境界領域上に集束度の高いレーザ光１００を加えることによって分離を実行してもよい。この光によって、通常はＳｉＣを含む半導体基板１０と、先に説明したように生成される半導体デバイス７５との間の境界領域内の材料に局所的な過熱が生じる。図８には、結果として半導体基板１０の分離が生じる様子が示してあり、それにより、図９に示すように補助キャリア７０とともに分離された半導体デバイス７５が得られる。
図１０には、この後に続く、補助キャリア層７０の任意選択の分離が示してある。
図１１に示す実施形態では、ＳｉＣ半導体基板１０上に多孔質ＳｉＣ層１２を堆積させることによって分離プロセスを実行することもでき、続いて、このＳｉＣ層が単結晶ＳｉＣ層１４によって覆われ、この単結晶ＳｉＣの上に半導体デバイス７５が生成される。先に説明したイオン６０またはレーザによって誘導される分離の代わりに、図１２に概略的に示すように高圧のジェット水流１１０によって多孔質ＳｉＣ層１２を破壊して、その結果、所望の分離を実現してもよい。半導体デバイスの正面１５は、分離プロセスによって曝露され、次いで通常さらなる処理を受けるが、この処理は、メタライゼーションおよびパッシベーションの形成のうち少なくとも一方を含む。メタライゼーションに先立って、半導体デバイスの曝露された正面１５を処理してもよい。この処理は、研磨などの機械的処理、および／もしくはエッチングなどの化学処理、ならびに／または化学的機械的研磨（ＣＭＰ）など機械処理と化学処理との組合せを含んでもよい。場合によっては、図１０について示したように、半導体デバイスを補助キャリア７０から分離してもよい。
さらなる半導体デバイスを製造するためのさらなるプロセス・サイクルのために、分離されたＳｉＣ半導体基板１０を引き続いて再使用してもよい。各実施形態では、再使用に先立って基板の表面を表面処理してもよく、ここでこの処理は、研磨などの機械的処理、および／もしくはエッチングなどの化学処理、ならびに／または化学的機械的研磨（ＣＭＰ）など機械処理と化学処理との組合せ、ならびに／またはエピタキシャル堆積ステップを含んでもよい。
通常ＳｉＣを含む少なくとも１つの層を備える半導体デバイス７５は、通常ＳｉＣを含む半導体基板１０上に製造され、各実施形態において、ダイオード、先に述べたショットキー・ダイオード、ＪＦＥＴ、およびＭＯＳＦＥＴのうちの１つでもよい。実施形態によっては、半導体デバイスはゲート酸化膜を含まない。
各実施形態では、半導体基板１０は、厚さが０．２ｍｍ〜１．０ｍｍ、より好ましくは０．４ｍｍ〜０．８ｍｍでもよい。
半導体デバイス７５を製造するプロセスにおいて、半導体基板１０のシステムは、そこに形成される半導体デバイスとともに、製造プロセスにおける中間生成物と考えられる。半導体デバイス７５は、半導体基板１０と向き合わない裏面２５および半導体基板１０に向き合う正面１５、半導体デバイス７５の裏面２５にある接触層５０、ならびに、通常は、接触層５０に接合された補助キャリア７０を有する。
図１３には、各実施形態による半導体デバイス７５を製造するための方法３００が示してある。この方法は、半導体基板を設けるステップ（ブロック３０１）と、この半導体基板と向き合わない裏面およびこの半導体基板に向き合う正面を有する、少なくとも１つの半導体デバイスを基板上に設けるステップ（ブロック３０２）と、半導体デバイスの裏面に接触層を設けるステップ（ブロック３０３）と、この接触層を補助キャリアに接合するステップ（ブロック３０４）と、この少なくとも１つの半導体デバイスを基板から分離するステップ（ブロック３０５）とを含む。
半導体デバイスを製造するためのシステムおよび方法の例示的な実施形態が、これまでに詳細に説明してある。これらのシステムおよび方法は、本明細書に記載の具体的な実施形態に限定されるものではなく、各システムの構成要素および／または各方法のステップは、本明細書に記載の他の構成要素および／またはステップから独立して、またそれらとは別々に利用してもよい。たとえば、他のタイプの半導体デバイスは、説明された方法によって製造してもよく、本明細書に記載の半導体デバイスによってのみ実施することに限定されるものではない。むしろ、他の多くの半導体デバイスとともに、例示的な実施形態を実施し、利用することができる。
本発明の様々な実施形態の具体的な特徴は、図面によっては示すことができ、図面によっては示すことができないが、これは便宜上のことに過ぎない。本発明の原理によれば、図面の任意の特徴は、他の任意の図面の任意の特徴と組み合わせて参照および／または主張してもよい。
記載されたこの説明では、最良の形態を含め、本発明を開示するための、かつ、任意の装置またはシステムを作製および使用し、組み込まれた任意の方法を実行するステップを含め、当業者が本発明を実施できるようにするための、いくつかの例を使用する。様々な具体的な実施形態をこれまで開示してきたが、特許請求の範囲に記載の精神および範囲は、等しく有効な修正形態を考慮に入れることが当業者には理解されよう。特に、前述の各実施形態の相互に非排他的な特徴を互いに組み合わせてもよい。本発明の特許性のある範囲は、特許請求の範囲によって定義され、当業者が思いつく他の例を含んでもよい。このような他の例は、特許請求の範囲の記載内容と異ならない構造要素を有する場合、または特許請求の範囲の記載内容との差が重要でない均等な構造要素を含む場合には、特許請求の範囲に記載の範囲に存在するものであることが意図される。
１０ ＳｉＣ半導体基板
１２ 多孔質ＳｉＣ層
１４ 単結晶ＳｉＣ層
１５ 正面
２０ 第１の半導体層
２２ 薄い残留層
２５ 裏面
３０ Ｐドープ領域
４０ 第２の半導体層
５０ 金属接触領域
６０ イオン
７０ 補助キャリア
７５ 半導体デバイス
１００ レーザ光
１１０ ジェット水流
３０１〜３０５ ステップ

Claims (25)

  1. 半導体デバイスを製造する方法であって、
    半導体基板を設けるステップと、
    前記半導体基板と向き合わない裏面および前記半導体基板に向き合う正面を有する、少なくとも１つの半導体デバイスを前記半導体基板上に設けるステップと、
    前記半導体デバイスの前記裏面に接触層を設けるステップと、
    前記接触層を補助キャリアに接合するステップと、
    前記半導体基板から前記少なくとも１つの半導体デバイスを分離するステップと
    を含む、方法。
  2. 前記半導体基板がＳｉＣを含む、請求項１に記載の方法。
  3. 前記半導体デバイスが、ＳｉＣを含む少なくとも１つの層を含む、請求項１に記載の方法。
  4. 前記半導体デバイスの前記正面が、前記半導体基板から分離された後にさらに処理され、前記さらなる処理が、メタライゼーションを形成するステップと、パッシベーションとのうちの少なくとも１つを含む、請求項１に記載の方法。
  5. 前記半導体基板が、前記半導体デバイスから分離された後に、さらなる半導体デバイスを製造するために再使用される、請求項１に記載の方法。
  6. 前記半導体基板が、前記再使用の前に表面処理される、請求項５に記載の方法。
  7. 前記補助キャリアから前記半導体デバイスを分離するステップをさらに含む、請求項１に記載の方法。
  8. 前記少なくとも１つの半導体デバイスが、ゲート酸化膜を含まない、請求項１に記載の方法。
  9. 前記補助キャリアが、シリコン、金属、カーボン、セラミック、およびガラスからなる群から選択される要素のうちの少なくとも１つを含む、請求項１に記載の方法。
  10. 前記半導体デバイスが、ダイオード、ショットキー・ダイオード、マージドＰＩＮショットキー・ダイオード、ＪＦＥＴ、およびＭＯＳＦＥＴのうちの少なくとも１つである、請求項１に記載の方法。
  11. 前記半導体基板から前記少なくとも１つの半導体デバイスを分離するステップが、前記半導体基板から前記半導体デバイスを分割するステップを含む、請求項１に記載の方法。
  12. 前記少なくとも１つの半導体デバイスと前記半導体基板との間に境界領域が存在し、分離を引き起こすガスの微小気泡を生成するために、前記境界領域にイオンを注入することと、それに続いて前記境界領域を加熱することとによって前記分離するステップが実行される、請求項１に記載の方法。
  13. 前記イオンが陽子を含む、請求項１２に記載の方法。
  14. 前記イオンが陽子を含み、前記陽子の注入エネルギーは、前記少なくとも１つの半導体デバイスと前記半導体基板との間の前記境界領域に前記陽子が堆積するように適合される、請求項１２に記載の方法。
  15. 前記イオンが、３００ｋｅＶ〜１．５ＭｅＶのエネルギーを有する陽子を含む、請求項１２に記載の方法。
  16. 前記半導体基板から前記少なくとも１つの半導体デバイスを分離するステップが、分離を引き起こす局所的な過熱を実現するために、前記基板を介して、前記少なくとも１つの半導体デバイスと前記半導体基板との間の前記境界領域にレーザ光を加えるステップを含む、請求項１に記載の方法。
  17. 前記半導体基板から前記少なくとも１つの半導体デバイスを分離するステップが、
    前記半導体基板と前記少なくとも１つの半導体デバイスとの間に中間層を設けるステップと、
    それに続いて前記中間層を機械的に操作するステップと
    を含む、請求項１に記載の方法。
  18. 前記中間層が、多孔質ＳｉＣおよび単結晶層のうちの少なくとも１つを含み、流体ジェットを用いて前記中間層を操作することによって、前記半導体基板が前記半導体デバイスから分離される、請求項１７に記載の方法。
  19. 前記半導体基板の厚さが０．２〜１．０ｍｍである、請求項１に記載の方法。
  20. 少なくとも１つの半導体デバイスを設けるステップが、
    第１のエピタキシャル層を前記半導体基板上に堆積させるステップと、
    前記第１のエピタキシャル層にドーパントを注入するステップと、
    第２のエピタキシャル層を前記第１のエピタキシャル層上に堆積させるステップと
    を含む、請求項１に記載の方法。
  21. 半導体デバイスを製造するための中間生成物であって、
    半導体基板と、
    前記半導体基板と向き合わない裏面および前記半導体基板に向き合う正面を有する、前記半導体基板上の半導体デバイスと、
    前記半導体デバイスの前記裏面の接触層と、
    前記接触層に接合された補助キャリアと
    を含む、中間生成物。
  22. 前記半導体基板がＳｉＣを含む、請求項２１に記載の中間生成物。
  23. 前記半導体デバイスが、ＳｉＣを含む少なくとも１つの層を含む、請求項２１に記載の中間生成物。
  24. イオン注入によって高い不純物原子濃度を示す、前記半導体デバイスと前記半導体基板との間の中間領域をさらに含む、請求項２１に記載の中間生成物。
  25. 前記イオンが陽子を含む、請求項２４に記載の中間生成物。
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