WO2021060366A1 - ＳｉＣ半導体装置の製造方法及びＳｉＣ半導体装置 - Google Patents

ＳｉＣ半導体装置の製造方法及びＳｉＣ半導体装置 Download PDF

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WO2021060366A1
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sic
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semiconductor device
forming
processed
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忠昭 金子
小島　清
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学校法人関西学院
豊田通商株式会社
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    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides

Definitions

  • the present invention relates to a method for manufacturing a SiC semiconductor device and a SiC semiconductor device.
  • Silicon carbide (SiC: silicon carbide) has superior material properties such as dielectric breakdown strength, thermal conductivity, and radiation resistance compared to silicon (Si: silicon), so research and development has been promoted as a material that constitutes electronic devices. ing.
  • the quality of SiC semiconductor devices is affected by the warpage caused by the internal stress of the SiC single crystal wafer.
  • the warp may make patterning on a SiC single crystal wafer difficult. Further, the warp causes an adsorption error of the SiC single crystal wafer, a machine stop, cracking of the SiC single crystal wafer, and the like, which is a major factor that hinders device manufacturing.
  • SiC wafers having a substrate thickness larger than necessary may be used, and there is room for improvement in economic efficiency.
  • Patent Document 1 is a method of manufacturing SiC substrates having an epitaxial layer one by one, which includes growing an epitaxial layer on a seed crystal substrate and growing a SiC substrate, and the obtained epitaxial layer is used.
  • An invention relating to a manufacturing method further comprising a step of removing the SiC substrate having the carbide from the seed crystal substrate is disclosed.
  • Patent Document 1 since the SiC substrate having the obtained epitaxial layer is sent to the subsequent device manufacturing process, it cannot be said that the influence of the warp on the manufacturing process of the SiC semiconductor device can be eliminated. ..
  • the present invention is a problem to be solved to provide a high quality SiC semiconductor device.
  • the present invention comprises a growth step of forming a growth layer on an object to be treated containing a SiC single crystal, a device formation step of forming at least a part of a SiC semiconductor device in the growth layer, and the above-mentioned A separation step of separating at least a part of the SiC semiconductor device from the object to be processed is included.
  • the SiC wafer including the part can be separated. Therefore, SiC. It is possible to realize the manufacture of a highly economical SiC semiconductor device while suppressing the influence of wafer warpage on the process.
  • the growth step heat-treats the object to be treated in an atmosphere containing Si element and C element.
  • Si element and C element With such a configuration, high-quality SiC wafers can be manufactured while eliminating or suppressing the occurrence of strain, crystal defects, basal dislocations (BPD: Basic Plane Dislocation) and macrostep bunching (MSB), and SiC semiconductors.
  • BPD Basic Plane Dislocation
  • MSB macrostep bunching
  • the growth step heat-treats the object to be treated in a semi-closed space where the SiC material is exposed.
  • the present invention can manufacture a high-quality SiC wafer while eliminating or suppressing the occurrence of distortion, crystal defects, BPD and MSB, and then manufacture a SiC semiconductor device.
  • the device forming step is a patterning step of forming a circuit pattern on the object to be processed.
  • the present invention can suitably perform patterning on a SiC wafer in which the wafer warp is suppressed, and can manufacture a high-quality SiC semiconductor device.
  • the device forming step is a doping step of introducing a dopant atom into the object to be treated.
  • the present invention can suitably perform doping on a SiC wafer in which the wafer warp is suppressed, and can manufacture a high-quality SiC semiconductor device.
  • the device forming step is an insulating film forming step of introducing an insulating film into the object to be processed.
  • the present invention can suitably form an insulating film on a SiC wafer in which the wafer warp is suppressed, and can manufacture a high-quality SiC semiconductor device.
  • the device forming step is an electrode forming step of forming an electrode on the object to be processed.
  • the present invention can suitably form electrodes on a SiC wafer in which the wafer warp is suppressed, and can manufacture a high-quality SiC semiconductor device.
  • the separation step includes a separation layer forming step of forming a separation layer inside the object to be processed and a peeling step of peeling a part of the object to be processed starting from the separation layer. Including.
  • the present invention can realize the separation of the SiC wafer including at least a part of the SiC semiconductor device while suppressing the material loss.
  • the separation layer in the separation layer forming step, is formed by irradiating the object to be treated with a laser so that the inside is the focal point.
  • the separation layer in the SiC single crystal which is the starting point of peeling, can be formed flat.
  • an etching step is performed in which the object to be treated is heat-treated in an atmosphere containing elements Si and C to etch the object to be processed.
  • the present invention can manufacture a high-quality SiC wafer while eliminating or suppressing the occurrence of distortion, crystal defects, BPD and MSB, and then manufacture a SiC semiconductor device.
  • the etching step heat-treats the object to be treated in a semi-closed space where the SiC material is exposed.
  • the present invention can manufacture a high-quality SiC wafer while eliminating or suppressing the occurrence of distortion, crystal defects, BPD and MSB, and then manufacture a SiC semiconductor device.
  • the preferred embodiment of the present invention includes the separation step, the etching step, and the growth step in this order. With such a configuration, the present invention can repeatedly manufacture a higher quality SiC wafer including at least a part of the SiC semiconductor device, and thus can manufacture a highly economical SiC semiconductor device. It can be realized.
  • the separation step and the growth step are included in this order.
  • the present invention can repeatedly manufacture a high-quality SiC wafer including at least a part of the SiC semiconductor device, thereby realizing the manufacture of a highly economical SiC semiconductor device. can do.
  • the present invention includes a growth layer having a basal dislocation density of ⁇ 100 / cm 2 , and the growth layer is an n-type or p-type substrate.
  • the present invention can realize a high-quality SiC semiconductor device capable of suppressing the generation of stacking defects that cause deterioration of forward characteristics.
  • the dopant concentration of the growth layer is 1.0 ⁇ 10 17 / cm 3 or more.
  • the present invention can realize, for example, a high-quality SiC semiconductor device capable of suppressing the generation of stacking defects that cause deterioration of forward characteristics.
  • the SiC semiconductor device 12 in the growth step S1 for forming the growth layer 10 on the object 1 containing the SiC single crystal, at least a part of the SiC semiconductor device 12 is formed in the growth layer 10.
  • the device forming step S2 and the separating step S3 for separating at least a part of the formed SiC semiconductor device 12 from the object 1 to be processed are included.
  • the "SiC semiconductor device 12" in the description of the present specification refers to a semiconductor device containing at least a SiC material including a SiC device.
  • the object to be processed 1 includes a raw substrate 11 made of a SiC single crystal.
  • the original substrate 11 may be a SiC ingot produced by a known crystal growth method such as a sublimation method, or may be a SiC wafer sliced into a disk shape from the SiC ingot.
  • the "polytype of SiC single crystal" in the description in this specification refers to a known polytype such as 3C, 4H, 6H and the like.
  • the cross-sectional size of the object 1 to be processed is several centimeters square, 2 inches, 3 inches, 4 inches, 6 inches, 8 inches, or 12 inches. There is no limit to the cross-sectional size.
  • the surface of the object 1 to be processed may be configured to have an off angle of several degrees (for example, 0.4 to 8.0 °) from the (0001) plane or the (000-1) plane.
  • "-" in the description of this specification refers to a bar in the notation of the Miller index.
  • the manufacturing method of the SiC semiconductor device 12 can be grasped as follows. 1) In the growth step S1, the growth layer 10 is formed on the original substrate 11. 2) In the device forming step S2, the growth layer 10 is processed to form at least a part of the SiC semiconductor device 12. 3) In the separation step S3, at least a part of the SiC semiconductor device 12 formed in the device forming step S2 is separated from the object to be processed 1.
  • FIG. 2 illustrates a SiC semiconductor device 12 having a field effect transistor (FET) structure.
  • FET field effect transistor
  • the epitaxial growth step S11 forms a growth layer 10 having the step 102a and the terrace 102b exhibiting the elongated terrace length W2 on the surface of the original substrate 11 having the step 101a and the terrace 101b exhibiting the reduced terrace length W1. Crystal growth is carried out so as to form a growth layer 10 having a bunched (bunched) surface.
  • a growth layer having a basal dislocation density (BPD density) of ⁇ 100 / cm 2 is formed, or the BPD in the object 1 is subjected to through-blade dislocation (TED). Crystal growth is performed to form at least a part of the growth layer 10 so as to be converted into other defects / dislocations including.
  • BPD density basal dislocation density
  • the growth layer 10 having the step 103a and the terrace 103b exhibiting the reduced terrace length W3 is formed or flattened on the surface of the growth layer 10 having the step 102a and the terrace 102b.
  • the MSB on the surface of the object to be processed 1 is decomposed and the object to be processed 1 is crystal-grown so as to form a bunching-free surface.
  • the surface of the growth layer 10 is terminated by a step exhibiting the height of the full unit in the SiC single crystal.
  • the "flattened bunching-free surface” in the description herein refers to the SiC surface from which the MSB has been decomposed.
  • the term "MSB” in the description of the present specification refers to a step on the surface of SiC that bunches to form a height exceeding the full unit of each polytype. That is, the MSB is a step of bunching beyond 4 molecular layers (5 molecular layers or more) in the case of 4H-SiC, and exceeds 6 molecular layers (7 molecular layers or more) in the case of 6H-SiC. It is a bunched step.
  • the thickness of the growth layer 10 formed in one embodiment of the present invention is preferably 500 ⁇ m or less, more preferably 350 ⁇ m or less, more preferably 200 ⁇ m or less, still more preferably 150 ⁇ m or less, still more preferable. Is 120 ⁇ m or less, more preferably 100 ⁇ m or less, still more preferably 50 ⁇ m or less, still more preferably 20 ⁇ m or less. The thickness is preferably 20 ⁇ m or more, more preferably 50 ⁇ m or more, more preferably 100 ⁇ m or more, more preferably 150 ⁇ m or more, still more preferably 200 ⁇ m or more, still more preferably 350 ⁇ m or more. Is.
  • the growth step S1 is based on a known film formation method such as a physical vapor deposition method (PVD method) or a chemical vapor deposition method (CVD method) after forming a growth layer having a BPD density of ⁇ 100 / cm 2. Further SiC epitaxial growth may be carried out. Further, a part of the growth layer 10 having a BPD density of ⁇ 100 / cm 2 formed in the growth step S1 may be treated as the substrate 111. As an example, the substrate 111 has a dopant concentration of 1.0 ⁇ 10 17 / cm 3 or more.
  • the “processed body 1" in the description in the present specification refers to the processed body 1 including the growth layer 10 in the case of the growth step S1 or later. Further, it can be understood that the "various treatments on the object 1 to be processed” by the device forming step S2 and the separation step S3, which will be described later, are “various processes on the growth layer 10 contained in the object 1 to be processed”.
  • Device forming process S2 performs a patterning step S21 for forming the circuit pattern 211 on the object 1 on which the growth layer 10 is formed.
  • the patterning step S21 includes, for example, a resist coating step of applying a photoresist, an exposure step of exposing the photoresist through a photomask, and a developing step of developing the exposed photoresist.
  • a known photoresist containing a base resin that selectively reacts with the wavelength of a light source that can be adopted in the exposure step described later is coated on the object to be processed 1.
  • the photoresist is, for example, a polymer material containing a novolak resin and a 1,2-naphthoquinonediazide sulfonic acid ester (NQD) -based compound when the light source is g-ray (wavelength: 436 nm).
  • the photoresist is, for example, a polymer material containing a base resin having an alicyclic group such as norbornene that can suppress light absorption near a wavelength of 200 nm when the light source is an ArF laser (wavelength: 193 nm). is there.
  • a photoresist is applied onto the object 1 to be treated by using a known resist coating device such as spin coating or spray coating.
  • the resist coating step sets or optimizes the process conditions such as the rotation speed and the dropping amount related to the spin coating so that a desired film thickness and the like related to the photoresist can be obtained.
  • a silicifying agent such as hexamethyldisilazane (HMDS) that removes hydroxyl groups is applied so that the surface of the object 1 to be treated is provided with hydrophobicity. It may be applied to the surface of the treated body 1.
  • HMDS hexamethyldisilazane
  • the photoresist and the object to be processed 1 are heat-treated to perform prebaking. Further, in the resist coating step, the process conditions such as the heating temperature and the heating time related to prebaking are preferably transferred so that the desired film thickness and surface roughness related to the photoresist can be obtained, or the circuit pattern 211 is preferably transferred. Set or optimize.
  • the exposure step is applied onto the object 1 to be processed by using a known exposure device such as a close contact exposure device including a known light source, an optical system and a stage, a reduced projection exposure device, and a photomask exhibiting a circuit pattern 211. A part of the photoresist is exposed.
  • a known projection method such as a lens method or a mirror method can be adopted.
  • the exposure apparatus may perform exposure in the form of maskless exposure without using a tangible photomask. Further, in the exposure step, process conditions such as exposure time are appropriately set or optimized so that the circuit pattern 211 is suitably transferred.
  • g-ray (436 nm wavelength), i-ray (365 nm wavelength), KrF laser (248 nm wavelength), ArF laser (193 nm wavelength), F 2 laser (157 nm wavelength), Kr 2 laser (146 nm wavelength) , Ar 2 laser (126 nm wavelength), soft X-ray (EUV: Extreme Ultraviolet, ⁇ 13.5 nm wavelength), electron beam, X-ray and the like can be adopted.
  • pure water may be inserted between the projection optical system and the object 1 to be processed to improve the refractive index in the mode of immersion lithography.
  • the photoresist may be heat-treated after the exposure to perform baking (PEB: Post Exposure Bakering). Further, in the exposure step, the process conditions such as the heating temperature and the heating time related to the baking are set or optimized so that the circuit pattern 211 is suitably transferred.
  • PEB Post Exposure Bakering
  • the developing step a part of the exposed photoresist is removed (developed) with a developing solution.
  • the material of the developing solution can be appropriately selected according to the material of the photoresist.
  • the developer contains, for example, tetramethylammonium hydroxide (TMAH).
  • TMAH tetramethylammonium hydroxide
  • the process conditions such as the developer temperature and the developing time are set or optimized so that the circuit pattern 211 is suitably transferred.
  • the developing step is post-baking of the developed photoresist. Further, in the developing step, the process conditions such as the heating temperature and the heating time related to the baking are set or optimized so that the circuit pattern 211 is suitably transferred.
  • a hard mask used as a sacrificial layer is formed on the object 1 to be processed based on a known film forming method such as a PVD method or a CVD method. The process may be performed.
  • Hard mask formation step and SiO 2, TEOS-SiO 2 such as silicon oxide, SiN, Si 3 N 4 such as silicon nitride or, or silicon oxynitride such as SiON, or boron nitride such as BN, TiN A material exhibiting high hardness and low stress such as titanium nitride and a mixture thereof can be used as a hard mask.
  • the hard mask may be configured to appropriately add element B or the like.
  • the hard mask and the photoresist may be formed in this order, or the antireflection film such as the hard mask and the carbon film and the photoresist may be formed in this order, and the multilayer structure may be formed. You may perform the film formation which exhibits.
  • the photoresist may be formed on the object to be processed 1, the photoresist may be treated as a hard mask having heat resistance, etching resistance, and ion stopping ability, and the circuit pattern 211 may be transferred.
  • the circuit pattern 211 may be transferred to the object 1 to be processed by using a mold containing a SiO 2 material as an example in the form of nanoimprint.
  • the line width of the circuit pattern 211 formed in one embodiment of the present invention is preferably 10 ⁇ m or less, more preferably 5.0 ⁇ m or less, more preferably 2.0 ⁇ m or less, and more preferably 1. It is 0 ⁇ m or less, more preferably 0.5 ⁇ m or less, further preferably 0.2 ⁇ m or less, still more preferably 0.1 ⁇ m or less, still more preferably 50 nm or less, still more preferably 20 nm or less. , More preferably 10 nm or less.
  • the line width is preferably 1.0 nm or more, more preferably 10 nm or more, more preferably 20 nm or more, more preferably 50 nm or more, and even more preferably 0.1 ⁇ m or more. It is more preferably 0.2 ⁇ m or more, more preferably 0.5 ⁇ m or more, more preferably 1.0 ⁇ m or more, still more preferably 2.0 ⁇ m or more, still more preferably 5.0 ⁇ m or more.
  • a photoresist exhibiting the circuit pattern 211 is used to perform a selective etching step of etching the exposed surface below the photoresist.
  • the selective etching step etches the exposed surface on the object 1 to be processed so as to exhibit material selectivity.
  • “Exhibiting material selectivity” in the description herein refers to, for example, that the etching rates of the photoresist and the SiC single crystal are different.
  • the selective etching step for example, etches the exposed surface on the object 1 to be processed by wet etching.
  • the selective etching step sets or optimizes the process conditions such as etchant, etching time, and etching temperature so as to realize desired material selectivity, plane orientation dependence, etching rate, and the like.
  • the solution containing the etchant include a TMAH solution, a potassium hydroxide (KOH) solution, a potassium permanganate (KMnO 4 ) solution, a hydrogen fluoride (HF) solution, and the like.
  • the selective etching step etches the exposed surface on the object 1 to be processed by, for example, a known thermal etching such as reactive gas etching.
  • the process conditions such as the partial pressure and heat treatment temperature related to the etchant (reaction gas) and the reaction gas are set so as to realize the desired material selectivity, plane orientation dependence, etching rate, and the like. Or optimize.
  • the etchant as an example, a H 2, HCl, a mixture of such Cl 2, O 2, CIF 3 .
  • the selective etching step etches the exposed surface on the object 1 to be processed by, for example, a known dry etching such as reactive ion etching (RIE).
  • RIE reactive ion etching
  • Reactive ion etching forms plasma by a known method such as ICP or CCP, and Ar gas, O 2 gas, NF 3 gas, PF 3 gas, BF 3 gas, CF 4 gas, CHF 3 gas, SF 6 gas , XeF 2, and other known gases are combined as appropriate.
  • the selective etching step sets or optimizes process conditions such as bias power, gas type, gas partial pressure, and discharge time so as to realize desired anisotropy, etching rate, and the like.
  • anisotropic etching or deep etching may be performed so as to form a three-dimensional shape such as a U groove or a V groove on the object 1 to be processed.
  • ⁇ Doping step S22> As shown in FIG. 3, in the device forming step S2, a dopant atom is introduced into the object 1 to be processed so as to form an n-type and / or p-type region in the object 1 or to form a pn junction region. Doping step S22 is performed.
  • an ion implantation step of irradiating the object 1 to be treated with a dopant ion which is an ionized dopant atom, and a step of heat-treating the object 1 to be treated to be irradiated with the dopant ion to activate the object 1. includes activation steps to be performed.
  • the ion injection step is, for example, a beam extraction step of drawing an ion beam from an ion source containing a dopant element, a mass analysis step of mass-separating a desired ion species among the ion species contained in the ion beam, and mass separation.
  • An acceleration step of imparting acceleration energy to an ion beam containing an ion species and a scanning step of scanning the ion beam to which the acceleration energy is applied and irradiating the object 1 to be processed are performed.
  • the circuit pattern 211 which is a sacrificial layer having an ion stopping ability, is used to irradiate a desired region with dopant ions.
  • the ion implantation step for example, known dopant elements such as N element, P element, Al element and B element are ionized and irradiated onto the object 1 to be processed.
  • the N element and the P element are added to the SiC single crystal so as to form the n-type region
  • the Al element and the B element are added to the SiC single crystal so as to form the p-type region.
  • An element that forms an n-type or p-type region in the SiC single crystal can be appropriately adopted as the dopant ion.
  • non-dopant elements such as C element, Si element, Cl element, and Ar element can be similarly ionized and irradiated onto the object to be processed 1.
  • the beam extraction step extracts an ion beam containing dopant ions from an ion source containing dopant elements installed in a vacuum chamber so that a desired mean free path can be obtained. Further, in the beam extraction step, as an example, the ion beam is extracted by applying an extraction voltage to the ion source. Further, in the beam extraction step, for example, the ion source is ionized in a plasma environment to extract the ion beam.
  • the ion source may be a solid material, a gaseous material, a liquid metal ion source (LMIS), or for forming a plasma environment that promotes ionization.
  • the support gas and the solid material may be combined.
  • the plasma environment is appropriately formed based on a known method using a DC power source, an AC power source, or the like.
  • the mass spectrometry step analyzes the mass-to-charge ratio (m / z) of the ion beam containing the dopant ions extracted by the beam extraction step so as to mass-separate the desired ion species.
  • a magnetic field is passed while applying a voltage to the ion beam, the voltage and / or the magnetic field strength is adjusted, and m / z corresponding to the ion species is selected.
  • the mass spectrometry step can be appropriately adopted as long as it is a known mass spectrometry such as a fan-shaped magnetic field, a quadrupole magnet, a time-of-flight (TOF), and an ion trap type.
  • the acceleration step applies acceleration energy to the ion beam containing the dopant ions so as to achieve the desired ion implantation depth or the desired dopant profile.
  • the acceleration step may be performed after the mass spectrometry step, or may be performed before and after the mass spectrometry step.
  • the scanning step scans an ion beam containing the dopant ions on at least a part of the surface of the target object 1 to be processed, which is a target installed in the vacuum chamber, so that the dopant ions are given an injection angle.
  • the beam current of the ion beam irradiated to the target may be evaluated by using a Faraday cup or the like.
  • the beam current and the beam irradiation time are used for evaluating the dose amount related to the ion beam.
  • the process conditions such as the acceleration energy, the implantation angle, and the dose amount are set or optimized so that a desired dopant profile is formed.
  • coion implantation may be performed so as to irradiate two or more types of ions.
  • the two or more ion species may be, for example, a plurality of types of dopant ions, C ions and dopant ions, and the combination thereof is not limited.
  • the dopant ion may be irradiated to the object 1 to be processed a plurality of times so that a desired dopant profile is formed, or the dopant ion is irradiated while changing the acceleration energy in a plurality of steps.
  • the processed body 1 may be irradiated, or the dopant ion may be irradiated to the processed body 1 while heating the processed body 1.
  • the dopant ion may be irradiated to the object 1 to be processed so as to form a box profile such that the dopant concentration is constant.
  • the "desired dopant profile" in the description of the present specification may be appropriately changed depending on the structure of the SiC semiconductor device to be manufactured.
  • the object 1 irradiated with the dopant ion is heat-treated in an inert atmosphere such as an Ar atmosphere so as to recover the crystal damage caused by the irradiation of the dopant ion and activate the dopant ion.
  • the process conditions such as heating temperature, heating time, and partial pressure are set or optimized so that a desired dopant profile is formed or the activation rate of the dopant ion is increased. ..
  • a passivation film such as a carbon layer or SiO 2 is formed on the surface strip of the object to be treated 1 so as to prevent carbonization of the surface of the object 1 to be processed.
  • the doping step S22 forms an n-type or p-type drift region 220 to form an n + and / or n - region, a p + and / or p -region, and an n-type or p-type.
  • Form n-type or p-type pillar regions to form n-type or p-type collector regions, n-type or p-type field stop regions to form type or p-type source regions, and n-type or p-type pillar regions.
  • n-type or p-type buffer region To form an n-type or p-type buffer region, to form an n-type or p-type recombination promoting region, to form an n-type or p-type embedded region, and to form a hallo structure.
  • Dopant atoms are introduced into the object 1 to form a shallow junction structure or a super junction structure.
  • the doping step S22 introduces a dopant atom into the object 1 to be treated so as to form an n-type or p-type region having a profile as seen in known Si-based electronic devices.
  • the "region" included in the n-type region, the drift region, and the like in the description in the present specification is the same as the "layer” included in the n-type layer, the drift layer, and the like.
  • the dopant concentration in the n-type or p-type region formed by the doping step S22 is preferably 1.0 ⁇ 10 21 / cm 3 or less, more preferably 1.0 ⁇ 10 20 / cm 3 or less, and more preferably. Is 1.0 ⁇ 10 19 / cm 3 or less, more preferably 1.0 ⁇ 10 18 / cm 3 or less, still more preferably 1.0 ⁇ 10 17 / cm 3 or less, still more preferably 1 It is 0.0 ⁇ 10 16 / cm 3 or less.
  • the dopant concentration is preferably 1.0 ⁇ 10 15 / cm 3 or more, more preferably 1.0 ⁇ 10 16 / cm 3 or more, and more preferably 1.0 ⁇ 10 17 / cm 3 or more.
  • the dopant concentration may differ between different regions such as an n-type contact region and a drift region, for example.
  • a dopant atom may be introduced into the object 1 to be processed after the patterning step S21 each time SiC epitaxial growth is performed.
  • the SiC epitaxial growth may be carried out by the growth step S1 or by a known film forming method such as the PVD method or the CVD method.
  • the device forming step S2 may repeat the patterning step S21 and the doping step S22. Further, in the device forming step S2, the SiC epitaxial growth, the patterning step S21 and the doping step S22 may be repeated based on the plurality of circuit patterns 211. Further, in the device forming step S2, the SiC epitaxial growth and doping step S22 may be performed without performing the patterning step S21. The device forming step S2 etches the photoresist and / or the hard mask exhibiting the circuit pattern 211 each time the doping step S22 is performed.
  • the device forming step S2 performs an insulating film forming step S23 for introducing the insulating film 230 into the object to be processed 1.
  • the insulating film 230 functions as, for example, a gate insulating film, an interlayer insulating film for element separation, or a cap layer for adjusting a flat band voltage in the gate electrode 240 in a SiC semiconductor device having an FET structure or the like. ..
  • the EOT (Equivalent Oxide Pickness) of the insulating film 230 formed by the insulating film forming step S23 is preferably 100 nm or less, more preferably 50 nm or less, more preferably 20 nm or less, still more preferably 10 nm or less. , More preferably 5.0 nm or less, still more preferably 2.0 nm or less.
  • the EOT is preferably 1.0 nm or more, more preferably 2.0 nm or more, more preferably 5.0 nm or more, more preferably 10 nm or more, still more preferably 20 nm or more. , More preferably 50 nm or more.
  • the object to be treated 1 is thermally oxidized using a known oxidizing furnace and an oxidizing species such as dry oxygen (O 2 ) and steam (H 2 O), and the thermally oxidized SiO 2 film is formed.
  • the insulating film forming step S23 sets the process conditions such as the oxidation temperature, the oxidation time, and the partial pressure of the oxide gas to the SiC / SiO 2 interface roughness so that the interface state density at the SiC / SiO 2 interface is reduced. Is set or optimized so that carbon residue in the thermally oxidized SiO 2 film is suppressed, or CO gas generation in the thermal oxidation reaction is promoted.
  • a heat treatment or a dry process utilizing a plasma environment may be performed after the insulating film 230 is formed so as to reduce the interface state density at the insulating film interface.
  • the nitriding treatment may be performed after forming the thermal oxide SiO 2 film so that the interface state density at the SiC / SiO 2 interface is reduced.
  • the nitriding treatment may be a heat treatment in a nitric oxide (NO) atmosphere, or may be a treatment using a plasma environment in which nitrogen oxide such as NO is excited.
  • the insulating film 230 may be formed based on a known film forming method such as a CVD method or ALD (Atomic Layer Deposition). At this time, the insulating film 230, in addition to the Si oxide film such as thermal oxide SiO 2 film, Al 2 O 3 film may be configured to include a metal oxide film such as AlON film.
  • a known film forming method such as a CVD method or ALD (Atomic Layer Deposition).
  • the insulating film 230 in addition to the Si oxide film such as thermal oxide SiO 2 film, Al 2 O 3 film may be configured to include a metal oxide film such as AlON film.
  • Electrode forming step S24 As shown in FIGS. 4 and 5, the device forming step S2 performs an electrode forming step S24 for forming an electrode on the object 1 to be processed.
  • the collector electrode is formed so as to form the gate electrode 240, the source electrode 241 is formed, the drain electrode 242 is formed, the base electrode is formed, the emitter electrode is formed, and the emitter electrode is formed.
  • An electrode is formed on the object 1 to be processed, such as forming an anode electrode, forming a cathode electrode, forming an ohmic electrode, or forming a Schottky electrode.
  • the electrode forming step S24 for example, poly-Si is formed on the object 1 to be processed by a film forming process based on a known method such as a CVD method.
  • the poly-Si is processed as a gate electrode 240 adjacent to the insulating film 230 by, for example, a patterning step S21, a doping step S22, and a selective etching step.
  • a metal material other than poly-Si can be used as the gate electrode 240 in place of / in addition to poly-Si.
  • a metal film such as Ni is formed on the object 1 by the PVD method.
  • the metal film is formed by, for example, a patterning step S21, a doping step S22, and a selective etching step. It is formed as a source electrode 241 or a drain electrode 242, which is an ohmic electrode adjacent to an n-type or p-type contact region 222.
  • the silicidation reaction may be carried out by heat-treating the object 1 to be treated after forming the metal film.
  • a barrier metal such as TiN or TaN may be laminated on an electrode such as a source electrode 241 or a drain electrode 242.
  • the electrode forming step S24 sets or optimizes the process conditions such as the heat treatment temperature and the heat treatment time in the silicidation reaction so that the Schottky electrode is formed or the ohmic electrode is formed by the dopant segregation effect. To do.
  • a metal film such as Ni is formed on the object 1 to be processed by the PVD method, and the ohmic electrode adjacent to the n-type or p-type region is used.
  • a certain drain electrode 242 may be formed as a back surface electrode.
  • the insulating film 23 or the electrode formed by the insulating film forming step S23 or the electrode forming step S24 may be used as the hard mask.
  • the "CVD method" in the description in this specification refers to a known CVD method such as thermal CVD, PECVD (Plasma-Enhanced CVD), MOCVD (Metal Organic CVD), and various types constituting the SiC semiconductor device 12. It can be adopted as a film forming method for introducing any of the materials.
  • PVD method in the description of the present specification refers to a known PVD method such as vacuum deposition, DC sputtering, RF sputtering, magnetron sputtering, reactive sputtering, molecular beam epitaxy (MBE), etc., and is a SiC semiconductor device 12 It can be appropriately adopted as a film forming method in introducing any of the various materials constituting the above.
  • a doping step S22, an insulating film forming step S23, or an electrode forming step S24 may be performed after the selective etching step so as to manufacture the SiC semiconductor device 12 having a trench gate structure.
  • the device forming step S2 at least a part of the insulating film forming step S23 may be performed after the electrode forming step S24.
  • each step included in the device forming step S2 is performed in no particular order so that a desired structure of the SiC semiconductor device 12 is realized according to the structure of the SiC semiconductor device 12. obtain.
  • the device forming step S2 may form a wiring region.
  • Separation step S3 a part of the object to be processed 1 is separated.
  • a multi-wire saw cutting method for cutting by reciprocating a plurality of wires, an electric discharge machining method for cutting by intermittently generating plasma discharge, and a layer to be a base point for cutting by irradiating a laser are formed. The method can be adopted.
  • the step S32 is included.
  • ⁇ Separation layer forming step S31> a laser having a wavelength that is transparent in the object to be processed 1 is applied so that the inside of the object to be processed 1 is focused as a depth corresponding to the thickness of the SiC semiconductor device 12 to be separated from the upper surface.
  • the treated body 1 is irradiated with light to collect light to form a separation layer 300.
  • the separation layer forming step S31 preferably irradiates the surface of the object to be processed 1 on which the SiC semiconductor device 12 is not formed with a laser.
  • the separation layer forming step S31 includes a holding means capable of holding the object 1 to be processed based on a conventional method such as an adsorption chuck, a light source 311 capable of irradiating a pulse-oscillating laser, a lens capable of condensing the laser, and the like.
  • the separation layer 300 is formed by using the conventional light collecting means 312. Further, in the separation layer forming step S31, an infrared laser is adopted as the laser as an example.
  • the wavelength of the laser may be a wavelength similar to ultraviolet light or a wavelength similar to visible light, and there is no limitation.
  • the process conditions such as the laser wavelength, the laser output, the laser scanning speed, the beam spot diameter, the pulse width, and the pitch width can be suitably separated from the object 1 to be processed by the SiC semiconductor device 12. Set or optimize.
  • ⁇ Peeling step S32> the SiC semiconductor device 12 which is a part of the object to be processed 1 is peeled off from the separation layer 300 as a starting point.
  • mechanical vibration is applied to the object to be processed 1 by reciprocating the wire along the separation layer 300 or generating ultrasonic vibration, and the separation layer 300 is used as a starting point.
  • the SiC semiconductor device 12 is peeled off from the processing body 1.
  • a holding means capable of holding the object 1 to be processed based on a conventional method such as a suction chuck, a vibrating means formed of piezoelectric ceramics or the like and capable of generating conventional mechanical vibration including ultrasonic vibration, and pure
  • the SiC semiconductor device 12 is peeled from the object to be processed 1 starting from the separation layer 300 by using at least a part of the liquid supply means capable of supplying a liquid such as water.
  • a polymer layer which is a stress generating layer, may be formed on the object 1 to be processed prior to the separation layer forming step S31 or prior to the peeling step S32.
  • the peeling step S32 induces crack propagation in the separation layer 300 by cooling the object 1 including the polymer layer, and peels the SiC semiconductor device 12 from the object 1 to be processed starting from the separation layer 300. It's okay.
  • the process conditions such as the composition and film thickness of the polymer layer, the cooling temperature, the cooling rate, and the cooling time are set or set so that the SiC semiconductor device 12 can be suitably separated from the object 1 to be processed.
  • the separation step S3 preferably forms the polymer layer on the surface of the object to be processed 1 on which the SiC semiconductor device 12 is not formed so as to suppress the generation of stress in the SiC semiconductor device 12.
  • the separation step S3 is an apparatus described in patent documents such as Japanese Patent Application Laid-Open No. 2013-49161, Japanese Patent Application Laid-Open No. 2018-207834, Japanese Patent Application Laid-Open No. 2017-500725, and Japanese Patent Application Laid-Open No. 2017-526161. And methods can be adopted at least in part. Further, in the separation step S3, for example, Japanese Patent Application Laid-Open No. 2017-526161, Japanese Patent Application Laid-Open No. 2017-500725, Japanese Patent Application Laid-Open No. 2018-152582, Japanese Patent Application Laid-Open No. 2019-500220, and Japanese Patent Application Laid-Open No. 2019-511122 At least a part of the devices and methods described in the patent documents such as the above can be adopted.
  • Etching process S4 etches the object 1 to be processed so as to form a flattened, bunching-free surface exhibiting a reduced terrace length W3.
  • the mechanism related to the etching step S4 will be described later.
  • the object to be processed 1 separated by the separation step S3 is heat-treated, and the surface layer including the separation layer 300 remaining in the object to be processed 1 is etched.
  • the separation layer 300 includes crystal dislocations 301 and damaged regions 302.
  • the surface of the growth layer 10 can be terminated by a step exhibiting the height of the full unit in the SiC single crystal.
  • the separation layer 300 is also understood as a strain layer or a damage layer.
  • the etching step S4 includes a strain layer removing step S41 in which the object to be processed 1 is installed in a semi-closed space having an atomic number ratio Si / C of 1 or less and heated to etch the object 1 to be processed. Further, the etching step S4 includes a bunching decomposition step S42 in which the object to be processed 1 is installed in a semi-closed space having an atomic number ratio Si / C of more than 1 and heated to etch the object 1 to be etched.
  • the separation layer 300 is etched, and the object to be processed 1 is etched so that the bunched (bunched) surface is exposed.
  • the bunching decomposition step S42 etches the object to be processed 1 so as to form a flattened bunching-free surface, and decomposes the MSB on the surface of the object to be processed 1. At this time, the surface is terminated by a step exhibiting the height of the full unit in the SiC single crystal.
  • a plurality of steps including at least a growth step S1, a device forming step S2, and a separation step S3 may be repeated so as to form a ring.
  • the growth step S1, the device forming step S2, the separation step S3, and the etching step S4 may be repeated so as to form a ring.
  • at least a part of each step of the device forming step S2 may be performed after the separation step S3.
  • One embodiment of the present invention is a SiC semiconductor device 12 having a known device structure including, for example, a Schottky barrier diode (SBD), a bipolar junction transistor (BJT), a FET, an insulated gate bipolar transistor (IGBT) and a combination thereof. Can be manufactured.
  • SBD Schottky barrier diode
  • BJT bipolar junction transistor
  • IGBT insulated gate bipolar transistor
  • one embodiment of the present invention manufactures a SiC semiconductor device 12 including an n-type or p-type substrate 111 that is adjacent to an electrode surface such as a drain electrode, an anode electrode, and a collector electrode. be able to.
  • one embodiment of the present invention includes an n-type or p-type substrate 111, an n-type or p-type drift region 220, an n-type or p-type well region 221 or n-type or.
  • a SiC semiconductor device 12 having an FET structure including a p-type contact region 222, an insulating film 230, a gate electrode 240, a source electrode 241 and a drain electrode 242 can be manufactured.
  • one embodiment of the present invention is a SiC semiconductor device having an SBD structure including an n-type or p-type substrate 111, a low concentration region 226, an anode electrode 244, and a cathode electrode 245. 12 can be manufactured.
  • the thickness of the n-type or p-type substrate 111 is not limited within the range of the thickness of the growth layer 10.
  • the n-type or p-type substrate 111 contributes to the realization of an ohmic electrode as an example.
  • One embodiment of the present invention can manufacture a SiC semiconductor device 12 having a planar gate type structure.
  • the SiC semiconductor device 12 may have a known device structure such as an FET structure or an IGBT structure.
  • the SiC semiconductor device 12 having a trench gate type structure can be manufactured so that the JFET resistance during device operation is reduced.
  • the SiC semiconductor device 12 may have a known device structure such as an FET structure or an IGBT structure.
  • a known SiC semiconductor device 12 having a super junction structure including an n-type or p-type pillar region can be manufactured so that the drift resistance during device operation is reduced.
  • the SiC semiconductor device 12 may have a known device structure such as an FET structure or an IGBT structure.
  • the SiC semiconductor device 12 including an n-type or p-type embedded region can be manufactured so that the electric field concentration effect during device operation is alleviated.
  • the n-type or p-type embedded region in the SiC semiconductor device 12 may be installed below the gate electrode 240 along the film thickness direction as an example, or the source electrode 241 may be installed along the film thickness direction. It may be installed below, or it may be installed so as to exhibit a guard ring aligned with an n-type or p-type well region along a direction orthogonal to the film thickness direction.
  • One embodiment of the present invention includes a growth layer having a basal dislocation density (BPD density) of ⁇ 100 / cm 2 and a growth layer having a BPD density of ⁇ 10 / cm 2 or ⁇ 1.0.
  • a SiC semiconductor device 12 including a growth layer of / cm 2 can be manufactured.
  • the growth layer is at least a part of the growth layer 10.
  • the growth layer refers to at least a part of the SiC structure constituting the SiC semiconductor device 12 including the n-type or p-type region. Further, the growth layer refers to an n-type or p-type substrate 111 as an example.
  • the growth layer is, for example, 1.0 ⁇ 10 17 / cm 3 or more, 2.0 ⁇ 10 17 / cm 3 or more, 5.0 ⁇ 10 17 / cm 3 or more, 1.0 ⁇ 10 18 /.
  • n + or p + region having a dopant concentration of cm 3 or greater, 2.0 ⁇ 10 18 / cm 3 or greater, or 5.0 ⁇ 10 18 / cm 3 or greater.
  • the cell pitch of the SiC semiconductor device 12 manufactured in one embodiment of the present invention is preferably 10 ⁇ m or less, more preferably 5.0 ⁇ m or less, more preferably 2.0 ⁇ m or less, and more preferably 1. It is 0 ⁇ m or less, more preferably 0.5 ⁇ m or less, further preferably 0.2 ⁇ m or less, still more preferably 0.1 ⁇ m or less, still more preferably 50 nm or less, still more preferably 20 nm or less. , More preferably 10 nm or less.
  • the cell pitch is preferably 1.0 nm or more, more preferably 10 nm or more, more preferably 20 nm or more, more preferably 50 nm or more, more preferably 0.1 ⁇ m or more, and more. It is preferably 0.2 ⁇ m or more, more preferably 0.5 ⁇ m or more, more preferably 1.0 ⁇ m or more, still more preferably 2.0 ⁇ m or more, still more preferably 5.0 ⁇ m or more.
  • the heat treatment step heat-treats the object to be processed 1 and the SiC raw material 4 so that a temperature difference is formed between the object to be processed 1 and the SiC raw material 4.
  • the body 1 to be treated is placed on the low temperature side to grow crystals of the body 1 to be treated, and the growth layer 10 is formed on the surface of the body 1 to be treated.
  • the object to be processed 1 is placed on the high temperature side to etch the object to be processed 1, for example, to remove the separation layer 300.
  • the formation of the growth layer 10 on the back surface 1a and the etching of the SiC raw material 4 (main surface 4a) are performed at the same time.
  • the object to be treated 1 and the SiC raw material 4 are heat-treated in a semi-closed space in an atmosphere containing Si element and C element.
  • the "quasi-closed space” in the description of the present specification refers to a space in which the inside of the space can be evacuated, but at least a part of the vapor generated inside the space can be confined.
  • the raw material is continuously transported based on the following reactions 1) to 5), and the growth layer 10 is formed.
  • Si atoms (Si (v)) are desorbed from the surface of the SiC raw material 4 by thermally decomposing the surface of the SiC raw material 4.
  • the C atom (C (s)) remaining on the surface of the SiC raw material 4 due to the desorption of the Si atom (Si (v)) is the Si vapor (Si (v)) in the raw material transport space. )), It becomes Si 2 C or SiC 2 or the like and sublimates into the raw material transport space.
  • the growth step S1 includes a Si atom sublimation step of thermally sublimating the Si atom from the SiC raw material 4, and a C atom that sublimates the C atom remaining on the main surface 4a of the SiC raw material 4 by combining it with the Si atom in the raw material transport space. Including the sublimation process.
  • the growth layer 10 is formed on the back surface 1a of the object 1 to be processed based on the step flow growth.
  • Each step included in the growth step S1 is sequentially performed.
  • the growth step S1 is understood to be a step based on PVT (physical vapor phase transport) because the transported Si 2 C or SiC 2 or the like becomes supersaturated and condenses to form the growth layer 10. Further, with such a configuration, the growth step S1 can suppress the formation of MSB on the surface of the object to be treated 1 and obtain a flattened SiC surface exhibiting a reduced terrace length.
  • the etching step S4 includes a Si atom sublimation step of thermally sublimating Si atoms from the surface of the object to be processed 1 and a C atom to sublimate the C atoms remaining on the surface of the object to be processed 1 by combining them with Si atoms in the raw material transport space. Including a sublimation step, the surface of the object to be treated 1 is etched. With such a configuration, the etching step S4 can decompose the MSB on the surface of the object to be processed 1 to obtain a flattened SiC surface exhibiting a reduced terrace length.
  • the mechanism related to each of the growth step S1 and the etching step S4 is the transportation of the raw material containing the Si element and the C element.
  • the driving force for transporting the raw material is the vapor pressure difference between the object to be processed 1 and the SiC raw material 4 due to the formed temperature gradient. Therefore, not only the temperature difference on the surfaces of the object to be processed 1 and the SiC raw material 4 but also the chemical potential difference due to the crystal structure between the object to be processed 1 and the SiC raw material 4 can be a driving force for the transportation of the raw materials. Can be grasped.
  • the SiC raw material 4 may be a SiC ingot produced by a sublimation method or the like, or may be a SiC wafer sliced into a disk shape from the SiC ingot. It may be a SiC polycrystal. Further, the SiC raw material 4 may be a processed product such as a sintered body containing SiC polycrystals. Further, in each of the growth step S1 and the etching step S4, the SiC material forming the semi-closed space and the SiC material exposed in the semi-closed space can be the SiC raw material 4.
  • the dopant concentration in the growth layer 10 can be adjusted by supplying the dopant gas into the semi-closed space by the dopant gas supply means. It can be understood that when the dopant gas is not supplied, the growth layer 10 inherits the dopant concentration in the semi-closed space.
  • the raw material transport in each of the growth step S1 and the etching step S4 is preferably carried out in an environment having a gas phase species containing a Si element and a gas phase species containing a C element. Further, the raw material transportation in each of the growth step S1 and the etching step S4 is performed in a SiC-Si or SiC-C equilibrium vapor pressure environment.
  • the "SiC-Si vapor pressure environment" in the description in the present specification refers to the vapor pressure environment when SiC (solid) and Si (liquid phase) are in a phase equilibrium state via a gas phase.
  • the SiC-Si equilibrium vapor pressure environment is formed by heat-treating a semi-closed space having an atomic number ratio of Si / C of more than 1.
  • the "SiC-C equilibrium vapor pressure environment” in the description in the present specification refers to the vapor pressure environment when SiC (solid phase) and C (solid phase) are in a phase equilibrium state via a gas phase. Point to.
  • the SiC-C equilibrium vapor pressure environment is formed by heat-treating a semi-closed space having an atomic number ratio of Si / C of 1 or less.
  • the heat treatment temperature in each of the growth step S1 and the etching step S4 is preferably 1400 ° C. or higher, more preferably 1500 ° C. or higher, more preferably 1600 ° C. or higher, more preferably 1700 ° C. or higher, and more. It is preferably 1800 ° C. or higher, more preferably 1900 ° C. or higher, still more preferably 2000 ° C. or higher, still more preferably 2100 ° C. or higher, still more preferably 2200 ° C. or higher.
  • the heat treatment temperature is preferably 2300 ° C. or lower, more preferably 2200 ° C. or lower, more preferably 2100 ° C. or lower, more preferably 2000 ° C. or lower, and even more preferably 1900 ° C.
  • the growth rate or etching rate related to each of the growth step S1 and the etching step S4 is determined by the heat treatment temperature.
  • the temperature gradient between the object to be treated 1 and the SiC raw material 4 in each of the growth step S1 and the etching step S4 is preferably 0.1 ° C./mm or more, more preferably 0.2 ° C./mm or more, and more. It is preferably 0.5 ° C./mm or more, more preferably 1.0 ° C./mm or more, and even more preferably 2.0 ° C./mm or more.
  • the temperature gradient is preferably 5.0 ° C./mm or less, more preferably 2.0 ° C./mm or less, more preferably 2.0 ° C./mm or less, and more preferably 1. It is 0 ° C./mm or less, more preferably 0.5 ° C./mm or less, still more preferably 0.2 ° C./mm or less.
  • the temperature gradient may be uniform or may have a distribution.
  • the manufacturing apparatus includes a main body container 141, a melting point container 142, and a heating furnace 143.
  • the main body container 141 is made of a material containing SiC polycrystals, for example. Therefore, at least a part of the main body container 141 can be a transport source (SiC raw material 4) in raw material transportation.
  • the environment in the heated main body container 141 is, for example, a vapor pressure environment of a mixed system of a gas phase species containing a Si element and a gas phase species containing a C element.
  • the vapor phase species containing the Si element include Si, Si 2 , Si 3 , Si 2 C, SiC 2 , and SiC.
  • the gas phase species containing the C element Si 2 C, SiC 2 , SiC, C and the like can be exemplified.
  • the dopant and dopant concentration of the main body container 141 can be selected according to the dopant and dopant concentration of the growth layer 10 to be formed.
  • the structure is such that the vapor pressure of the vapor phase species containing Si element and the vapor phase species containing C element is generated in the internal space during the heat treatment of the main body container 141, the structure can be adopted.
  • a configuration in which the SiC polycrystal is exposed on a part of the inner surface a configuration in which the SiC polycrystal is separately installed in the main body container 141, and the like can be shown.
  • the main body container 141 is provided with an installation tool 141a on which the object to be processed 1 can be installed. Further, the main body container 141 is a fitting container including an upper container 141c and a lower container 141b that can be fitted to each other. A minute gap is formed in the fitting portion between the upper container 141c and the lower container 141b, and the inside of the main container 141 can be exhausted (evacuated) from this gap.
  • the main body container 141 has a Si steam supply source.
  • the Si steam supply source is used for the purpose of adjusting the atomic number ratio Si / C of the semi-closed space in the main container 141 so as to exceed 1.
  • Examples of the Si vapor supply source include solid Si (Si pellets such as Si pieces and Si powder) and Si compounds.
  • the atomic number ratio Si / in the main body container 141 C exceeds 1.
  • the object to be treated 1 and the SiC raw material 4 satisfying the stoichiometric ratio 1: 1 and the Si steam supply source are placed in the main body container 141 of the SiC polycrystal satisfying the stoichiometric ratio 1: 1.
  • the atomic number ratio Si / C in the main body container 141 will exceed 1.
  • the SiC-Si equilibrium vapor pressure environment according to the embodiment of the present invention is formed by heating a semi-closed space having an atomic number ratio Si / C of more than 1. Further, the SiC-C equilibrium vapor pressure environment according to the embodiment of the present invention is formed by heating a semi-closed space having an atomic number ratio of Si / C of 1 or less.
  • the main body container 141 according to the embodiment of the present invention may be configured to appropriately accommodate predetermined members so as to have a SiC-Si equilibrium vapor pressure environment or a SiC-C equilibrium vapor pressure environment, respectively.
  • the heating furnace 143 is configured to heat so as to form a temperature gradient so that the temperature decreases / increases from the upper container 141c of the main container 141 toward the lower container 141b. As a result, a temperature gradient is formed in the thickness direction of the object 1 to be processed.
  • the heating furnace 143 preserves the main heating chamber 143c capable of heating the object to be processed 1 and the like to a temperature of 1000 ° C. or higher and 2300 ° C. or lower, and the object to be processed to a temperature of 500 ° C. or higher.
  • a spare chamber 143a capable of heating, a melting point container 142 capable of accommodating the main body container 141, and a moving means 143b (moving table) capable of moving the melting point container 142 from the spare chamber 143a to the main heating chamber 143c are provided. ing.
  • the main heating chamber 143c is formed in a regular hexagon in a plan sectional view, and a melting point container 142 is installed inside the heating chamber 143c.
  • a heating heater 143d (mesh heater) is provided in the heating chamber 143c.
  • a multilayer heat-reflecting metal plate is fixed to the side wall and ceiling of the main heating chamber 143c (not shown). The multilayer heat-reflecting metal plate is configured to reflect the heat of the heating heater 143d toward the substantially central portion of the main heating chamber 143c.
  • the heating heater 143d is installed in the main heating chamber 143c so as to surround the high melting point container 142 in which the object to be processed is housed. At this time, by installing the multilayer heat-reflecting metal plate on the outside of the heating heater 143d, it is possible to raise the temperature in the temperature range of 1000 ° C. or higher and 2300 ° C. or lower.
  • the heating heater 143d a resistance heating type heater or a high frequency induction heating type heater can be adopted as an example.
  • the heating heater 143d may adopt a configuration capable of forming a temperature gradient in the melting point container 142.
  • the heating heater 143d may be configured so that many heaters are installed on the upper side (or lower side). Further, the heating heater 143d may be configured so that the width increases toward the upper side (or the lower side). Alternatively, the heating heater 143d may be configured so that the electric power supplied can be increased toward the upper side (or the lower side).
  • the main heating chamber 143c includes a vacuum forming valve 143f for exhausting the inside of the main heating chamber 143c, an inert gas injection valve 143e for introducing an inert gas into the main heating chamber 143c, and the main heating chamber 143c.
  • a vacuum gauge of 143 g for measuring the degree of vacuum is connected.
  • the vacuum forming valve 143f is connected to a vacuum drawing pump that exhausts the inside of the main heating chamber 143c to create a vacuum (not shown).
  • the degree of vacuum in the main heating chamber 143c is preferably adjusted to 10 Pa or less, more preferably 1.0 Pa or less, and most preferably 10-3 Pa or less by the vacuum forming valve 143f and the vacuum pulling pump. Can be done.
  • a turbo molecular pump can be exemplified.
  • the inert gas injection valve 143e is connected to the inert gas supply source (not shown). ). With the inert gas injection valve 143e and the inert gas supply source, the inert gas can be introduced into the heating chamber 143c in the range of 10-5 to 10 4 Pa. As this inert gas, Ar or the like can be selected.
  • the inert gas injection valve 143e is a dopant gas supply means capable of supplying the dopant gas into the main body container 141. That is, the dopant concentration of the growth layer 10 can be increased by selecting the dopant gas (for example, N 2 or the like) as the inert gas.
  • the dopant gas for example, N 2 or the like
  • the spare chamber 143a is connected to the main heating chamber 143c, and the melting point container 142 can be moved by the moving means 143b.
  • the spare chamber 143a of the present embodiment is configured so that the temperature can be raised by the residual heat of the heating heater 143d of the main heating chamber 143c. As an example, when the temperature of the main heating chamber 143c is raised to 2000 ° C., the temperature of the spare chamber 143a is raised to about 1000 ° C. Degassing treatment can be performed.
  • the moving means 143b is configured to be movable between the main heating chamber 143c and the spare chamber 143a by placing the melting point container 142.
  • the transfer between the main heating chamber 143c and the spare chamber 143a by the moving means 143b is completed in about 1 minute at the shortest, it is possible to realize the temperature rise / fall at 1.0 to 1000 ° C./min. As a result, rapid temperature rise and rapid temperature decrease can be performed, so that it is possible to observe a surface shape that does not have a history of low temperature growth during temperature rise and temperature decrease.
  • the spare chamber 143a is installed below the main heating chamber 143c, but the spare chamber 143a is not limited to this and may be installed in any direction.
  • the moving means 143b is a moving table on which the high melting point container 142 is placed.
  • the contact portion between the moving table and the melting point container 142 serves as a heat propagation path.
  • a temperature gradient can be formed in the high melting point container 142 so that the contact portion side between the moving table and the high melting point container 142 is on the low temperature side.
  • the heating furnace 143 of the present embodiment since the bottom of the melting point container 142 is in contact with the moving table, a temperature gradient is provided so that the temperature decreases from the upper container 142b of the melting point container 142 toward the lower container 142a. ..
  • the direction of the temperature gradient can be set to any direction by changing the position of the contact portion between the moving table and the melting point container 142.
  • the temperature gradient is provided so that the temperature rises from the upper container 142b of the high melting point container 142 toward the lower container 142a. It is desirable that this temperature gradient is formed along the thickness direction of the object to be treated 1 and the SiC raw material 4. Further, as described above, the temperature gradient may be formed by the configuration of the heater 143d.
  • the vapor pressure environment of the vapor phase species containing the Si element in the heating furnace 143 is formed by using the high melting point container 142 and the Si steam supply material.
  • any method capable of forming a vapor pressure environment of a vapor phase species containing a Si element around the main body container 141 can be adopted in one embodiment of the present invention.
  • the high melting point container 142 is preferably composed of a high melting point material having a melting point equal to or higher than the melting point of the material constituting the main body container 141.
  • Refractory vessel 142 as an example, a general purpose heat-resistant member C, W is a refractory metal, Re, Os, Ta, Mo , Ta 9 C 8 is a carbide, HfC, TaC, NbC, ZrC , Ta 2 C , illustrated TiC, WC, MoC, a nitride HfN, TaN, BN, Ta 2 N, ZrN, TiN, the HfB 2, TaB 2, ZrB 2 , NB 2, TiB 2, SiC polycrystal like borides can do.
  • the melting point container 142 is a fitting container including an upper container 142b and a lower container 142a that can be fitted to each other, like the main body container 141, and can accommodate the main body container 141. It is configured.
  • a minute gap 43 is formed in the fitting portion between the upper container 142b and the lower container 142a, and the inside of the high melting point container 142 can be exhausted (evacuated) from the gap 43.
  • the high melting point container 142 has a Si steam supply material capable of supplying the vapor pressure of a vapor phase species containing a Si element in the high melting point container 142.
  • the Si vapor supply material may have a configuration in which Si vapor is generated in the refractory container 142 during heat treatment, and examples thereof include solid Si (Si pellets such as Si pieces and Si powder) and Si compounds. Can be done. Further, the Si steam supply material is, for example, a thin film that covers the inner wall of the melting point container 142.
  • the Si steam supply material is, for example, a metal atom and a silidic material of Si atoms constituting the refractory vessel 142.
  • the Si steam supply material inside the high melting point container 142, it is possible to maintain the vapor pressure environment of the vapor phase species containing the Si element in the main body container 141. It can be understood that this is because the vapor pressure of the vapor phase species containing the Si element inside the main body container 141 and the vapor pressure of the vapor phase species containing the Si element outside the main body container 141 are balanced.
  • Reference example 1 Under the following conditions, the SiC single crystal substrate E10 is housed in the main body container 141, and the main body container 141 is housed in the high melting point container 142.
  • SiC polycrystalline container Size Diameter (60mm), Height (4.0mm) Distance between SiC single crystal substrate E10 and SiC material: 2.0 mm Atomic number ratio in the container Si / C: 1 or less
  • TaC Container size diameter (160 mm), height (60 mm) Si vapor supply material (Si compound): TaSi 2
  • the SiC single crystal substrate E10 installed under the above conditions is heat-treated under the following conditions. Heating temperature: 1700 ° C Heating time: 300 min Temperature gradient: 1.0 ° C / mm Growth rate: 5.0 nm / min Vacuum degree of this heating chamber 143c: 10-5 Pa
  • FIG. 13 is an explanatory diagram of a method for obtaining a conversion rate obtained by converting BPD into other defects / dislocations (TED, etc.) in the growth layer E11.
  • FIG. 13A shows how the growth layer E11 was grown by the heating step.
  • the BPD existing in the SiC single crystal substrate E10 is converted into TED with a certain probability. Therefore, TED and BPD are mixed on the surface of the growth layer E11 unless 100% conversion is performed.
  • FIG. 13B shows how defects in the growth layer E11 were confirmed using the KOH dissolution etching method.
  • a SiC single crystal substrate E10 is immersed in a molten salt (KOH, etc.) heated to about 500 ° C. to form etch pits in dislocations and defective portions, and dislocations occur depending on the size and shape of the etch pits.
  • KOH molten salt
  • FIG. 13 (c) shows how the growth layer E11 is removed after KOH dissolution etching.
  • the surface of the SiC single crystal substrate E10 is exposed by removing the growth layer E11 by thermal etching after flattening to the depth of the etch pit by mechanical polishing, CMP, or the like.
  • FIG. 13 (d) shows a state in which defects in the SiC single crystal substrate E10 were confirmed by using the KOH dissolution etching method on the SiC single crystal substrate E10 from which the growth layer E11 was removed. By this method, the number of BPDs existing on the surface of the SiC single crystal substrate E10 is evaluated.
  • the number of BPDs present on the surface of the growth layer E11 (see FIG. 13B) and the number of BPDs present on the surface of the SiC single crystal substrate E10 (FIG. 13D).
  • the BPD conversion rate converted from BPD to other defects / dislocations by heat treatment can be obtained.
  • the number of BPDs present on the surface of the growth layer E11 of Reference Example 1 was about 0 / cm 2
  • the number of BPDs present on the surface of the SiC single crystal substrate E10 was 1000 / cm 2 . That is, it can be understood that the BPD is reduced or removed by installing the SiC single crystal substrate E10 having no MSB on the surface in a semi-closed space having an atomic number ratio of Si / C of 1 or less and heating the substrate.
  • SiC polycrystalline container Size Diameter (60mm), Height (4.0mm) Distance between SiC single crystal substrate E10 and SiC material: 2.0 mm
  • Si steam source Si piece Exceeds the atomic number ratio Si / C: 1 in the container
  • the atomic number ratio Si / C in the container exceeds 1.
  • TaC Container size diameter 160 mm x height 60 mm Si vapor supply material (Si compound): TaSi 2
  • the SiC single crystal substrate E10 installed under the above conditions is heat-treated under the following conditions. Heating temperature: 1800 ° C Heating time: 60 min Temperature gradient: 1.0 ° C / mm Growth rate: 68 nm / min Vacuum degree of this heating chamber 143c: 10-5 Pa
  • FIG. 14 is an SEM image of the surface of the SiC single crystal substrate E10 before the growth of the growth layer E11.
  • FIG. 14A is an SEM image observed at a magnification of ⁇ 1000
  • FIG. 14B is an SEM image observed at a magnification of ⁇ 100,000. It can be seen that the MSB is formed on the surface of the SiC single crystal substrate E10 before the growth of the growth layer E11, and the steps having a height of 3.0 nm or more are arranged with a terrace width of 42 nm on average. it can. The step height was measured by AFM.
  • FIG. 15 is an SEM image of the surface of the SiC single crystal substrate E10 after the growth layer E11 has grown.
  • FIG. 15A is an SEM image observed at a magnification of ⁇ 1000
  • FIG. 15B is an SEM image observed at a magnification of ⁇ 100,000. It can be seen that the MSB is not formed on the surface of the growth layer E11 of Reference Example 2, and the steps of 1.0 nm (full unit cell) are regularly arranged with a terrace width of 14 nm. The step height was measured by AFM.
  • the growth layer E11 in which the MSB is decomposed is formed by installing the SiC single crystal substrate E10 having the MSB on the surface in a semi-closed space having an atomic number ratio Si / C of more than 1 and heating it. be able to.
  • FIG. 16 is a graph showing the relationship between the heating temperature and the growth rate grown by the method for producing a SiC single crystal substrate according to the present invention.
  • the horizontal axis of this graph is the reciprocal of temperature, and the vertical axis of this graph is the logarithmic representation of the growth rate.
  • the results of growing the growth layer E11 on the SiC single crystal substrate E10 by installing the SiC single crystal substrate E10 in a space where the atomic number ratio Si / C exceeds 1 (inside the main body container 141) are indicated by ⁇ .
  • the result of growing the growth layer E11 on the SiC single crystal substrate E10 by installing the SiC single crystal substrate E10 in a space where the atomic number ratio Si / C is 1 or less (inside the main body container 141) is indicated by a cross. ing.
  • the graph of FIG. 16 shows the result of the thermodynamic calculation of the SiC substrate growth in the SiC-Si equilibrium vapor pressure environment by a broken line (Arenius plot), and shows the thermodynamic calculation of the SiC substrate growth in the SiC-Si equilibrium vapor pressure environment. The results are shown by the alternate long and short dash line (Arenius plot).
  • the chemical potential difference and the temperature gradient are used as the growth driving force.
  • the SiC single crystal substrate E10 is grown. This chemical potential difference can exemplify the difference in voltage division of gas phase species generated on the surface of a SiC polycrystal and a SiC single crystal.
  • the SiC growth rate can be obtained by the following equation 1.
  • T is the temperature of the SiC raw material side
  • k is Boltzmann's constant.
  • P transported original i -P transport destination i is the raw material gas becomes a supersaturated state, a growth amount deposited as SiC, as a raw material gas SiC, Si 2 C, SiC 2 is assumed.
  • the broken line indicates when a SiC single crystal is grown from a SiC polycrystal as a raw material in a vapor pressure environment when SiC (solid) and Si (liquid phase) are in a phase equilibrium state via a gas phase. It is the result of the thermodynamic calculation of. Specifically, the result was obtained by thermodynamic calculation under the following conditions (i) to (iv) using Equation 1.
  • the growth driving force is the temperature gradient in the main body container 141 and the difference in vapor pressure (chemical potential difference) between the SiC polycrystal and the SiC single crystal.
  • the raw material gas is SiC, SiC 2 C, SiC 2.
  • the adsorption coefficient at which the raw material is adsorbed on the step of the SiC single crystal substrate E10 is 0.001.
  • the two-point chain wire grows a SiC single crystal from a SiC polycrystal as a raw material in a vapor pressure environment when SiC (solid phase) and C (solid phase) are in a phase equilibrium state via a gas phase. It is the result of thermodynamic calculation when it is made to. Specifically, the result was obtained by thermodynamic calculation under the following conditions (i) to (iv) using Equation 1.
  • the growth driving force is the temperature gradient in the main body container 141 and the vapor pressure difference (chemical potential difference) between the SiC polycrystal and the SiC single crystal (i).
  • the raw material gas is SiC, SiC 2 C, SiC 2.
  • the adsorption coefficient at which the raw material is adsorbed on the step of the SiC single crystal substrate E10 is 0.001.
  • the values in the JANAF thermochemical table were adopted.
  • the SiC single crystal substrate E10 was placed in a space where the atomic number ratio Si / C exceeds 1 (inside the main body container 141), and the growth layer E11 was grown on the SiC single crystal substrate E10. It can be grasped that the result (marked with ⁇ ) is in agreement with the result of the thermodynamic calculation of SiC growth in the SiC-Si equilibrium vapor pressure environment.
  • a growth rate of 1.0 ⁇ m / min or more is achieved at a heating temperature of 1960 ° C. Further, it can be understood that a growth rate of 2.0 ⁇ m / min or more is achieved at a heating temperature of 2000 ° C. or higher.
  • a growth rate of 1.0 ⁇ m / min or more is achieved at a heating temperature of 2000 ° C. Further, it can be understood that a growth rate of 2.0 ⁇ m / min or more is achieved at a heating temperature of 2030 ° C. or higher.
  • the present invention it is possible to provide a high-quality SiC semiconductor device by combining the growth step S1, the device forming step S2, and the separation step S3.
  • Processed object 1a Back surface 4: SiC raw material 4a: Main surface 10: Growth layer 11: Original substrate 12: SiC semiconductor device formed on the growth layer 10 23: Insulation film 43: Gap 101a: Step 101b: Terrace 102a : Step 102b: Terrace 103a: Step 103b: Terrace 111: Substrate 141: Main body container 141a: Installation tool 141b: Lower container 141c: Upper container 142: High melting point container 142a: Lower container 142b: Upper container 143: Heating furnace 143a: Spare Chamber 143b: Transportation means 143c: Main heating chamber 143d: Heating heater 143e: Inert gas injection valve 143f: Vacuum forming valve 143g: Vacuum gauge 211: Circuit pattern 220: Drift region 221: Well region 222: Contact region 226: Low concentration region 230: Insulation film 240: Gate electrode 241: Source electrode 242: Drain electrode 244: Anode electrode 245: Cathode electrode 300: Separat

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Abstract

本発明は、高品質なＳｉＣ半導体装置を提供することを解決すべき課題とする。　上記課題を解決するため、本発明は、ＳｉＣ単結晶を含む被処理体に成長層を形成する成長工程、前記成長層においてＳｉＣ半導体装置の少なくとも一部を形成するデバイス形成工程、及び、前記ＳｉＣ半導体装置の少なくとも一部を前記被処理体から分離する分離工程を含むＳｉＣ半導体装置の製造方法を提供する。このような構成とすることで、本発明は、ウェハ反りが抑えられたＳｉＣウェハ上でＳｉＣ半導体装置の少なくとも一部を形成した後に当該一部を含むＳｉＣウェハを分離することができるため、ＳｉＣプロセスへのウェハ反りによる影響を抑えながら、経済性の優れたＳｉＣ半導体装置の製造を実現することができる。

Description

ＳｉＣ半導体装置の製造方法及びＳｉＣ半導体装置
　本発明は、ＳｉＣ半導体装置の製造方法及びＳｉＣ半導体装置に関する。
　炭化ケイ素（ＳｉＣ：シリコンカーバイド）は、ケイ素（Ｓｉ：シリコン）と比べ絶縁破壊強度、熱伝導率及び放射線耐性等の材料物性が優れているため、電子デバイスを構成する材料として研究開発が進められている。
　ＳｉＣ半導体装置の品質は、ＳｉＣ単結晶ウェハの内部応力に起因する反りに影響を受ける。上記反りは、例として、ＳｉＣ単結晶ウェハ上のパターニングを困難とする場合がある。また、上記反りは、ＳｉＣ単結晶ウェハの吸着エラー、それに伴うマシンの停止、ＳｉＣ単結晶ウェハの割れ等を引き起こし、デバイス製造を阻害する大きな要因となっている。
　そのため、ＳｉＣ半導体装置の製造では、必要以上の基板厚みを有するＳｉＣウェハが用いられる場合があり、その経済性に改善の余地がある。
　特許文献１では、エピタキシャル層を有するＳｉＣ基板を１枚ずつ製造する方法であって、種結晶基板上にエピタキシャル層を成長させること及びＳｉＣ基板を成長させることを含み、並びに得られたエピタキシャル層を有するＳｉＣ基板を種結晶基板から取り外す工程をさらに含む製造方法についての発明が開示されている。
特開２０１５－２４９３２号公報
　しかしながら、特許文献１の記載によれば、得られたエピタキシャル層を有するＳｉＣ基板がその後の素子作製プロセスに送られるため、上記反りによるＳｉＣ半導体装置の製造プロセスへの影響を排除できるとは言い難い。
　上記事情を鑑みて、本発明は、高品質なＳｉＣ半導体装置を提供することを解決すべき課題とする。
　上記課題を解決するため、本発明は、ＳｉＣ単結晶を含む被処理体上に成長層を形成する成長工程、前記成長層においてＳｉＣ半導体装置の少なくとも一部を形成するデバイス形成工程、及び、前記ＳｉＣ半導体装置の少なくとも一部を前記被処理体から分離する分離工程を含む。このような構成とすることで、本発明は、ウェハ反りが抑えられたＳｉＣウェハ上でＳｉＣ半導体装置の少なくとも一部を形成した後に当該一部を含むＳｉＣウェハを分離することができるため、ＳｉＣプロセスへのウェハ反りによる影響を抑えながら、経済性の優れたＳｉＣ半導体装置の製造を実現することができる。
　本発明の好ましい形態では、前記成長工程は、Ｓｉ元素及びＣ元素を含む雰囲気下で前記被処理体を熱処理する。このような構成とすることで、歪、結晶欠陥、基底面転位（ＢＰＤ：Ｂａｓａｌ　Ｐｌａｎｅ　Ｄｉｓｌｏｃａｔｉｏｎ）及びマクロステップバンチング（ＭＳＢ）を解消又はその発生を抑止しながら高品質なＳｉＣウェハを製造しＳｉＣ半導体装置を製造することができる。
　本発明の好ましい形態では、前記成長工程は、ＳｉＣ材料が露出した準閉鎖空間内で前記被処理体を熱処理する。このような構成とすることで、本発明は、歪、結晶欠陥、ＢＰＤ及びＭＳＢを解消又はその発生を抑止しながら高品質なＳｉＣウェハを製造した上でＳｉＣ半導体装置を製造することができる。
　本発明の好ましい形態では、前記デバイス形成工程は、前記被処理体上に回路パターンを形成するパターニング工程を行う。このような構成とすることで、本発明は、ウェハ反りが抑えられたＳｉＣウェハ上で好適にパターニングを行うことができ高品質なＳｉＣ半導体装置を製造することができる。
　本発明の好ましい形態では、前記デバイス形成工程は、前記被処理体にドーパント原子を導入するドーピング工程を行う。このような構成とすることで、本発明は、ウェハ反りが抑えられたＳｉＣウェハ上で好適にドーピングを行うことができ高品質なＳｉＣ半導体装置を製造することができる。
　本発明の好ましい形態では、前記デバイス形成工程は、前記被処理体に絶縁膜を導入する絶縁膜形成工程を行う。このような構成とすることで、本発明は、ウェハ反りが抑えられたＳｉＣウェハ上で好適に絶縁膜形成を行うことができ高品質なＳｉＣ半導体装置を製造することができる。
　本発明の好ましい形態では、前記デバイス形成工程は、前記被処理体上で電極を形成する電極形成工程を行う。このような構成とすることで、本発明は、ウェハ反りが抑えられたＳｉＣウェハ上で好適に電極形成を行うことができ高品質なＳｉＣ半導体装置を製造することができる。
　本発明の好ましい形態では、前記分離工程は、前記被処理体の内部に分離層を形成する分離層形成工程、及び、前記分離層を起点に前記被処理体の一部を剥離する剥離工程を含む。このような構成とすることで、本発明は、ＳｉＣ半導体装置の少なくとも一部を含むＳｉＣウェハの分離を、材料損失を抑えながら実現することができる。
　本発明の好ましい形態では、前記分離層形成工程は、前記内部が焦点となるよう前記被処理体にレーザを照射し前記分離層を形成する。このような構成とすることで、本発明は、剥離の起点となるＳｉＣ単結晶中の分離層を扁平に形成することができる。
　本発明の好ましい形態では、前記被処理体をＳｉ元素及びＣ元素を含む雰囲気下で熱処理し前記被処理体をエッチングするエッチング工程を行う。
　このような構成とすることで、本発明は、歪、結晶欠陥、ＢＰＤ及びＭＳＢを解消又はその発生を抑止しながら高品質なＳｉＣウェハを製造した上でＳｉＣ半導体装置を製造することができる。
　本発明の好ましい形態では、前記エッチング工程は、ＳｉＣ材料が露出した準閉鎖空間内で前記被処理体を熱処理する。このような構成とすることで、本発明は、歪、結晶欠陥、ＢＰＤ及びＭＳＢを解消又はその発生を抑止しながら高品質なＳｉＣウェハを製造した上でＳｉＣ半導体装置を製造することができる。
　本発明の好ましい形態では、前記分離工程、エッチング工程及び成長工程をこの順で含む。このような構成とすることで、本発明は、ＳｉＣ半導体装置の少なくとも一部を含む、より高品質なＳｉＣウェハを、繰り返し製造することができるため、経済性に優れたＳｉＣ半導体装置の製造を実現することができる。
　本発明の好ましい形態では、前記分離工程及び成長工程をこの順で含む。このような構成とすることで、本発明は、ＳｉＣ半導体装置の少なくとも一部を含む、高品質なＳｉＣウェハを、繰り返し製造することができるため、経済性に優れたＳｉＣ半導体装置の製造を実現することができる。
　上記課題を解決するために、本発明は、基底面転位密度が＜１００／ｃｍ２である成長層を含み、前記成長層は、ｎ型又はｐ型の基板である。このような構成とすることで、本発明は、順方向特性の劣化の要因となる積層欠陥の生成が抑えられるような高品質なＳｉＣ半導体装置を実現することができる。
　本発明の好ましい形態では、前記成長層のドーパント濃度は、１．０×１０１７／ｃｍ３以上である。このような構成とすることで、本発明は、例えば、順方向特性の劣化の要因となる積層欠陥の生成が抑えられるような高品質なＳｉＣ半導体装置を実現することができる。
　本発明によれば、高品質なＳｉＣ半導体装置を提供することができる。
　他の課題、特徴及び利点は、図面及び特許請求の範囲と共に取り上げられる際に、以下に記載される発明を実施するための形態を読むことにより明らかになるであろう。
ＳｉＣ半導体装置の製造工程の概略図である。 成長工程の概略図である。 デバイス形成工程の一部の概略図である。 デバイス形成工程の一部の概略図である。 分離工程の後の電極形成工程の概略図である。 分離工程の概略図である。 エッチング工程の概略図である。 ＳｉＣ半導体装置の製造工程の概略図である。 ＳｉＣ半導体装置の概略図である。 成長工程及びエッチング工程に係る原料輸送の概略図である。 成長工程及びエッチング工程に係る原料輸送の概略図である。 本体容器及び高融点容器の概略図である。 ＢＰＤ変換率を求める手法の説明図である。 熱処理工程で形成したＳｉＣウェハの説明図である。 熱処理工程で形成したＳｉＣウェハの説明図である。 熱処理工程に係るアレニウスプロットである。
　以下、本発明の好ましい実施形態について、図面を交えて説明する。なお、以下に説明される一部の符号は当該図面において図示されない。
　本発明の技術的範囲は、添付図面に示した実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、適宜変更が可能である。
　図１に示すように、本発明の一実施形態では、ＳｉＣ単結晶を含む被処理体１に成長層１０を形成する成長工程Ｓ１、成長層１０においてＳｉＣ半導体装置１２の少なくとも一部を形成するデバイス形成工程Ｓ２、及び、形成されたＳｉＣ半導体装置１２の少なくとも一部を被処理体１から分離する分離工程Ｓ３を含む。
　なお、本明細書中の説明における「ＳｉＣ半導体装置１２」は、ＳｉＣデバイスを含むＳｉＣ材料を少なくとも含む半導体装置のことを指す。
　被処理体１は、ＳｉＣ単結晶からなる原基板１１を含む。原基板１１は、昇華法等の既知の結晶成長法により作製されたＳｉＣインゴットであってよいし、当該ＳｉＣインゴットから円盤状にスライスされたＳｉＣウェハであってもよい。なお、本明細書中の説明における「ＳｉＣ単結晶のポリタイプ」は、３Ｃ、４Ｈ、６Ｈ等の既知のポリタイプを指す。
　被処理体１の断面サイズは、数センチ角であり、２インチであり、３インチであり、４インチであり、６インチであり、８インチであり、又は、１２インチである。当該断面サイズに制限はない。
　被処理体１の表面は、（０００１）面や（０００－１）面から数度（例として、０．４～８．０°）のオフ角を設ける構成としてよい。なお、本明細書の説明における「－」は、ミラー指数の表記におけるバーを指す。
　ＳｉＣ半導体装置１２の製造方法は、以下のように把握することができる。
　１）成長工程Ｓ１は、原基板１１上に成長層１０を形成する。
　２）デバイス形成工程Ｓ２は、成長層１０を加工しＳｉＣ半導体装置１２の少なくとも一部を形成する。
　３）分離工程Ｓ３は、デバイス形成工程Ｓ２により形成された、ＳｉＣ半導体装置１２の少なくとも一部を、被処理体１から分離する。
　《成長工程Ｓ１》
　図２に示すように、成長工程Ｓ１は、エピタキシャル成長工程Ｓ１１及びバンチング分解工程Ｓ１２を行い、原基板１１上に成長層１０を形成する。なお、本明細書では、成長工程Ｓ１に係る機構を後述する。また、図２では、電界効果トランジスタ（ＦＥＴ）構造を有するＳｉＣ半導体装置１２を例示する。
　エピタキシャル成長工程Ｓ１１は、ステップ１０１ａと低減されたテラス長Ｗ１を呈するテラス１０１ｂとを有する原基板１１表面上に、ステップ１０２ａと長大化したテラス長Ｗ２を呈するテラス１０２ｂとを有する成長層１０を形成するよう、又は、バンチング（束化）された表面を有する成長層１０を形成するよう、結晶成長を行う。
　また、エピタキシャル成長工程Ｓ１１は、＜１００／ｃｍ２の基底面転位密度（ＢＰＤ密度）を有する成長層を形成するよう、又は、被処理体１におけるＢＰＤが貫通刃状転位（ＴＥＤ：Ｔｈｒｅａｄｉｎｇ　Ｅｄｇｅ　Ｄｉｓｌｏｃａｔｉｏｎ）を含む他の欠陥・転位に変換されるよう、結晶成長を行い、成長層１０の少なくとも一部を形成する。
　バンチング分解工程Ｓ１２は、ステップ１０２ａ及びテラス１０２ｂを有する成長層１０表面上に、ステップ１０３ａと低減されたテラス長Ｗ３を呈するテラス１０３ｂとを有する成長層１０を形成するよう、又は、平坦化されたバンチングフリーな表面を形成するよう、被処理体１の表面のＭＳＢを分解し被処理体１を結晶成長させる。このとき、成長層１０の表面は、ＳｉＣ単結晶におけるフルユニットの高さを呈するステップで終端される。
　本明細書中の説明における「平坦化されたバンチングフリーな表面」は、ＭＳＢが分解されたＳｉＣ表面を指す。
　なお、本明細書中の説明における「ＭＳＢ」は、ＳｉＣ表面上のステップの内、バンチングすることで各ポリタイプのフルユニットを超えた高さを形成するようなステップを指す。
　すなわち、ＭＳＢとは、４Ｈ-ＳｉＣの場合には４分子層を超えて（５分子層以上）バンチングしたステップであり、６Ｈ-ＳｉＣの場合には６分子層を超えて（７分子層以上）バンチングしたステップである。
　本発明の一実施形態において形成される成長層１０の厚みは、好ましくは５００μｍ以下であり、より好ましくは３５０μｍ以下であり、より好ましくは２００μｍ以下であり、より好ましくは１５０μｍ以下であり、さらに好ましくは１２０μｍ以下であり、さらに好ましくは１００μｍ以下であり、さらに好ましくは５０μｍ以下であり、さらに好ましくは２０μｍ以下である。
　また、当該厚みは、好ましくは２０μｍ以上であり、より好ましくは５０μｍ以上であり、より好ましくは１００μｍ以上であり、より好ましくは１５０μｍ以上であり、さらに好ましくは２００μｍ以上であり、さらに好ましくは３５０μｍ以上である。
　成長工程Ｓ１は、＜１００／ｃｍ２のＢＰＤ密度を有する成長層を形成した後、物理気相成長法（ＰＶＤ法）や化学気相成長法（ＣＶＤ法）等の既知の成膜手法に基づくＳｉＣエピタキシャル成長をさらに行ってよい。
　また、成長工程Ｓ１により形成された、＜１００／ｃｍ２のＢＰＤ密度を有する成長層１０の一部は、基板１１１として扱われてよい。基板１１１は、例として、１．０×１０１７／ｃｍ３以上のドーパント濃度を有する。
　本明細書中の説明における「被処理体１」は、成長工程Ｓ１以降であれば、成長層１０を含む被処理体１を指す。また、後述のデバイス形成工程Ｓ２や分離工程Ｓ３による「被処理体１上における各種処理」は、「被処理体１に含まれる成長層１０に対する各種処理」である、と把握することができる。
　《デバイス形成工程Ｓ２》
　図３に示すように、デバイス形成工程Ｓ２は、成長層１０が形成された被処理体１上に回路パターン２１１を形成するパターニング工程Ｓ２１を行う。
　〈パターニング工程Ｓ２１〉
　パターニング工程Ｓ２１は、例として、フォトレジストを塗布するレジスト塗布工程、フォトマスクを介してフォトレジストを露光する露光工程、及び、露光されたフォトレジストを現像する現像工程を含む。
　レジスト塗布工程は、後述の露光工程において採用され得る光源の波長に選択的に反応するようなベース樹脂を含む既知のフォトレジストを被処理体１上に塗布する。
　フォトレジストは、例として、当該光源がｇ線（波長：４３６ｎｍ）である場合、ノボラック樹脂及び１，２‐ナフトキノンジアジドスルホン酸エステル（ＮＱＤ）系化合物を含む高分子材料である。また、フォトレジストは、例として、当該光源がＡｒＦレーザ（波長：１９３ｎｍ）である場合、ノルボルネン等の２００ｎｍ波長付近の光吸収を抑えられるような脂環基を有するベース樹脂を含む高分子材料である。
　レジスト塗布工程は、スピンコーティングやスプレーコーティング等の既知のレジスト塗布装置を利用して、被処理体１上にフォトレジストを塗布する。
　このとき、レジスト塗布工程は、スピンコーティングに係る回転速度や滴下量等のプロセス条件を、フォトレジストに係る所望の膜厚等が得られるよう、設定又は最適化する。
　なお、レジスト塗布工程は、フォトレジストの塗布に先行して、被処理体１表面に疎水性が付与されるよう、ヘキサメチルジシラザン（ＨＭＤＳ）等の水酸基を除去するようなシリカ化剤を被処理体１表面に塗布してもよい。
　レジスト塗布工程は、被処理体１上にフォトレジストが塗布された後に、フォトレジスト及び被処理体１を熱処理しプリベーキングを行う。
　また、レジスト塗布工程は、プリベーキングに係る加熱温度や加熱時間等のプロセス条件を、フォトレジストに係る所望の膜厚や表面粗さが得られるよう、又は、回路パターン２１１が好適に転写されるよう、設定又は最適化する。
　露光工程は、既知の光源、光学系及びステージを含む密着露光装置や縮小投影露光装置等の既知の露光装置と、回路パターン２１１を呈するフォトマスクと、を利用して被処理体１上に塗布されたフォトレジストの一部を露光する。光学系に係る投影方式は、レンズ方式やミラー方式等の既知の投影方式を採用することができる。なお、当該露光装置は、マスクレス露光の態様で、有体物であるフォトマスクを用いず露光を行ってもよい。
　また、露光工程は、露光時間等のプロセス条件を、回路パターン２１１が好適に転写されるよう適宜、設定又は最適化する。
　露光工程は、光源として、ｇ線（４３６ｎｍ波長）、ｉ線（３６５ｎｍ波長）、ＫｒＦレーザ（２４８ｎｍ波長）、ＡｒＦレーザ（１９３ｎｍ波長）、Ｆ２レーザ（１５７ｎｍ波長）、Ｋｒ２レーザ（１４６ｎｍ波長）、Ａｒ２レーザ（１２６ｎｍ波長）、軟Ｘ線（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ、～１３．５ｎｍ波長）、電子ビーム、Ｘ線等を採用することができる。また、露光工程は、液浸リソグラフィの態様で、投影光学系及び被処理体１間に純水を挿入し屈折率を向上させてもよい。
　露光工程は、露光の後にフォトレジストを熱処理しベーキング（ＰＥＢ：Ｐｏｓｔ　Ｅｘｐｏｓｕｒｅ　Ｂａｋｉｎｇ）を行ってもよい。
　また、露光工程は、当該ベーキングに係る加熱温度や加熱時間等のプロセス条件を、回路パターン２１１が好適に転写されるよう、設定又は最適化する。
　現像工程は、露光されたフォトレジストの一部を現像液により除去（現像）する。このとき、現像工程は、フォトレジストの材料に応じて現像液の材料を適宜、選択し得る。現像液は、例として、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含む。
　また、現像工程は、現像液温度や現像時間等のプロセス条件を、回路パターン２１１が好適に転写されるよう、設定又は最適化する。
　現像工程は、現像されたフォトレジストのポストベーキングを行う。
　また、現像工程は、当該ベーキングに係る加熱温度や加熱時間等のプロセス条件を、回路パターン２１１が好適に転写されるよう、設定又は最適化する。
　パターニング工程Ｓ２１は、例として、レジスト塗布工程に先行し、犠牲層として利用されるハードマスクを、ＰＶＤ法やＣＶＤ法等の既知の成膜手法に基づき被処理体１上に形成するハードマスク形成工程を行ってもよい。
　ハードマスク形成工程は、ＳｉＯ２、ＴＥＯＳ‐ＳｉＯ２等のシリコン酸化物や、ＳｉＮ、Ｓｉ３Ｎ４等のシリコン窒化物や、ＳｉＯＮ等のシリコン酸窒化物や、ＢＮ等の窒化ボロンや、ＴｉＮ等の窒化チタンや、その混合物等の高硬度かつ低応力を呈する材料を、ハードマスクとして、採用することができる。なお、当該ハードマスクには、Ｂ元素等が適宜、添加される構成としてもよい。
　パターニング工程Ｓ２１は、ハードマスク及びフォトレジストをこの順で成膜してもよいし、ハードマスク、カーボン膜等の反射防止膜、及び、フォトレジストをこの順で成膜してもよく、多層構造を呈する成膜を行ってもよい。
　パターニング工程Ｓ２１は、フォトレジストのみを被処理体１上に成膜し、当該フォトレジストを耐熱性、エッチング耐性及びイオン阻止能を有するハードマスクとして扱い、回路パターン２１１を転写する構成としてもよい。
　パターニング工程Ｓ２１は、ナノインプリントの態様で、例としてＳｉＯ２材料を含むモールドを利用して、被処理体１に対して回路パターン２１１を転写してもよい。
　本発明の一実施形態において形成される回路パターン２１１の線幅は、好ましくは１０μｍ以下であり、より好ましくは５．０μｍ以下であり、より好ましくは２．０μｍ以下であり、より好ましくは１．０μｍ以下であり、さらに好ましくは０．５μｍ以下であり、さらに好ましくは０．２μｍ以下であり、さらに好ましくは０．１μｍ以下であり、さらに好ましくは５０ｎｍ以下であり、さらに好ましくは２０ｎｍ以下であり、さらに好ましくは１０ｎｍ以下である。また、当該線幅は、好ましくは１．０ｎｍ以上であり、より好ましくは１０ｎｍ以上であり、より好ましくは２０ｎｍ以上であり、より好ましくは５０ｎｍ以上であり、より好ましくは０．１μｍ以上であり、より好ましくは０．２μｍ以上であり、より好ましくは０．５μｍ以上であり、より好ましくは１．０μｍ以上であり、さらに好ましくは２．０μｍ以上であり、さらに好ましくは５．０μｍ以上である。
　デバイス形成工程Ｓ２は、パターニング工程Ｓ２１の後に、回路パターン２１１を呈するフォトレジストを利用し、当該フォトレジストの下方の露出している表面をエッチングする選択的エッチング工程を行う。
　選択的エッチング工程は、材料選択性を呈するよう、被処理体１上の露出している表面をエッチングする。本明細書中の説明における「材料選択性を呈する」は、例えば、フォトレジスト及びＳｉＣ単結晶に係るエッチングレートのそれぞれが相違していることを指す。
　選択的エッチング工程は、例として、ウェットエッチングにより被処理体１上の露出している表面をエッチングする。
　このとき、選択的エッチング工程は、エッチャント、エッチング時間、エッチング温度等のプロセス条件を、所望の材料選択性や面方位依存性やエッチングレート等を実現するよう、設定又は最適化する。当該エッチャントを含む溶液は、例として、ＴＭＡＨ溶液、水酸化カリウム（ＫＯＨ）溶液、過マンガン酸カリウム（ＫＭｎＯ４）溶液、フッ化水素（ＨＦ）溶液等である。
　選択的エッチング工程は、例として、反応性ガスエッチング等の既知の熱エッチングにより、被処理体１上の露出している表面をエッチングする。
　このとき、選択的エッチング工程は、エッチャント（反応ガス）や反応ガスに係る分圧や熱処理温度等のプロセス条件を、所望の材料選択性や面方位依存性やエッチングレート等を実現するよう、設定又は最適化する。当該エッチャントは、例として、Ｈ２、ＨＣｌ、Ｃｌ２、Ｏ２、ＣＩＦ３等の混合物である。
　選択的エッチング工程は、例として、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）等の既知のドライエッチングにより、被処理体１上の露出している表面をエッチングする。反応性イオンエッチングは、ＩＣＰやＣＣＰ等の既知の方式でプラズマを形成し、Ａｒガス、Ｏ２ガス、ＮＦ３ガス、ＰＦ３ガス、ＢＦ３ガス、ＣＦ４ガス、ＣＨＦ３ガス、ＳＦ６ガス、ＸｅＦ２等の既知のガスが適宜、組み合わされる。
　また、選択的エッチング工程は、バイアスパワー、ガス種、ガス分圧、放電時間等のプロセス条件を、所望の異方性やエッチングレート等を実現するよう、設定又は最適化する。
　なお、選択的エッチング工程は、被処理体１上にＵ溝やＶ溝等の三次元形状を形成するよう、異方性エッチング又は深堀りエッチングを行ってよい。
　〈ドーピング工程Ｓ２２〉
　図３に示すように、デバイス形成工程Ｓ２は、被処理体１においてｎ型及び／又はｐ型領域を形成するよう、又は、ｐｎ接合領域を形成するよう、被処理体１にドーパント原子を導入するドーピング工程Ｓ２２を行う。
　ドーピング工程Ｓ２２は、例として、イオン化されたドーパント原子であるドーパントイオンを被処理体１に対して照射するイオン注入工程、及び、ドーパントイオンが照射された被処理体１を熱処理し活性化処理を行う活性化工程を含む。
　イオン注入工程は、例として、ドーパント元素を含むイオン源からイオンビームを引き出すビーム引出工程、当該イオンビームに含まれるイオン種の内の所望のイオン種を質量分離する質量分析工程、質量分離されたイオン種を含むイオンビームに対して加速エネルギーを付与する加速工程、及び、加速エネルギーが付与されたイオンビームを走査し被処理体１に対して照射する走査工程を行う。なお、イオン注入工程は、イオン阻止能を有する犠牲層である回路パターン２１１を利用し、所望の領域に対するドーパントイオンの照射を行う。
　イオン注入工程は、例として、Ｎ元素、Ｐ元素、Ａｌ元素及びＢ元素等の既知のドーパント元素をイオン化し被処理体１上に照射する。このとき、Ｎ元素及びＰ元素は、ｎ型領域を形成するようＳｉＣ単結晶に添加され、Ａｌ元素及びＢ元素は、ｐ型領域を形成するようＳｉＣ単結晶に添加される。
　なお、ＳｉＣ単結晶中においてｎ型又はｐ型の領域を形成するような元素は、当該ドーパントイオンとして適宜、採用され得る。
　なお、イオン注入工程は、Ｃ元素、Ｓｉ元素、Ｃｌ元素、Ａｒ元素等の非ドーパント元素も同様にイオン化し被処理体１上に照射し得る。
　ビーム引出工程は、所望の平均自由行程が得られるよう、真空チャンバ内に設置されたドーパント元素を含むイオン源からドーパントイオンを含むイオンビームを引き出す。
　また、ビーム引出工程は、例として、引出電圧を当該イオン源に印加することで当該イオンビームを引き出す。また、ビーム引出工程は、例として、当該イオン源をプラズマ環境下でイオン化させ当該イオンビームを引き出す。
　当該イオン源は、固体材料であってもよいし、気体材料であってもよいし、液体金属イオン源（ＬＭＩＳ）であってもよいし、イオン化を促進するようなプラズマ環境を形成するためのサポートガスと固体材料とを組み合わせる構成としてもよい。なお、当該プラズマ環境は、直流電源や交流電源等を利用する既知の方式に基づき適宜、形成される。
　質量分析工程は、所望のイオン種を質量分離するよう、ビーム引出工程により引き出されたドーパントイオンを含むイオンビームに係る質量及び電荷の比率（ｍ／ｚ）を分析する。質量分析工程は、例として、当該イオンビームに対して電圧を印加させながら磁場を通過させ、電圧及び／又は磁場強度を調整し当該イオン種と対応するｍ／ｚを選り出す。
　質量分析工程は、扇形磁場、四重極、飛行時間（ＴＯＦ）、イオントラップ型等の既知の質量分析であれば適宜、採用することができる。
　加速工程は、所望のイオン注入深さを実現するよう、又は、所望のドーパントプロファイルを実現するよう、ドーパントイオンを含むイオンビームに加速エネルギーを付与する。なお、加速工程は、質量分析工程の後に行われてもよいし、質量分析工程の前後のそれぞれにおいて行われてもよい。
　走査工程は、ドーパントイオンに注入角度が付与されるよう、真空チャンバに設置されたターゲットである被処理体１の表面の少なくとも一部に対しドーパントイオンを含むイオンビームを走査する。また、走査工程は、ファラデーカップを利用する等して、当該ターゲットに照射されるイオンビームのビーム電流を評価してもよい。なお、当該ビーム電流及びビーム照射時間は、当該イオンビームに係るドーズ量の評価に用いられる。
　また、イオン注入工程は、上記加速エネルギー、注入角度、ドーズ量等のプロセス条件を、所望のドーパントプロファイルが形成されるよう、設定又は最適化する。
　イオン注入工程は、２種以上のイオン種を照射するような共イオン注入を行ってよい。
当該２以上のイオン種は、例として、複数種のドーパントイオンであってもよいし、Ｃイオン及びドーパントイオンであってもよく、その組み合わせに制限はない。
　イオン注入工程は、所望のドーパントプロファイルが形成されるよう、複数回に亘ってドーパントイオンを被処理体１に対して照射してもよいし、加速エネルギーを複数段階に変化させながらドーパントイオンを被処理体１に対して照射してもよいし、被処理体１を加熱しながらドーパントイオンを被処理体１に対して照射してもよい。
　また、イオン注入工程は、ドーパント濃度が一定となるようなボックスプロファイルを形成するよう、ドーパントイオンを被処理体１に対して照射してもよい。なお、本明細書中の説明における「所望のドーパントプロファイル」とは、製造対象であるＳｉＣ半導体装置の構造に応じて適宜、変化し得る。
　活性化工程は、ドーパントイオンの照射に起因する結晶損傷を回復し当該ドーパントイオンを活性化させるよう、Ａｒ雰囲気等の不活性雰囲気下でドーパントイオンが照射された被処理体１を熱処理する。
　また、活性化工程は、加熱温度、加熱時間、分圧等のプロセス条件を、所望のドーパントプロファイルが形成されるよう、又は、当該ドーパントイオンの活性化率が高まるよう、設定又は最適化される。
　活性化工程は、例として、被処理体１表面のカーボン化を防ぐよう、被処理体１表面条にカーボン層やＳｉＯ２等のパッシベーション膜を成膜する。
　ドーピング工程Ｓ２２は、ｎ＋及び／又はｎ‐領域を形成するよう、ｐ＋及び／又はｐ‐領域を形成するよう、ｎ型又はｐ型のドリフト領域２２０を形成するよう、ｎ型又はｐ型のウェル領域２２１を形成するよう、ｎ型又はｐ型のコンタクト領域２２２を形成するよう、ｎ型又はｐ型のボディ領域を形成するよう、ｎ型又はｐ型のベース領域を形成するよう、ｎ型又はｐ型のソース領域を形成するよう、ｎ型又はｐ型のコレクタ領域を形成するよう、ｎ型又はｐ型のフィールドストップ領域を形成するよう、ｎ型又はｐ型のピラー領域を形成するよう、ｎ型又はｐ型のバッファ領域を形成するよう、ｎ型又はｐ型の再結合促進領域を形成するよう、ｎ型又はｐ型の埋込み領域を形成するよう、ｈａｌｏ構造を形成するよう、シャロージャンクション構造を形成するよう、又は、スーパージャンクション構造を形成するよう、被処理体１にドーパント原子を導入する。
　また、ドーピング工程Ｓ２２は、既知のＳｉ系電子デバイスにおいてみられるようなプロファイルを呈するｎ型又はｐ型領域を形成するよう、被処理体１に対してドーパント原子を導入する。
　なお、本明細書中の説明におけるｎ型領域やドリフト領域等に含まれる「領域」は、ｎ型層やドリフト層等に含まれる「層」と同一である、と把握することができる。
　ドーピング工程Ｓ２２が形成するｎ型又はｐ型領域のドーパント濃度は、好ましくは１．０×１０２１／ｃｍ３以下であり、より好ましくは１．０×１０２０／ｃｍ３以下であり、より好ましくは１．０×１０１９／ｃｍ３以下であり、さらに好ましくは１．０×１０１８／ｃｍ３以下であり、さらに好ましくは１．０×１０１７／ｃｍ３以下であり、さらに好ましくは１．０×１０１６／ｃｍ３以下である。また、当該ドーパント濃度は、好ましくは１．０×１０１５／ｃｍ３以上であり、より好ましくは１．０×１０１６／ｃｍ３以上であり、より好ましくは１．０×１０１７／ｃｍ３以上であり、さらに好ましくは１．０×１０１８／ｃｍ３以上であり、好ましくは１．０×１０１９／ｃｍ３以上であり、さらに好ましくは１．０×１０２０／ｃｍ３以上である。
　なお、当該ドーパント濃度は、例として、ｎ型コンタクト領域及びドリフト領域等の異なる領域間で相違する場合がある。
　ドーピング工程Ｓ２２は、ＳｉＣエピタキシャル成長の都度、パターニング工程Ｓ２１の後に被処理体１に対してドーパント原子を導入してもよい。当該ＳｉＣエピタキシャル成長は、成長工程Ｓ１によって行われてもよいし、ＰＶＤ方やＣＶＤ法等の既知の成膜手法によって行われてもよい。
　図３に示すように、デバイス形成工程Ｓ２は、パターニング工程Ｓ２１及びドーピング工程Ｓ２２を繰り返してよい。
　また、デバイス形成工程Ｓ２は、複数の回路パターン２１１に基づき、ＳｉＣエピタキシャル成長、パターニング工程Ｓ２１及びドーピング工程Ｓ２２を繰り返してよい。
　また、デバイス形成工程Ｓ２は、パターニング工程Ｓ２１を行わず、ＳｉＣエピタキシャル成長及びドーピング工程Ｓ２２を行ってよい。
　なお、デバイス形成工程Ｓ２は、ドーピング工程Ｓ２２が行われる都度、回路パターン２１１を呈するフォトレジスト及び／又はハードマスクをエッチングする。
　〈絶縁膜形成工程Ｓ２３〉
　図４に示すように、デバイス形成工程Ｓ２は、被処理体１に絶縁膜２３０を導入する絶縁膜形成工程Ｓ２３を行う。
　当該絶縁膜２３０は、例として、ＦＥＴ構造等を有するＳｉＣ半導体装置においてゲート絶縁膜、素子分離用の層間絶縁膜、又は、ゲート電極２４０におけるフラットバンド電圧等を調整するためのキャップ層として機能する。
　絶縁膜形成工程Ｓ２３が形成する絶縁膜２３０のＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ）は、好ましくは１００ｎｍ以下であり、より好ましくは５０ｎｍ以下であり、より好ましくは２０ｎｍ以下であり、さらに好ましくは１０ｎｍ以下であり、さらに好ましくは５．０ｎｍ以下であり、さらに好ましくは２．０ｎｍ以下である。また、当該ＥＯＴは、好ましくは１．０ｎｍ以上であり、より好ましくは２．０ｎｍ以上であり、より好ましくは５．０ｎｍ以上であり、より好ましくは１０ｎｍ以上であり、さらに好ましくは２０ｎｍ以上であり、さらに好ましくは５０ｎｍ以上である。
　絶縁膜形成工程Ｓ２３は、例として、既知の酸化炉と乾燥酸素（Ｏ２）や水蒸気（Ｈ２Ｏ）等の酸化種とを用いて被処理体１を熱酸化し、熱酸化ＳｉＯ２膜を形成する。
　このとき、絶縁膜形成工程Ｓ２３は、酸化温度、酸化時間、酸化種ガスの分圧等のプロセス条件を、ＳｉＣ／ＳｉＯ２界面における界面準位密度が低減されるよう、ＳｉＣ／ＳｉＯ２界面ラフネスが低減されるよう、熱酸化ＳｉＯ２膜中のカーボン残留が抑えられるよう、又は、熱酸化反応におけるＣＯガス発生を促進させるよう、設定又は最適化する。
　絶縁膜形成工程Ｓ２３は、絶縁膜界面における界面準位密度を低減するよう、絶縁膜２３０を成膜した後に、熱処理やプラズマ環境を利用するドライプロセスを行ってよい。
　絶縁膜形成工程Ｓ２３は、例として、ＳｉＣ／ＳｉＯ２界面における界面準位密度が低減されるよう、上記熱酸化ＳｉＯ２膜を形成した後に窒化処理を行ってもよい。当該窒化処理は、一酸化窒素（ＮＯ）雰囲気下での熱処理であってよいし、ＮＯ等の酸化窒素を励起させたプラズマ環境を利用した処理であってもよい。
　絶縁膜形成工程Ｓ２３は、ＣＶＤ法やＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）等の既知の成膜手法に基づき絶縁膜２３０を形成してよい。このとき、絶縁膜２３０は、熱酸化ＳｉＯ２膜等のＳｉ酸化膜に加えて、Ａｌ２Ｏ３膜、ＡｌＯＮ膜等の金属酸化膜を含める構成としてもよい。
　〈電極形成工程Ｓ２４〉
　図４及び図５に示すように、デバイス形成工程Ｓ２は、被処理体１上に電極を形成する電極形成工程Ｓ２４を行う。
　電極形成工程Ｓ２４は、ゲート電極２４０を形成するよう、ソース電極２４１を形成するよう、ドレイン電極２４２を形成するよう、ベース電極を形成するよう、エミッタ電極を形成するよう、コレクタ電極を形成するよう、アノード電極を形成するよう、カソード電極を形成するよう、オーミック電極を形成するよう、又は、ショットキー電極を形成するよう、被処理体１上で電極を形成する。
　電極形成工程Ｓ２４は、例として、ＣＶＤ法等の既知の手法に基づく成膜プロセスによりｐｏｌｙ‐Ｓｉを被処理体１上に成膜する。当該ｐｏｌｙ‐Ｓｉは、例として、パターニング工程Ｓ２１、ドーピング工程Ｓ２２及び選択的エッチング工程により、絶縁膜２３０と隣接するゲート電極２４０として加工される。なお、電極形成工程Ｓ２４は、ｐｏｌｙ‐Ｓｉ以外の金属材料をゲート電極２４０として、ｐｏｌｙ‐Ｓｉに代えて／加えて、採用することができる。
　電極形成工程Ｓ２４は、例として、ＰＶＤ法によりＮｉ等の金属膜を被処理体１上に成膜する、当該金属膜は、例として、パターニング工程Ｓ２１、ドーピング工程Ｓ２２及び選択的エッチング工程により、ｎ型又はｐ型のコンタクト領域２２２と隣接するオーミック電極であるソース電極２４１、又は、ドレイン電極２４２として形成される。
　電極形成工程Ｓ２４は、金属膜を形成した後に、被処理体１を熱処理することでシリサイド化反応を行ってもよい。なお、電極形成工程Ｓ２４は、ＴｉＮやＴａＮ等のバリアメタルをソース電極２４１やドレイン電極２４２等の電極に積層させてよい。
　また、電極形成工程Ｓ２４は、シリサイド化反応における熱処理温度や熱処理時間等のプロセス条件を、ショットキー電極が形成されるよう、又は、ドーパント偏析効果によりオーミック電極が形成されるよう、設定又は最適化する。
　図５に示すように、電極形成工程Ｓ２４は、分離工程Ｓ３の後に、ＰＶＤ法によりＮｉ等の金属膜を被処理体１上に成膜し、ｎ型又はｐ型領域と隣接するオーミック電極であるドレイン電極２４２を裏面電極として形成してよい。
　デバイス形成工程Ｓ２は、絶縁膜形成工程Ｓ２３又は電極形成工程Ｓ２４により形成された、絶縁膜２３又は電極は、上記ハードマスクとして利用されてもよい。
　なお、本明細書中の説明における「ＣＶＤ法」は、熱ＣＶＤ、ＰＥＣＶＤ（Ｐｌａｓｍａ‐Ｅｎｈａｎｃｅｄ　ＣＶＤ）、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）等の既知のＣＶＤ法を指し、ＳｉＣ半導体装置１２を構成する種々の材料の何れかを導入する上で成膜手法として採用され得る。
　なお、本明細書中の説明における「ＰＶＤ法」は、真空蒸着、ＤＣスパッタリング、ＲＦスパッタリング、マグネトロンスパッタリング、反応性スパッタリング、分子線エピタキシー（ＭＢＥ）等の既知のＰＶＤ法を指し、ＳｉＣ半導体装置１２を構成する種々の材料の何れかを導入する上で適宜、成膜手法として採用され得る。
　デバイス形成工程Ｓ２は、例として、トレンチゲート構造を有するＳｉＣ半導体装置１２を製造するよう、選択的エッチング工程の後にドーピング工程Ｓ２２、絶縁膜形成工程Ｓ２３、又は、電極形成工程Ｓ２４を行ってよい。
　デバイス形成工程Ｓ２は、電極形成工程Ｓ２４の後に、絶縁膜形成工程Ｓ２３の少なくとも一部を行ってもよい。
　本発明の一実施形態では、ＳｉＣ半導体装置１２の構造に応じて、所望のＳｉＣ半導体装置１２の構造が実現されるよう、デバイス形成工程Ｓ２に含まれる各工程の少なくとも一部が順不同で行われ得る。
　本発明の一実施形態では、デバイス形成工程Ｓ２は、配線領域を形成してもよい。
　《分離工程Ｓ３》
　分離工程Ｓ３は、被処理体１の一部を分離する。
　分離工程Ｓ３は、複数本のワイヤを往復運動させることで切断するマルチワイヤソー切断や、プラズマ放電を断続的に発生させて切断する放電加工法、レーザを照射し切断の基点となる層を形成する手法を、採用することができる。
　図６に示すように、分離工程Ｓ３は、被処理体１の内部に分離層３００を形成する分離層形成工程Ｓ３１、及び、分離層３００を起点に被処理体１の一部を剥離する剥離工程Ｓ３２を含む。
　〈分離層形成工程Ｓ３１〉
　分離層形成工程Ｓ３１は、上面から分離すべきＳｉＣ半導体装置１２の厚みに相当する深さとして被処理体１の内部が焦点となるよう、被処理体１において透過性を有する波長のレーザを被処理体１に対して照射し集光させ分離層３００を形成する。
　このとき、分離層形成工程Ｓ３１は、好ましくは、ＳｉＣ半導体装置１２が形成されていない被処理体１の表面に対してレーザを照射する。
　分離層形成工程Ｓ３１は、吸着チャック等の慣用の手法に基づき被処理体１を保持可能な保持手段、パルス発振するレーザを照射可能な光源３１１、及び、当該レーザを集光可能なレンズ等の慣用の集光手段３１２を利用し、分離層３００を形成する。
　また、分離層形成工程Ｓ３１は、例として、赤外レーザを当該レーザとして採用する。
なお、当該レーザの波長は、紫外光に類される波長であってもよいし、可視光に類される波長であってもよく、制限はない。
　また、分離層形成工程Ｓ３１は、レーザ波長、レーザ出力、レーザ走査速度、ビームスポット径、パルス幅、ピッチ幅等のプロセス条件を、被処理体１からＳｉＣ半導体装置１２を好適に分離できるよう、設定又は最適化する。
　〈剥離工程Ｓ３２〉
　剥離工程Ｓ３２は、分離層３００を起点に被処理体１の一部であるＳｉＣ半導体装置１２を剥離する。このとき、剥離工程Ｓ３２は、分離層３００に沿ってワイヤを往復運動させる、又は、超音波振動を発生させる等することで被処理体１に機械振動を付与し、分離層３００を起点に被処理体１からＳｉＣ半導体装置１２を剥離する。
　剥離工程Ｓ３２は、吸着チャック等の慣用の手法に基づき被処理体１を保持可能な保持手段、圧電セラミックス等から形成され超音波振動を含む慣用の機械振動を発生可能な振動手段、及び、純水等の液体を供給可能な液体供給手段の少なくとも一部を利用し、分離層３００を起点に被処理体１からＳｉＣ半導体装置１２を剥離する。
　分離工程Ｓ３は、分離層形成工程Ｓ３１に先行して、又は、剥離工程Ｓ３２に先行して、被処理体１上に応力発生層であるポリマー層を形成してよい。
　このとき、剥離工程Ｓ３２は、当該ポリマー層を含む被処理体１を冷却することで分離層３００における亀裂伝播を誘起し、分離層３００を起点に被処理体１からＳｉＣ半導体装置１２を剥離してよい。
　また、このとき、剥離工程Ｓ３２は、ポリマー層の組成や膜厚、冷却温度、冷却速度、冷却時間等のプロセス条件を、被処理体１からＳｉＣ半導体装置１２を好適に分離できるよう、設定又は最適化する。
　また、このとき、分離工程Ｓ３は、好ましくは、ＳｉＣ半導体装置１２における応力発生を抑えるよう、当該ポリマー層をＳｉＣ半導体装置１２が形成されていない被処理体１の表面上に形成する。
　分離工程Ｓ３は、公知技術を採用することができる。
　また、分離工程Ｓ３は、例えば、特開２０１３－４９１６１号公報、特開２０１８－２０７０３４号公報、特表２０１７－５００７２５号公報、及び、特表２０１７－５２６１６１号公報等の特許文献に記載の装置や方法等の少なくとも一部を採用することができる。
　また、分離工程Ｓ３は、例えば、特表２０１７－５２６１６１号公報、特表２０１７－５００７２５号公報、特開２０１８－１５２５８２号公報、特表２０１９－５００２２０号公報、及び、特表２０１９－５１１１２２号公報等の特許文献に記載の装置や方法等の少なくとも一部を採用することができる。
　《エッチング工程Ｓ４》
　図７に示すように、エッチング工程Ｓ４は、低減されたテラス長Ｗ３を呈する、平坦化されたバンチングフリーな表面を形成するよう、被処理体１をエッチングする。なお、エッチング工程Ｓ４に係る機構は、後述される。
　エッチング工程Ｓ４は、例として、分離工程Ｓ３により分離された被処理体１を熱処理し、被処理体１に残留した分離層３００を含む表層をエッチングする。分離層３００は、結晶転位３０１や損傷領域３０２を含む、と把握することができる。このとき、成長層１０の表面は、ＳｉＣ単結晶におけるフルユニットの高さを呈するステップで終端され得る。なお、分離層３００は、歪層又はダメージ層とも解される。
　また、エッチング工程Ｓ４は、被処理体１を原子数比Ｓｉ／Ｃが１以下である準閉鎖空間に設置し加熱し被処理体１をエッチングする歪層除去工程Ｓ４１を含む。また、エッチング工程Ｓ４は、被処理体１を原子数比Ｓｉ／Ｃが１を超える準閉鎖空間に設置し加熱し被処理体１をエッチングするバンチング分解工程Ｓ４２を含む。
　歪層除去工程Ｓ４１は、分離層３００をエッチングし、バンチング（束化）された表面が露出するよう、被処理体１をエッチングする。
　バンチング分解工程Ｓ４２は、平坦化されたバンチングフリーな表面を形成するよう、被処理体１をエッチングし被処理体１の表面のＭＳＢを分解する。このとき、当該表面は、ＳｉＣ単結晶におけるフルユニットの高さを呈するステップで終端される。
　図８に示すように、本発明の一実施形態は、成長工程Ｓ１、デバイス形成工程Ｓ２及び分離工程Ｓ３を少なくとも含む複数の工程が、円環をなすよう、繰り返し行われてよい。
　また、本発明の一実施形態は、成長工程Ｓ１、デバイス形成工程Ｓ２、分離工程Ｓ３及びエッチング工程Ｓ４が、円環をなすよう、繰り返し行われてよい。
　また、本発明の一実施形態は、デバイス形成工程Ｓ２の各工程の少なくとも一部が、分離工程Ｓ３の後に行われてもよい。
　本発明の一実施形態は、例として、ショットキーバリアダイオード（ＳＢＤ）、バイポーラジャンクショントランジスタ（ＢＪＴ）、ＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）及びその組み合わせを含む既知のデバイス構造を有するＳｉＣ半導体装置１２を製造することができる。
　図９に示すように、本発明の一実施形態は、ドレイン電極、アノード電極、コレクタ電極等の電極面と隣接するような、ｎ型又はｐ型の基板１１１を含むＳｉＣ半導体装置１２を製造することができる。
　図９（a）に示すように、本発明の一実施形態は、ｎ型又はｐ型の基板１１１、ｎ型又はｐ型のドリフト領域２２０、ｎ型又はｐ型のウェル領域２２１、ｎ型又はｐ型のコンタクト領域２２２、絶縁膜２３０、ゲート電極２４０、ソース電極２４１及びドレイン電極２４２を含むＦＥＴ構造を有するＳｉＣ半導体装置１２を製造することができる。
　また、図９（ｂ）に示すように、本発明の一実施形態は、ｎ型又はｐ型の基板１１１、低濃度領域２２６、アノード電極２４４及びカソード電極２４５を含むＳＢＤ構造を有するＳｉＣ半導体装置１２を製造することができる。
　ｎ型又はｐ型の基板１１１の厚みは、成長層１０の厚みの範囲で制限はない。ｎ型又はｐ型の基板１１１は、例として、オーミック電極の実現に寄与する。
　本発明の一実施形態は、プレーナゲート型構造を有するＳｉＣ半導体装置１２を製造することができる。このとき、ＳｉＣ半導体装置１２は、ＦＥＴ構造やＩＧＢＴ構造等の既知のデバイス構造を有してよい。
　本発明の一実施形態は、デバイス動作時のＪＦＥＴ抵抗が低減されるよう、トレンチゲート型構造を有するＳｉＣ半導体装置１２を製造することができる。このとき、ＳｉＣ半導体装置１２は、ＦＥＴ構造やＩＧＢＴ構造等の既知のデバイス構造を有してよい。
　本発明の一実施形態は、デバイス動作時のドリフト抵抗が低減されるよう、ｎ型又はｐ型のピラー領域を含むスーパージャンクション構造を有する既知のＳｉＣ半導体装置１２を製造することができる。このとき、ＳｉＣ半導体装置１２は、ＦＥＴ構造やＩＧＢＴ構造等の既知のデバイス構造を有してよい。
　本発明の一実施形態は、デバイス動作時の電界集中効果が緩和されるよう、ｎ型又はｐ型の埋込み領域を含むＳｉＣ半導体装置１２を製造することできる。
　なお、当該ＳｉＣ半導体装置１２におけるｎ型又はｐ型の埋込み領域は、例として、膜厚方向に沿ってゲート電極２４０の下方に設置されてもよいし、膜厚方向に沿ってソース電極２４１の下方に設置されてもよいし、膜厚方向と直交する方向に沿ってｎ型又はｐ型のウェル領域と並ぶガードリングを呈するよう設置されてもよい。
　本発明の一実施形態は、基底面転位密度（ＢＰＤ密度）が＜１００／ｃｍ２である成長層を含む、ＢＰＤ密度が＜１０／ｃｍ２である成長層を含む、又は、＜１．０／ｃｍ２である成長層を含むＳｉＣ半導体装置１２を製造することができる。上述のように、当該成長層は、成長層１０の少なくとも一部である。
　当該成長層は、上記ｎ型又はｐ型領域を含むＳｉＣ半導体装置１２を構成するＳｉＣ構造の少なくとも一部を指す。
　また、当該成長層は、例として、ｎ型又はｐ型の基板１１１を指す。
　また、当該成長層は、例として、１．０×１０１７／ｃｍ３以上、２．０×１０１７／ｃｍ３以上、５．０×１０１７／ｃｍ３以上、１．０×１０１８／ｃｍ３以上、２．０×１０１８／ｃｍ３以上、又は、５．０×１０１８／ｃｍ３以上のドーパント濃度を有するｎ＋又はｐ＋領域を指す。
　本発明の一実施形態において製造されるＳｉＣ半導体装置１２のセルピッチは、好ましくは１０μｍ以下であり、より好ましくは５．０μｍ以下であり、より好ましくは２．０μｍ以下であり、より好ましくは１．０μｍ以下であり、さらに好ましくは０．５μｍ以下であり、さらに好ましくは０．２μｍ以下であり、さらに好ましくは０．１μｍ以下であり、さらに好ましくは５０ｎｍ以下であり、さらに好ましくは２０ｎｍ以下であり、さらに好ましくは１０ｎｍ以下である。また、当該セルピッチは、好ましくは１．０ｎｍ以上であり、より好ましくは１０ｎｍ以上であり、より好ましくは２０ｎｍ以上であり、より好ましくは５０ｎｍ以上であり、より好ましくは０．１μｍ以上であり、より好ましくは０．２μｍ以上であり、より好ましくは０．５μｍ以上であり、より好ましくは１．０μｍ以上であり、さらに好ましくは２．０μｍ以上であり、さらに好ましくは５．０μｍ以上である。
　〈成長工程Ｓ１及びエッチング工程Ｓ４の機構〉
　本明細書は、以下、成長工程Ｓ１又はエッチング工程Ｓ４である熱処理工程に係る原料輸送機構を説明する。
　本発明の一実施形態では、熱処理工程は、被処理体１及びＳｉＣ原料４間に温度差が形成されるよう、被処理体１及びＳｉＣ原料４を熱処理する。
　成長工程Ｓ１としての熱処理工程は、被処理体１を低温側に設置することで、被処理体１を結晶成長させ、被処理体１表面に成長層１０を形成する。
　エッチング工程Ｓ４としての熱処理工程は、被処理体１を高温側に設置することで、被処理体１をエッチングし、例えば分離層３００を除去する。
　図１０に示すように、被処理体１が低温側に設置されることで、裏面１ａにおける成長層１０の形成と、ＳｉＣ原料４（主面４ａ）のエッチングと、が同時に行われる。
　成長工程Ｓ１及びエッチング工程Ｓ４のそれぞれは、Ｓｉ元素及びＣ元素を含む雰囲気下で、被処理体１及びＳｉＣ原料４を準閉鎖空間内で、熱処理する。
　なお、本明細書中の説明における「準閉鎖空間」は、空間内部の真空引きは可能であるが、空間内部で発生した蒸気の少なくとも一部を閉じ込め可能な空間のことを指す。
　図１１に示すように、被処理体１及びＳｉＣ原料４において、以下の１）～５）の反応に基づく原料輸送が持続的に行われ、成長層１０が形成される。
　１）　ＳｉＣ（ｓ）→Ｓｉ（ｖ）＋Ｃ（ｓ）
　２）　２Ｃ（ｓ）＋Ｓｉ（ｖ）→ＳｉＣ２（ｖ）
　３）　Ｃ（ｓ）＋２Ｓｉ（ｖ）→Ｓｉ２Ｃ（ｖ）
　４）　Ｓｉ（ｖ）＋ＳｉＣ２（ｖ）→２ＳｉＣ（ｓ）
　５）　Ｓｉ２Ｃ（ｖ）→Ｓｉ（ｖ）＋ＳｉＣ（ｓ）
　１）の説明:ＳｉＣ原料４表面が熱分解されることで、ＳｉＣ原料４表面からＳｉ原子（Ｓｉ（ｖ））が脱離する。
　２）及び３）の説明:Ｓｉ原子（Ｓｉ（ｖ））が脱離することでＳｉＣ原料４表面に残存したＣ原子（Ｃ（ｓ））は、原料輸送空間内のＳｉ蒸気（Ｓｉ（ｖ））と反応することで、Ｓｉ２Ｃ又はＳｉＣ２等となって原料輸送空間内に昇華する。
　４）及び５）の説明:昇華したＳｉ２Ｃ又はＳｉＣ２等が、温度勾配によって被処理体１の裏面１ａのテラスに到達・拡散し、ステップに到達することで裏面１ａの多形を引き継ぎ、ステップフロー成長の様相を呈しながら、成長層１０が形成される。
　成長工程Ｓ１は、ＳｉＣ原料４からＳｉ原子を熱昇華させるＳｉ原子昇華工程と、ＳｉＣ原料４の主面４ａに残存したＣ原子を原料輸送空間内のＳｉ原子と結合させることで昇華させるＣ原子昇華工程と、を含む。
　成長工程Ｓ１は、被処理体１における裏面１ａにおいて、上記ステップフロー成長に基づき成長層１０を形成する。成長工程Ｓ１に含まれる各工程は逐次、行われる。
　なお、成長工程Ｓ１は、輸送されたＳｉ２Ｃ又はＳｉＣ２等が過飽和となり凝結することで成長層１０を形成するため、ＰＶＴ（物理気相輸送）に基づく工程と解される。
　また、このような構成とすることで、成長工程Ｓ１は、被処理体１表面上のＭＳＢの形成を抑止し、低減されたテラス長を呈する平坦化されたＳｉＣ表面を得ることができる。
　エッチング工程Ｓ４は、被処理体１表面からＳｉ原子を熱昇華させるＳｉ原子昇華工程と、被処理体１表面に残存したＣ原子を原料輸送空間内のＳｉ原子と結合させることで昇華させるＣ原子昇華工程と、を含み、被処理体１表面をエッチングする。このような構成とすることで、エッチング工程Ｓ４は、被処理体１表面上のＭＳＢを分解し、低減されたテラス長を呈する平坦化されたＳｉＣ表面を得ることができる。
　成長工程Ｓ１及びエッチング工程Ｓ４のそれぞれに係る機構は、Ｓｉ元素及びＣ元素を含む原料の輸送である、と把握することができる。
　原料輸送の駆動力は、形成された温度勾配に起因する被処理体１及びＳｉＣ原料４間の蒸気圧差である、と把握することができる。よって、被処理体１及びＳｉＣ原料４のそれぞれの表面における温度差のみならず、被処理体１及びＳｉＣ原料４間の結晶構造等に起因する化学ポテンシャル差も原料輸送の駆動力となり得る、と把握することができる。
　成長工程Ｓ１及びエッチング工程Ｓ４のそれぞれにおいて、ＳｉＣ原料４は、昇華法等により作製されたＳｉＣインゴットであってよいし、当該ＳｉＣインゴットから円盤状にスライスされたＳｉＣウェハであってもよいし、ＳｉＣ多結晶であってもよい。また、ＳｉＣ原料４は、ＳｉＣ多結晶を含む焼結体等の加工品であってよい。
　また、成長工程Ｓ１及びエッチング工程Ｓ４のそれぞれにおいて、準閉鎖空間を形成するＳｉＣ材料や、準閉鎖空間内で露出したＳｉＣ材料は、ＳｉＣ原料４となり得る。
　成長工程Ｓ１における原料輸送は、ドーパントガス供給手段により準閉鎖空間内にドーパントガスを供給されることで、成長層１０のドーパント濃度を調整することができる。
ドーパントガスを供給しない場合、成長層１０は準閉鎖空間内のドーパント濃度を引き継ぐ、と把握することができる。
　成長工程Ｓ１及びエッチング工程Ｓ４のそれぞれにおける原料輸送は、好ましくは、Ｓｉ元素を含む気相種及びＣ元素を含む気相種を有する環境下で行われる。
　また、成長工程Ｓ１及びエッチング工程Ｓ４のそれぞれにおける原料輸送は、ＳｉＣ‐Ｓｉ又はＳｉＣ‐Ｃ平衡蒸気圧環境下で行われる。
　本明細書中の説明における「ＳｉＣ‐Ｓｉ蒸気圧環境」は、ＳｉＣ（固体）とＳｉ（液相）とが気相を介して相平衡状態となっているときの蒸気圧の環境を指す。ＳｉＣ‐Ｓｉ平衡蒸気圧環境は、原子数比Ｓｉ／Ｃが１を超える準閉鎖空間が熱処理されることで形成される。
　本明細書中の説明における「ＳｉＣ‐Ｃ平衡蒸気圧環境」は、ＳｉＣ（固相）とＣ（固相）とが気相を介して相平衡状態となっているときの蒸気圧の環境を指す。ＳｉＣ‐Ｃ平衡蒸気圧環境は、原子数比Ｓｉ／Ｃが１以下である準閉鎖空間が熱処理されることで形成される。
　成長工程Ｓ１及びエッチング工程Ｓ４のそれぞれにおける熱処理温度は、好ましくは１４００℃以上であり、より好ましくは１５００℃以上であり、より好ましくは１６００℃以上であり、より好ましくは１７００℃以上であり、より好ましくは１８００℃以上であり、さらに好ましくは１９００℃以上であり、さらに好ましくは２０００℃以上であり、さらに好ましくは２１００℃以上であり、さらに好ましくは２２００℃以上である。
　また、当該熱処理温度は、好ましくは２３００℃以下であり、より好ましくは２２００℃以下であり、より好ましくは２１００℃以下であり、より好ましくは２０００℃以下であり、より好ましくは１９００℃以下であり、さらに好ましくは１８００℃以下であり、さらに好ましくは１７００℃以下であり、さらに好ましくは１６００℃以下であり、さらに好ましくは１５００℃以下である。
　なお、成長工程Ｓ１及びエッチング工程Ｓ４のそれぞれに係る、成長レート又はエッチングレートは、当該熱処理温度によって決定される。
　成長工程Ｓ１及びエッチング工程Ｓ４のそれぞれにおける被処理体１及びＳｉＣ原料４間の温度勾配は、好ましくは０．１℃／ｍｍ以上であり、より好ましくは０．２℃／ｍｍ以上であり、より好ましくは０．５℃／ｍｍ以上であり、さらに好ましくは１．０℃／ｍｍ以上であり、さらに好ましくは２．０℃／ｍｍ以上である。また、当該温度勾配は、好ましくは５．０℃／ｍｍ以下であり、より好ましくは２．０℃／ｍｍ以下であり、より好ましくは２．０℃／ｍｍ以下であり、より好ましくは１．０℃／ｍｍ以下であり、さらに好ましくは０．５℃／ｍｍ以下であり、さらに好ましくは０．２℃／ｍｍ以下である。
　なお、当該温度勾配は、一様であってもよいし、分布をもってもよい。
　〈成長工程Ｓ１及びエッチング工程Ｓ４のそれぞれに係る装置〉
　本明細書は、以下、成長工程Ｓ１及びエッチング工程Ｓ４において用いられる装置について、詳細に説明する。なお、先の製造方法に示した構成と基本的に同一の構成要素については、同一の符号を付してその説明を簡略化する。
　図１２に示すように、ＳｉＣ半導体装置の製造方法に係る製造装置は、本体容器１４１、高融点容器１４２及び加熱炉１４３を有する。
　本体容器１４１は、例として、ＳｉＣ多結晶を含む材料で構成される。よって、本体容器１４１の少なくとも一部は、原料輸送における輸送元（ＳｉＣ原料４）となり得る。
　加熱された本体容器１４１内の環境は、例として、Ｓｉ元素を含む気相種及びＣ元素を含む気相種の混合系の蒸気圧環境となることが望ましい。このＳｉ元素を含む気相種としては、Ｓｉ、Ｓｉ２、Ｓｉ３、Ｓｉ２Ｃ、ＳｉＣ２、ＳｉＣ等を例示することができる。
また、Ｃ元素を含む気相種としては、Ｓｉ２Ｃ、ＳｉＣ２、ＳｉＣ、Ｃ等を例示することができる。
　本体容器１４１のドーパント及びドーパント濃度は、形成したい成長層１０のドーパント及びドーパント濃度に合わせて選択することができる。
　また、本体容器１４１の加熱処理時に、内部空間にＳｉ元素を含む気相種及びＣ元素を含む気相種の蒸気圧を発生させる構成であれば、その構造を採用することができる。例として、内面の一部にＳｉＣ多結晶が露出した構成や、本体容器１４１内に別途、ＳｉＣ多結晶を設置する構成等を示すことができる。
　本体容器１４１は、被処理体１を設置可能な設置具１４１ａを備える。また、本体容器１４１は、互いに嵌合可能な上容器１４１ｃ及び下容器１４１ｂを備える嵌合容器である。上容器１４１ｃと下容器１４１ｂの嵌合部には、微小な間隙が形成されており、この間隙から本体容器１４１内の排気（真空引き）が可能なよう構成されている。
〈Ｓｉ蒸気供給源〉
　本体容器１４１は、Ｓｉ蒸気供給源を有する。Ｓｉ蒸気供給源は、本体容器１４１内の準閉鎖空間の原子数比Ｓｉ／Ｃを、１を超えるよう調整する目的で用いられる。Ｓｉ蒸気供給源としては、固体のＳｉ（Ｓｉ片やＳｉ粉末等のＳｉペレット）やＳｉ化合物を例示することができる。
　例えば、本発明の一実施形態のように、本体容器１４１の全体がＳｉＣ多結晶で構成されている場合には、Ｓｉ蒸気供給源を設置することで、本体容器１４１内の原子数比Ｓｉ／Ｃが１を超える。具体的には、化学量論比１：１を満たすＳｉＣ多結晶の本体容器１４１内に、化学量論比１：１を満たす被処理体１及びＳｉＣ原料４と、Ｓｉ蒸気供給源と、を設置した場合には、本体容器１４１内の原子数比Ｓｉ／Ｃは１を超えることとなる。
　本発明の一実施形態に係るＳｉＣ‐Ｓｉ平衡蒸気圧環境は、原子数比Ｓｉ／Ｃが１を超える準閉鎖空間が加熱されることで形成される。また、本発明の一実施形態に係るＳｉＣ‐Ｃ平衡蒸気圧環境は、原子数比Ｓｉ／Ｃが１以下である準閉鎖空間が加熱されることで形成される。本発明の一実施形態に係る本体容器１４１は、それぞれ、ＳｉＣ‐Ｓｉ平衡蒸気圧環境又はＳｉＣ‐Ｃ平衡蒸気圧環境となるよう適宜、所定の部材を収容する構成としてよい。
　加熱炉１４３は、本体容器１４１の上容器１４１ｃから下容器１４１ｂに向かって温度が下がる／上がるよう温度勾配を形成するよう加熱する構成となっている。これにより、被処理体１の厚み方向に温度勾配が形成される。
　加熱炉１４３は、図１２に示すように、被処理体１等を１０００℃以上２３００℃以下の温度に加熱することが可能な本加熱室１４３ｃと、被処理物を５００℃以上の温度に予備加熱可能な予備室１４３ａと、本体容器１４１を収容可能な高融点容器１４２と、この高融点容器１４２を予備室１４３ａから本加熱室１４３ｃへ移動可能な移動手段１４３ｂ（移動台）と、を備えている。
　本加熱室１４３ｃは、平面断面視で正六角形に形成されており、その内側に高融点容器１４２が設置される。本加熱室１４３ｃ内は、加熱ヒータ１４３ｄ（メッシュヒータ）が備えられている。また、本加熱室１４３ｃの側壁や天井には多層熱反射金属板が固定されている（図示せず。）。多層熱反射金属板は、加熱ヒータ１４３ｄの熱を本加熱室１４３ｃの略中央部に向け反射させるように構成されている。
　加熱ヒータ１４３ｄは、本加熱室１４３ｃ内において、被処理物が収容される高融点容器１４２を取り囲むように設置される。このとき、加熱ヒータ１４３ｄの外側に多層熱反射金属板が設置されることで、１０００℃以上２３００℃以下の温度範囲における昇温が可能となる。
　加熱ヒータ１４３ｄは、例として、抵抗加熱式のヒータや高周波誘導加熱式のヒータを採用することができる。
　加熱ヒータ１４３ｄは、高融点容器１４２内に温度勾配を形成可能な構成を採用してもよい。加熱ヒータ１４３ｄは、例として、上側（若しくは下側）に多くのヒータが設置されるよう構成してもよい。また、加熱ヒータ１４３ｄは、上側（若しくは下側）に向かうにつれて幅が大きくなるように構成してもよい。あるいは、加熱ヒータ１４３ｄは、上側（若しくは下側）に向かうにつれて供給される電力を大きくすることが可能なよう構成してもよい。
　本加熱室１４３ｃには、本加熱室１４３ｃ内の排気を行う真空形成用バルブ１４３ｆと、本加熱室１４３ｃ内に不活性ガスを導入する不活性ガス注入用バルブ１４３ｅと、本加熱室１４３ｃ内の真空度を測定する真空計１４３ｇと、が接続されている。
　真空形成用バルブ１４３ｆは、本加熱室１４３ｃ内を排気して真空引きする真空引ポンプと接続されている（図示せず。）。この真空形成用バルブ１４３ｆ及び真空引きポンプにより、本加熱室１４３ｃ内の真空度は、好ましくは、１０Ｐａ以下、より好ましくは、１．０Ｐａ以下、最も好ましくは、１０‐３Ｐａ以下に調整することができる。この真空引きポンプとしては、ターボ分子ポンプを例示することができる。
　不活性ガス注入用バルブ１４３ｅは、不活性ガス供給源と接続されている（図示せず。
）。この不活性ガス注入用バルブ１４３ｅ及び不活性ガス供給源により、本加熱室１４３ｃ内に不活性ガスを１０‐５～１０４Ｐａの範囲で導入することができる。この不活性ガスとしては、Ａｒ等を選択することができる。
　不活性ガス注入用バルブ１４３ｅは、本体容器１４１内にドーパントガスを供給可能なドーパントガス供給手段である。すなわち、不活性ガスにドーパントガス（例として、Ｎ２等）を選択することにより、成長層１０のドーパント濃度を高めることができる。
　予備室１４３ａは、本加熱室１４３ｃと接続されており、移動手段１４３ｂにより高融点容器１４２を移動可能に構成されている。なお、本実施形態の予備室１４３ａは、本加熱室１４３ｃの加熱ヒータ１４３ｄの余熱により昇温可能なよう構成されている。例として、本加熱室１４３ｃを２０００℃まで昇温した場合には、予備室１４３ａは１０００℃程度まで昇温され、被処理物（被処理体１や本体容器１４１、高融点容器１４２等）の脱ガス処理を行うことができる。
　移動手段１４３ｂは、高融点容器１４２を載置して、本加熱室１４３ｃ及び予備室１４３ａ間を移動可能に構成されている。
　移動手段１４３ｂによる本加熱室１４３ｃと予備室１４３ａ間の搬送は、最短１分程で完了するため、１．０～１０００℃／ｍｉｎでの昇温・降温を実現することができる。これにより、急速昇温及び急速降温が行えるため、昇温中及び降温中の低温成長履歴を持たない表面形状を観察することが可能である。
　また、図１２において、予備室１４３ａは本加熱室１４３ｃの下方に設置されているが、予備室１４３ａはこれに限られず何れの方向に設置されてもよい。
　本実施形態に係る移動手段１４３ｂは、高融点容器１４２を載置する移動台である。この移動台と高融点容器１４２の接触部と、が熱の伝播経路となる。これにより、移動台と高融点容器１４２の接触部側が低温側となるよう高融点容器１４２内に温度勾配を形成することができる。
　本実施形態の加熱炉１４３では、高融点容器１４２の底部が移動台と接触しているため、高融点容器１４２の上容器１４２ｂから下容器１４２ａに向かって温度が下がるように温度勾配が設けられる。
　温度勾配の方向は、移動台と高融点容器１４２の接触部の位置を変更することで、任意の方向に設定することができる。例として、移動台に吊り下げ式等を採用して、接触部を高融点容器１４２の天井に設ける場合には、熱が上方向に逃げる。そのため、温度勾配は、高融点容器１４２の上容器１４２ｂから下容器１４２ａに向かって温度が上がるように温度勾配が設けられることとなる。なお、この温度勾配は、被処理体１及びＳｉＣ原料４の厚さ方向に沿って形成されていることが望ましい。また、上記のように、温度勾配は、加熱ヒータ１４３ｄの構成により形成されてもよい。
　本実施形態に係る加熱炉１４３内のＳｉ元素を含む気相種の蒸気圧環境は、高融点容器１４２及びＳｉ蒸気供給材料を用いて形成している。例として、本体容器１４１の周囲にＳｉ元素を含む気相種の蒸気圧の環境を形成可能な方法であれば、本発明の一実施形態において、採用することができる。
　高融点容器１４２は、好ましくは、本体容器１４１を構成する材料の融点と同等若しくはそれ以上の融点を有する、高融点材料を含んで構成されている。
　高融点容器１４２は、例として、汎用耐熱部材であるＣ、高融点金属であるＷ，Ｒｅ，Ｏｓ，Ｔａ，Ｍｏ、炭化物であるＴａ９Ｃ８，ＨｆＣ，ＴａＣ，ＮｂＣ，ＺｒＣ，Ｔａ２Ｃ，ＴｉＣ，ＷＣ，ＭｏＣ、窒化物であるＨｆＮ，ＴａＮ，ＢＮ，Ｔａ２Ｎ，ＺｒＮ，ＴｉＮ、ホウ化物であるＨｆＢ２，ＴａＢ２，ＺｒＢ２，ＮＢ２，ＴｉＢ２、ＳｉＣ多結晶等を例示することができる。
　図１２に示すように、高融点容器１４２は、本体容器１４１と同様に、互いに嵌合可能な上容器１４２ｂと、下容器１４２ａと、を備える嵌合容器であり、本体容器１４１を収容可能に構成されている。上容器１４２ｂと下容器１４２ａの嵌合部には、微小な間隙４３が形成されており、この間隙４３から高融点容器１４２内の排気（真空引き）が可能なよう構成されている。
　高融点容器１４２は、高融点容器１４２内にＳｉ元素を含む気相種の蒸気圧を供給可能なＳｉ蒸気供給材料を有している。
　Ｓｉ蒸気供給材料は、加熱処理時にＳｉ蒸気を高融点容器１４２内に発生させる構成であればよく、例として、固体のＳｉ（Ｓｉ片やＳｉ粉末等のＳｉペレット）やＳｉ化合物を例示することができる。
　また、Ｓｉ蒸気供給材料は、例として、高融点容器１４２の内壁を被覆する薄膜である。
　高融点容器１４２がＴａＣ等の金属化合物である場合、Ｓｉ蒸気供給材料は、例として、高融点容器１４２を構成する金属原子及びＳｉ原子のシリサイド材料である。
　高融点容器１４２は、その内側にＳｉ蒸気供給材料を有することにより、本体容器１４１内Ｓｉ元素を含む気相種の蒸気圧環境を維持することができる。これは、本体容器１４１内のＳｉ元素を含む気相種の蒸気圧と、本体容器１４１外のＳｉ元素を含む気相種の蒸気圧と、がバランスされるため、と把握することができる。
　本明細書は、参考例１～３を交えて、本発明に係る作用効果を説明する。
《参考例１》
　以下の条件で、ＳｉＣ単結晶基板Ｅ１０は本体容器１４１に収容され、本体容器１４１は高融点容器１４２に収容されている。
〈ＳｉＣ単結晶基板Ｅ１０〉
　多型:４Ｈ‐ＳｉＣ
　基板サイズ:横幅（１０ｍｍ）、縦幅（１０ｍｍ）、厚み（０．３ｍｍ）
　オフ方向及びオフ角:＜１１‐２０＞方向４°オフ
　成長面:（０００１）面
　ＭＳＢの有無:無し
　分離層又は歪層：無し
　材料:ＳｉＣ多結晶
　容器サイズ:直径（６０ｍｍ）、高さ（４．０ｍｍ）
　ＳｉＣ単結晶基板Ｅ１０とＳｉＣ材料との距離：２．０ｍｍ
　容器内の原子数比Ｓｉ／Ｃ:１以下
　材料:ＴａＣ
　容器サイズ:直径（１６０ｍｍ）、高さ（６０ｍｍ）
　Ｓｉ蒸気供給材料（Ｓｉ化合物）:ＴａＳｉ２
　上記条件で設置したＳｉＣ単結晶基板Ｅ１０は、以下の条件で加熱処理されている。
　加熱温度：１７００℃
　加熱時間:３００ｍｉｎ
　温度勾配:１．０℃／ｍｍ
　成長速度:５．０ｎｍ／ｍｉｎ
　本加熱室１４３ｃの真空度:１０‐５Ｐａ
　図１３は、成長層Ｅ１１において、ＢＰＤから他の欠陥・転位（ＴＥＤ等）に変換した変換率を求める手法の説明図である。
　図１３（ａ）は、加熱工程により成長層Ｅ１１を成長させた様子を示している。この加熱工程では、ＳｉＣ単結晶基板Ｅ１０に存在していたＢＰＤが、ある確率でＴＥＤに変換される。そのため、成長層Ｅ１１の表面には、１００％変換されない限り、ＴＥＤとＢＰＤが混在していることとなる。
　図１３（ｂ）は、ＫＯＨ溶解エッチング法を用いて成長層Ｅ１１中の欠陥を確認した様子を示している。このＫＯＨ溶解エッチング法は、約５００℃に加熱した溶解塩（ＫＯＨ等）にＳｉＣ単結晶基板Ｅ１０を浸し、転位や欠陥部分にエッチピットを形成し、そのエッチピットの大きさ・形状により転位の種類を判別する手法である。この手法により、成長層Ｅ１１表面に存在しているＢＰＤ数は評価される。
　図１３（ｃ）は、ＫＯＨ溶解エッチング後に成長層Ｅ１１を除去する様子を示している。本手法では、エッチピット深さまで機械研磨やＣＭＰ等により平坦化した後、熱エッチングにより成長層Ｅ１１を除去することで、ＳｉＣ単結晶基板Ｅ１０の表面は表出している。
　図１３（ｄ）は、成長層Ｅ１１を除去したＳｉＣ単結晶基板Ｅ１０に対し、ＫＯＨ溶解エッチング法を用いてＳｉＣ単結晶基板Ｅ１０中の欠陥を確認した様子を示している。この手法により、ＳｉＣ単結晶基板Ｅ１０表面に存在しているＢＰＤ数は評価される。
　図１３に示した一連の順序により、成長層Ｅ１１表面に存在するＢＰＤの数（図１３（ｂ）参照）と、ＳｉＣ単結晶基板Ｅ１０表面に存在するＢＰＤの数（図１３（ｄ））と、を比較することで、熱処理によりＢＰＤから他の欠陥・転位に変換したＢＰＤ変換率を得ることができる。
　参考例１の成長層Ｅ１１表面に存在するＢＰＤの数は約０／ｃｍ２であり、ＳｉＣ単結晶基板Ｅ１０表面に存在するＢＰＤの数は１０００／ｃｍ２であった。すなわち、表面にＭＳＢが存在しないＳｉＣ単結晶基板Ｅ１０を原子数比Ｓｉ／Ｃが１以下である準閉鎖空間に設置し加熱することによりＢＰＤが低減・除去される、と把握することができる。
　参考例１では、本体容器１４１内の原子数比Ｓｉ／Ｃが１以下となるよう本体容器１４１内にＳｉＣ‐Ｃ平衡蒸気圧環境が形成されているため、成長工程Ｓ１においてもＢＰＤが低減・除去され得る、と把握することができる。
　《参考例２》
　以下の条件で、ＳｉＣ単結晶基板Ｅ１０を本体容器１４１に収容し、さらに本体容器１４１を高融点容器１４２に収容した。
〈ＳｉＣ単結晶基板Ｅ１０〉
　多型:４Ｈ‐ＳｉＣ
　基板サイズ:横幅（１０ｍｍ）、縦幅（１０ｍｍ）、厚み（０．３ｍｍ）
　オフ方向及びオフ角:＜１１‐２０＞方向４°オフ
　成長面:（０００１）面
　ＭＳＢの有無:有り
　材料:ＳｉＣ多結晶
　容器サイズ:直径（６０ｍｍ）、高さ（４．０ｍｍ）
　ＳｉＣ単結晶基板Ｅ１０とＳｉＣ材料との距離：２．０ｍｍ
　Ｓｉ蒸気供給源:Ｓｉ片
　容器内の原子数比Ｓｉ／Ｃ:１を超える
　本体容器１４１内に、ＳｉＣ単結晶基板と共にＳｉ片を収容することで、容器内の原子数比Ｓｉ／Ｃが１を超える。
　材料:ＴａＣ
　容器サイズ:直径１６０ｍｍ×高さ６０ｍｍ
　Ｓｉ蒸気供給材料（Ｓｉ化合物）:ＴａＳｉ２
　上記条件で設置したＳｉＣ単結晶基板Ｅ１０は、以下の条件で加熱処理されている。
　加熱温度：１８００℃
　加熱時間:６０ｍｉｎ
　温度勾配:１．０℃／ｍｍ
　成長速度:６８ｎｍ／ｍｉｎ
　本加熱室１４３ｃの真空度:１０‐５Ｐａ
　図１４は、成長層Ｅ１１の成長前のＳｉＣ単結晶基板Ｅ１０表面のＳＥＭ像である。図１４（ａ）は倍率×１０００で観察したＳＥＭ像であり、図１４（ｂ）は倍率×１０００００で観察したＳＥＭ像である。この成長層Ｅ１１の成長前のＳｉＣ単結晶基板Ｅ１０表面には、ＭＳＢが形成されており、高さ３．０ｎｍ以上のステップが、平均４２ｎｍのテラス幅で配列していることが把握することができる。なお、ステップ高さは、ＡＦＭにより測定した。
　図１５は、成長層Ｅ１１の成長後のＳｉＣ単結晶基板Ｅ１０表面のＳＥＭ像である。図１５（ａ）は倍率×１０００で観察したＳＥＭ像であり、図１５（ｂ）は倍率×１０００００で観察したＳＥＭ像である。
　参考例２の成長層Ｅ１１表面には、ＭＳＢは形成されておらず、１．０ｎｍ（フルユニットセル）のステップが、１４ｎｍのテラス幅で規則正しく配列していることが把握することができる。なお、ステップ高さは、ＡＦＭにより測定した。
　そのため、表面にＭＳＢが存在するＳｉＣ単結晶基板Ｅ１０を原子数比Ｓｉ／Ｃが１を超える準閉鎖空間に設置し加熱することによりＭＳＢが分解された成長層Ｅ１１が形成される、と把握することができる。
　参考例２では、本体容器１４１内の原子数比Ｓｉ／Ｃが１を超えるようＳｉ蒸気供給源が設置されているため、本体容器１４１内に、ＳｉＣ‐Ｓｉ平衡蒸気圧環境が形成されている。よって成長工程Ｓ１においてもＳｉＣ単結晶基板表面上のＭＳＢは分解され得る、と把握することができる。
《参考例３》
　図１６は、本発明に係るＳｉＣ単結晶基板の製造方法にて成長させた加熱温度と成長速度の関係を示すグラフである。このグラフの横軸は温度の逆数であり、このグラフの縦軸は成長速度を対数表示している。ＳｉＣ単結晶基板Ｅ１０を原子数比Ｓｉ／Ｃが１を超える空間（本体容器１４１内）に設置して、ＳｉＣ単結晶基板Ｅ１０に成長層Ｅ１１を成長させた結果を〇印で示す。また、ＳｉＣ単結晶基板Ｅ１０を原子数比Ｓｉ／Ｃが１以下である空間（本体容器１４１内）に設置して、ＳｉＣ単結晶基板Ｅ１０に成長層Ｅ１１を成長させた結果を×印で示している。
　また、図１６のグラフは、ＳｉＣ‐Ｓｉ平衡蒸気圧環境におけるＳｉＣ基板成長の熱力学計算の結果を破線（アレニウスプロット）で示し、ＳｉＣ‐Ｃ平衡蒸気圧環境におけるＳｉＣ基板成長の熱力学計算の結果を二点鎖線（アレニウスプロット）で示している。
　本手法においては、ＳｉＣ原料とＳｉＣ基板間の蒸気圧環境が、ＳｉＣ‐Ｃ平衡蒸気圧環境又はＳｉＣ‐Ｃ平衡蒸気圧環境となる条件下で、化学ポテンシャル差や温度勾配を成長駆動力として、ＳｉＣ単結晶基板Ｅ１０を成長させている。この化学ポテンシャル差は、ＳｉＣ多結晶とＳｉＣ単結晶の表面で発生する気相種の分圧差を例示することができる。
　ここで、ＳｉＣ原料（輸送元）とＳｉＣ基板（輸送先）から発生する蒸気の分圧差を成長量とした場合、ＳｉＣ成長速度は以下の数１で求められる。
Figure JPOXMLDOC01-appb-M000001
　ここで、ＴはＳｉＣ原料側の温度、ｍｉは気相種（ＳｉxＣｙ）の分子量、ｋはボルツマン定数である。また、Ｐ輸送元ｉ‐Ｐ輸送先ｉは、原料ガスが過飽和な状態となって、ＳｉＣとして析出した成長量であり、原料ガスとしてはＳｉＣ，Ｓｉ２Ｃ，ＳｉＣ２が想定される。
　よって、破線は、ＳｉＣ（固体）とＳｉ（液相）とが気相を介して相平衡状態となっているときの蒸気圧環境において、ＳｉＣ多結晶を原料としてＳｉＣ単結晶を成長させた際の熱力学計算の結果である。当該結果は、具体的には、数１を用いて以下の条件（ｉ）～（ｉｖ）で熱力学計算されて得られたものである。
　（ｉ）体積一定のＳｉＣ‐Ｓｉ平衡蒸気圧環境であること
　（ｉｉ）成長駆動力は、本体容器１４１内の温度勾配と、ＳｉＣ多結晶とＳｉＣ単結晶の蒸気圧差（化学ポテンシャル差）であること
　（ｉｉｉ）原料ガスは、ＳｉＣ，Ｓｉ２Ｃ，ＳｉＣ２である
　（ｉｖ）原料がＳｉＣ単結晶基板Ｅ１０のステップに吸着する吸着係数は０．００１である
　また、二点鎖線は、ＳｉＣ（固相）とＣ（固相）とが気相を介して相平衡状態となっているときの蒸気圧環境において、ＳｉＣ多結晶を原料としてＳｉＣ単結晶を成長させた際の熱力学計算の結果である。当該結果は、具体的には、数１を用いて以下の条件（ｉ）～（ｉｖ）で熱力学計算されて得られたものである。
　（ｉ）体積一定のＳｉＣ‐Ｃ平衡蒸気圧環境である
　（ｉｉ）成長駆動力は、本体容器１４１内の温度勾配と、ＳｉＣ多結晶とＳｉＣ単結晶の蒸気圧差（化学ポテンシャル差）である
　（ｉｉｉ）原料ガスはＳｉＣ，Ｓｉ２Ｃ，ＳｉＣ２である
　（ｉｖ）原料がＳｉＣ単結晶基板Ｅ１０のステップに吸着する吸着係数は０．００１である
　なお、熱力学計算に用いた各化学種のデータはＪＡＮＡＦ熱化学表の値を採用した。
　この図１６のグラフによれば、ＳｉＣ単結晶基板Ｅ１０を原子数比Ｓｉ／Ｃが１を超える空間（本体容器１４１内）に設置して、ＳｉＣ単結晶基板Ｅ１０に成長層Ｅ１１を成長させた結果（〇印）は、ＳｉＣ‐Ｓｉ平衡蒸気圧環境におけるＳｉＣ成長の熱力学計算の結果と傾向が一致している、と把握することができる。また、ＳｉＣ単結晶基板Ｅ１０を原子数比Ｓｉ／Ｃが１以下である空間（本体容器１４１内）に設置して、ＳｉＣ単結晶基板Ｅ１０に成長層Ｅ１１を成長させた結果（×印）は、ＳｉＣ‐Ｃ平衡蒸気圧環境におけるＳｉＣ成長の熱力学計算の結果と傾向が一致している、と把握することができる。
　ＳｉＣ‐Ｓｉ平衡蒸気圧環境下においては、１９６０℃の加熱温度で１．０μｍ／ｍｉｎ以上の成長速度を達成する、と把握することができる。また、２０００℃以上の加熱温度で２．０μｍ／ｍｉｎ以上の成長速度を達成する、と把握することができる。一方、ＳｉＣ‐Ｃ平衡蒸気圧環境下においては、２０００℃の加熱温度で１．０μｍ／ｍｉｎ以上の成長速度を達成する、と把握することができる。また、２０３０℃以上の加熱温度で２．０μｍ／ｍｉｎ以上の成長速度を達成する、と把握することができる。
　本発明によれば、成長工程Ｓ１、デバイス形成工程Ｓ２及び分離工程Ｓ３の組み合わせを、高品質なＳｉＣ半導体装置提供することができる。
１　　　　：被処理体
１ａ　　　：裏面
４　　　　：ＳｉＣ原料
４ａ　　　：主面
１０　　　：成長層
１１　　　：原基板
１２　　　：成長層１０に形成されたＳｉＣ半導体装置
２３　　　：絶縁膜
４３　　　：間隙
１０１ａ　：ステップ
１０１ｂ　：テラス
１０２ａ　：ステップ
１０２ｂ　：テラス
１０３ａ　：ステップ
１０３ｂ　：テラス
１１１　　：基板
１４１　　：本体容器
１４１ａ　：設置具
１４１ｂ　：下容器
１４１ｃ　：上容器
１４２　　：高融点容器
１４２ａ　：下容器
１４２ｂ　：上容器
１４３　　：加熱炉
１４３ａ　：予備室
１４３ｂ　：移動手段
１４３ｃ　：本加熱室
１４３ｄ　：加熱ヒータ
１４３ｅ　：不活性ガス注入用バルブ
１４３ｆ　：真空形成用バルブ
１４３ｇ　：真空計
２１１　　：回路パターン
２２０　　：ドリフト領域
２２１　　：ウェル領域
２２２　　：コンタクト領域
２２６　　：低濃度領域
２３０　　：絶縁膜
２４０　　：ゲート電極
２４１　　：ソース電極
２４２　　：ドレイン電極
２４４　　：アノード電極
２４５　　：カソード電極
３００　　：分離層
３０１　　：結晶転位
３０２　　：損傷領域
３１１　　：光源
３１２　　：集光手段
Ｅ１０　　：ＳｉＣ単結晶基板
Ｅ１１　　：成長層
Ｓ１　　　：成長工程
Ｓ１１　　：エピタキシャル成長工程
Ｓ１２　　：バンチング分解工程
Ｓ２　　　：デバイス形成工程
Ｓ２１　　：パターニング工程
Ｓ２２　　：ドーピング工程
Ｓ２３　　：絶縁膜形成工程
Ｓ２４　　：電極形成工程
Ｓ３　　　：分離工程
Ｓ３１　　：分離層形成工程
Ｓ３２　　：剥離工程
Ｓ４　　　：エッチング工程
Ｗ１　　　：テラス長
Ｗ２　　　：テラス長
Ｗ３　　　：テラス長

Claims (15)

  1. 　ＳｉＣ単結晶を含む被処理体上に成長層を形成する成長工程、前記成長層においてＳｉＣ半導体装置の少なくとも一部を形成するデバイス形成工程、及び、前記ＳｉＣ半導体装置の少なくとも一部を前記被処理体から分離する分離工程を含むＳｉＣ半導体装置の製造方法。
  2. 　前記成長工程は、Ｓｉ元素及びＣ元素を含む雰囲気下で前記被処理体を熱処理する請求項１に記載の製造方法。
  3. 　前記成長工程は、ＳｉＣ材料が露出した準閉鎖空間内で前記被処理体を熱処理する請求項２に記載の製造方法。
  4. 　前記デバイス形成工程は、前記成長層上に回路パターンを形成するパターニング工程を行う請求項１～３の何れか一項に記載の製造方法。
  5. 　前記デバイス形成工程は、前記成長層にドーパント原子を導入するドーピング工程を行う請求項１～４の何れか一項に記載の製造方法。
  6. 　前記デバイス形成工程は、前記成長層に絶縁膜を導入する絶縁膜形成工程を行う請求項１～５の何れか一項に記載の製造方法。
  7. 　前記デバイス形成工程は、前記成長層上に電極を形成する電極形成工程を行う請求項１～６の何れか一項に記載の製造方法。
  8. 　前記分離工程は、前記成長層を含む前記被処理体の内部に分離層を形成する分離層形成工程、及び、前記分離層を起点に前記成長層を含む前記被処理体の一部を剥離する剥離工程を含む請求項１～７の何れか一項に記載の製造方法。
  9. 　前記分離層形成工程は、前記内部が焦点となるよう前記被処理体にレーザを照射し前記分離層を形成する請求項８に記載の製造方法。
  10. 　前記被処理体をＳｉ元素及びＣ元素を含む雰囲気下で熱処理し前記被処理体をエッチングするエッチング工程を行う請求項１～９の何れか一項に記載の製造方法。
  11. 　前記エッチング工程は、ＳｉＣ材料が露出した準閉鎖空間内で前記被処理体を熱処理する請求項１０に記載の製造方法。
  12. 　前記分離工程、エッチング工程及び成長工程をこの順で含む請求項１０又は請求項１１に記載の製造方法。
  13. 　前記分離工程及び成長工程をこの順で含む請求項１～１１の何れか一項に記載の製造方法。
  14. 　基底面転位密度が＜１００／ｃｍ２である成長層を含み、
    　前記成長層は、ｎ型又はｐ型の基板であるＳｉＣ半導体装置。
  15. 　前記成長層のドーパント濃度は、１．０×１０１７／ｃｍ３以上である請求項１４に記載のＳｉＣ半導体装置。
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