JP6570599B2 - スタック状のショットキーダイオード - Google Patents

スタック状のショットキーダイオード Download PDF

Info

Publication number
JP6570599B2
JP6570599B2 JP2017218542A JP2017218542A JP6570599B2 JP 6570599 B2 JP6570599 B2 JP 6570599B2 JP 2017218542 A JP2017218542 A JP 2017218542A JP 2017218542 A JP2017218542 A JP 2017218542A JP 6570599 B2 JP6570599 B2 JP 6570599B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor layer
stack
schottky diode
terminal contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017218542A
Other languages
English (en)
Other versions
JP2018082173A (ja
Inventor
ドゥーデク フォルカー
ドゥーデク フォルカー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
35 Power Electronics GmbH
Original Assignee
35 Power Electronics GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 35 Power Electronics GmbH filed Critical 35 Power Electronics GmbH
Publication of JP2018082173A publication Critical patent/JP2018082173A/ja
Application granted granted Critical
Publication of JP6570599B2 publication Critical patent/JP6570599B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204—Diodes
    • H01L29/66212—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、スタック状のショットキーダイオードに関する。
Ｊｏｓｅｆ Ｌｕｔｚ等の「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ」Ｓｐｒｉｎｇｅｒ Ｖｅｒｌａｇ、２０１１年、ＩＳＢＮ ９７８−３−６４２−１１１２４−２、第２３８頁から、ＳｉＣから成る高耐圧ショットキーダイオードが公知である。
Ｇｅｒｍａｎ Ａｓｈｋｉｎａｚｉの「ＧａＡｓ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ」、第３章、第２２頁から第２６頁、ＩＳＢＮ９６５−７０９４−１９−４から、ｎ+基板を備えた、ＧａＡｓを含有しているエピタキシャル層構造と、ショットキーコンタクトを形成するための、ニッケルを含有している層と、を有している、ショットキーダイオードが公知である。
この背景を基礎とする、本発明の課題は、従来技術をさらに発展させた装置を提供することである。
この課題は、請求項１の特徴を備えているスタック状のショットキーダイオードによって解決される。本発明の有利な構成は、従属請求項の対象である。
本発明の対象によれば、上面および下面を備えたスタックを有している、スタック状のショットキーダイオードが提供される。
スタックは、少なくとも３つの半導体層と、スタックの下面と素材結合により結合されている第１の端子コンタクト層と、スタックの上面と結合されている第２の端子コンタクト層と、を含んでいる。
第２の端子コンタクト層は、金属または金属化合物を含有しているか、もしくは金属または金属化合物から成り、この場合、第２の端子コンタクト層は、ショットキーコンタクトを形成しており、上面の一部の領域に配置されており、かつ縁によって画定されている。
スタックの下面には、ｎ＋層として形成されている第１の半導体層が配置されており、この第１の半導体層は、少なくとも１０19Ｎ／ｃｍ-3のドーパント濃度および５０μｍ〜４００μｍの層厚を有している。
第１の半導体層は、ＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る。
第１の半導体層の上には、ｎ-層として形成されている第２の半導体層が配置されている。
第２の半導体層は、１０12〜１０16Ｎ／ｃｍ-3のドーパント濃度および１０μｍ〜３００μｍの層厚を有しており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る。
第２の半導体層の上には、ｐ-層として形成されている第３の半導体層が配置されている。
第３の半導体層は、１０12〜１０16Ｎ／ｃｍ-3のドーパント濃度および１０ｎｍ〜１０μｍの層厚を有しており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る。
スタックは、それぞれ相互に距離を置いて設けられている複数のｐ+領域を有している。
それらのｐ+領域は、スタックの上面に対して平行に延びるリブとして形成されており、かつ５×１０17〜５×１０20Ｎ／ｃｍ-3のドーパント濃度を有しており、またスタックの上面から第２の半導体層内にまで達している。
第２の端子コンタクト層のすべての縁は、ｐ+領域内に延在している。
第２の端子コンタクト層はアノードと称され、また第１の端子コンタクト層はカソードと称されることを言及しておく。ここで、第１の端子コンタクト層は、オームコンタクトを形成しており、第２の端子コンタクト層は、金属−半導体接合部を形成している。
端子コンタクト層の上には、例えばショットキーダイオードを接合させるために、さらに別の層が形成されると解される。
第３の半導体層としての非常に薄い弱くドープされたｐ層と、縁に、またとりわけ第２のコンタクト端子層の下に形成されているｐ+領域とによって、ショットキーコンタクトが高電界のパンチスルーから完全に遮蔽されるということは１つの利点である。このために、リブが比較的近くにまとめられており、その結果、隣接するリブ間には、比較的狭いｎ-層領域だけが残存している。
これによって、２００Ｖ〜６００Ｖの範囲でのショットキーダイオードの逆電圧を容易に達成することができ、また６００Ｖを上回る範囲でも容易に達成することができる。
ケイ素に比べて遙かに少ないＧａＡｓの有効質量との関係において、高速なスイッチング時間を達成することができる。
したがって、本発明によるショットキーダイオードは、特に、パワーエレクトロニクスの分野における、とりわけ回路電源部および変換器におけるフリーホイーリングダイオードとして適している。
第２の端子コンタクト層は、とりわけ、四角形または円形に形成されており、またとりわけスタックの上面における半導体層の面積の３０％以上、より有利には５０％以上を覆っている。
１つの代替的な実施の形態においては、スタックがモノリシックに形成されている。モノリシックな半導体構造は、エピタキシャルな製造方法、例えばＬＰＥまたはＭＯＶＰＥによって製造される。
１つの発展形態においては、上述の３つの半導体層が記載の順序で配置されており、かつ素材結合により相互に結合されている。
１つの別の実施の形態においては、ｐ+領域が注入によって形成され、この場合、事前にマスキングステップによって、上面には、形成すべきリブ状の溝以外のすべての領域が覆われる。とりわけ、隣り合う２つのｐ+領域の間隔は３μｍ〜３０μｍである。
１つの実施の形態においては、相互に距離を置いて設けられている少なくとも５つのｐ+領域が設けられている。とりわけ、それらのｐ+領域は、第２の端子コンタクト層の縁に沿って、また第２の端子コンタクト層の下に配置されており、それぞれが相互に同一の距離を有している。端子コンタクト層は、縁に沿って配置されている領域を除いて、他のすべてのｐ+領域を完全に覆っている。
１つの発展形態においては、第３の半導体層の上に、ｎ-層として形成されている第４の半導体層が配置されており、この場合、第４の半導体層は、１０12Ｎ／ｃｍ-3〜１０16Ｎ／ｃｍ-3のドーパント濃度および０．００５μｍ〜１０μｍの層厚を有しており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る。第４の半導体層は、スタックの上面に形成されており、またｐ+領域は、第４の半導体層を貫通して延在している。
１つの実施の形態においては、第２のコンタクト層が、スタックの上面の一部だけを覆っている。とりわけ、第１のコンタクト層は、スタックの下面を完全に覆っているか、または１ｍｍ未満の狭い縁部領域を除いて覆っている。
１つの別の実施の形態においては、ｐ-層、ｎ-層およびｎ+層から成るスタック状の層構造が、ｎ-層とｐ-層との間に形成された半導体ボンディングを有している。用語「半導体ボンディング」は、用語「ウェハボンディング」と同義で用いられていることを言及しておく。層構造は、ｐ-層を含む第１の部分スタックと、ｎ+層およびｎ-層を含む第２の部分スタックと、から成る。第１の部分スタックおよび第２の部分スタックは、それぞれモノリシックに形成されている。
とりわけ、ｐ-層は、１０13Ｎ／ｃｍ-3未満のドーパント、または１０13Ｎ／ｃｍ-3〜１０15Ｎ／ｃｍ-3のドーパントを有している。１つの実施の形態においては、ｐ-層は、ボンディングの前または後に、研磨プロセスによって１０μｍ〜３００μｍの厚さまで薄くされる。
１つの実施の形態においては、ｐ-層を含んでいる第１の部分スタックが設けられており、さらにｎ-層およびｎ+層を含んでいる第２のスタックが設けられており、また第１の部分スタックは、ウェハボンディングプロセスによって第２のスタックと接合されている。
１つの別の実施の形態においては、ｎ-基板から出発して、n-層が形成されることによって、第２のスタックが形成され、この場合、ｎ-基板ないしｎ-層がウェハボンディングプロセスによって第２のスタックと接合されるか、または接合されている。さらなるプロセスステップにおいては、ｎ-基板ないしｎ-層が所望の厚さまで薄くされる。とりわけ、ｎ-層の厚さは、５０μｍ〜２５０μｍの範囲にある。とりわけ、ｎ-層のドーパントは、１０13Ｎ／ｃｍ-3〜１０15Ｎ／ｃｍ-3の範囲にある。ウェハボンディングの１つの利点は、厚いｎ-層を容易に形成できることにある。これによって、エピタキシャルの際の長い析出プロセスが省略される。また、ボンディングによって、積層欠陥の数を低減することもできる。
１つの代替的な実施の形態においては、ｎ-層が１０10Ｎ／ｃｍ-3より高く、かつ１０13Ｎ／ｃｍ-3未満のドーパントを有している。ドーパントを極端に低くすることによって、ｎ-層を、真性層と解することもできる。
１つの発展形態においては、ｎ-基板ないしｎ-層を薄くした後に、エピタキシャルまたは高ドーズ注入によって、ｎ-基板上ないしｎ-層上に、１０18Ｎ／ｃｍ-3から５×１０19Ｎ／ｃｍ-3未満の範囲でｎ+層が形成される。ｎ-基板ないしｎ-層を薄くすることは、とりわけＣＭＰステップによって、すなわち化学機械研磨によって行われる。
１つの別の発展形態においては、ダイオード構造の前面に補助層が設けられる。続いて、ダイオード構造の裏面が薄くされ、支持体に載置される。１つの別の発展形態においては、続いて前面が剥がされる。
１つの実施の形態においては、ショットキーダイオードを形成し、かつ電気的に接続するために、ｎ+層の表面およびｐ-層の表面がメタライジングされる。とりわけ、半導体ダイオードのカソードが、メタライジング後に、ヒートシンクとして形成されたベース部と素材結合により結合される。換言すれば、アノードは、ダイオードの表面において、ｐ-層に形成されている。
実験の結果、ｐ-中間層とｎ-層との特定の組合せでもって、種々の逆電圧を達成できることが分かった。
第１のヴァリエーションにおいては：
ｐ-中間層が、１０μｍ〜２５μｍの厚さを有しており、かつｎ-層に関しては、４０μｍ〜９０μｍの厚さによって、約９００Ｖの逆電圧が生じる。
第２のヴァリエーションにおいては：
ｐ-中間層が、２５μｍ〜２５μｍの厚さを有しており、かつｎ-層に関しては、４０μｍ〜７０μｍの厚さによって、約１，２００Ｖの逆電圧が生じる。
第３のヴァリエーションにおいては：
ｐ-中間層が、３５μｍ〜５０μｍの厚さを有しており、かつｎ-層に関しては、７０μｍ〜１５０μｍ〜７０μｍの厚さによって、約１，５００Ｖの逆電圧が生じる。
第１〜第３のヴァリエーションにおけるダイオードは、空間電荷領域の形成に関して、パンチ型ダイオード（Ｐｕｎｓｃｈ−Ｄｉｏｄｅ）と称することもできる。
第４のヴァリエーションにおいては：
ｐ-中間層が、１０μｍ〜２５μｍの厚さを有しており、かつｎ-層に関しては、６０μｍ〜１１０μｍの厚さを有している。
第５のヴァリエーションにおいては：
ｐ-中間層が、１０μｍ〜２５μｍの厚さを有しており、かつｎ-層に関しては、７０μｍ〜１４０μｍの厚さを有している。
第６のヴァリエーションにおいては：
ｐ-中間層が、３５μｍ〜５０μｍの厚さを有しており、かつｎ-層に関しては、８０μｍ〜２００μｍの厚さを有している。
第４〜第６のヴァリエーションにおけるダイオードは、空間電荷領域の形成に関して、「非リーチスルー型」ダイオードと称することもできる。
以下では、図面を参照しながら、本発明を詳細に説明する。図中、同種の部分には、同一の参照番号を付している。図示の実施の形態は、非常に概略的に示されている。つまり、間隔、横方向および縦方向の大きさは、縮尺通りではなく、また別記しない限りは、導き出すことができる相互の幾何学的な関係も有していない。
スタック状のショットキーダイオードの本発明による第１の実施の形態の概略図を示す。 スタック状のショットキーダイオードのスタックの本発明による第２の実施の形態の概略図を示す。 スタック状のショットキーダイオードの本発明による第３の実施の形態の概略図を示す。 図３の本発明によるショットキーダイオードの実施の形態の上面図を示す。
図１には、少なくとも３つの半導体層２０、２２、２４から成り、かつ上面３２および下面３４を備えているスタック３０と、スタック３０の下面３４と素材結合により結合されている第１の端子コンタクト層４０と、スタックの上面３２の一部の領域と素材結合により結合されている、ショットキーコンタクトを形成するための金属製の第２の端子コンタクト層５０と、を有しているスタック状のショットキーダイオード１０の第１の実施の形態が示されている。
スタック３０の第１の半導体層２０は、ｎ+層として、スタック３０の下面３４に配置されており、かつ少なくとも１０19Ｎ／ｃｍ-3のドーパント濃度および５０μｍ〜４００μｍの層厚を有している。
スタック３０の第２の半導体層２２は、第１の半導体層２０の上に配置されており、かつ素材結合により第１の半導体層２０と結合されている。
第２の半導体層２２は、ｎ-層として形成されており、かつ１０12〜１０16ｃｍ-3の範囲のドーパント濃度および１０μｍ〜３００μｍの層厚を有している。
スタック３０の第３の半導体層２４は、ｐ-層として形成されており、かつ素材結合により第２の半導体層２２と結合されている。第３の半導体層２４は、１０12〜１０16ｃｍ-3の範囲のドーパント濃度および０．０１μｍ〜１０μｍの層厚を有している。
３つの半導体層２０、２２、２４はいずれもＧａＡｓ化合物を含有している。
さらにスタック３０は、２つのｐ+領域６０、６２を有している。２つのｐ+領域６０、６２はそれぞれ、５×１０18〜５×１０20ｃｍ-3のドーパント濃度を有しており、かつ相互に距離を置いて設けられているリブとして形成されており、この場合、各ｐ+領域６０、６２、すなわち各リブは、スタック３０の上面３２に対して垂直な方向において、スタック３０の上面３２からｎ-層２２内にまで延在しており、かつスタック３０の上面３２に対して平行な第１の方向においてストライプを形成している。
ショットキーコンタクトを形成するために、第２の端子コンタクト層５０は、スタック３０の上面３２の一部を覆っており、その部分は、２つのｐ+領域６０、６２間に存在する第１の表面領域と、第１の表面領域に接している、２つのｐ+領域それぞれの一部の領域のみを含んでおり、また第２の端子コンタクト層５０は、素材結合により、第３の半導体層２４と結合されている。
図２には、本発明によるショットキーダイオード１０のスタック３０の１つの別の実施の形態が図示されている。以下では、図１との相異のみを説明する。
スタック３０は、第４の半導体層２６を有している。第４の半導体層２６は、１０12〜１０16ｃｍ-3のドーパント濃度および０．００５μｍ〜１０μｍの層厚を有しているｎ-層として形成されており、また同様にＧａＡｓ化合物を含有している。
ｎ-層は、その下に位置するｐ-層と素材結合により結合されており、かつスタックの上面を形成している。ｐ+領域は、それぞれｎ-層を通って延在している。
図３および図４には、本発明によるショットキーダイオード１０の１つの別の実施の形態が側面図または平面図で示されている。以下では、図１との相異のみを説明する。
ショットキーダイオードは、それぞれ相互に距離を置いて設けられている、７つのリブ状のｐ+領域６０．１〜６０．７を有している。ショットキーコンタクトを形成するために、第２の端子コンタクト層５０と素材結合により結合されている、上面３２の部分は、第１のｐ+層６０．１から第７のｐ+領域６０．７まで延在しており、この場合、第１のｐ+領域６０．１および第７のｐ+領域６０．７は、それぞれ一部だけが金属層によって覆われている。

Claims (8)

  1. スタック状のショットキーダイオード（１０）であって、
    上面（３２）および下面（３４）を備えており、少なくとも３つの半導体層（２０、２２、２４）を含んでいるスタック（３０）と、
    前記スタック（３０）の前記下面（３４）と素材結合により結合されている第１の端子コンタクト層（４０）と、
    前記スタック（３０）の前記上面（３２）と素材結合により結合されている第２の端子コンタクト層（５０）と、
    を有しており、
    前記第２の端子コンタクト層（５０）は、金属または金属化合物を含有しているか、もしくは金属または金属化合物から成り、かつショットキーコンタクトを形成しており、
    前記第２の端子コンタクト層（５０）は、前記上面（３２）の一部の領域に配置されており、かつ４つの縁によって画定されており、
    前記スタック（３０）の前記下面（３４）には、ｎ+層として形成されている第１の半導体層（２０）が配置されており、前記第１の半導体層（２０）は、少なくとも１０19Ｎ／ｃｍ 3 のドーパント濃度および５０μｍ〜４００μｍの層厚を有しており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成り、
    前記第１の半導体層（２０）の上には、ｎ-層として形成されている第２の半導体層（２２）が配置されており、前記第２の半導体層（２２）は、１０12 Ｎ／ｃｍ 3 〜１０16Ｎ／ｃｍ 3 のドーパント濃度および１０μｍ〜３００μｍの層厚を有しており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る、
    ショットキーダイオード（１０）において、
    前記第２の半導体層（２２）の上には、ｐ-層として形成されている第３の半導体層（２４）が配置されており、前記第３の半導体層（２４）は、１０12 Ｎ／ｃｍ 3 〜１０16Ｎ／ｃｍ 3 のドーパント濃度および１０ｎｍ〜１０μｍの層厚を有しており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成り、
    前記第３の半導体層（２４）および前記第２の半導体層（２２）は、モノリシックに形成されており、
    前記第１の半導体層（２０）および前記第２の半導体層（２２）は、モノリシックに形成されているか、またはウェハボンディングにより接合されており、
    前記スタック（３０）は、それぞれ相互に距離を置いて設けられている複数のｐ+領域（６０、６２；６０．１〜６０．７）を有しており、前記ｐ+領域（６０、６２；６０．１〜６０．７）は、前記スタック（３０）の前記上面（３２）に対して平行に延びるリブとして形成されており、
    前記ｐ+領域（６０、６２；６０．１〜６０．７）は、５×１０18 Ｎ／ｃｍ 3 〜５×１０20Ｎ／ｃｍ 3 のドーパント濃度を有しており、
    前記ｐ+領域（６０、６２；６０．１〜６０．７）は、前記スタック（３０）の前記上面（３２）から前記第２の半導体層（２２）内にまで達しており、
    前記ｐ + 領域（６０、６２；６０．１〜６０．７）に平行に延在する、前記第２の端子コンタクト層（５０）の２つの縁は、ｐ+領域（６０、６０．１〜６０．７、６２）内に延在していることを特徴とする、
    ショットキーダイオード（１０）。
  2. 前記３つの半導体層（２０、２２、２４）は、記載の順序で配置されており、かつ素材結合により相互に結合されていることを特徴とする、
    請求項１記載のショットキーダイオード（１０）。
  3. 前記第３の半導体層（２４）の上には、ｎ-層として形成されている第４の半導体層（２６）が配置されており、前記第４の半導体層（２６）は、１０12Ｎ／ｃｍ 3 〜１０16Ｎ／ｃｍ 3 のドーパント濃度および０．００５μｍ〜１０μｍの層厚を有しており、ＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成り、かつ前記スタック（３０）の前記上面（３２）に形成されており、
    前記ｐ+領域（６０、６２；６０．１〜６０．７）は、前記第４の半導体層（２６）を貫通して延在していることを特徴とする、
    請求項１または２記載のショットキーダイオード（１０）。
  4. 前記ｐ+領域（６０、６２；６０．１〜６０．７）は、マスクおよびイオン注入を用いて形成されていることを特徴とする、
    請求項１から３までのいずれか１項記載のショットキーダイオード（１０）。
  5. ｐ+領域（６０、６２；６０．１〜６０．７）は、相互に３μｍ〜３０μｍの範囲の距離を有していることを特徴とする、
    請求項１から４までのいずれか１項記載のショットキーダイオード（１０）。
  6. 前記ショットキーダイオード（１０）は、相互に距離を置いて設けられている少なくとも５つのｐ+領域（６０、６２；６０．１〜６０．７）を有していることを特徴とする、
    請求項１から５までのいずれか１項記載のショットキーダイオード（１０）。
  7. 前記ｐ+領域（６０、６２；６０．１〜６０．７）は、前記第２の端子コンタクト層（５０）の縁に沿って、また前記第２の端子コンタクト層（５０）の下に配置されており、前記リブは、それぞれが相互に同一の距離を有していることを特徴とする、
    請求項１から６までのいずれか１項記載のショットキーダイオード（１０）。
  8. 前記第２の端子コンタクト層（５０）は、前記スタック（３０）の前記上面（３２）の一部だけを覆っており、かつ／または前記第１の端子コンタクト層（４０）は、前記スタック（３０）の前記下面（３４）を完全に覆っているか、または１ｍｍ未満の狭い縁部領域を除いて覆っていることを特徴とする、
    請求項１から７までのいずれか１項記載のショットキーダイオード（１０）。
JP2017218542A 2016-11-14 2017-11-13 スタック状のショットキーダイオード Active JP6570599B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102016013542.5 2016-11-14
DE102016013542.5A DE102016013542A1 (de) 2016-11-14 2016-11-14 Stapelförmige Schottky-Diode

Publications (2)

Publication Number Publication Date
JP2018082173A JP2018082173A (ja) 2018-05-24
JP6570599B2 true JP6570599B2 (ja) 2019-09-04

Family

ID=60320617

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017218542A Active JP6570599B2 (ja) 2016-11-14 2017-11-13 スタック状のショットキーダイオード

Country Status (5)

Country Link
US (1) US10276730B2 (ja)
EP (1) EP3321972B1 (ja)
JP (1) JP6570599B2 (ja)
CN (1) CN108074987B (ja)
DE (1) DE102016013542A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017011878A1 (de) * 2017-12-21 2019-06-27 3-5 Power Electronics GmbH Stapelförmiges III-V-Halbleiterbauelement
DE102019000166B4 (de) * 2019-01-14 2022-08-04 Tdk-Micronas Gmbh Bauelementhalbleiterstruktur

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US549655A (en) * 1895-11-12 Contact device for electric railways
DE3005302C2 (de) * 1980-02-13 1985-12-12 Telefunken electronic GmbH, 7100 Heilbronn Varaktor- oder Mischerdiode
JPH01257370A (ja) * 1988-04-07 1989-10-13 Sanken Electric Co Ltd ショットキバリア半導体装置
JP2667477B2 (ja) * 1988-12-02 1997-10-27 株式会社東芝 ショットキーバリアダイオード
DE4036222A1 (de) * 1990-11-14 1992-05-21 Bosch Gmbh Robert Verfahren zur herstellung von halbleiterelementen, insbesondere von dioden
WO2000074130A1 (en) * 1999-05-28 2000-12-07 Advanced Power Devices, Inc. Discrete schottky diode device with reduced leakage current
US7061067B2 (en) * 2003-07-04 2006-06-13 Matsushita Electric Industrial Co., Ltd. Schottky barrier diode
JP4383250B2 (ja) * 2003-07-04 2009-12-16 パナソニック株式会社 ショットキバリアダイオード及びその製造方法
US7834367B2 (en) * 2007-01-19 2010-11-16 Cree, Inc. Low voltage diode with reduced parasitic resistance and method for fabricating
US8232558B2 (en) * 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
US8415671B2 (en) * 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
JP5306392B2 (ja) * 2011-03-03 2013-10-02 株式会社東芝 半導体整流装置
JP2014063980A (ja) * 2012-08-30 2014-04-10 Toshiba Corp 半導体装置
DE102015204138A1 (de) 2015-03-09 2016-09-15 Robert Bosch Gmbh Halbleitervorrichtung mit einer Trench-MOS-Barrier-Schottky-Diode

Also Published As

Publication number Publication date
EP3321972A1 (de) 2018-05-16
US20180138321A1 (en) 2018-05-17
US10276730B2 (en) 2019-04-30
DE102016013542A1 (de) 2018-05-17
CN108074987A (zh) 2018-05-25
JP2018082173A (ja) 2018-05-24
CN108074987B (zh) 2021-01-12
EP3321972B1 (de) 2020-01-15

Similar Documents

Publication Publication Date Title
JP6567118B2 (ja) Ｉｉｉ−ｖ族半導体ダイオード
JP6771131B2 (ja) Ｉｉｉ−ｖ族半導体ダイオード
JP6522082B2 (ja) Ｉｉｉ−ｖ族半導体ダイオード
US10312381B2 (en) III-V semiconductor diode
JP5381420B2 (ja) 半導体装置
JP7241053B2 (ja) 電荷キャリア取出インバースダイオード
JP6976604B2 (ja) スタック型のｉｉｉ−ｖ族半導体ダイオード
JP6771125B2 (ja) スタック型のｉｉｉ−ｖ族半導体モジュール
JP7283768B2 (ja) Ｉｇｂｔ半導体構造
CN107579121B (zh) 肖特基势垒二极管及其制造方法
US10056501B2 (en) Power diode with improved reverse-recovery immunity
KR20140035594A (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
JP6570599B2 (ja) スタック状のショットキーダイオード
JP6885619B2 (ja) スタック型のｉｉｉ−ｖ族半導体モジュール
JP6937011B2 (ja) 半導体素子及びその製造方法
JP2016167538A (ja) 半導体素子
JP2020184622A (ja) 積層型高ブロッキングｉｉｉ−ｖ半導体パワーダイオード

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171113

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181024

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181029

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190514

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190516

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190729

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190806

R150 Certificate of patent or registration of utility model

Ref document number: 6570599

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250