JP2019176142A - 炭化ケイ素内における半導体デバイスの形成 - Google Patents

炭化ケイ素内における半導体デバイスの形成 Download PDF

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Abstract

【課題】 炭化ケイ素内における半導体デバイスの形成を提供する。【解決手段】 方法は、炭化ケイ素基材（１３０）によって支持されたエピタキシャル炭化ケイ素の第１層（１０１）を提供するステップと、第１層上においてエピタキシャル炭化ケイ素の第２層（１０２）を提供するステップと、第２層（１０２）内において複数の半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）を形成するステップと、第１層（１０１）において第２層（１０２）から基材（１３０）を分離するステップと、を含む。第１層（１０１）は、複数の空隙を有する。【選択図】 図３

Description

本発明の様々な例は、一般に、炭化ケイ素内における半導体デバイスの形成に関する。更に詳しくは、本発明の様々な例は、炭化ケイ素基材の再使用を可能にする技法に関する。
パワー半導体デバイスは、高電圧及び／又は高電流のスイッチング能力を有する。従って、パワー半導体デバイスは、例えば、オフショア風力発電所、スマートグリッドコンポーネント、鉄道牽引などにおける、高電圧ＤＣ伝送などの様々な分野において用途を有する。
パワー半導体デバイスは、しばしば、炭化ケイ素（ＳｉＣ）によって形成されている。ＳｉＣは、相対的に広いバンドギャップを有する半導体材料である。これにより、高電圧及び／又は高電流のスイッチング能力が促進される。
Ｌｅｎｄｅｎｍａｎｎ，Ｈ．，ｅｔ ａｌ．"Ｄｅｇｒａｄａｔｉｏｎ ｉｎ ＳｉＣ ｂｉｐｏｌａｒ ｄｅｖｉｃｅｓ：ｓｏｕｒｃｅｓ ａｎｄ ｃｏｎｓｅｑｕｅｎｃｅｓ ｏｆ ｅｌｅｃｔｒｉｃａｌｌｙ ａｃｔｉｖｅ ｄｉｓｌｏｃａｔｉｏｎｓ ｉｎ ＳｉＣ．"Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ．Ｖｏｌ．４３３．Ｔｒａｎｓ Ｔｅｃｈ Ｐｕｂｌｉｃａｔｉｏｎｓ，２００３ Ｓａｖｋｉｎａ，Ｎ． Ｓ．，ｅｔ ａｌ．"Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ３Ｃ−ＳｉＣ／６Ｈ−ＳｉＣ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ ｇｒｏｗｎ ｂｙ ｖａｃｕｕｍ ｓｕｂｌｉｍａｔｉｏｎ．"Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ．Ｖｏｌ．４３３，ｐｐ．２９３−２９６．Ｔｒａｎｓ Ｔｅｃｈ Ｐｕｂｌｉｃａｔｉｏｎｓ，２００３ Ｍａｔｓｕｎａｍｉ，Ｈｉｒｏｙｕｋｉ，ａｎｄ Ｔｓｕｎｅｎｏｂｕ Ｋｉｍｏｔｏ．"Ｓｔｅｐ−ｃｏｎｔｒｏｌｌｅｄ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ ｏｆ ＳｉＣ：Ｈｉｇｈ ｑｕａｌｉｔｙ ｈｏｍｏｅｐｉｔａｘｙ．"Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ：Ｒ：Ｒｅｐｏｒｔｓ ２０．３（１９９７）：１２５−１６６ Ｆｅｅｎｓｔｒａ，Ｒａｎｄａｌｌ Ｍ．，ａｎｄ Ｃｏｌｉｎ ＥＣ Ｗｏｏｄ．Ｐｏｒｏｕｓ ＳｉＣ ａｎｄ ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ：ｅｐｉｔａｘｙ，ｃａｔａｌｙｓｉｓ，ａｎｄ ｂｉｏｔｅｃｈｎｏｌｏｇｙ ａｐｐｌｉｃａｔｉｏｎｓ．Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，２００８ Ｓｗｏｂｏｄａ，Ｍａｒｋｏ，ｅｔ ａｌ．"Ｌａｓｅｒ ａｓｓｉｓｔｅｄ ＳｉＣ ｗａｆｅｒｉｎｇ ｕｓｉｎｇ ＣＯＬＤ ＳＰＬＩＴ．"Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ．Ｖｏｌ．８９７．Ｔｒａｎｓ Ｔｅｃｈ Ｐｕｂｌｉｃａｔｉｏｎｓ，２０１７ Ｊｉ，Ｓｈｉｙａｎｇ，ｅｔ ａｌ．"Ａｎ ｅｍｐｉｒｉｃａｌ ｇｒｏｗｔｈ ｗｉｎｄｏｗ ｃｏｎｃｅｒｎｉｎｇ ｔｈｅ ｉｎｐｕｔ ｒａｔｉｏ ｏｆ ＨＣｌ／ＳｉＨ４ ｇａｓｅｓ ｉｎ ｆｉｌｌｉｎｇ ４Ｈ−ＳｉＣ ｔｒｅｎｃｈ ｂｙ ＣＶＤ．"Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ １０．５（２０１７）：０５５５０５
現時点において入手可能なＳｉＣパワー半導体デバイスの１つの欠点は、例えば、高価な基材価格及び／又は相対的に小さな製造歩留まりによってもたらされる、（少なくともケイ素半導体との比較における）高価格である。従って、ＳｉＣ内において半導体デバイスを形成する進歩した技法に対するニーズが存在している。
方法の実施形態は、ＳｉＣの第１層を提供するステップを含む。第１層は、ＳｉＣ基材によって支持されている。また、方法は、第１層上においてエピタキシャルＳｉＣの第２層を提供するステップをも含む。また、方法は、第２層内において複数の半導体デバイスを形成するステップをも含む。また、方法は、第１層において第２層から基材を分離するステップをも含む。第１層は、複数の空隙を含む。
方法の実施形態は、ＳｉＣの基材によって支持された多孔性ＳｉＣの第１層を提供するステップを含む。また、方法は、第１層上においてエピタキシャルＳｉＣの第２層を提供するステップをも含む。また、方法は、第２層内において複数の半導体デバイスを形成するステップをも含む。また、方法は、第１層において第２層から基材を分離するステップをも含む。
ウエハの実施形態は、ＳｉＣ基材と、ＳｉＣ基材によって支持されたＳｉＣの層と、を含む。層は、複数の空隙を含む。
ウエハの実施形態は、ＳｉＣ基材と、ＳｉＣ基材によって支持されたＳｉＣの多孔性層と、を含む。
上述の特徴及び更に後述する特徴は、本発明の範囲を逸脱することなしに、示されている個々の組合せにおいて、のみならず、その他の組合せにおいても、或いは、隔離状態においても、使用されうることを理解されたい。
様々な例による方法のフローチャートである。 様々な例による、ＳｉＣ内において半導体デバイスを形成する複数のプロセスステップを概略的に示す。 様々な例による、ＳｉＣ内において半導体デバイスを形成する複数のプロセスステップを概略的に示す。 様々な例による方法のフローチャートであり、この場合に、方法は、トレンチ充填プロセスを含む。 様々な方法による、トレンチ充填プロセスのトレンチを定義するエッチングマスクを概略的に示す。 様々な例による、トレンチ充填プロセスのトレンチを概略的に示し、且つ、トレンチによって定義された空隙を更に概略的に示す。 様々な例による、トレンチ充填プロセスの横方向過成長領域を概略的に示す。 様々な例による、複数の層内の空隙密度を概略的に示す。 様々な例による、エピタキシャル成長の成長レートを概略的に示す。 様々な例による、半導体デバイスをシンギュレートする際にウエハの垂直方向エッジにおいて保護材料を提供するステップを概略的に示す。 様々な例による、半導体層をシンギュレートする際にウエハの垂直方向エッジにおいて保護材料を提供するステップを概略的に示す。 様々な例による、半導体デバイスをシンギュレートするステップを概略的に示す。 様々な例による、多孔性ＳｉＣの気孔を概略的に示す。 様々な例による、多孔性ＳｉＣの気孔を概略的に示す。 様々な例による、複数の層内の空隙密度を概略的に示す。
以下、添付図面を参照し、本発明の実施形態について詳細に説明することとする。実施形態に関する以下の説明は、限定の意味において解釈してはならないことを理解されたい。本発明の範囲は、後述する実施形態又は図面によって限定されることを意図したものではなく、これらの実施形態及び図面は、例示を目的としたものに過ぎない。
図面は、概略表現であるものと見なすことを要し、且つ、図面内において示されている要素は、必ずしも正確な縮尺で示されてはいない。むしろ、様々な要素は、その機能及び一般的な目的が当業者に明らかとなるように、表されている。
以下、ワイドバンドギャップ半導体材料内において半導体デバイスを提供する技法について説明する。半導体デバイスは、基材上において提供された又は基材によって支持された半導体材料内において定義されている。以下においては、半導体デバイスが、半導体材料の「内部において定義されている（ｄｅｆｉｎｅｄ ｉｎ）」場合には、これは、半導体デバイスが、前記材料を含み、且つ／又は、前記材料を基礎としている、ことを意味しうる。
本明細書において使用されている「水平方向」という用語は、半導体基材又は本体の第１又は主水平方向面に対して実質的に平行である向きを記述することを意図している。これは、例えば、ウエハ又はダイの表面であってよい。また、しばしば、水平方向は、横方向とも呼称される。
本明細書において使用されている「垂直方向」という用語は、第１面に対して実質的に垂直に、即ち、半導体基材又は本体の第１面の垂直方向に対して平行に、配置された向きを記述することを意図している。
半導体デバイスは、例えば、ダイオードなどの、２端子装置によって実装することができる。また、半導体デバイスは、例えば、電界効果トランジスタ（ＦＥＴ）、具体的には、金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、及びサイリスタなどの、３端子装置でもあってもよい。また、半導体デバイスは、３つ超の端子を含むこともできる。
以下、ワイドバンドギャップ半導体材料を加工するステップの様々な例について説明する。本明細書において使用されている「ワイドバンドギャップ半導体材料」という用語は、１ｅＶ超のバンドギャップを有する半導体材料を表すことを意図している。ＳｉＣ又は窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体材料は、それぞれ、高破壊電界強度（例えば、少なくとも２．５ＭＶ／ｃｍ）と、高臨界アバランシェ電界強度と、を有する。従って、相対的に小さなバンドギャップの半導体材料との比較において、相対的に高度になるように半導体領域のドーピングを選択することが可能であり、この結果、オン状態抵抗値Ｒｏｎ（オン抵抗値Ｒｏｎとも呼称される）が低減される。以下においては、例は、主に、ワイドバンドギャップ半導体材料としてのＳｉＣとの関係において説明しているが、類似の技術は、その他の種類又はタイプのワイドバンドギャップ半導体材料にも容易に適用することができる。
本明細書において記述されている様々な例においては、ＳｉＣ内において定義される半導体デバイスは、パワー半導体デバイスであってよい。本明細書において使用されている「パワー半導体デバイス」という用語は、高電圧（具体的には、少なくとも２５０Ｖ、或いは、少なくとも６００Ｖ）及び高電流のスイッチング能力を有する、単一チップ上の半導体デバイスを表すことを意図している。換言すれば、パワー半導体デバイスは、通常はアンペアの範囲内の、高電流用として意図されている。
半導体デバイスは、ＳｉＣ基材上において提供されたＳｉＣのエピタキシャル層内において形成することができる。この層は、以下においては、デバイス層と呼称される。
原則として、デバイス層は、サブ層を含むことができる。例えば、サブ層は、半導体デバイスのドレイン領域を実装することができる。ドレイン領域は、高度にドーピングすることができる。ドレイン領域の厚さは、デバイス層を基材から分離する際に得られる、ダイに対する十分な構造的安定性を付与するものであってよい。例えば、ドレイン領域の厚さは、少なくとも２μｍ〜最大で２００μｍの範囲、或いは、少なくとも１０μｍ〜最大で１００μｍの範囲、或いは、少なくとも２０μｍ〜最大で５０μｍの範囲、であってよい。任意選択により、デバイス層の更なるサブ層は、バッファ領域を実装することができる。例えば、半導体デバイスとしてのＦＥＴの場合には、ｎドープバッファ層を個々のサブ層によって実装することができる。半導体デバイスとしてのダイオードの場合には、ｎドープバッファ層は、接触層に対応しうる。バイポーラダイオードのケースにおいては、ｎドープバックサイドエミッタ領域を個々のサブ層によって実装することができる。更なるサブ層は、ドリフト領域を実装することができる。
デバイス層は、高電荷キャリア移動度用の結晶質ＳｉＣを取得するべく、エピタキシャル成長プロセスを使用することによって提供することができる。一般には、エピタキシャル成長プロセスの成長レートは、デバイス層の厚さに跨って、即ち、垂直方向に沿って、変化してもよく、例えば、異なるサブ層ごとに変化してもよい。
半導体デバイスを形成するべく、フロントサイド加工を実装することができる。この場合には、異なる領域に電気的に接触するための１つ又は複数の電気接点を形成することができる。例えば、半導体デバイスとしてのＦＥＴの場合には、ソース接点、ドレイン接点、及びゲート接点を形成することができる。
基準実装形態に従って、特に、特定の厚さのダイ上において、半導体デバイスを取得するには、例えば、研削を介して、基材の大きな部分の除去が必要とされる場合がある。除去された材料は、破棄することができる。ＳｉＣ基材の相対的に高価な価格に起因して、この結果、少なくともケイ素との比較において、単位費用／半導体デバイスが相対的に高くなりうる。この費用は、例えば、基材の再使用を許容することにより、大幅に低減することができる。
以下、ＳｉＣ基材の複数回にわたる再使用を促進する技法について説明する。即ち、半導体デバイスの複数の組をＳｉＣ基材上において順番に形成することができる。半導体デバイスのそれぞれの組は、横方向において離隔した半導体デバイスのアレイを含みうる。基材から半導体デバイスのそれぞれの組を分離することにより、次いで、半導体デバイスの更なる組を形成するべく、基材を再使用することができる。これにより、半導体層の複数の組についてＳｉＣ基材を再使用することにより、単位費用／半導体デバイスを低減することができる。
ＳｉＣに基づいた半導体デバイスの１つの制限は、ＳｉＣ基材の大きな欠陥密度をもたらす傾向である。例えば、欠陥は、半導体デバイスによる電流伝導の際に拡散及び伝播しうる。積層欠陥は、このような欠陥の一例である。このような現象は、バイポーラ劣化と呼ばれている。例えば、（非特許文献１）を参照されたい。積層欠陥は、結果的に、トランジスタにおけるＯＮ状態抵抗値Ｒｏｎの増大又はダイオードにおける順方向電圧の増大をもたらしうる。このような欠陥は、半導体装置の製造における歩留まりを引き下げうる。この結果、この場合にも、単位費用／半導体デバイスが増大する。また、半導体デバイスの動作信頼性も劣化しうる。
通常、欠陥密度は、半導体デバイスの誤動作を回避するべく、対策を必要としうる。一例においては、このような欠陥は、基材と半導体デバイスが形成されるＳｉＣのエピタキシャル層の間に高ドープバッファ領域を実装することにより、抑制することができる。このバッファ領域は、ダイのフロントサイドから注入される正に帯電した電気キャリア（正孔）の高再結合レートを促進する。これにより、積層欠陥の成長を抑制することができる。（非特許文献２）を参照されたい。この場合には、ＳｉＣの多孔性層が、エピタキシャルＳｉＣ層と基材の間に提供されている。これにより、基材内の欠陥の密度と比較された場合に、エピタキシャルＳｉＣ層内の欠陥の密度を大幅に低減することができる。
以下、基材の任意の結晶欠陥のデバイス層内への伝播の抑制を促進する技法について説明する。これにより、半導体デバイスの製造における歩留まりを増大させることが可能であり、これは、結果的に、単位費用／半導体デバイスの低減にも有用である。更には、使用中の半導体デバイスの障害の尤度を減少させることもできる。
本明細書において記述されている様々な例においては、このような効果は、基材とデバイス層を更なる層によって結合することにより、実現することができる。この層は、以下においては、インターフェイス層と呼称される。
インターフェイス層は、基材によって支持されている。例えば、インターフェイス層は、基材のフロントサイドに隣接した状態において定義することができる。例えば、インターフェイス層は、フロントサイドに隣接した状態において、基材内において定義することができる。或いは、この代わりに、又はこれに加えて、インターフェイス層は、フロントサイドに隣接した状態において、基材上において定義されてもよく、即ち、インターフェイス層は、成長プロセスを使用することにより、基材の上部において設けられてもよい。基材とインターフェイス層の間には、その他の層が存在しなくてもよい。例えば、いくつかの実施形態においては、インターフェイス層は、接着剤などを使用して基材に装着されなくてもよい。
インターフェイス層の横方向寸法は、基材の横方向寸法に対応しうる。例えば、インターフェイス層は、基材のフロントサイドの全体に跨って、或いは、少なくとも基材のフロントサイドのエリアの９０％に跨って、横方向において延在することができる。
インターフェイス層の垂直方向の寸法、即ち、インターフェイス層の厚さ、は、例えば、少なくとも２μｍ、或いは、例えば、少なくとも５μｍ、などのように、少なくとも１μｍから、例えば、最大で２５μｍ、或いは、例えば、最大で１０μｍ、などのように、最大で５０μｍまで、の範囲であってよい。インターフェイス層の厚さは、最大で、デバイス層の厚さの５０％であることが可能であり、任意選択により、デバイス層の厚さの最大で２０％であることが可能であり、更には、任意選択により、デバイス層の厚さの最大で５％であることが可能である。
基材の垂直方向寸法は、例えば、２００μｍ〜５００μｍの範囲などのように、１００μｍ〜８００μｍの範囲であってよい。
原則的に、インターフェイス層の厚さは、基材の厚さと比較された場合に、小さくてもよい。例えば、インターフェイス層の厚さは、基材の２０％、或いは、任意選択により、１０％、超でなくてもよい。
インターフェイス層の材料は、基材の且つ／又はデバイス層の、材料に対応しうる。通常、基材、インターフェイス層、及びデバイス層は、ＳｉＣから製造されている。「〜から製造される（ｍａｄｅ ｏｆ）」という用語は、通常の製造許容範囲内において理解することを要し、且つ、不純物及び／又はドーパントの存在を排除するものではない。インターフェイス層は、エピタキシャルＳｉＣから製造することが可能であるが、これは、必須ではない。いくつかのシナリオにおいては、ＳｉＣの原子的秩序は、基材、インターフェイス層、及びデバイス層の間において変化してもよい。例えば、基材、インターフェイス層、及びデバイス層が、いずれも、結晶質形態における、但し、例えば、異なるポリタイプによる、ＳｉＣを含むことが可能であろう。また、基材、インターフェイス層、及びデバイス層が、いずれも、結晶質形態における、且つ、同一のポリタイプにおける、ＳｉＣを含むことも可能であろう。
原則的に、例えば、デバイス層用の、且つ、任意選択により、インターフェイス層用の、結晶質ＳｉＣは、本明細書において記述されている様々な例においては、エピタキシャル成長プロセスを使用することにより、提供することができる。これは、化学気相蒸着（ＣＶＤ）及び／又は昇華エピタキシーを使用するステップを含みうる。例えば、ステップ制御エピタキシャル成長プロセスを利用することが可能であり、例えば、（非特許文献３）を参照されたい。このようなステップ制御エピタキシャル成長プロセスは、通常、基材の結晶面との関係におけるオフオリエンテーション方向に依存している。例えば、４Ｈ−ＳｉＣのケースにおいては、この結晶面は、ＳｉＣ（１，１，−２，０）面であってよい。通常、４Ｈ−ＳｉＣのケースにおいては、オフ方向は、ＳｉＣ（１，１、−２，０）面との間において４°〜５°の角度を有する。結晶成長は、材料の表面のテラス又はアイランド上において実装される。吸収されたＣＶＤの種は、このようなテラスの階段内に内蔵される。
インターフェイス層は、様々な機能を提供するように、設計することができる。例えば、インターフェイス層は、積層欠陥及び／又は転位などの欠陥の、基材からデバイス層内への、伝播を抑制するように、設計することができる。或いは、この代わりに、又はこれに加えて、インターフェイス層は、デバイス層からの基材の分離を可能にすることにより、更なる半導体デバイスを形成する更なるプロセスにおいて基材の再使用を促進するように、設計することもできる。
従って、方法は、ＳｉＣのインターフェイス層を提供するステップを含む。インターフェイス層は、ＳｉＣ基材によって支持されている。また、方法は、インターフェイス層上においてエピタキシャルＳｉＣのデバイス層を提供するステップをも含む。また、方法は、第２層内において複数の半導体デバイスを形成するステップをも含む。また、方法は、第１層において第２層から基材を分離するステップをも含む。
このような機能を提供するべく、インターフェイス層用に利用可能な様々な設計選択肢が存在している。例えば、インターフェイス層は、複数の空洞を含むことができる。空洞は、インターフェイス層の材料内において定義することができる。
本明細書において記述されている様々な例においては、異なるタイプの空洞に依存することができる。一例においては、空洞は、多孔性を有するインターフェイス層によって定義することができる。このような多孔性のインターフェイス層は、例えば、光電気化学エッチングなどの、電気化学エッチングから取得することができる。この場合に、エピタキシャルＳｉＣを使用することは、通常、必須ではない。通常、このような多孔性インターフェイス層の気孔の集合体は、好ましい方向又は任意の大きい順の順序を示していなくてもよい。むしろ、多孔性層の気孔は、サイズ及び／又は形状及び／又は向きの統計的な分布を示すことができる。気孔は、相互接続されたネットワークを形成することが可能であろう。換言すれば、多孔性層は、スポンジタイプの多孔性層となりうるであろう。
別の例においては、空洞は、空隙によって実装することができる。空隙は、通常、適合されたサイズ及び／又は形状及び／又は向きを有する。例えば、空隙は、明確に制御されたプロセスパラメータを使用することにより、トップ−ダウンプロセスにおいて定義することができる。従って、空隙も、サイズ及び／又は形状及び／又は向きの分布を示しうる一方で、このような分布の幅は、基準多孔性層の気孔における対応する分布の幅よりも大幅に小さくてもよい。具体的には、空隙は、好ましい方向とアライメントしていてもよく、且つ、大きい順の順序を示すことができる。
いずれのケースにおいても、インターフェイス層内において、例えば、気孔及び／又は空隙などの、空洞を設けることにより、デバイス層内の欠陥密度の低減を支援することができる。また、空洞によって誘発されるインターフェイス層の構造的剛性及び／又は安定性の低減により、デバイス層からの基材の分離もサポートされることになる。
以下、以下の例について説明することとする。
例１．方法は、
−炭化ケイ素基材（１３０）によって支持された炭化ケイ素の（例えば、エピタキシャル炭化ケイ素の）第１層（１０１）を提供するステップと、
−第１層（１０１）上においてエピタキシャル炭化ケイ素の第２層（１０２）を提供するステップと、
−第２層（１０２）内において複数の半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）を形成するステップと、
−第１層（１０１）において第２層（１０２）から基材（１３０）を分離するステップと、
を有し、
この場合に、第１層（１０１）は、複数の空隙（１５０）を有する。
例２．例１の方法であって、
この場合に、第１層（１０１）を提供するステップは、複数の空隙（１５０）を定義するべくトレンチ充填プロセス（２１０１）を使用するステップを含む。
例３．例２の方法であって、
この場合に、トレンチ充填プロセス（２１０１）は、リソグラフィによって定義されたトレンチ（１６０）のドライエッチング、トレンチ（１６０）のダメージインプランテーション、及びトレンチ（１６０）の電気化学エッチングのうちの少なくとも１つを有する。
例４．以上の例のいずれか１つの例の方法であって、
この場合に、第１層（１０１）を提供するステップは、エピタキシャル成長プロセスを使用するステップを有する。
例５．例２又は３並びに例４の方法であって、
この場合に、第１層（１０１）を提供するべく使用されるエピタキシャル成長プロセスは、基材（１３０）の結晶面との関係におけるオフオリエンテーション方向（１６１）を使用するステップ制御エピタキシャル成長プロセスであり、
この場合に、トレンチ充填プロセス（２１０１）のトレンチ（１６０）は、オフオリエンテーション方向（１６１）との間において少なくとも１°の、任意選択により、少なくとも５°の、更に任意選択により、少なくとも８５°の、角度（１６２）を有する。
例６．例４又は５の方法であって、
この場合に、第１層（１０１）のステップ制御エピタキシャル成長プロセスの成長レートは、複数の空隙（１５０）の空隙（１５０）を封入するべく、横方向過成長領域（９６５）内にある。
例７．以上の例のいずれか１つの例の方法であって、
この場合に、第１層（１０１）を提供するステップは、リフロープロセスを使用するステップを有し、
この場合に、リフロープロセスの温度は、複数の空隙（１５０）の空隙（１５０）を取り囲むべく、横方向閉鎖領域内にある。
例８．以上の例のいずれか１つの例の方法であって、
この場合に、第１層（１０１）を提供するステップは、複数の空隙（１５０）の隣接する空隙（１５０）の間の隆起部（１５２）をエッチングするステップを有する。
例９．以上の例のいずれか１つの例の方法であって、
この場合に、第１層（１０１）は、第１空隙密度（３０１）を有する第１サブ層（１０１−１）を有し、且つ、第２空隙密度（３０２）を有する第２サブ層（１０１−２）を更に有し、
この場合に、第１層（１０１）の第１サブ層（１０１−１）は、第１層（１０１）の第２サブ層（１０１−２）と基材（１３０）の間に配置されており、
この場合に、第１空隙密度（３０１）は、第２空隙密度（３０２）よりも大きい。
例１０．以上の例のいずれか１つの例の方法であって、
この場合に、第２層（１０２）を提供するステップは、エピタキシャル成長プロセスを使用するステップを有し、
この場合に、第２層（１０２）は、第１サブ層（１０２−１）及び第２サブ層（１０２−２）を有し、
この場合に、第２層（１０２）の第１サブ層（１０２−１）は、第２層（１０２）の第２サブ層（１０２−２）と第１層（１０１）の間に配置されており、
この場合に、第２層（１０２）の第１サブ層（１０２−１）のエピタキシャル成長プロセスの成長レート（３１２−１）は、第２層（１０２）の第２サブ層（１０２−２）のエピタキシャル成長プロセスの成長レート（３１２−２）よりも小さい。
例１１．以上の例のいずれか１つの例の方法であって、
この場合に、複数の空隙（１５０）の空隙（１５０）は、細長い形状を有し、
この場合に、複数の空隙（１５０）における空隙（１５０）の長手方向軸（１５１）は、互いにアライメントされている。
例１２．以上の例のいずれか１つの例の方法であって、
この場合に、複数の空隙（１５０）の空隙（１５０）は、第１層（１０１）内において定義された横方向パターンにおいて配列されている。
例１３．以上の例のいずれか１つの例の方法であって、
この場合に、第１層（１０１）は、第１層（１０１）の抵抗率を定義するドーパントを有し、この第１層（１０１）の抵抗率は、基材（１３０）の抵抗率よりも小さい。
例１４．以上の例のいずれか１つの例の方法であって、
−第２層（１０２）を提供するステップの前に、第１層（１０１）を平坦化するステップ、
を更に有する。
例１５．以上の例のいずれか１つの例の方法であって、
この場合に、第１層（１０１）は、光吸収材料を含み、
この場合に、第２層（１０２）から基材（１３０）を分離するステップは、光吸収材料によって吸収されるレーザー光（２５０）を使用して第１層（１０１）を損傷させるステップを有する。
例１６．例１５の方法であって、
この場合に、光吸収材料は、ドーパントと、第１層（１０１）を提供するべく使用される焼き戻しプロセスから得られる少なくとも１つの炭素層と、のうちの少なくとも１つを有する。
例１７．以上の例のいずれか１つの例の方法であって、
この場合に、第２層（１０２）から基材（１３０）を分離するステップは、
−複数の空隙（１５０）内に流体を注入し、且つ、流体をその凍結点未満に冷却するステップ、
−高速の圧力変化、及び
−第１層（１０１）における微細電気放電機械加工、
のうちの少なくとも１つを有する。
例１８．以上の例のいずれか１つの例の方法であって、
−第２層（１０２）内にエッチングされた垂直方向エッジにおいて保護材料を提供するステップ、
を更に有する。
例１９．以上の例のいずれか１つの例の方法であって、
−複数の半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）の半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）をシンギュレートするべく第２層（１０２）を垂直方向においてダイシングするステップ、
を更に有し、
この場合に、第２層（１０２）は、第２層（１０２）から基材（１３０）を分離するステップの前に、ダイシングされる。
例２０．以上の例のいずれか１つの例の方法であって、
−第２層（１０２）から基材（１３０）を分離するステップの後に、第１層（１０１）の残りの部分上においてバックサイド金属化層を堆積させるステップ、
を更に有する。
例２１．以上の例のいずれか１つの例の方法であって、
この場合に、第１層（１０１）は、第１成長レート（３１１−１、３１１−２）において提供され、
この場合に、第２層（１０２）は、第２成長レート（３１２−１、３１２−２）において提供され、
この場合に、第１成長レートは、第２成長レートよりも小さい。
例２２．方法であって、
−多孔性炭化ケイ素の第１層（１０１）を提供するステップと、
−第１層（１０１）上においてエピタキシャル炭化ケイ素の第２層（１０２）を提供するステップと、
−第２層（１０２）内において複数の半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）を形成するステップと、
−第１層（１０１）において第２層（１０２）から基材（１３０）を分離するステップと、
を有する。
例２３．以上の例のいずれか１つの例の方法であって、
この場合に、第２層（１０２）の厚さ（１０２Ａ）は、少なくとも２０μｍであり、任意選択により、少なくとも５０μｍであり、或いは、
この場合に、第２層（１０２）の厚さ（１０２Ａ）は、最大で３０μｍであり、任意選択により、最大で２０μｍである。
例２４．以上の例のいずれか１つの例の方法であって、
−第２層（１０２）内において複数の半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）のドリフト領域を定義するステップと、
−第２層（１０２）内において複数の半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）のドレイン領域又はバックサイドエミッタ領域を定義するステップと、
を更に有する。
ドレイン領域又はバックサイドエミッタ領域の厚さは、ドリフト領域の厚さよりも大きくてもよく、或いは、そうでなくてもよい。
例２５．以上の例のいずれか１つの例の方法であって、
この場合に、第１層（１０１）を提供するステップは、電気化学エッチングプロセスを使用するステップを有する。
例２６．ウエハであって、
−炭化ケイ素基材（１３０）と、
−炭化ケイ素基材（１３０）によって支持された炭化ケイ素の第１層（１０１）と、
を有し、
この場合に、第１層（１０１）は、複数の空隙（１５０）を有する。
例２７．例２６のウエハであって、
−複数の半導体デバイスのドリフト領域を有する、且つ、複数の半導体デバイスのドレイン領域又はバックサイドエミッタ領域を更に有する、エピタキシャル炭化ケイ素の第２層（１０２）、
を更に有する。
ドレイン領域又はバックサイドエミッタ領域の厚さは、ドリフト領域の厚さよりも大きくてもよく、或いは、そうでなくてもよい。
例２８．例２６又は例２７のウエハであって、
この場合に、第２層（１０２）の厚さ（１０２Ａ）は、少なくとも２０μｍであり、任意選択により、少なくとも５０μｍであり、或いは、
この場合に、第２層（１０２）の厚さ（１０２Ａ）は、最大で３０μｍであり、任意選択により、最大で２０μｍである。
上述の例は、更なる例をもたらすべく、互いに組み合わせることができる。例えば、第１層が気孔を含むシナリオの場合にも、空隙を含む第１層との関連において記述されている基材から第２層を分離するための技法を適用することが可能であろう。上述の方法との関係において記述されている更なる技法をウエハに関係する例に適用することができる。例えば、ウエハは、このような方法を使用して製造することができる。
図１は、様々な例による方法のフローチャートである。図１による方法は、本明細書において記述されている技法による例示用のプロセスに対応している。
ブロック１００１において、第１層が提供されている。第１層は、基材によって支持されている。第１層は、基材内に、或いは、基材上に、提供することができる。基材は、ウエハによって提供されている。
第１層は、上述のインターフェイス層に対応している。例えば、インターフェイス層は、例えば、気孔又は空隙によって実装された複数の空洞を含むことができる。
インターフェイス層が複数の空隙を含むシナリオにおいては、インターフェイス層は、エピタキシャル成長プロセスを使用することにより、提供することができる。従って、インターフェイス層は、エピタキシャルＳｉＣから製造することができる。別の選択肢は、こちらもエピタキシャルＳｉＣから製造された基材内においてインターフェイス層を定義するというものになるが、このようなシナリオにおいては、インターフェイス層を提供するための専用のエピタキシャル成長プロセスが不要になりうる。
インターフェイス層が気孔を有する更なるシナリオにおいては、インターフェイス層は、電気化学エッチングを使用することにより、提供することができる。このような一例においては、水溶性フッ化水素酸（ＨＦ）に基づいた電気化学エッチングは、例えば、界面活性剤、エタノール、イソプロパノールなどの、いくつかの添加剤を含むことができる。ＨＦの濃度は、通常、５０容積％未満の範囲である。水溶性ＨＦと添加剤の間の比率は、（重量で計測された）３：１、２：１、１：２、１：１、３：１、１：４であってよい。陽極酸化用の電圧条件に応じて、１００Ｖ未満の電圧を使用することが可能であり、或いは、場合によっては、プロセスが更なるＵＶ照明下において実行されるかどうかに応じて、更に低い電圧（１０Ｖ未満）を使用することもできる。電流密度により、多孔性層の気孔密度（しばしば、気孔率とも呼称される）を設定することができる。例えば、通常の電流密度は、１０μＡ／ｃｍ２〜１００ｍＡ／ｃｍ２の範囲である。気孔密度は、インターフェイス層の材料内の空の空間の尺度である。通常、これは、合計容積に対する空の材料の容積の比率として定義され、且つ、従って、０％〜１００％の間において変化しうる。
エッチングの後に、すすぎ及び乾燥を実行することができる。原則として、インターフェイス層は、４Ｈ−ＳｉＣポリタイプから製造することが可能であろう。具体的には、このような構成においては、（０００１）ケイ素面が、（
Figure 2019176142
炭素面と比較された場合に）外向きに対向している際に、電気化学エッチングを実行することが可能であろう。別の選択肢は、インターフェイス層を６Ｈ−ＳｉＣポリタイプから製造するというものになろう。
次いで、ブロック１００２において、第２層が提供されている。第２層は、インターフェイス層上において提供されている。第２層は、上述のデバイス層に対応している。
ブロック１００２は、例えば、ｎドープドレイン領域などのドレイン領域、例えば、ｎドープバッファ領域などのバッファ領域、及び／又はバックサイドエミッタ領域をインターフェイス上に堆積させるエピタキシャル成長プロセスを含むことができる。３．５ｋＶ未満の阻止能力を有する装置の場合には、ドレイン領域又はバックサイドエミッタ領域の厚さは、ドリフト領域の厚さよりも大きくてよい。
ブロック１００２は、ドリフト領域を堆積させるエピタキシャル成長プロセスを含むことができる。
ブロック１００２は、欠陥のない成長プロセスを促進するべく、水素による事前処理を含むことができる。例えば、（非特許文献４）を参照されたい。
ブロック１００３において、複数の半導体デバイスがデバイス層内において形成されている。これは、半導体デバイスの本体領域、ソース領域、エミッタ領域、及び／又は電気接点を定義するフロントサイド加工を含むことができる。
ブロック１００４において、基材が、インターフェイス層において、デバイス層から分離されている。これは、分離をトリガするべく力を作用させる前に、キャリア上においてデバイス層を支持するステップを含むことができる。
ブロック１００４は、複数の半導体デバイスを含む１つ又は複数のダイ又はチップをもたらす。また、ブロック１００４は、基材の残りの部分をも、もたらす。例えば、基材上のインターフェイス層の任意の残りの部分は、例えば、研削又は研磨により、除去することができる。例えば、超高速研磨を利用することができる。
任意選択のブロック１００５において、バックサイド金属化層が、ブロック１００４から得られた１つ又は複数のダイのバックサイド上に堆積されている。通常、バックサイド金属化層は、分離するステップの後に、デバイス層に装着されるインターフェイス層の残りの部分上において堆積することができる。
ブロック１００５は、任意選択である。いくつかのシナリオにおいては、ブロック１００５を実行する代わりに、ブロック１００１において、インターフェイス層内においてドーパントを提供することが可能であり、これにより、インターフェイス層の抵抗率を基材の抵抗率よりも小さくすることができる。この結果、デバイス層に隣接しているインターフェイス層の残りの部分は、オームバックサイド接触を促進する大きな導電率を示すことができる。残りのインターフェイス層によって提供されるバックサイドの増大した粗度は、接触抵抗値の低減に寄与することができる。
図１の方法は、基材からデバイス層への欠陥の伝播の抑制を促進している。これは、基材の結晶品質と比較された場合の、デバイス層の結晶品質の改善に対応しており、この結果、妥当な欠陥密度を有する基材の利用が促進される。通常、特に低い欠陥密度を有するＳｉＣ基材は、相対的に高い欠陥密度を有するＳｉＣ基材と比較された場合に、相対的に高価である。本明細書において記述されている技法においては、インターフェイス層により、欠陥密度を改善することが可能であり、従って、特に高い品質の基材に依存する必要がなくなりうる。インターフェイス層内の空洞は、広がった積層欠陥及びその他の欠陥の伝播を停止又は低減する。
図１において破線矢印によって示されているのは、基材を再使用する可能性である。具体的には、ブロック１００４の実行から得られた基材の残りの部分は、ブロック１００１〜１００５の更なる反復のための入力として使用することができる。材料磨滅のレベル／反復に応じて、多数回の反復が、単一の基材の再使用によってサポートされており、これは、潜在的に任意の数である。いくつかの例においては、材料磨滅について補償するべく、ブロック１００４における基材の分離の後に、エピタキシャルＳｉＣの更なる層を提供することが可能であろう。これにより、基材の初期厚さを維持することができる。
図２の概略的な図との関連において、図１の方法によって定義されているプロセスの更なる詳細について説明する。
図２は、様々な例によるＳｉＣの処理との関係における態様を示している。
プロセスステップ２００１において、基材１３０が提供されている。図２に示されているのは、基材の厚さ１３３がそれに沿って定義されている、垂直方向ｚである。また、基材１３０のフロントサイド１３１及びバックサイド１３２も示されている。
プロセスステップ２００２において、インターフェイス層１０１が、基材１３０上において提供されている。インターフェイス層１０１は、フロントサイド１３１に隣接している。インターフェイス層１０１は、空洞を含む。例えば、インターフェイス層１０１は、多孔性層であってもよく、或いは、空隙を含むこともできる。
インターフェイス層１０１は、例えば、エピタキシャル成長プロセスなどの、成長プロセスを使用することにより、提供されている。通常、インターフェイス層の厚さは、少なくとも１μｍ〜最大で５０μｍの範囲であってよく、或いは、少なくとも２μｍ〜最大で１０μｍの範囲であってもよい。
ブロック２００２の後に、ケイ素面は、上向きに対向しうる。
成長プロセスを使用した後に、且つ、プロセスステップ２００３の前に、インターフェイス層１０１を平坦化することができよう。
プロセスステップ２００３において、デバイス層１０２が、インターフェイス層１０１上において提供されている。通常、デバイス層１０２の厚さ１０２Ａは、少なくとも１０μｍであってよく、任意選択により、少なくとも５０μｍ、或いは、少なくとも１００μｍ、或いは、少なくとも１５０μｍ、であってもよい。
その他の例においては、プロセスステップ２００３において、デバイス層１０２の特に小さな厚さが提供されてもよい。例えば、デバイス層１０２の厚さ１０２Ａは、最大で３０μｍであってもよく、或いは、最大で２０μｍであってもよい。
原則的に、デバイス層１０２の厚さを可能な限り小さく、但し、必要に応じて大きく、寸法設定する傾向が存在しうる。半導体デバイスの様々なプロパティは、デバイス層１０２の厚さに依存する場合があり、且つ、具体的には、トレードオフ状況が発生しうる。（ｉ）相対的に小さな厚さは、相対的に良好な熱プロパティを提供することができる、例えば、熱をキャリア又はヒートシンクに相対的に効率的に散逸することができ、（ｉｉ）相対的に小さな厚さは、相対的に高速且つ費用効率に優れた処理を提供することが可能であり、（ｉｉｉ）相対的に大きな厚さは、例えば、半導体デバイスによって実装されたトランジスタの、ブレークスルー電圧を増大させることが可能であり、（ｉｖ）相対的に大きな厚さは、基材１３０からデバイス層１０２を分離する際に、結果的に得られるチップに対して構造的安定性の増大を提供することが可能であり、（ｖ）相対的に大きな厚さは、相対的に大きなＲｏｎを結果的にもたらしうる。
デバイス層１０２は、エピタキシャル成長プロセスを使用することにより、提供されている。デバイス層１０２を提供する成長プロセスの成長レートは、インターフェイス層１０１を提供する成長プロセスの成長レートよりも、大きいことが可能である。この結果、デバイス層１０２の大きな厚さ２００３Ａを促進することができる。
例えば、インターフェイス層１０１を提供する高品質のエピタキシャル成長プロセスにより、デバイス層１０２を提供する成長プロセスの大きな成長レートを促進することができる。インターフェイス層１０１の平坦化は、デバイス層１０２を提供する大きな成長レートのサポートを更に支援することができる。表面を平坦化する選択肢は、化学機械的平坦化、研磨、及びダメージエッチングを含む。これらは、いずれも、低欠陥密度をサポートするデバイス層１０２の形態と、プロセスステップ２００４において形成される半導体デバイス１０５の高い歩留まりと、を促進している。
デバイス層１０２を提供するステップは、プロセスステップ２００４において形成された半導体デバイス１０５用のドリフト領域を定義するステップを含むことができる。
プロセスステップ２００４において、半導体デバイス１０５が、デバイス層１０２内において形成されている。これは、電気接点などを形成するステップを含む。
プロセスステップ２００５において、フロンドサイドキャリア１０６がデバイス層１０２に装着されている。図２の例においては、フロントサイドキャリア１０６は、デバイス層１０２に装着された状態において留まっているが、（図２には示されていない）その他の例においては、フロントサイドキャリア１０６は、例えば、プロセスステップ２００７において除去されてもよい。
プロセスステップ２００６において、デバイス層１０２が、インターフェイス層１０１において基材１３０から分離されている。図２には、破断１７１が示されている。
原則として、基材１３０を分離するための破断１７１をもたらすステップに利用可能な様々な選択肢が存在している。
第１選択肢においては、図２に示されているように、バックサイドレーザープロセスを利用することができる。この場合には、レーザー光２５０が、基材１３０のバックサイド１３２上に照射され、この結果、光の吸収及び加熱に起因して、インターフェイス層１０１に対する損傷がもたらされる。これは、レーザー光２５０との関係における基材１３０のＳｉＣの透明性によって促進される。インターフェイス層１０１への損傷は、インターフェイス層１０１の構造的剛性を更に低減し、この結果、最終的に破断１７１が得られる。
このような損傷を更に改善するべく、インターフェイス層１０１は、光吸収材料を含むことができよう。この結果、基材１３０は、光吸収材料によって吸収されるレーザー光２５０を使用することにより、デバイス層１０２から分離することができる。ドーパントを光吸収材料として使用することができる。また、例えば、グラフェンなどの、１つ又は複数の炭素層を光吸収材料として使用することもできる。例えば、このような炭素原子は、プロセスステップ２００２においてインターフェイス層１０１に適用される焼き戻しプロセスから取得することができよう。光吸収材料がインターフェイス層１０１内において提供される場合には、最大強度がインターフェイス層１０１において観察されるように、レーザー光２５０を合焦することが不要となりうる。むしろ、インターフェイス層１０１における吸収は、レーザー光２５０の空間的に変化する強度の代わりに、光吸収材料により、増大させることができる。この結果、プロセスステップ２００６の複雑さが低減される。
第２の選択肢においては、破断１７１を促進するべく、即ち、デバイス層１０２からの基材１３０の分離をトリガするべく、コールドスプリットプロセスの少なくとも一部分が使用されてもよく、例えば、（非特許文献５）を参照されたい。この場合には、例えば、デバイス層１０２のフロントサイド上において、１つ又は複数のポリマーを含む層を堆積させることができる。ポリマーは、基材１３０とは異なる熱膨張係数を有しうる。この結果、冷却した際に、ポリマーの長さ及び／又は容積の変化が、破断１７１に結び付く機械的な応力を誘発する。一般的に、インターフェイス層１０１の構造的剛性の低減に起因して、このようなポリマー層の長さの変化によって誘発される機械的な応力でさえ、分離に結び付くに十分である可能性があり、この結果、バックサイドレーザープロセスの更なる利用が不要となりうる。従って、バックサイドレーザープロセスは、一般には、任意選択である。
第３の選択肢においては、基材１３０を分離するステップは、この代わりに、又はこれに加えて、インターフェイス層１０１の空隙内に流体を注入するステップを含みうる。次いで、流体をその凍結点未満に冷却することができる。固体状態への遷移における流体の膨張も、破断１７１に結び付く機械的応力を誘発しうる。例えば、流体状態又はガス状態における水を使用することができる。
第４の選択肢においては、基材１３０を分離するステップは、この代わりに、又はこれに加えて、水ジェット処理を含みうる。
第５の選択肢においては、基材１３０を分離するステップは、この代わりに、又はこれに加えて、インターフェイス層１０１内における微細電気放電機械加工（μＥＤＭ）を含みうる。
第６の選択肢においては、基材１３０を分離するステップは、この代わりに、又はこれに加えて、ストレスを誘発するべく迅速な圧力の変化を適用するステップを含みうる。
プロセスステップ２００７において、バックサイド金属化層１０７が、インターフェイス層１０１の残りの部分上において、バックサイド１３２において提供されている。この場合にも、これは、任意選択である。或いは、この代わりに、インターフェイス層が除去されてもよい。
プロセスステップ２００８において、半導体デバイス１０５をシンギュレートするべく、デバイス層１０２の垂直方向のダイシングが実装されている。ダイシングライン１７２を定義するべく、個々のＫＥＲＦ構造を使用することができる。
図２のシナリオにおいては、プロセスステップ２００８のダイシングは、プロセスステップ２００６において発生する基材１３０の分離の後である。その他の例においては、ダイシングによって半導体デバイス１０５をシンギュレートするステップは、例えば、プロセスステップ２００６の前又はプロセスステップ２００５の後などのように、デバイス層１０２から基材１３０を分離するステップの前に実行することもできよう。
図３は、様々な例によるＳｉＣの処理との関係における態様を示している。
図３の処理は、図２の処理に、概ね対応している。例えば、プロセスステップ２０１１は、プロセスステップ２００１に対応している。プロセスステップ２０１３は、プロセスステップ２００３に対応している。プロセスステップ２０１４は、プロセスステップ２００４に対応している。プロセスステップ２０１５は、プロセスステップ２００５に対応している。プロセスステップ２０１６は、プロセスステップ２００６に対応している。プロセスステップ２０１７は、プロセスステップ２００７に対応している。プロセスステップ２０１８は、プロセスステップ２００８に対応している。
プロセスステップ２０１２において、インターフェイス層１０１は、プロセスステップ２００２とは異なって、成長プロセスを使用することによって基材１３０上においてエピタキシャル層として提供されてはおらず、むしろ、基材１３０内において提供されている。例えば、基材１３０の上部層を適切に構造化することにより、空洞を基材１３０の上部層内において定義することができる。
図４は、様々な例による方法のフローチャートである。例えば、インターフェイス層１０１を提供するべく、図１のブロック１００１との関連において、図４の方法を利用することができる。
具体的には、図４は、インターフェイス層１０１内における複数の空隙の定義との関係における態様を示している。
方法は、ブロック１０１１によって始まっている。ブロック１０１１は、任意選択のブロックである。ブロック１０１１においては、エピタキシャル成長プロセス、具体的には、ステップ制御エピタキシャル成長プロセス、が実行されている。結晶質ＳｉＣが基材上において堆積されている（図２のプロセスステップ２００２を参照されたい）。その他の実装形態においては、インターフェイス層は、基材内において定義されてもよく、この結果、基材の上部においてなんらかの更なる材料を堆積させる必要はない（図３のプロセス２０１２を参照されたい）。
次いで、ブロック１０１２において、エッチングマスクが、例えば、レジスト及びその露光を使用するなどにより、リソグラフィによって定義されている。エッチングマスクは、トレンチの形状を定義している。図５には、例示用のエッチングマスク１６５が示されている。長手方向の成形されたトレンチ１６０が示されている。図５は、平面図であり、ウエハの横方向プレーンは、図面プレーンに対応している。
具体的には、トレンチ１６０は、ブロック１０１１のステップ制御エピタキシャル成長プロセスのオフオリエンテーション方向１６１との間において角度１６２を有している。例えば、角度１６２は、少なくとも１°であってもよく、任意選択によって少なくとも５°であってもよく、更に任意選択によって少なくとも８５°であってもよい。例えば、角度は、９０°±５°であってもよい。
再度図４を参照すれば、次いで、ブロック１０１３において、トレンチ１６０がエッチングされている。この場合に、トレンチ１６０を定義するべく、ドライエッチング、ダメージインプランテーション、及び電気化学エッチングのうちの１つ又は複数を使用することが可能である。ＳｉＣがマスキング材料１６５（例えば、フォトレジスト及び／又はハードマスク）によって保護されていないところにおいて、材料が局所的に除去される。
ブロック１０１４において、ＳｉＣを堆積させるべく、再度、エピタキシャル成長プロセスが使用されている。材料を堆積させるステップの前に、エッチングマスク１６５が除去される。エピタキシャル成長プロセスを使用することにより、トレンチが充填されているが、これが、ブロック１０１２〜１０１４が、しばしば、トレンチ充填プロセス２１０１と呼称される理由である。従って、理解されるように、インターフェイス層１０１を提供するステップは、トレンチ充填プロセス２１０１を使用するステップを含みうる。
いくつかの例においては、図４において破線矢印によって示されているように、トレンチ充填プロセス２１０１の複数回の反復を実装することが可能であろう。これにより、２つ以上のサブ層をインターフェイス層１０１に提供することができる。
トレンチ充填プロセス２１０１を使用するステップは、インターフェイス層１０１内において空隙を定義するステップを促進している。図６は、空隙１５０との関係における詳細を示している。
図６は、複数の空隙１５０を含むインターフェイス層１０１との関係における態様を示している。図６は、図５の垂直方向ｚ及びラインＸ−Ｘに沿った断面図である。図６に示されているのは、トレンチ充填プロセス２１０１によって定義されたトレンチ１６０である。
図６においては、空隙１５０が、トレンチ１６０と関連付けられている。空隙１５０は、図４のブロック１０１４において材料を堆積させた際の、トレンチ１６０の過成長の結果である。従って、空隙１５０は、トップ−ダウンプロセスにおいて提供されており、且つ、好ましい方向を示す。例えば、図６に示されているように、空隙１５０の長手方向軸１５１は、互いにアライメントされている。このアライメントは、エッチングマスク１６５の幾何学的形状及び構成によって誘発されている。同様に、エッチングマスク１６５は、トレンチ１６０に沿って、横方向パターンにおいても、空隙１５０の構成を誘発している。空隙１５０は、ｚ方向に沿って細長い形状を有する。空隙１５０は、液滴の形状を有する。従って、空隙１５０は、通常は球状である多孔性層の気孔とは異なっている。
理解されるように、図６の例においては、空隙１５０は、相互接続されたネットワーク（スポンジタイプの空洞）を形成してはいない。いくつかの例においては、相互接続されたネットワークを形成するように、空隙１５０を定義することが望ましい場合がある。例えば、隣接する空隙が互いに接続されている場合には、且つ／又は、空隙が、ウエハのエッジに到達するように、ｚ方向に対して垂直の方向においてウエハ全体に沿って延長しているケースにおいては、流体をその凍結点未満に冷却することによって基材１３０の分離を促進する流体を注入することができる。相互接続されたネットワークを形成するように、空隙１５０を定義するべく利用可能な様々な選択肢が存在している。例示用の一選択肢によれば、図４のブロック１０１４の成長プロセスを一時停止し、且つ、一時停止しつつ、依然として開放状態の空隙１５０の隆起部１５２をエッチングすることが可能であろう。このエッチングは、材料の酸化と、酸化された材料のフッ化水素酸の後続の処理と、を含みうる。
いくつかの例においては、このような隆起部１５２のエッチングは、相互接続されたネットワークを形成するためにではなく、むしろ、個々の空隙１５０の容積を拡大することにより、インターフェイス層１０１の構造的な安定性を更に低減するべく、使用することができる。この結果、インターフェイス層１０１において基材１３０からデバイス層１０２を分離するステップが更に促進される。
原則として、図４のブロック１０１４において材料を堆積させる際に、空隙１５０の形成を促進するべく、様々な選択肢が利用可能である。これらの選択肢は、単独で、或いは、相互の組合せにおいて、利用することができる。
空隙１５０の形成を促進するための第１の選択肢は、角度１６２の適切な選択を含む（図５を参照されたい）。通常、４°〜９０°の範囲の角度１６２の大きさ設定が、空隙の封入の促進を支援しうる。
空隙１５０の形成を促進するための第２の選択肢は、リフロープロセスを使用するステップを含む。この場合には、堆積されたＳｉＣ材料の横方向の再分散により、空隙１５０を封入している。このような再分散のために、成長プロセスを中断させることができる。再分散を促進するプロセスパラメータは、高温と、低圧と、例えば、水素を有する、適切なガス雰囲気と、のうちの少なくとも１つを有する。温度は、空隙１５０を封入するべく、横方向の閉鎖領域内に位置するように、設定することができる。
空隙の形成を促進するための第３の選択肢においては、成長プロセスのプロセスパラメータを横方向の過成長領域内において設定することができる。これが、図７との関連において示されている。
図７は、ブロック１０１４のエピタキシャル成長プロセスのプロセスパラメータとの関係における態様を示している。エピタキシャル成長プロセスは、図７のシナリオにおいては、垂直軸である、塩化水素酸又は塩化水素（ＨＣｌ）と、水平軸である、シラン（ＳｉＨ４）と、である、反応物質の特定のフローレートを含むＣＶＤプロセスである。図７において示されているように、空隙１５０を定義するための、過成長用の通常の領域９６５は、相対的に大きなシランのフローレート及び相対的に小さなＨＣｌのフローレートに依存している。これは、通常、材料堆積の小さな成長レートを結果的にもたらす。一般に、ブロック１０１４のエピタキシャル成長プロセスの成長レートは、空隙１５０を封入する横方向の過成長領域９６５内に位置するように、設定することができる。例えば、（非特許文献６）を参照されたい。
図８は、垂直方向位置の関数として空隙密度との関係における態様を示している。図８のシナリオにおいては、インターフェイス層１０１は、（例えば、トレンチ充填プロセスの複数の反復から得られた）２つのサブ層１０１−１、１０１−２を含む（図４の破線矢印を参照されたい）。サブ層１０１−１は、基材１３０に隣接しており、且つ、サブ層１０１−２は、デバイス層１０２に隣接している。
空隙密度は、一般に、（ｉ）即ち、空隙に起因して、ＳｉＣ材料が、インターフェイス層内に存在していない容積と、（ｉｉ）インターフェイス層の合計容積と、の間の比率に対応しうる。空隙密度と関連する別の尺度は、（ｉ）ＳｉＣ材料がインターフェイス層内に存在している容積と、（ｉｉ）インターフェイス層の合計容積と、の間の比率である。
例えば、本明細書において記述されている様々な例においては、（ｉ）ＳｉＣ材料がインターフェイス層内において存在している容積と、（ｉｉ）インターフェイス層の全体容積と、の間の比率は、１０％〜９０％の範囲であってもよく、或いは、任意選択によって３０％〜７０％の範囲であってもよい。
図示のように、サブ層１０１−１は、サブ層１０１−２の空隙密度３０２と比較された場合に、相対的に高い空隙密度３０１を有する。
一般的なレベルにおいては、垂直のＺ方向に沿った基材１３０までの距離が増大するのに伴って空隙密度３０１、３０２を減少させる傾向が存在しうる。これにより、デバイス層１０２のエピタキシャル成長のためのシード状態が改善することができる。具体的には、形態を改善することができる。
異なる空隙密度３０１、３０２は、例えば、隣接するトレンチ１６０の間の横方向ピッチを変化させることにより、且つ／又は、トレンチ１６０の横方向の幾何学的充填率を変化させることにより、実現することができる。空隙密度３０１、３０２は、トレンチ１６０を充填するべく使用されるエピタキシャル成長プロセスの成長レートを変化させることにより、変化させることもできる。図９において、成長レートとの関係における詳細について説明する。
図９は、垂直方向位置の関数として、成長レートとの関係における態様を示している。
図９において、インターフェイス層１０１は、サブ層１０１−１、１０１−２を含む。デバイス層１０２も、サブ層１０２−１、１０２−２を含む。
図９に示されているように、成長レート３１１−１、３１１−２、３１２−１、３１２−２は、垂直のＺ方向に沿った基材１３０までの距離の増大に伴って増大している。図９のシナリオにおける成長レートの増大は、サブ層１０１−１、１０１−２、１０２−１、１０２−２と相関している。
一般的な傾向として、成長レートは、例えば、インターフェイス層１０１内において、且つ／又は、デバイス層１０２内において、垂直のＺ方向に沿った基材１３０までの距離の増大に伴って増大しうる。これにより、インターフェイス層１０１内の空隙１５０に起因した乱れた表面形態の伝播の回避を支援することができる。この結果、高品質な半導体デバイス１０５が促進される。
理解されるように、デバイス層１０２の平均成長レート３１２−１、３１２−２は、インターフェイス層１０１の平均成長レート３１１−１、３１１−２よりも大きい。これは、処理時間の低減に有用であり、その理由は、通常、デバイス層１０２の厚さは、インターフェイス層１０１の厚さを大幅に上回っているからである。
図１０及び図１１は、半導体デバイス１０５−１〜１０５−３のシンギュレートとの関係における態様を示している。具体的には、図１０及び図１１は、半導体デバイス１０５−１〜１０５−３の保護との関係における態様を示している。
この場合には、エッジ領域１７２がエッチングされる。次いで、エッジ領域１７２の個々の垂直方向エッジをカバーするべく、例えば、ガラス、エポキシ、又は別の酸化物などの保護材料１８０が、エッジ領域１７２内に圧入される。次いで、半導体デバイス１０５−１〜１０５−３を相互にシンギュレートするためのダイシングが、エッジ領域１７２に沿って実装される。これにより、エッジのパッシベーション／エッジの保護が提供される。
半導体デバイス１０５、１０５−１〜１０５−３の形成は、本明細書において記述されている様々な例において変化しうる。例えば、装置のオン状態における接合終端のエリア内の装置の自由電荷キャリア密度を低減することにより、装置のターンオフ耐久性を改善する、所謂、「高動的耐久性」（ＨＤＲ）の概念を実装することができる。この場合には、後から定義されたダイシングエッジに沿った小さな領域を局所的に酸化させることができる。次いで、これらの局所的に酸化された領域にエピタキシャル横方向成長を適用することができる。これらの領域は、一方においては、欠陥のないエピタキシャル横方向過成長を促進するべく、十分に小さいことを要するが、他方においては、ダイのバックサイドからの自由電荷キャリアの注入が効果的に抑制されるように、隣接する領域の間の距離が十分に小さいことを要する。
半導体デバイスの形成に対する更なる可能な変更は、１０５、１０５−１〜１０５−３が、デバイス層１０２内において、例えば、気孔及び／又は空隙などの、空洞を形成していることを含む。これは、図１２との関係において示されている。
図１２は、デバイス層１０２内における空洞の定義との関係における態様を概略的に示している。例えば、気孔は、例えば、電気化学エッチングを使用することにより、デバイス層１０２の横方向において閉じ込められた領域１７８内において定義することができる。これらの領域１７８は、半導体デバイス１０５−１〜１０５−３をシンギュレートするべく、これに沿ってダイシングが実装される、ＫＥＲＦ１７９とアライメントさせることができる。例えば、これらの領域１７８の垂直方向の厚さ１７８Ａは、デバイス層１０２の厚さ（図１２には、示されていない）よりも大きくてよい。別の例においては（図１２を参照されたい）、これらの領域の垂直方向の厚さ１７８Ａは、これにより、機械的安定化を提供するべく、デバイス層１０２の厚さ１０２Ａよりも小さくなっている。任意選択により、領域１７８内において空洞を定義した後に、ＳｉＣのエピタキシャル成長層を堆積させることが可能である（図１２を参照されたい。この場合には、領域１７８は、デバイス層１０２のフロントサイドまで完全に延在してはいない）。領域１７８内の空洞は、例えば、適切な機械的応力を作用させることによる、ＫＥＲＦ１７９に沿った半導体デバイス１０５−１〜１０５−３のシンギュレートを促進する。ダイシングの実装が不要となりうる。エッジ品質を向上させることができる。
図１３は、多孔性ＳｉＣを有するインターフェイス層１０２との関係における態様を概略的に示している。図１３は、ｚ方向に対して垂直である、即ち、ｘｙプレーン内における、インターフェイス層１０２の断面図である。図１３は、異なるｚ位置（ｚ１及びｚ２）における気孔６０１を示しており、ｚ位置は、平均気孔サイズ６０２よりも小さい距離だけ、オフセットされている（図１３においては、わかりやすさを目的として、気孔６０１のすべてにラベルが付与されているわけではないことに留意されたい）。
図１３に示されているように、気孔６０１は、相互接続されたネットワーク（スポンジタイプの気孔）を形成している。これは、平均で、相互接続された気孔６０１の数が、例えば、１０よりも大きい、或いは、１００よりも大きい、などのように、１よりも格段に大きいことを意味している。チャネルが、隣接する気孔６０１の間において形成されている。
気孔６０１は、例えば、平均で、球状の形状を有しうる、即ち、１という平均アスペクト比を有することができる。気孔６０１の集合体のいくつかの個々の気孔は、１を逸脱したアスペクト比を有していてもよく、即ち、ｘ方向に沿ったその長さが、ｙ方向に沿ったその長さとは異なっている（このアスペクト比は、しばしば、伸び又は偏心とも呼称される）。これは、気孔が、横方向におけるよりも、垂直方向において、相対的に長い延在を有しうることを意味している。気孔の間の半導体構造は、例えば、鍾乳石のような構造を有することができる。
図１４は、多孔性ＳｉＣを有するインターフェイス層１０２との関係における態様を概略的に示している。図１４の例は、図１３の例に概ね対応している。但し、図１４の例においては、気孔密度が、図１３のシナリオと比較された場合に、低減されている。また、図１３の例と比較された場合に、図１４の例においては、平均気孔サイズ６０２も、相対的に小さくなっている。
気孔密度は、一般に、（ｉ）即ち、気孔に起因して、ＳｉＣ材料が、インターフェイス層内において存在していない容積と、（ｉｉ）インターフェイス層の合計容積と、の間の比率に対応しうる。気孔密度と関連する別の尺度は、（ｉ）ＳｉＣ材料がインターフェイス層内において存在している容積と、（ｉｉ）インターフェイス層の合計容積と、の間の比率である。
例えば、本明細書において記述されている様々な例においては、（ｉ）ＳｉＣ材料がインターフェイス層内に存在している容積と、（ｉｉ）インターフェイス層の合計容積と、の間の比率は、１０％〜９０％の範囲であってもよく、或いは、任意選択により、３０％〜７０％の範囲であってもよい。
図１４においては、気孔密度及び気孔サイズは、気孔６０１の相互接続されたネットワークが形成されないように、構成されている。
多孔性インターフェイス層１０２を調製するための適切なプロセスを使用することにより、気孔６０１のこのような及びその他の構造的プロパティを適合させることが可能である。例えば、気孔６０１のサイズ及び／又は密度は、電気化学エッチングの電流密度を調節することにより、調節することができる。いくつかの例においては、これは、異なる気孔密度及び／又は気孔サイズを有するインターフェイス層１０２の複数のサブ層を調製するべく、使用されている。図１５には、対応するシナリオが示されている。
図１５は、垂直方向位置の関数として、気孔密度との関係における態様を示している。図１５のシナリオにおいては、インターフェイス層１０１は、（例えば、調節されたプロセスパラメータを有する電気化学エッチングプロセスの複数の反復から取得された）２つのサブ層１０１−１、１０１−２を含む。サブ層１０１−１は、基材１３０に隣接しており、且つ、サブ層１０１−２は、デバイス層１０２に隣接している。
図示のように、サブ層１０１−１は、サブ層１０１−２の気孔密度８０２と比較された場合に、相対的に高い気孔密度８０１を有する。
一般的なレベルにおいて、基材１３０までの垂直のＺ方向に沿った距離の増大に伴って気孔密度８０１、８０２を減少させる傾向が存在しうる。これにより、デバイス層１０２のエピタキシャル成長用のシード状態を改善することができる。具体的には、形態を改善することができる。
例えば、電気化学エッチングの電流密度を変化させることにより、様々な気孔密度８０１、８０２を実現することができる。
例えば、サブ層１０１−１は、４０％〜７０％の範囲の気孔密度を有しうる一方で、サブ層１０１−２は、１０％〜５０％の範囲の気孔密度を有することができる。
いくつかの例においては、サブ層１０１−１は、気孔６０１の相互接続されたネットワークを形成しうる一方で、サブ層１０１−２は、気孔６０１の相互接続されたネットワークを形成しなくてもよい。
例えば、サブ層１０１−１の厚さ１０１−１Ａは、０．５μｍ〜５０μｍの範囲であってもよい。厚さ１０１−２Ａは、０．２μｍ〜２０μｍの範囲であってよい。従って、サブ層１０１−２は、サブ層１０１−１と比較された場合に、相対的に小さな垂直方向の延在を有することができる。
以上を要約すれば、エピタキシャルＳｉＣのデバイス層内における半導体デバイスの形成を促進する様々な技法について説明した。デバイス層が、気孔又は空隙などの空洞を含むインターフェイス層上において提供されている。インターフェイス層は、ＳｉＣ基材上において提供されているか、或いは、そのフロントサイドに近接した状態においてＳｉＣ基材内において定義されている。
これらの技法は、高品質で高歩留まりのパワー半導体デバイスの製造を促進する。例えば、デバイス層は、半導体デバイスの特定のタイプに応じて、ドレイン又はエミッタ領域と、任意選択により、バッファ領域、ドリフト領域、ｐドープ本体領域、及び／又はソース領域又はフロントサイドエミッタと、を含む、層積層体を含むことができる。
インターフェイス層は、デバイス層からの基材の分離との関係における機能及び／又は欠陥の伝播に抗する障壁との関係における機能を提供している。
要すれば、以下の例について説明した。
特定の好適な実施形態との関係において、本発明について図示及び記述したが、本明細書の参照及び理解の際に、当業者は、均等物及び変更について想起することになろう。本発明は、すべてのこのような均等物及び変更を含んでおり、且つ、添付の請求項の範囲によってのみ限定されている。
例示を目的として、インターフェイス層が空隙を含むシナリオにおいて、インターフェイス層における基材からのデバイス層の分離との関係における様々な技法について説明した。類似の技法は、インターフェイス層が気孔を含むシナリオに対しても容易に適用することができる。
更なる例示を目的として、デバイス層及びインターフェイス層を提供するステップを含む方法との関係において、様々な技法について説明した。このような方法から、個々のウエハを取得することが可能であり、この場合に、ウエハは、このような方法によって特徴付けられた構造的プロパティを有する。
更なる例示を目的として、デバイス層としてのＳｉＣのエピタキシャル成長層内において空隙を定義するべくトレンチ充填プロセスが使用されている、様々な技法について説明した。トレンチ充填プロセスは、デバイス層が基材内において定義されるシナリオとの関連において使用することもできる。
更なる例示を目的として、例えば、少なくとも２０μｍなどの、相対的に大きな厚さを有するデバイス層との関係において、様々な技法について説明した。類似の技法は、例えば、最大で２０μｍの厚さを有する、相対的に薄いデバイス層のために提供することもできる。
更なる例示を目的として、半導体材料としてのＳｉＣとの関係において、様々なシナリオについて説明したが、類似の技法は、例えば、ＧａＮなどのような、その他の種類及びタイプのワイドバンドギャップ半導体材料において実装することもできる。
１０１ 第１層
１０１−１ 第１サブ層
１０１−２ 第２サブ層
１０２ 第２層
１０２−１ 第１サブ層
１０２−２ 第２サブ層
１０２Ａ 第２層の厚さ
１０５、１０５−１、１０５−２、１０５−３ 半導体デバイス
１３０ 基材
１５０ 空隙
１５１ 長手方向軸
１５２ 隆起部
１６０ トレンチ
１６１ オフオリエンテーション方向
１６２ 角度
１６５ 横方向過成長領域
２５０ レーザー光
３０１ 第１空隙密度
３０２ 第２空隙密度
３１１−１、３１１−２ 第１成長レート
３１２−１、３１２−２ 第２成長レート
６０１ 気孔
８０１ 第１気孔密度
８０２ 第２気孔密度
２１０１ トレンチ充填プロセス

Claims (42)

  1. −炭化ケイ素基材（１３０）によって支持された多孔性炭化ケイ素の第１層（１０１）を提供するステップと、
    −前記第１層（１０１）上においてエピタキシャル炭化ケイ素の第２層（１０２）を提供するステップと、
    −前記第２層（１０２）内において複数の半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）を形成するステップと、
    −前記第１層（１０１）において前記第２層（１０２）から前記基材（１３０）を分離するステップと、
    を有する方法。
  2. 前記第２層（１０２）の厚さ（１０２Ａ）は、少なくとも２０μｍであり、任意選択により、少なくとも５０μｍであり、或いは、
    前記第２層（１０２）の厚さ（１０２Ａ）は、最大で３０μｍであり、任意選択により、最大で２０μｍである請求項１に記載の方法。
  3. 前記第１層（１０１）の前記多孔性炭化ケイ素は、気孔（６０１）の相互接続されたネットワークを形成する請求項１又は２に記載の方法。
  4. 前記第１層（１０１）は、第１気孔密度（８０１）を有する第１サブ層（１０１−１）を有し、且つ、第２気孔密度（８０２）を有する第２サブ層（１０１−２）を更に有し、
    前記第１層（１０１）の前記第１サブ層（１０１−１）は、前記第１層（１０１）の前記第２サブ層（１０１−２）と前記基材（１３０）の間に配置されており、
    前記第１気孔密度（８０１）は、前記第２気孔密度（８０２）よりも大きい請求項１乃至３のいずれか１項に記載の方法。
  5. 前記第１層（１０１）を前記提供するステップは、エピタキシャル成長プロセスを使用するステップを有する請求項１乃至４のいずれか１項に記載の方法。
  6. 前記第１層（１０１）を前記提供するステップは、電気化学エッチングプロセスを使用するステップを有する請求項１乃至５のいずれか１項に記載の方法。
  7. 前記第２層（１０２）を前記提供するステップは、エピタキシャル成長プロセスを使用するステップを有し、
    前記第２層（１０２）は、第１サブ層（１０２−１）及び第２サブ層（１０２−２）を有し、
    前記第２層（１０２）の前記第１サブ層（１０２−１）は、前記第２層（１０２）の前記第２サブ層（１０２−２）と前記第１層（１０１）の間に配置されており、
    前記第２層（１０２）の前記第１サブ層（１０２−１）の前記エピタキシャル成長プロセスの成長レート（３１２−１）は、前記第２層（１０２）の前記第２サブ層（１０２−２）の前記エピタキシャル成長プロセスの成長レート（３１２−２）よりも小さい請求項１乃至６のいずれか１項に記載の方法。
  8. 前記第１層（１０１）は、前記第１層（１０１）の抵抗率を定義するドーパントを有しており、前記第１層（１０１）の前記抵抗率は、前記基材（１３０）の抵抗率よりも小さい請求項１乃至７のいずれか１項に記載の方法。
  9. 前記第２層（１０２）を前記提供するステップの前に、前記第１層（１０１）を平坦化するステップを更に有する請求項１乃至８のいずれか１項に記載の方法。
  10. 前記第１層（１０１）は、光吸収材料を含み、
    前記第２層（１０２）から前記基材（１３０）を前記分離するステップは、前記光吸収材料によって吸収されるレーザー光（２５０）を使用して前記第１層（１０１）を損傷させるステップを有する請求項１乃至９のいずれか１項に記載の方法。
  11. 前記光吸収材料は、ドーパントと、前記第１層（１０１）を提供するべく使用される焼き戻しプロセスから得られる少なくとも１つの炭素層と、のうちの少なくとも１つを有する請求項１０に記載の方法。
  12. 前記第２層（１０２）から前記基材（１３０）を前記分離するステップは、
    −前記第１層の前記多孔性炭化ケイ素内に流体を注入し、且つ、前記流体をその凍結点未満に冷却するステップと、
    −高速の圧力変化と、
    −前記第１層（１０１）における微細電気放電機械加工と、
    のうちの少なくとも１つを有する請求項１乃至１１のいずれか１項に記載の方法。
  13. 前記第２層（１０２）内にエッチングされた垂直方向エッジにおいて保護材料を提供するステップを更に有する請求項１乃至１２のいずれか１項に記載の方法。
  14. −前記複数の半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）の前記半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）をシンギュレートするべく前記第２層（１０２）を垂直方向においてダイシングするステップを更に有し、
    前記第２層（１０２）は、前記第２層（１０２）から前記基材（１３０）を前記分離するステップの前に、ダイシングされる請求項１乃至１３のいずれか１項に記載の方法。
  15. 前記第２層（１０２）から前記基材（１３０）を前記分離するステップの後に、前記第１層（１０１）の残りの部分上においてバックサイド金属化層を堆積させるステップを更に有する請求項１乃至１４のいずれか１項に記載の方法。
  16. 前記第１層（１０１）は、第１成長レート（３１１−１、３１１−２）において提供され、
    前記第２層（１０２）は、第２成長レート（３１２−１、３１２−２）において提供され、
    前記第１成長レートは、前記第２成長レートよりも小さい請求項１乃至１５のいずれか１項に記載の方法。
  17. −前記第２層（１０２）内において前記複数の半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）のドリフト領域を定義するステップと
    −前記第２層（１０２）内において前記複数の半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）のドレイン領域又はバックサイドエミッタ領域を定義するステップと、
    を更に有し、
    前記ドレイン領域又は前記バックサイドエミッタ領域の厚さは、前記ドリフト領域の厚さよりも大きい請求項１乃至１６のいずれか１項に記載の方法。
  18. −炭化ケイ素基材（１３０）によって支持された炭化ケイ素の第１層（１０１）を提供するステップと、
    −前記第１層（１０１）上においてエピタキシャル炭化ケイ素の第２層（１０２）を提供するステップと、
    −前記第２層（１０２）内において複数の半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）を形成するステップと、
    −前記第１層（１０１）において前記第２層（１０２）から前記基材（１３０）を分離するステップと、
    を有し、
    前記第１層（１０１）は、複数の空隙（１５０）を有する、方法。
  19. 前記第１層（１０１）を前記提供するステップは、前記複数の空隙（１５０）を定義するべくトレンチ充填プロセス（２１０１）を使用するステップを有する請求項１８に記載の方法。
  20. 前記トレンチ充填プロセス（２１０１）は、リソグラフィによって定義されたトレンチ（１６０）のドライエッチング、前記トレンチ（１６０）のダメージインプランテーション、及び前記トレンチ（１６０）の電気化学エッチングのうちの少なくとも１つを有する請求項１９に記載の方法。
  21. 前記第１層（１０１）を前記提供するステップは、エピタキシャル成長プロセスを使用するステップを有する請求項１８乃至２０のいずれか１項に記載の方法。
  22. 前記第１層（１０１）を提供するべく使用される前記エピタキシャル成長プロセスは、前記基材（１３０）の結晶面との関係におけるオフオリエンテーション方向（１６１）を使用するステップ制御エピタキシャル成長プロセスであり、
    前記トレンチ充填プロセス（２１０１）のトレンチ（１６０）は、前記オフオリエンテーション方向（１６１）との間において少なくとも１度の、任意選択により、少なくとも５°の、更に任意選択により、少なくとも８５度の、角度（１６２）を有する請求項１９又は２０並びに請求項２１に記載の方法。
  23. 前記第１層（１０１）の前記ステップ制御エピタキシャル成長プロセスの成長レートは、前記複数の空隙（１５０）の空隙（１５０）を封止するべく横方向過成長領域（１６５）内にある請求項２１又は２２に記載の方法。
  24. 前記第１層（１０１）を前記提供するステップは、リフロープロセスを使用するステップを有し、
    前記リフロープロセスの温度は、前記複数の空隙（１５０）の空隙（１５０）を封止するべく横方向閉鎖領域内にある請求項１８乃至２３のいずれか１項に記載の方法。
  25. 前記第１層（１０１）を前記提供するステップは、前記複数の空隙（１５０）の隣接する空隙（１５０）の間の隆起部（１５２）をエッチングするステップを有する請求項１８乃至２４のいずれか１項に記載の方法。
  26. 前記第１層（１０１）は、第１空隙密度（３０１）を有する第１サブ層（１０１−１）を有し、且つ、第２空隙密度（３０２）を有する第２サブ層（１０１−２）を更に有し、
    前記第１層（１０１）の前記第１サブ層（１０１−１）は、前記第１層（１０１）の前記第２サブ層（１０１−２）と前記基材（１３０）の間に配置されており、
    前記第１空隙密度（３０１）は、前記第２空隙密度（３０２）よりも大きい請求項１８乃至２５のいずれか１項に記載の方法。
  27. 前記第２層（１０２）を前記提供するステップは、エピタキシャル成長プロセスを使用するステップを有し、
    前記第２層（１０２）は、第１サブ層（１０２−１）及び第２サブ層（１０２−２）を有し、
    前記第２層（１０２）の前記第１サブ層（１０２−１）は、前記第２層（１０２）の前記第２サブ層（１０２−２）と前記第１層（１０１）の間に配置されており、
    前記第２層（１０２）の前記第１サブ層（１０２−１）の前記エピタキシャル成長プロセスの成長レート（３１２−１）は、前記第２層（１０２）の前記第２サブ層（１０２−２）の前記エピタキシャル成長プロセスの成長レート（３１２−２）よりも小さい請求項１８乃至２６のいずれか１項に記載の方法。
  28. 前記複数の空隙（１５０）の空隙（１５０）は、細長い形状を有し、
    前記複数の空隙（１５０）の前記空隙（１５０）の長手方向軸（１５１）は、互いにアライメントされている請求項１８乃至２７のいずれか１項に記載の方法。
  29. 前記複数の空隙（１５０）の空隙（１５０）は、前記第１層（１０１）内において定義された横方向パターンにおいて配列されている請求項１８乃至２８のいずれか１項に記載の方法。
  30. 前記第１層（１０１）は、前記第１層（１０１）の抵抗率を定義するドーパントを有し、前記第１層（１０１）の前記抵抗率は、前記基材（１３０）の抵抗率よりも小さい請求項１８乃至２９のいずれか１項に記載の方法。
  31. 前記第２層（１０２）を前記提供するステップの前に、前記第１層（１０１）を平坦化するステップを更に有する請求項１８乃至３０のいずれか１項に記載の方法。
  32. 前記第１層（１０１）は、光吸収材料を含み、
    前記第２層（１０２）から前記基材（１３０）を前記分離するステップは、前記光吸収材料によって吸収されるレーザー光（２５０）を使用して前記第１層（１０１）を損傷させるステップを有する請求項１８乃至３１のいずれか１項に記載の方法。
  33. 前記光吸収材料は、ドーパントと、前記第１層（１０１）を提供するべく使用される焼き戻しプロセスから得られる少なくとも１つの炭素層と、のうちの少なくとも１つを有する請求項３２に記載の方法。
  34. 前記第２層（１０２）から前記基材（１３０）を前記分離するステップは、
    −前記複数の空隙（１５０）内に流体を注入し、且つ、前記流体をその凍結点未満に冷却するステップと、
    −高速の圧力変化と、
    −前記第１層（１０１）における微細電気放電機械加工と、
    のうちの少なくとも１つを有する請求項１８乃至３３のいずれか１項に記載の方法。
  35. 前記第２層（１０２）内にエッチングされた垂直方向エッジにおいて保護材料を提供するステップを更に有する請求項１８乃至３４のいずれか１項に記載の方法。
  36. −前記複数の半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）の前記半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）をシンギュレートするべく、前記第２層（１０２）を垂直方向においてダイシングするステップを更に有し、
    前記第２層（１０２）は、前記第２層（１０２）から前記基材（１３０）を前記分離するステップの前に、ダイシングされる請求項１８乃至３５のいずれか１項に記載の方法。
  37. 前記第２層（１０２）から前記基材（１３０）を前記分離するステップの後に、前記第１層（１０１）の残りの部分上においてバックサイド金属化層を堆積させるステップを更に有する請求項１８乃至３６のいずれか１項に記載の方法。
  38. 前記第１層（１０１）は、第１成長レート（３１１−１、３１１−２）において提供され、
    前記第２層（１０２）は、第２成長レート（３１２−１、３１２−２）において提供され、
    前記第１成長レートは、前記第２成長レートよりも小さい請求項１８乃至３７のいずれか１項に記載の方法。
  39. −前記第２層（１０２）内において前記複数の半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）のドリフト領域を定義するステップと。
    −前記第２層（１０２）内において前記複数の半導体デバイス（１０５、１０５−１、１０５−２、１０５−３）のドレイン領域又はバックサイドエミッタ領域を定義するステップと、
    を更に有し、
    前記ドレイン領域又は前記バックサイドエミッタ領域の厚さは、前記ドリフト領域の厚さよりも大きい請求項１８乃至３８のいずれか１項に記載の方法。
  40. −炭化ケイ素基材（１３０）と、
    −前記炭化ケイ素基材（１３０）によって支持された多孔性炭化ケイ素の第１層（１０１）と、
    を有するウエハ。
  41. −炭化ケイ素基材（１３０）と、
    −前記炭化ケイ素基材（１３０）によって支持された炭化ケイ素の第１層（１０１）と、
    を有し、
    前記第１層（１０１）は、複数の空隙（１５０）を有する、ウエハ。
  42. −複数の半導体デバイスのドリフト領域を有する、且つ、前記複数の半導体デバイスのドレイン領域又はバックサイドエミッタ領域を更に有する、エピタキシャル炭化ケイ素の第２層（１０２）を更に有し、
    前記ドレイン領域又は前記バックサイドエミッタ領域の厚さは、前記ドリフト領域の厚さよりも大きい請求項４１に記載のウエハ。
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