JP6545362B2 - 半導体装置および半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、窒化ガリウム系材料を用いた半導体装置および半導体装置の製造方法に関するものである。
近年、ワイドギャップ半導体を用いた半導体装置の開発が活発化している。ワイドバンドギャップ半導体のうち特に期待されているもののひとつとして、窒化ガリウム（ＧａＮ）系材料がある。このため、ＧａＮ系材料に関連した技術として、エピタキシャル層の形成技術、およびエピタキシャル層を所望の形状へ加工する微細加工技術が検討されている。
非特許文献１によれば、エピタキシャル層を所望の形状へ成長させる選択成長技術が、レーザーおよび紫外線検出器などの光半導体装置への応用などを念頭におきつつ、検討されている。光半導体装置以外の、ＧａＮ系材料の有望な応用として、電力用半導体装置がある。電力用半導体装置の製造方法においては、典型的には、エピタキシャル層の成長が行われた後に、必要に応じて、このエピタキシャル層に所望の形状を付与するためのエッチングが行われる。特に、近年活発に検討されているトレンチゲート構造を有するＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が製造される場合、典型的には、エピタキシャル層の形成後に、このエピタキシャル層中にトレンチがドライエッチングにより形成される。トレンチゲート型のＭＯＳＦＥＴは、通常、縦方向（トレンチの深さ方向）に高電圧が印加される縦型構造を有している。この場合、トレンチ底部に電界が集中しやすく、このことが耐電圧の低下の要因となりやすい。このため、半導体装置の信頼性を確保するためには、トレンチ底部での電界集中の緩和が必要である。
特許文献１によれば、内側トレンチおよび外側トレンチによる２重構造が設けられる。内側のトレンチにはトレンチゲート構造が設けられる。外側トレンチにはイオン注入によりｐ型領域が設けられ、特に外側トレンチの底部には、コンタクト領域として、高い不純物濃度を有するｐ＋領域が設けられる。オフ時においては、ｐ型領域によって構成された外側トレンチの側壁から空乏層が拡がる。これにより、トレンチゲート構造を構成する内側トレンチの底部上に設けられたゲート酸化膜に印加される電界が緩和される。よって、オフ時の絶縁破壊が防止される。よって耐電圧が向上する。
特許文献２によれば、ｎ型ＧａＮ層上にｐ型ＧａＮ層が、イオン注入を用いることなく、結晶成長により形成される。そして、ｎ型ＧａＮ層を貫通してｐ型ＧａＮ層に至る凹部がエッチングにより形成される。この凹部にソース電極が設けられる。得られた半導体装置においては、ｐ型ＧａＮ層から拡がる空乏層によって、トレンチ部の電界集中が緩和される。
ＭＯＳＦＥＴの信頼性を確保する上では、さらに、アバランシェ・ブレークダウンの発生を抑制することも求められる。ｎチャネル型ＭＯＳＦＥＴは、半導体領域として、ｎ型ソース、ｐ型ボディおよびｎ型ドレインを有する。ＭＯＳＦＥＴには、これらｎ型ソース、ｐ型ボディおよびｎ型ドレインのそれぞれをエミッタ、ベースおよびコレクタとする寄生バイポーラトランジスタが内蔵されている。ＭＯＳＦＥＴ中の電界集中点の電界強度がなだれ電界強度を超えると、電離衝突が起こることでドリフト層内に電子正孔対が生成される。この正孔は、ポテンシャルの低いｐ型ボディに蓄積される。これによりｐ型ボディの電位が上昇する。よってｐｎ接合の障壁低下が起こる。よってｐ型ボディに、より多くの電子が注入される。その結果、さらなる電離衝突が発生する。この現象により、最終的には半導体装置が破壊に至ってしまう。このアバランシェ・ブレークダウンの発生を回避するには、ｐ型ボディの電位が過度に上昇しないように、ｐ型ボディから正孔を効率的に引き抜く必要がある。そのためには、ｐ型ボディに、正孔を引き抜くための電極を低抵抗で接続する必要がある。
特許文献３によれば、ｐ型ボディ領域上に部分的にイオン注入が行われることで、ｎ型ソース領域が形成される。ｎ型ソース領域およびｐ型ボディ領域のそれぞれの上にソース用電極およびボディ用電極が設けられる。ボディ用電極は、（ｎ型ＧａＮではなく）ｐ型ＧａＮとの電気的接触に特に適した材料から作られる。これにより、比較的低い不純物濃度を有するｐ型ボディ領域と、ボディ用電極との間で、比較的良好なオーミック接触が確保される。ボディ用電極とソース用電極とを互いに電気的に接続しておくことで、ｐ型ボディ領域から正孔を比較的効率的に引き抜くことができる。
特開２０１２−１７８５３６号公報 特開２０１４−１９２１７４号公報 特開２００９−１７７１１０号公報
Ｋａｚｕｍａｓａ Ｈｉｒａｍａｔｓｕ ｅｔ ａｌ． "Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ｌｏｗ ｄｅｆｅｃｔ ｄｅｎｓｉｔｙ ＧａＮ ｕｓｉｎｇ ｆａｃｅｔ−ｃｏｎｔｒｏｌｌｅｄ ｅｐｉｔａｘｉａｌ ｌａｔｅｒａｌ ｏｖｅｒｇｒｏｗｔｈ （ＦＡＣＥＬＯ）"， Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ， Ｖｏｌｕｍｅ ２２１ （２０００） ｐｐ． ３１６−３２６
上記特許文献１の技術においては、ｐ型領域およびｐ＋領域がイオン注入により形成される。このような工程は、炭化珪素（ＳｉＣ）材料においては容易であるものの、窒化ガリウム（ＧａＮ）系材料においては困難である。なぜならば、ｐ型ＧａＮはプロセスダメージに非常に弱いためである。具体的には、イオン注入時に生じた欠陥がドナーとして作用することで、イオン注入により添加されたアクセプタが補償されてしまう。このため、一般的に、イオン注入によりｐ型領域を形成することは困難であり、特にｐ＋領域を形成することは極めて困難である。このため、特許文献１の技術は、半導体材料としてＧａＮ系材料が用いられる場合には適していない。さらに、特許文献１の技術においては、ｐ＋領域が形成される位置がレジストマスクによって規定される。このため、レジストマスクを形成するためのフォトリソグラフィにおける位置合わせマージンを確保する観点から、トレンチ底部の面積を、ある程度大きくしておく必要がある。この結果、ＭＯＳＦＥＴの単位面積当たりのｎ型ソース領域の面積を大きく確保し難くなる。よって、ＭＯＳＦＥＴのオン抵抗が大きくなりやすい。
上記特許文献２の技術においては、前述した凹部の形成のためにドライエッチングが行われると、ｐ型ＧａＮ層中にｎ型不純物（ドナー）として作用する結晶欠陥が形成される。これにより生じる、キャリアの補償効果に起因して、ｐ型の実効的なキャリア濃度は著しく低下する。それゆえ、ドライエッチングのみでは、ｐ型ＧａＮ層に対してオーミックコンタクトを取ることはできない。そこで、結晶欠陥が形成された部位をウエットエッチングによって除去する工程を実施することが考えられる。しかしながらこの工程は制御が非常に難しい。ＧａＮのウエットエッチングに用いられる水酸化カリウム（ＫＯＨ）溶液は、転位またはエッチングダメージ層などの結晶欠陥部位に対して、極めて高いエッチレートを有する。このため、基板の転位密度が高い場合、チャネル長に対応した小さな厚みしか有しないｐ型ＧａＮ層中でエッチングの進行を止めることは難しく、ｐ型ＧａＮ層の下のｎ型ドリフト層にまでエッチングが進行してしまう可能性が高い。この場合、その後に形成されるソース電極が、ｎ型ドリフト層を介してドレイン電極と短絡してしまう。よって、十分な製造歩留まりを期待することができなくなる。さらに、ｐ型を有するＧａＮは、水素によって容易に終端され、その結果、不活性化する、という特徴を有している。このため、ｐ型ＧａＮ層を活性にするには、水素を除去するためのアニールが必要となる。ところが、特許文献２の構造においては、ｐ型ＧａＮ層上に積層されたｎ型ＧａＮ層が、ｐ型ＧａＮ層からの水素の脱離を阻害する可能性がある。このため、ｐ型ＧａＮ層の十分な活性が得られない可能性がある。
上記特許文献３の技術においては、ソース用電極とは別にボディ用電極を設けなければならず、さらに両者を電気的に接続しなければならない。このため製造工程が複雑である。また、たとえボディ用電極の材料としてｐ型ＧａＮに適したものが選択されたとしても、比較的低い不純物濃度を有するｐ型ボディ領域との良好なオーミック接触を得ることは困難である。ｐ型ボディ領域の不純物濃度は、チャネルの特性に応じて設定される必要があるため、ボディ用電極とのコンタクト抵抗のことだけを考慮してその不純物濃度を高くすることはできない。また、仮にチャネル特性の観点でｐ型ボディ領域の不純物濃度を高くすることが許容されたとしても、ｐ型ボディ領域の高い不純物濃度は、ｐ型ボディ領域へのイオン注入により形成されるｎ型ソース領域の特性に悪影響を及ぼす。ｐ型ボディの不純物濃度が高ければ、ｎ型ソース領域の実効的な不純物濃度を高めるためには、イオン注入のドーピング濃度を高くする必要がある。その結果、ｎ型ソース領域中での不純物散乱および注入損傷などの影響が大きくなるので、ｎ型ソース領域の抵抗が大きくなってしまう。その結果、ＭＯＳＦＥＴのオン抵抗が大きくなってしまう。それゆえ、ｐ型ボディ領域の不純物濃度は比較的低く設定せざるを得ない。よって、特許文献３の技術では、アバランシェ・ブレークダウンの発生を十分に抑制することが困難なことがある。
なお上記においてはＧａＮ系材料を用いたＭＯＳＦＥＴの信頼性確保について詳しく説明したが、詳しくは後述するように、逆方向耐電圧を鑑みてのＧａＮ系ダイオードの信頼性確保においても、電極とｐ型半導体領域との低抵抗での接触を得ることが重要な技術となり得る。
本発明は以上のような課題を解決するためになされたものであり、その一の目的は、ゲート電極構造を有する半導体装置においてアバランシェ耐量を向上させることができる半導体装置および半導体装置の製造方法を提供することである。また、その他の目的は、アノード電極およびカソード電極を有する半導体装置において逆方向耐電圧を高めることができる半導体装置および半導体装置の製造方法を提供することである。
本発明の一の局面に従う半導体装置は、半導体基板と、第１の絶縁層と、第２の絶縁層と、積層体と、ｎ型コンタクト層と、ソース電極部と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有している。半導体基板は、第１の面と、第１の面と反対の第２の面とを有している。第１の絶縁層は、半導体基板の第２の面上に設けられており、第２の面を部分的に露出する開口部を有している。第２の絶縁層は、半導体基板の第２の面上に設けられており、第１の絶縁層から離れている。積層体は半導体基板の第２の面上に、側部ｎ型エピタキシャル層と、第１の不純物濃度を有する第１のｐ型エピタキシャル層と、第１の不純物濃度よりも高い不純物濃度を有する第２のｐ型エピタキシャル層とを順に有している。側部ｎ型エピタキシャル層、第１のｐ型エピタキシャル層、および第２のｐ型エピタキシャル層は、窒化ガリウム系材料から作られている。積層体は、第２のｐ型エピタキシャル層からなる部分を有し第１の絶縁層から延び半導体基板の第２の面と直角よりも小さい角度をなす外側側壁と、第１のｐ型エピタキシャル層からなる部分を有し第２の絶縁層から延びる内側側壁と、外側側壁および内側側壁をつなぐ天面とを有している。ｎ型コンタクト層は、積層体の天面上に設けられており、第１のｐ型エピタキシャル層に接している。ソース電極部は、積層体の天面上でｎ型コンタクト層に接しており、かつ積層体の外側側壁上で第２のｐ型エピタキシャル層に接している。ドレイン電極は第１の面上に設けられている。ゲート絶縁膜は積層体の内側側壁上に設けられている。ゲート電極はゲート絶縁膜上に設けられている。
本発明の他の局面に従う半導体装置は、半導体基板と、絶縁層と、積層体と、ｎ型障壁層と、アノード電極と、カソード電極とを有している。半導体基板は、第１の面と、第１の面と反対の第２の面とを有している。絶縁層は、半導体基板の第２の面上に設けられており、第２の面を部分的に露出する開口部を有している。積層体は半導体基板の第２の面上に、ｎ型エピタキシャル層とｐ型エピタキシャル層とを順に有している。ｎ型エピタキシャル層およびｐ型エピタキシャル層は窒化ガリウム系材料から作られている。積層体は、絶縁層から延び半導体基板の第２の面と直角よりも小さい角度をなす側壁と、側壁につながる天面とを有している。ｎ型障壁層は、積層体の天面上に部分的に設けられており、ｎ型エピタキシャル層に接している。アノード電極は、積層体の天面上でｐ型エピタキシャル層およびｎ型障壁層に接しており、かつ積層体の側壁上でｐ型エピタキシャル層に接している。カソード電極は第１の面上に設けられている。半導体基板は、絶縁層の開口部によって露出されるｎ型領域と、絶縁層とｎ型領域との間に設けられｎ型エピタキシャル層に接するｐ型領域と、を含む。
本発明の一の局面に従う半導体装置の製造方法は、次の工程を有している。第１の面と、第１の面と反対の第２の面とを有する半導体基板が準備される。半導体基板の第２の面上に、第２の面を部分的に露出する開口部を有する第１の絶縁層が形成される。半導体基板の第２の面上に第１の絶縁層から離れた第２の絶縁層が形成される。第１の絶縁層および第２の絶縁層を成長マスクとして用いた、半導体基板の第２の面上での窒化ガリウム系材料の選択エピタキシャル成長により、側部ｎ型エピタキシャル層と、第１の不純物濃度を有する第１のｐ型エピタキシャル層と、第１の不純物濃度よりも高い不純物濃度を有する第２のｐ型エピタキシャル層とを順に堆積することで、第１の絶縁層から延び半導体基板の第２の面と直角よりも小さい角度をなす外側側壁と、第２の絶縁層から延びる内側側壁と、外側側壁および内側側壁をつなぐ天面とを有する積層体が形成される。積層体の天面上に、第１のｐ型エピタキシャル層に接するｎ型コンタクト層が形成される。積層体の天面上でｎ型コンタクト層に接し、かつ積層体の外側側壁上で第２のｐ型エピタキシャル層に接するソース電極部が形成される。第１の面上にドレイン電極が形成される。積層体の内側側壁上にゲート絶縁膜が形成される。ゲート絶縁膜上にゲート電極が形成される。
本発明の他の局面に従う半導体装置の製造方法は、次の工程を有している。第１の面と、第１の面と反対の第２の面とを有する半導体基板が準備される。半導体基板の第２の面上に、第２の面を部分的に露出する開口部を有する絶縁層が形成される。絶縁層を成長マスクとして用いた、半導体基板の第２の面上での窒化ガリウム系材料の選択エピタキシャル成長により、ｎ型エピタキシャル層とｐ型エピタキシャル層とを順に堆積することで、絶縁層から延び半導体基板の第２の面と直角よりも小さい角度をなす側壁と、側壁につながる天面とを有する積層体が形成される。積層体の天面上に部分的に、ｎ型エピタキシャル層に接するｎ型障壁層が形成される。積層体の天面上でｐ型エピタキシャル層およびｎ型障壁層に接し、かつ積層体の側壁上でｐ型エピタキシャル層に接するアノード電極が形成される。第１の面上にカソード電極が形成される。ｎ型障壁層は、積層体の天面上にドナー不純物を注入することによって形成される。
本発明の一の局面によれば、第２のｐ型エピタキシャル層は、イオン注入によって形成された注入層ではなくエピタキシャル層である。このため第２のｐ型エピタキシャル層は、ｐ型の窒化ガリウム系材料でありながら、高い活性を有する。さらに、第２のｐ型エピタキシャル層は、半導体基板の第２の面と直角よりも小さい角度をなす外側側壁上に設けられている。すなわち、第２のｐ型エピタキシャル層は、半導体基板に対して直角よりも緩やかに傾斜した、窒化ガリウム系材料の積層体の外側側壁をなしている。このため、第２のｐ型エピタキシャル層へソース電極部を接合するための準備として第２のｐ型エピタキシャル層を露出させるエッチングを行う必要がない。よってエッチングに起因して、第２のｐ型エピタキシャル層が過度に浸食されたり、その高い活性が損なわれたりすることが避けられる。以上から、ソース電極部と接する第２のｐ型エピタキシャル層は、高い活性を有する。このため、それらの間で良好なオーミックコンタクトが得られる。これにより、半導体装置の動作時における電離衝突により発生した正孔がソース電極部へ効率的に回収される。よって半導体装置のアバランシェ耐量を向上させることができる。
本発明の他の局面によれば、ｐ型エピタキシャル層が、積層体の天面上だけでなく側壁上にも設けられる。これにより、天面近傍だけでなく側壁近傍にもｐｎ接合が設けられる。側壁近傍のｐｎ接合からｎ型エピタキシャル層中へ延びる空乏層により、ｎ型障壁層とアノード電極とのショットキー界面での電界が緩和される。よって半導体装置の逆方向耐電圧を高めることができる。さらに、第２のｐ型エピタキシャル層は、イオン注入によって形成されたｐ型層ではなくエピタキシャル層である。このため第２のｐ型エピタキシャル層は、ｐ型の窒化ガリウム系材料でありながら、高い活性を有する。このため、上述した効果をより十分に得ることができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。 図１の半導体装置の製造方法の第１の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第２の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第３の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第４の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第５の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第６の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第７の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第８の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第９の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第１０の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第１１の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第１２の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第１３の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第１４の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第１５の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第１６の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第１７の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第１８の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第１９の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第２０の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第２１の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第２２の工程を概略的に示す断面図である。 図１の半導体装置の製造方法の第２３の工程を概略的に示す断面図である。 図１の半導体装置の構成の変形例を示す図であり、図２６の線ＸＸＶ−ＸＸＶに沿う断面図である。 図１の半導体装置の構成の変形例を示す平面図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。 図２７の半導体装置の製造方法の第１の工程を概略的に示す断面図である。 図２７の半導体装置の製造方法の第２の工程を概略的に示す断面図である。 図２７の半導体装置の製造方法の第３の工程を概略的に示す断面図である。 図２７の半導体装置の製造方法の第４の工程を概略的に示す断面図である。 図２７の半導体装置の製造方法の第５の工程を概略的に示す断面図である。 図２７の半導体装置の製造方法の第６の工程を概略的に示す断面図である。 図２７の半導体装置の製造方法の第７の工程を概略的に示す断面図である。 本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。 図３６の半導体装置の製造方法の第１の工程を概略的に示す断面図である。 図３６の半導体装置の製造方法の第２の工程を概略的に示す断面図である。
以下に本発明に係る半導体装置およびその製造方法の実施の形態を図面にもとづいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではなく、その要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材あるいは各部材の縮尺が現実と異なる場合があり、各図面間においても同様である。
＜実施の形態１＞
（構成の概要）
図１は、本実施の形態の半導体装置（ＭＯＳＦＥＴ）９１の構成を概略的に示す断面図である。半導体装置９１の構成の概要を、以下の（１）〜（５）において説明する。
（１） 半導体装置９１は、半導体基板（エピタキシャル基板）３１と、第１の絶縁層４１と、第２の絶縁層６と、積層体５１と、ｎ型コンタクト層１２と、ソース電極部１４と、ドレイン電極１５と、ゲート絶縁膜１６と、ゲート電極６１とを有している。半導体基板３１は、第１の面（下面）Ｐ１と、第１の面Ｐ１と反対の第２の面Ｐ２（上面）とを有している。第１の絶縁層４１は、半導体基板３１の第２の面Ｐ２上に設けられており、第２の面Ｐ２を部分的に露出する開口部ＯＰを有している。第２の絶縁層６は、半導体基板３１の第２の面Ｐ２上に設けられており、第１の絶縁層４１から離れている。積層体５１は半導体基板３１の第２の面Ｐ２上に、側部ｎ型エピタキシャル層７と、第１の不純物濃度を有する第１のｐ型エピタキシャル層８と、第１の不純物濃度よりも高い不純物濃度を有する第２のｐ型エピタキシャル層９とを順に有している。側部ｎ型エピタキシャル層７、第１のｐ型エピタキシャル層８、および第２のｐ型エピタキシャル層９は、窒化ガリウム系材料から作られている。積層体５１は、第２のｐ型エピタキシャル層９からなる部分を有し第１の絶縁層４１から延び半導体基板３１の第２の面Ｐ２と直角よりも小さい角度をなす外側側壁ＳＯと、第１のｐ型エピタキシャル層８からなる部分を有し第２の絶縁層６から延びる内側側壁ＳＩと、外側側壁ＳＯおよび内側側壁ＳＩをつなぐ天面ＳＴとを有している。ｎ型コンタクト層１２は、積層体５１の天面ＳＴ上に設けられており、第１のｐ型エピタキシャル層８に接している。ソース電極部１４は、積層体５１の天面ＳＴ上でｎ型コンタクト層１２に接しており、かつ積層体５１の外側側壁ＳＯ上で第２のｐ型エピタキシャル層９に接している。ドレイン電極１５は第１の面Ｐ１上に設けられている。ゲート絶縁膜１６は積層体５１の内側側壁ＳＩ上に設けられている。ゲート電極６１はゲート絶縁膜１６上に設けられている。
これにより、第２のｐ型エピタキシャル層９は、イオン注入によって形成された注入層ではなくエピタキシャル層である。このため第２のｐ型エピタキシャル層９は、ｐ型の窒化ガリウム系材料でありながら、高い活性を有する。さらに、第２のｐ型エピタキシャル層９は、半導体基板３１の第２の面Ｐ２と直角よりも小さい角度をなす外側側壁ＳＯ上に設けられている。すなわち、第２のｐ型エピタキシャル層９は、半導体基板３１に対して直角よりも緩やかに傾斜した、窒化ガリウム系材料の積層体５１の外側側壁ＳＯをなしている。このため、第２のｐ型エピタキシャル層９へソース電極部１４を接合するための準備として第２のｐ型エピタキシャル層９を露出させるエッチングを行う必要がない。よってエッチングに起因して、第２のｐ型エピタキシャル層９が過度に浸食されたり、その高い活性が損なわれたりすることが避けられる。以上から、ソース電極部１４と接する第２のｐ型エピタキシャル層９は、高い活性を有する。このため、それらの間で良好なオーミックコンタクトが得られる。これにより、半導体装置９１の動作時における電離衝突により発生した正孔がソース電極部１４へ効率的に回収される。よって半導体装置９１のアバランシェ耐量を向上させることができる。
さらに、ゲート電極６１の底部と内側側壁ＳＩとが互いに対向する箇所の近傍に集中しやすい電界が、外側側壁ＳＯ上に設けられた第２のｐ型エピタキシャル層９から延びる空乏層によって緩和される。これにより、電離衝突による電子正孔対の生成が抑制される。よって半導体装置９１のアバランシェ耐量をより向上させることができる。
さらに、第２のｐ型エピタキシャル層９は、積層体５１の外側側壁ＳＯをなしている。これにより、積層体５１の活性化アニール時に、窒化ガリウム系材料の第１のｐ型エピタキシャル層８および第２のｐ型エピタキシャル層９からの水素の脱離を阻害するものがない。よって、水素の残留に起因した第１のｐ型エピタキシャル層８および第２のｐ型エピタキシャル層９の活性の低下を抑えることができる。
さらに、第２のｐ型エピタキシャル層９は、積層体５１の外側側壁ＳＯ上に設けられることで、半導体基板３１から傾いて配置される。これにより、半導体基板３１に平行な面内において、ソース／ドレイン電流の主経路ではない第２のｐ型エピタキシャル層９が占める面積が抑えられる。よって半導体装置９１のオン抵抗を低くすることができる。
さらに、積層体５１の外側側壁ＳＯは、半導体基板３１の第２の面Ｐ２と直角よりも小さい角度をなしている。これにより、ソース電極部１４から半導体基板３１へ向かって、狭窄されることなく拡がる電流経路を設けることができる。よって半導体装置９１のオン抵抗を低くすることができる。
さらに、積層体５１の外側側壁ＳＯの下端に第１の絶縁層４１が配置される。これにより、積層体５１の外側側壁ＳＯの下端における電界集中が緩和される。よって半導体装置９１の耐電圧を高めることができる。
さらに、積層体５１の内側側壁ＳＩの下端に第２の絶縁層６が配置される。これにより、積層体５１の内側側壁ＳＩの下端、すなわちトレンチゲート構造の下方角部、における電界集中が緩和される。よって半導体装置９１の耐電圧を高めることができる。
（２） 好ましくは、半導体装置９１は、底部ｎ型エピタキシャル層５をさらに含む。底部ｎ型エピタキシャル層５は、半導体基板３１の第２の面Ｐ２上に設けられており、窒化ガリウム系材料から作られている。第２の絶縁層６は、底部ｎ型エピタキシャル層５を介して半導体基板３１の第２の面Ｐ２上に設けられている。積層体５１は、底部ｎ型エピタキシャル層５を介して半導体基板３１の第２の面Ｐ２上に設けられている。
これにより、内側側壁ＳＩおよび外側側壁ＳＯのうち前者のみが、第２の絶縁層６を介して底部ｎ型エピタキシャル層５上に配置される。よって、内側側壁ＳＩに比して外側側壁ＳＯの方が深く配置される。よって、外側側壁ＳＯ上に設けられた第２のｐ型エピタキシャル層９から、ゲート電極６１の底部と内側側壁ＳＩとが互いに対向する箇所の近傍へ、空乏層が延びやすくなる。よって、ゲート電極６１の底部と内側側壁ＳＩとが互いに対向する箇所、すなわちトレンチゲート構造の下方角部、の近傍に集中しやすい電界を、より効果的に緩和することができる。よって半導体装置９１のアバランシェ耐量をより向上させることができる。
さらに、底部ｎ型エピタキシャル層５は、半導体装置９１のドリフト層の一部として機能し得る。これにより、底部ｎ型エピタキシャル層５が設けられない場合に比して、半導体装置９１のドリフト層の厚みがより大きくなる。よって、半導体装置９１の耐電圧を高めることができる。
（３） 好ましくは、半導体装置９１は、層間絶縁膜１９および被覆電極層２０をさらに含む。層間絶縁膜１９は、ゲート電極６１上に設けられている。被覆電極層２０は、ソース電極部１４および層間絶縁膜１９上に設けられている。層間絶縁膜１９およびゲート絶縁膜１６は実質的に水素を含まない。
これにより、層間絶縁膜１９およびゲート絶縁膜１６中の水素に起因した第１のｐ型エピタキシャル層８および第２のｐ型エピタキシャル層９の活性の低下が抑えられる。第２のｐ型エピタキシャル層９の活性の低下が抑えられることにより、アバランシェ耐量をより向上させることができる。また第１のｐ型エピタキシャル層８の活性の低下が抑えられることにより、チャネル移動度を向上させることができる。
（４） 好ましくは、ゲート絶縁膜１６は第２の絶縁層６上に配置されている。
これにより、トレンチゲート構造の底部での電界集中が緩和される。よって、ゲート絶縁膜１６の絶縁破壊を生じにくくすることができる。
（５） 好ましくは、ゲート絶縁膜１６は、Ａｌ2Ｏ3膜およびＳｉＯ2膜の少なくともいずれかを含む。
これにより、ゲート絶縁膜１６の材料として、窒化ガリウム系材料に対して十分に大きなバンドオフセットを有するものが適用される。よってゲートリーク電流を低くすることができる。
（製造方法の概要）
図２〜図２４は、本実施の形態の半導体装置（ＭＯＳＦＥＴ）９１の製造方法を工程順に概略的に示す断面図である。半導体装置９１の製造方法の概要を、以下の（６）〜（１４）において説明する。
（６） 半導体装置９１の製造方法は、次の工程を含む。図２を参照して、第１の面（下面）Ｐ１と、第１の面Ｐ１と反対の第２の面（上面）Ｐ２とを有する半導体基板（エピタキシャル基板）３１が準備される。半導体基板３１の第２の面Ｐ２上に、第２の面Ｐ２を部分的に露出する開口部ＯＰを有する第１の絶縁層４１が形成される。図５を参照して、半導体基板３１の第２の面Ｐ２上に第１の絶縁層から離れた第２の絶縁層６が形成される。図６を参照して、第１の絶縁層４１および第２の絶縁層６を成長マスクとして用いた、半導体基板３１の第２の面Ｐ２上での窒化ガリウム系材料の選択エピタキシャル成長が行われる。これにより、側部ｎ型エピタキシャル層７と、第１の不純物濃度を有する第１のｐ型エピタキシャル層８と、第１の不純物濃度よりも高い不純物濃度を有する第２のｐ型エピタキシャル層９とが順に堆積される。これにより、第１の絶縁層４１から延び半導体基板３１の第２の面Ｐ２と直角よりも小さい角度をなす外側側壁ＳＯと、第２の絶縁層６から延びる内側側壁ＳＩと、外側側壁ＳＯおよび内側側壁ＳＩをつなぐ天面ＳＴとを有する積層体５１が形成される。図１０を参照して、積層体５１の天面ＳＴ上に、第１のｐ型エピタキシャル層８に接するｎ型コンタクト層１２が形成される。図１８を参照して、積層体５１の天面ＳＴ上でｎ型コンタクト層１２に接し、かつ積層体５１の外側側壁ＳＯ上で第２のｐ型エピタキシャル層９に接するソース電極部１４が形成される。第１の面Ｐ１上にドレイン電極１５が形成される。図１９を参照して、積層体５１の内側側壁ＳＩ上にゲート絶縁膜１６が形成される。図２０および図２１を参照して、ゲート絶縁膜１６上にゲート電極６１が形成される。
これにより、上記（１）で説明した効果と同様の効果が得られる。さらに、トレンチゲート構造のための内側側壁ＳＩが選択成長により形成される。よって内側側壁ＳＩの形成にドライエッチングを用いる必要がない。よって、ドライエッチングに起因して内側側壁ＳＩの結晶性が低下することが避けられる。よって、結晶性の低下に起因したチャネル移動度の低下が避けられる。よって、トレンチゲート構造の形成にドライエッチングが用いられる場合に比して、オン抵抗を低減することができる。
（７） 好ましくは、図３を参照して、第１の絶縁層４１を成長マスクとして用いた半導体基板３１の第２の面Ｐ２上でのｎ型の窒化ガリウム系材料の選択エピタキシャル成長が行われる。これにより、底部ｎ型エピタキシャル層５が形成される。図４および図５を参照して、前述した、第２の絶縁層６を形成する工程は、底部ｎ型エピタキシャル層５を介して半導体基板３１の第２の面Ｐ２上に第２の絶縁層６を形成することによって行われる。図６を参照して、積層体５１を形成する工程は、底部ｎ型エピタキシャル層５を介した半導体基板３１の第２の面Ｐ２上での選択エピタキシャル成長により行われる。
これにより、前述した上記（２）で説明した効果と同様の効果が得られる。
（８） 好ましくは、図３および図６を参照して、積層体５１を形成する工程は、底部ｎ型エピタキシャル層５を形成する工程に比して、より高い成長温度で行われる。
これにより、半導体基板３１の第２の面Ｐ２と底部ｎ型エピタキシャル層５の側壁とがなす角度に比して、半導体基板３１の第２の面Ｐ２と積層体５１の外側側壁ＳＯとがなす角度を大きくすることができる。よって、底部ｎ型エピタキシャル層５の側壁上に積層体５１をより十分に形成することができる。
（９） 好ましくは、図１２および図１３を参照して、ゲート絶縁膜１６（図１９）が形成される前に、第２のｐ型エピタキシャル層９のうち積層体５１の内側側壁ＳＩ上の部分が除去される。
これにより、内側側壁ＳＩ上でゲート絶縁膜１６に対して、第２のｐ型エピタキシャル層９ではなく第１のｐ型エピタキシャル層８が対向する。よって、チャネルが、より低い不純物濃度を有する第２のｐ型エピタキシャル層９によって構成される。よってチャネルにおけるクーロン散乱が低減される。よってチャネル移動度が向上する。よって半導体装置９１のオン抵抗を低くすることができる。
（１０） 好ましくは、図７を参照して、積層体５１の外側側壁ＳＯを覆う充填層１０が形成される。図８を参照して、その後に、天面ＳＴを研磨することにより、第２のｐ型エピタキシャル層９のうち天面ＳＴ上の部分が除去される。図１５および図１６を参照して、その後に、充填層１０が除去される。
これにより、天面ＳＴ上において第２のｐ型エピタキシャル層９を除去することができる。またこの除去が研磨によって行われることにより、この除去がドライエッチングで行われる場合に比して、チャネルを構成する第１のｐ型エピタキシャル層８へのダメージが抑制される。よって、上記除去工程に起因したチャネル移動度の低下を避けることができる。
（１１） 好ましくは、図２を参照して、第１の絶縁層４１を形成する工程は、次の工程を含む。半導体基板３１の第２の面Ｐ２上に、第１の材料から作られた第１の絶縁膜３が堆積される。第１の絶縁膜３上に、第１の材料と異なる第２の材料から作られた第２の絶縁膜４が堆積される。第１の絶縁膜３および第２の絶縁膜４に開口部ＯＰが形成される。図１５および図１６を参照して、前述した、充填層１０を除去する工程は、第１の材料のエッチングレートが第２の材料のエッチングレートよりも小さいエッチング条件を用いたエッチングにより行われる。
これにより、充填層１０のエッチング時に、エッチングの過度の進行を、第１の材料から作られた第１の絶縁膜３によって、より確実に阻止することができる。よって、エッチングが、第１の絶縁層４１を貫通して進行することが防止される。よって、第１の絶縁層４１によるソース電極部１４と半導体基板３１との間の電気的絶縁がより確実に確保される。よって半導体装置９１の製造歩留まりを向上させることができる。
（１２） 好ましくは、図１０を参照して、ｎ型コンタクト層１２は、第２のｐ型エピタキシャル層９のうち天面ＳＴ上の部分が除去された後に（図７および図８）、積層体５１の天面ＳＴをなす第１のｐ型エピタキシャル層８上にドナー不純物を注入することによって形成される。
これにより、積層体５１の天面ＳＴ上へのドナー不純物の注入が、第２のｐ型エピタキシャル層９の不純物濃度に比してより低い不純物濃度を有する第１のｐ型エピタキシャル層８に対して行われる。よって、ドナー不純物の注入による導電型のｎ型への反転を、より少ない注入濃度で行うことができる。よって、注入損傷および不純物散乱に起因した電気抵抗の増大が抑制される。よって半導体装置９１のオン抵抗を低くすることができる。
（１３） 好ましくは、図１０を参照して、ｎ型コンタクト層１２は、積層体５１の天面ＳＴ上にドナー不純物を注入することによって形成される。
これにより、ｎ型コンタクト層１２を、堆積法を用いることなく形成することができる。よって、窒化ガリウム系材料の堆積法において典型的に用いられる水素系ガスに起因して第１のｐ型エピタキシャル層８または第２のｐ型エピタキシャル層９の活性が低下することが防止される。
（１４） 好ましくは、ゲート電極６１（図２１）を形成する工程は、次の工程を含む。図２０を参照して、リフトオフ法を用いて金属パターン部１７が形成される。図２１を参照して、電界めっき法を用いて、金属パターン部１７を覆うめっき部１８が形成される。
これにより、ゲート電極６１の厚みがめっき部１８によって補われるので、より薄い金属パターン部１７を用いることができる。よって、より厚い金属パターンが用いられる場合に比して、リフトオフ工程が容易となる。
（詳細）
上述した内容と一部重複するところもあるが、ＭＯＳＦＥＴ９１についてのより具体的な内容を、以下に説明する。なお、以下において具体的に記載された材料、不純物濃度および製造条件は、好適な例を示すものであって、それ以外の態様を除外するものではない。
図１を参照して、ＭＯＳＦＥＴ９１は、半導体領域に設けられた二重のトレンチを有している。具体的には、傾斜した外側側壁ＳＯによって構成されたトレンチ（以下「外側トレンチ」とも称する）と、傾斜した内側側壁ＳＩによって構成されたトレンチ（以下「内側トレンチ」とも称する）とが設けられている。外側トレンチは内側トレンチに比べて深く形成されている。内側トレンチの上方角部は丸みを帯びている。外側トレンチには、その傾斜面に沿って、第１のｐ型エピタキシャル層８、第２のｐ型エピタキシャル層９およびソース電極部１４が設けられている。ソース電極部１４は、外側トレンチの側面において、第２のｐ型エピタキシャル層９とオーミック接触している。外側トレンチの下方角部には、電界集中を緩和する第１の絶縁層４１が設けられている。内部トレンチの底部は、ゲート絶縁膜１６に加えて第２の絶縁層６によって覆われている。
エピタキシャル基板３１はｎ型を有している。具体的には、エピタキシャル基板３１は、ｎ型単結晶基板１と、ｎ型エピタキシャル部（ｎ型領域）２とを有している。ｎ型単結晶基板１は、エピタキシャル基板３１の下面Ｐ１をなしている。ｎ型エピタキシャル部２は、エピタキシャル基板３１の上面Ｐ２をなしている。ｎ型単結晶基板１は、ＧａＮ系材料から作られており、ｎ型を有することにより導電性を有している。ｎ型単結晶基板１は、本実施の形態においては、ＧａＮ基板である。ｎ型単結晶基板１上には、ＧａＮ系材料から作られたｎ型エピタキシャル部２として、ｎ型ＧａＮエピタキシャル層が形成されている。
ｎ型エピタキシャル部２上には、第１の絶縁膜３および第２の絶縁膜４を介して、底部ｎ型エピタキシャル層５としてのｎ型ＧａＮエピタキシャル層が形成されている。さらに底部ｎ型エピタキシャル層５上には、第２の絶縁層６を部分的に介して、側部ｎ型エピタキシャル層７、第１のｐ型エピタキシャル層８および第２のｐ型エピタキシャル層９が順次積層されている。具体的には、ｎ型ＧａＮエピタキシャル層、第１のｐ型ＧａＮエピタキシャル層および第２のｐ型ＧａＮエピタキシャル層が積層されている。
ｎ型エピタキシャル部２、底部ｎ型エピタキシャル層５および側部ｎ型エピタキシャル層７には、シリコン（Ｓｉ）が１×１０１６ｃｍ−３程度ドープされている。また、第１のｐ型エピタキシャル層８にはマグネシウム（Ｍｇ）が１×１０１８ｃｍ−３程度ドープされており、第２のｐ型エピタキシャル層９には、Ｍｇが１×１０２０ｃｍ−３程度ドープされている。なおＭｇに代わりベリリウム（Ｂｅ）が用いられてもよい。
積層体５１の上部には、不純物の注入層であるｎ型コンタクト層１２が設けられている。ｎ型コンタクト層１２のドープ種はＳｉであり、そのピーク濃度は５×１０１９ｃｍ−３程度である。ソース電極部１４は、天面ＳＴ上においてｎ型コンタクト層１２とコンタクトが取られており、かつ、外側側壁ＳＯ上において第２のｐ型エピタキシャル層９とコンタクトが取られている。内側トレンチには、ゲート絶縁膜１６を介して、金属パターン部１７とめっき部１８とがゲート電極６１として埋め込まれている。ゲート絶縁膜１６は、実質的に水素を含まないものである。ここで「実質的に水素を含まない」とは、第１のｐ型エピタキシャル層８のアクセプタ濃度がゲート絶縁膜１６の形成前に比べて桁で低下しない程度に、水素の含有量が低いことをいう。ゲート電極６１は、ソース電極部１４および被覆電極層２０とは層間絶縁膜１９によって電気的に絶縁されている。エピタキシャル基板３１の下面Ｐ１上には、ｎ型単結晶基板１に接するドレイン電極１５が設けられている。
次に、ＭＯＳＦＥＴ９１の製造方法について、以下に説明する。
図２を参照して、まず、支持基板としてのｎ型単結晶基板１が準備される。ｎ型単結晶基板１は、ｃ面、すなわち（０００１）、を主面として有するｎ型ＧａＮ基板である。次に、ｎ型単結晶基板１が洗浄される。その後、ｎ型単結晶基板１上に有機金属気相エピタキシー（ＭＯＶＰＥ）などの手法を用いて、ｎ型エピタキシャル部２が形成される。エピタキシャル成長時の温度は１０５０℃程度である。ソースガスには、トリメチルガリウム（ＴＭＧ）、シラン（ＳｉＨ４）およびアンモニア（ＮＨ３）が用いられる。各材料に対応するガス流量は、必要とされるドーパント濃度などに応じて決定される。キャリアガスとしては水素（Ｈ２）が用いられる。
ｎ型エピタキシャル部２の形成後、第１の絶縁層４１として、第１の絶縁膜３および第２の絶縁膜４がｎ型エピタキシャル部２上に形成される。第１の絶縁膜３には、例えば窒化アルミニウム（ＡｌＮ）が用いられる。第２の絶縁膜４には、例えば酸化ケイ素（ＳｉＯ２）が用いられる。成膜手法としては、スパッタ法または化学気相成長法（ＣＶＤ）などが好適である。第１の絶縁層４１は、後述する選択エピタキシャル成長用のマスクとして用いられるため、ピンホールなどの欠陥がないことが好ましい。そのため第１の絶縁層４１は、５０ｎｍ程度以上の厚みを有していることが好ましい。第１の絶縁膜３および第２の絶縁膜４からなる第１の絶縁層４１の成膜後、第１の絶縁層４１のパターニングが行われる。具体的には、まず、フォトリソグラフィを用いてレジストマスクが形成される。続いて、バッファードフッ酸などを用いて第２の絶縁膜４がパターニングされる。レジストマスクを除去した後に、第２の絶縁膜４をハードマスクとして用いて第１の絶縁膜３がパターニングされる。以上により、第１の絶縁層４１に開口部ＯＰが形成される。
なお第１の絶縁層４１が多層膜とされているのは、上記「（１１）」において説明したように、後述するエッチング（図１５および図１６）が第１の絶縁層４１を貫通して進行してしまうことを避けるためである。その恐れがない場合には第１の絶縁層４１は単層膜であっても構わない。
図３を参照して、上述したように選択成長用マスクが形成された後、再びＭＯＶＰＥ法などの手法を用いて、ＧａＮの選択成長が行なわれる。この際、エピタキシャル成長時の温度および圧力を制御することによって、ファセット成長、ｃ面成長、あるいはその中間の成長を選択することができる。このように成長を制御する技術は、たとえば、前述した非特許文献１により報告されている。この技術を活用することにより、台形形状（メサ形状）の底部ｎ型エピタキシャル層５が形成される。
図４を参照して、基板洗浄を行った後に、第２の絶縁層６が成膜される。例えば厚み１００ｎｍのＳｉＯ２膜が成膜される。成膜手法にはスパッタ法またはＣＶＤ法などを用い得る。これらの方法に代わって、スピンオングラス（ＳＯＧ）を用いて塗布膜が形成されてもよい。
図５を参照して、次に、フォトリソグラフィと、バッファードフッ酸を用いたエッチングとにより、第２の絶縁層６がパターニングされる。フォトリソグラフィによって形成されたレジストパターン（図示せず）は、エッチング工程の完了後、有機洗浄によって除去される。
図６を参照して、続いて、側部ｎ型エピタキシャル層７、第１のｐ型エピタキシャル層８および第２のｐ型エピタキシャル層９の成膜が連続して行われる。成膜手法としてはＭＯＶＰＥ法などを使用し得る。ソースガスとしては、ＴＭＧ、ＳｉＨ４、ＮＨ３およびビズ（シクロペンタジエニル）マグネシウム（Ｃｐ２Ｍｇ）を用い得る。成長条件として、底部ｎ型エピタキシャル層５の成膜温度よりも高い成膜温度を用いることで、ｃ軸成長がより促進させられる。これにより、底部ｎ型エピタキシャル層５の台形形状の側面よりもより垂直に近い外側側壁ＳＯが得られる。この工程により、ドライエッチングを行うことなく、トレンチゲート構造を構成する内側側壁ＳＩを形成することができる。このため、ドライエッチングが用いられる場合に比して、チャネル移動度を向上させることができる。
なお、ｎ型エピタキシャル部２、底部ｎ型エピタキシャル層５、および側部ｎ型エピタキシャル層７は、耐電圧を保持するためのドリフト層として機能することになる。このため、各層の厚みおよびドーパント濃度は、必要とされる耐電圧およびオン抵抗に応じて設計される。例えば、ｎ型エピタキシャル部２についてはドーパント濃度が５×１０１６ｃｍ−３で厚みが３μｍ、底部ｎ型エピタキシャル層５についてはドーパント濃度が２×１０１６ｃｍ−３で厚みが３μｍ、側部ｎ型エピタキシャル層７についてはドーパント濃度が８×１０１５ｃｍ−３で厚みが２００ｎｍとされる。また、第１のｐ型エピタキシャル層８は、チャネル層として機能することになる。このため、第１のｐ型エピタキシャル層８は、ある程度低いドーパント濃度を有することが好ましい。例えば、ドーパント濃度が５×１０１７ｃｍ−３とされ、厚みが５００ｎｍとされる。また、第２のｐ型エピタキシャル層９はコンタクト層として機能することになるため、できるだけ高い不純物濃度を有することが好ましい。例えば、ドーパント濃度が１×１０２０ｃｍ−３とされ、厚みが３０ｎｍとされる。なお、ｐ型不純物として、Ｍｇに代わりＢｅが用いられてもよい。
図７を参照して、次に、外側側壁ＳＯおよび内側側壁ＳＩによって形成されたトレンチをすべて埋め込むため、絶縁体から作られた充填層１０が形成される。成膜手法には、膜厚を稼ぎやすいスピンコート法などが好適である。膜種としては、例えばスピンオングラス（ＳＯＧ）膜が用いられる。
さらに図８を参照して、続いて、化学機械研磨（ＣＭＰ）を用いて、積層体５１の天面ＳＴ上に形成された第２のｐ型エピタキシャル層９（図７）が除去される。これにより天面ＳＴ上において第１のｐ型エピタキシャル層８が露出される。ＣＭＰの研磨剤（スラリー）としては、コロイダルシリカが好適である。ＧａＮは、ＳＯＧ膜と比較して高硬度であるため、桁違いに低い研磨レートを有する。このため、充填層１０が平坦化されることで研磨パッドが第２のｐ型エピタキシャル層９に到達した途端に、研磨レートは数１０ｎｍ／ｈ程度へ極端に低下する。それゆえ、ある程度精密にエッチング時間を制御することで、天面ＳＴ上の第２のｐ型エピタキシャル層９を正確に除去することが可能になる。なお、ＣＭＰ後の研磨表面は汚染されているため、入念に洗浄することが肝要である。
図９を参照して、続いて、天面ＳＴおよびその周りの充填層１０上に、イオン注入用の表面保護膜として絶縁膜１１が形成される。例えば、厚み３０ｎｍ程度のＳｉＮ膜がスパッタ法により形成される。
図１０を参照して、続いて、Ｓｉのイオン注入により、天面ＳＴ上にｎ型コンタクト層１２が形成される。ｎ型コンタクト層１２は、コンタクト層として機能することになるため、高濃度にドープされることが望ましい。注入条件としては、例えば、ティルト角７度程度、注入エネルギー２０ｋｅＶ〜２００ｋｅＶ程度、注入ドーズ１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２程度の条件が用いられる。ＧａＮへのイオン注入の場合、ドナー型の結晶欠陥が生成されるため、キャリアの補償効果が問題となるｐ型ＧａＮを注入で形成することは困難であるが、ｎ型ＧａＮに関しては問題なく形成することができる。なおフラットな不純物プロファイルを形成するために、エネルギーを変えて複数回の注入が行なわれてもよい。続いて、１１００℃〜１２００℃程度の温度でドーパントの活性化熱処理が行われる。これにより、ある程度結晶欠陥が修復されるとともに不純物が格子位置に収まることで、ｎ型コンタクト層１２の抵抗が低くなる。
図１１を参照して、続いて、充填層１０のうち内側トレンチに埋め込まれた部分を選択的に除去するために、この部分を露出する開口部が絶縁膜１１に形成される。開口部は、フォトリソグラフィと、反応性イオンエッチング（ＲＩＥ）などのドライエッチングとにより、形成され得る。フォトリソグラフィによって形成されたレジストパターン（図示せず）は、エッチング工程の完了後、有機洗浄によって除去される。
さらに図１２を参照して、開口部が設けられた絶縁膜１１をハードマスクとして用いて、内側トレンチ内の充填層１０（図１１）がウエットエッチングにより除去される。本実施の形態では充填層１０にＳＯＧ膜が用いられているので、エッチャントにはフッ酸が用いられる。
さらに図１３を参照して、続いて、第２のｐ型エピタキシャル層９のうち内側側壁ＳＩ上の部分（図１２）が、ＫＯＨ溶液を用いたウエットエッチングにより除去される。前述した通り、基板に結晶欠陥部位があると、当該部位のエッチングレートが高くなることにより、エッチングの制御が困難になる場合があるが、本手法では第２の絶縁層６がエッチングストッパーとして働くため、基板の縦方向に過度にエッチングが進行することが防止される。これにより、エッチングの歩留りを向上させることができる。さらに、チャネルを、第２のｐ型エピタキシャル層９ではなく、より低い不純物濃度を有する第１のｐ型エピタキシャル層８によって構成することができる。よって、チャネルにおけるクーロン散乱の影響が減るので、チャネル移動度が向上する。また上記エッチングにより、内側トレンチ上部の角部が丸みを帯びる。これにより、この箇所での電界集中が緩和される。
図１４を参照して、続いて、内側トレンチの底部に位置する第２の絶縁層６を残しつつ、外側トレンチ内の充填層１０を除去するためのエッチング時のハードマスクとなる絶縁膜１３が成膜される。絶縁膜１３としては、フッ酸耐性がある膜が好ましく、例えばＳｉＮ膜が用いられる。膜厚は１００ｎｍ程度あればよい。
図１５を参照して、続いて、フォトリソグラフィを用いてレジストマスク（図示せず）が形成される。このレジストマスクを用いてＲＩＥなどのドライエッチングを行うことで、絶縁膜１３および絶縁膜１１がパターニングされる。その後、上記レジストマスクは、有機洗浄などを用いて除去される。これにより、外側トレンチ内の充填層１０が露出される。
さらに図１６を参照して、続いて、絶縁膜１３および絶縁膜１１をハードマスクとして、外側トレンチ内の充填層１０（図１５）が除去される。本実施の形態では、充填層１０にＳＯＧ膜が用いられているので、エッチャントにはフッ酸が用いられる。
さらに図１７を参照して、続いて、ハードマスクとして用いられた絶縁膜１３および絶縁膜１１がエッチングにより除去される。本実施の形態では、絶縁膜１３および絶縁膜１１としてＳｉＮ膜が用いられているので、エッチャントには熱リン酸が用いられる。
次に、積層体５１を構成するｐ型ＧａＮ領域、すなわち第１のｐ型エピタキシャル層８および第２のｐ型エピタキシャル層９、から水素を除去するためのアニールが行われる。ｐ型ＧａＮは、エピタキシャル成長時に使われる水素系ガスの影響により終端されることで不活性化されている。このため、活性なｐ型ＧａＮを得るためには、水素を除去するためのアニールを行う必要がある。仮に、ｐ型ＧａＮ領域上に別の膜が積層されているとすると、水素の脱離が阻害される恐れがある。本実施の形態では、アニール時に、第１のｐ型エピタキシャル層８のうちチャネルとなる部分が内側トレンチにおいて露出されている。また、コンタクトに用いられる第２のｐ型エピタキシャル層９が外側トレンチにおいて露出されている。これにより、ｐ型ＧａＮ領域から水素が容易に脱離する。よって、十分な活性化が容易に得られる。活性化アニールとしては、例えば、温度７００℃で、窒素雰囲気中で、２０分間の熱処理が行われる。さらに好適には、加圧窒素雰囲気で熱処理を行うことで、ＧａＮの熱分解が抑制され、ドナー型のキャリアが形成される可能性が低減する。これにより、より高い温度で活性化熱処理を行うことが可能になるため、ｐ型ＧａＮの活性化率を高めることができる。
図１８を参照して、続いて、ソース電極部１４が、例えばリフトオフ法を用いて形成される。ソース電極部１４の材料には、チタン（Ｔｉ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、Ｎｉ（ニッケル）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、金（Ａｕ）などの金属からなる積層膜を用い得る。成膜手法には、ＥＢ（電子線）蒸着法またはスパッタ法などを用い得る。なお、積層膜の最上層は、後のプロセスでバッファードフッ酸にさらされることになる。このため最上層は、フッ酸耐性を有するものが好ましく、例えばＡｕ層である。またＧａＮと接触する最下層としては、コンタクト抵抗低減のため、ｎ型ＧａＮ用には低仕事関数の金属からなる層が用いられ、かつｐ型ＧａＮ用には高仕事関数の金属からなる層が用いられてもよい。あるいは、工程数削減のため、図示されているように単一の材料からなる金属層が最下層として用いられ、これによりｎ型ＧａＮおよびｐ型ＧａＮの両者に対してコンタクトが取られてもよい。上記成膜後、リフトオフにより、不要部分が除去される。また、エピタキシャル基板３１の下面Ｐ１上にも、同様の積層膜を用いてドレイン電極１５が形成される。次に、７５０℃程度の温度での加熱により、ソース電極部１４およびドレイン電極１５の接合がオーミック化される。
なお、オーミック化のためのアニールの最適温度は、ｎ型ＧａＮよりもｐ型ＧａＮの方が低い傾向にある。このため、まずｎ型ＧａＮ用のコンタクト電極の形成と７５０℃程度でのアニールとを行った後に、ｐ型ＧａＮ用のコンタクト電極の形成と４５０℃程度でのアニールとが行われてもよい。この場合、製造プロセスは複雑になるものの、さらに低いコンタクト抵抗が得られる。
図１９を参照して、上述したオーミック電極形成後、好ましくは有機洗浄が行われる。続いて、ゲート絶縁膜１６が形成される。ゲート絶縁膜１６は、できるだけ成膜ダメージが少なく高品位な膜であることが好ましい。このため、リモートプラズマＣＶＤ法、原子層堆積（ＡＬＤ）法、電子サイクロトロン共鳴（ＥＣＲ）スパッタ法等を使い得る。なお、ＣＶＤ装置を用いてゲート絶縁膜を成膜する場合に成膜温度が高温になると、成膜ガス由来の水素によって、ｐ型ＧａＮからなるチャネルが再度不活性化される恐れがある。このため、ＣＶＤ膜を用いる場合には、高温熱処理は避けた方が好ましい。さらに好適には、水素の影響の低減と、成膜ダメージの低減と、絶縁膜の膜質向上とを実現するために、ゲート絶縁膜１６の最下層にはＣＶＤ膜を用い、上層にはスパッタ膜を用いてもよい。
ゲート絶縁膜１６の材料としては、ＧａＮに対して十分なバンドオフセットが取れる材料が望ましい。このような材料としては、アルミナ（Ａｌ２Ｏ３）またはＳｉＯ２などがある。例えば、ゲート絶縁膜１６として、厚み２０ｎｍのＡｌ２Ｏ３膜が形成される。形成方法としては、カバレッジを向上させるためにＡＬＤ法が好適である。Ａｌ２Ｏ３単層膜に代わり、Ａｌ２Ｏ３を含んだ積層膜、ＳｉＯ２単層膜、またはＳｉＯ２膜を含んだ積層膜が用いられてもよい。また、絶縁膜容量の増大とリーク電流の低減とのため、高誘電率（Ｈｉｇｈ−ｋ）材料からなる膜が組み合わされてもよい。Ｈｉｇｈ−ｋ材料の一例としては、ＨｆＯ２が挙げられる。
図２０を参照して、続いて、リフトオフ法を用いて金属パターン部１７が形成される。具体的には、まず、フォトリソグラフィを用いてリフトオフ用のレジストマスクが形成される。続いて、金属パターン部１７となる金属材料が堆積される。この材料は、所望のしきい値電圧およびゲート抵抗などに応じて選択される必要があり、例えば、ＮｉおよびＡｕの積層膜が用いられる。続いて、リフトオフにより、堆積された膜のうちの不要部分が除去される。
ここで、金属パターン部１７が薄い場合、ゲート抵抗が高くなることで、デバイス特性に悪影響を与え得る。逆に金属パターン部１７が厚い場合、上記リフトオフ工程が困難になりやすい。
図２１を参照して、厚みに関連した上記のトレードオフを避けるために、金属パターン部１７の形成後に、金属パターン部１７上に電界めっき法を用いてめっき部１８が形成されてもよい。これにより、十分に厚いゲート電極６１を、高い工程歩留まりで形成することができる。めっき部１８の材料には、銅（Ｃｕ）またはＡｕなどが好適である。膜厚は、内側トレンチを埋め込む程度に大きいことが好ましく、たとえば５００ｎｍ程度である。なお、ゲート電極６１の材料は、金属に限定されるものではなく、たとえば多結晶Ｓｉ（Ｐｏｌｙ−Ｓｉ）であってもよい。このような電極は、多結晶Ｓｉの成膜と、エッチバックによる不要部の除去とにより形成され得る。
図２２を参照して、続いて、層間絶縁膜１９が形成される。前述した通り、この時点では、水素を使わない成膜手法が好ましい。例えば、ＳｉＮ膜がスパッタ法により形成される。この際に、成膜圧力を高めることで、コンフォーマリティを高める効果が得られる。これにより層間絶縁膜１９を、凹凸部上においても、ボイドなく形成することが可能になる。
図２３を参照して、続いて、フォトリソグラフィと、バッファードフッ酸を用いたエッチングとにより、層間絶縁膜１９のうち、ゲート電極６１を覆う部分が残されつつ、他の不要部分が除去される。フォトリソグラフィによって形成されたレジストパターン（図示せず）は、エッチング工程の完了後、有機洗浄によって除去される。
図２４を参照して、続いて、被覆電極層２０が、電界めっき法で形成される。この工程に代わり、アルミニウムシリコン（ＡｌＳｉ）の成膜と、平坦化のためのリフローとが行われてもよい。以上により、ＭＯＳＦＥＴ９１（図１）が得られる。
なお、図２５および図２６を参照して、各々がＭＯＳＦＥＴ９１（図１）の構造を有する複数のＭＯＳ最小ユニット２１が複数並べて形成されてもよい。これにより、より低いチャネル抵抗を有するＭＯＳＦＥＴ（半導体装置）９１Ｍが得られる。
本実施の形態によれば、ｐ型ＧａＮにプロセスダメージを与えることなく、外側側壁ＳＯ、天面ＳＴおよび内側側壁ＳＩの各々に、種類または不純物濃度の異なる半導体層を形成することが可能になる。このため、ｐ型ＧａＮの課題である、プロセスダメージに起因したキャリアの補償効果の問題を、回避することができる。具体的には、ｐ型不純物のイオン注入ではなくｐ型ＧａＮのエピタキシャル成長によって、高活性なｐ＋層が外側側壁ＳＯ上に形成される。これにより、ｐ型ＧａＮとの良好なオーミックコンタクトの形成が容易になる。その結果、高電圧印加時における電離衝突で発生しｐ型ＧａＮに流入した正孔を、ソース電極から効率的に回収することが可能になる。よって、ｐ型ＧａＮのボディ電位の上昇を抑制することができる。よって、従来構造に比べてアバランシェ耐量（ラッチアップ耐性）を格段に高めることができる。
また、外側トレンチは、下方に向かって順テーパー形状をしている。言い換えれば、積層体５１は、下方に向かって逆テーパー形状を有している。このため、チャネル領域を通過後の、エピタキシャル基板３１の方へ流れる電子の拡がりが、外側トレンチに阻害されにくい。よって、外側トレンチを設けつつ、高電流に適した構造を設けることができる。
また、第２のｐ型エピタキシャル層９、すなわちｐ型ＧａＮのコンタクト領域、が、エピタキシャル基板３１に平行ではなく傾いて配置されている。これにより、ＭＯＳＦＥＴ９１のアクティブエリアに占めるｐ型ＧａＮのコンタクト領域を減少させることができる。このことは、アクティブエリアに占めるｎ型ＧａＮの領域、すなわちソース領域、の面積を高めることにつながる。また、ｎ型ＧａＮへのソース電極のコンタクト抵抗を低減することにつながる。よって、単位面積当たりのオン抵抗を低減することができる。
また図１７の工程において、ｐ型ＧａＮ層上にｎ型ＧａＮ層が平面的に積層される場合とは異なり、チャネル部およびコンタクト部においてｐ型ＧａＮが露出された状態で活性化アニールが行われる。これにより、活性化アニール時に、ｐ型ＧａＮからの水素の脱離が阻害されない。よって、ｐ型ＧａＮを十分に活性化することができる。よって、チャネル抵抗の低減、およびｐ型ＧａＮとのコンタクト抵抗の低減の効果が得られる。これらは最終的に、オン抵抗の低減と耐電圧の向上とに寄与する。
また、内側トレンチおよび外側トレンチは、エピタキシャル成長後のドライエッチングによってではなく、選択エピタキシャル成長時に形成される。これにより、チャネル部の結晶ダメージが少なくなる。よってチャネルにおける散乱現象が抑制される。よって、高いチャネル移動度を得ることができる。
また、外側トレンチのｐ型ＧａＮから広がる空乏層によって、内側トレンチ下部の電界集中が緩和される。これにより耐電圧を高めることができる。
また、図１２および図１３に示されているように、外側トレンチ側面のｐ＋ＧａＮを保護した状態で、内側トレンチ側面のｐ＋ＧａＮがウエットエッチングによって除去される。これにより、ｐ型ＧａＮについて、そのコンタクト領域とチャネル領域とのそれぞれのドーパント濃度を個別に制御することが可能となる。よって、高いチャネル移動度と、ｐ型ＧａＮとの低いコンタクト抵抗とを両立させることができる。よって、オン抵抗の低減と、アバランシェ耐量の向上との効果が得られる。
＜実施の形態２＞
図２７は、本実施の形態のＭＯＳＦＥＴ（半導体装置）９２の構成を概略的に示す断面図である。ＭＯＳＦＥＴ９１（図１：実施の形態１）は、エピタキシャル成長層の総厚が厚くなる傾向がある。このことは、高い耐電圧を得るのには有利である一方で、ドリフト層抵抗が高くなることでオン抵抗が高くなりやすくなる。このため、オン抵抗の低さが優先される場合は、ＭＯＳＦＥＴ９２のように、ＭＯＳＦＥＴ９１の底部ｎ型エピタキシャル層５を省略することで、ドリフト層抵抗を低減することが考えられる。これにより、オン抵抗を低減することができる。
ＭＯＳＦＥＴ９２の製造方法においては、底部ｎ型エピタキシャル層５の形成プロセス（図３）が省略される。これによりプロセスを簡略化することができる。またこの省略にともなって、第２の絶縁層６を形成する工程（図４および図５：実施の形態１）の代わりに、第１の絶縁層４１を形成する工程（図２：実施の形態１）と同時に第２の絶縁層６Ｖ（図２７）を形成する工程が行われ得る。これにより、プロセスをより簡略化することができる。なおこの場合は、第２の絶縁層６Ｖも、第１の絶縁層４１と同様の材料から形成される。図２７の例においては、第１の絶縁層４１および第２の絶縁層６Ｖの各々が、第１の絶縁膜３および第２の絶縁膜４の積層体から作られている。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、耐電圧の点で若干劣るものの、実施の形態１とおおよそ同様の効果が得られる。さらに、上述したように、より低いオン抵抗が得られる。
＜実施の形態３＞
（構成の概要）
図２８は、本実施の形態の半導体装置（ダイオード）９３の構成を概略的に示す断面図である。半導体装置９３の構成の概要を、以下の（１）において説明する。
（１） 半導体装置９３は、半導体基板（エピタキシャル基板）３１と、絶縁層４２と、積層体５３と、ｎ型障壁層１２Ｄと、アノード電極２５と、カソード電極２４とを有している。半導体基板３１は、第１の面（下面）Ｐ１と、第１の面Ｐ１と反対の第２の面（上面）Ｐ２とを有している。絶縁層４２は、半導体基板３１の第２の面Ｐ２上に設けられており、第２の面Ｐ２を部分的に露出する開口部ＯＰを有している。積層体５３は半導体基板３１の第２の面Ｐ２上に、ｎ型エピタキシャル層７Ｄとｐ型エピタキシャル層９Ｄとを順に有している。ｎ型エピタキシャル層７Ｄおよびｐ型エピタキシャル層９Ｄは窒化ガリウム系材料から作られている。積層体５３は、絶縁層４２から延び半導体基板３１の第２の面Ｐ２と直角よりも小さい角度をなす側壁ＳＳと、側壁ＳＳにつながる天面ＳＴとを有している。ｎ型障壁層１２Ｄは、積層体５３の天面ＳＴ上に部分的に設けられており、ｎ型エピタキシャル層７Ｄに接している。アノード電極２５は、積層体５３の天面ＳＴ上でｐ型エピタキシャル層９Ｄおよびｎ型障壁層１２Ｄに接しており、かつ積層体５３の側壁ＳＳ上でｐ型エピタキシャル層９Ｄに接している。カソード電極２４は第１の面Ｐ１上に設けられている。
これにより、ｐ型エピタキシャル層９Ｄが、積層体５３の天面ＳＴ上だけでなく側壁ＳＳ上にも設けられる。よって、天面ＳＴ近傍だけでなく側壁ＳＳ近傍にもｐｎ接合が設けられる。側壁ＳＳ近傍のｐｎ接合からｎ型エピタキシャル層７Ｄ中へ延びる空乏層により、ｎ型障壁層１２Ｄとアノード電極２５とのショットキー界面での電界が緩和される。よって半導体装置９３の逆方向耐電圧を高めることができる。さらに、ｐ型エピタキシャル層９Ｄは、イオン注入によって形成されたｐ型層ではなくエピタキシャル層である。このためｐ型エピタキシャル層９Ｄは、ｐ型の窒化ガリウム系材料でありながら、高い活性を有する。よって、上述した効果をより十分に得ることができる。
さらに、積層体５３の側壁ＳＳの下端に絶縁層４２が配置される。これにより、積層体５３の側壁ＳＳの下端における電界集中が緩和される。よって、半導体装置９３の耐電圧を高めることができる。
（製造方法の概要）
図２９〜図３５は、本実施の形態の半導体装置（ダイオード）９３の製造方法を工程順に概略的に示す断面図である。半導体装置９３の製造方法の概要を、以下の（２）および（３）において説明する。
（２） 半導体装置９３の製造方法は、次の工程を含む。図２９を参照して、第１の面（下面）Ｐ１と、第１の面Ｐ１と反対の第２の面（上面）Ｐ２とを有する半導体基板３１が準備される。半導体基板３１の第２の面Ｐ２上に、第２の面Ｐ２を部分的に露出する開口部ＯＰを有する絶縁層４２が形成される。図３０を参照して、絶縁層４２を成長マスクとして用いた、半導体基板３１の第２の面Ｐ２上での窒化ガリウム系材料の選択エピタキシャル成長が行われる。これにより、ｎ型エピタキシャル層７Ｄとｐ型エピタキシャル層９Ｄとが順に堆積される。これにより、絶縁層４２から延び半導体基板３１の第２の面Ｐ２と直角よりも小さい角度をなす側壁ＳＳと、側壁ＳＳにつながる天面ＳＴとを有する積層体５３が形成される。図３２を参照して、積層体５３の天面ＳＴ上に部分的に、ｎ型エピタキシャル層７Ｄに接するｎ型障壁層１２Ｄが形成される。図３５を参照して、積層体５３の天面ＳＴ上でｐ型エピタキシャル層９Ｄおよびｎ型障壁層１２Ｄに接し、かつ積層体５３の側壁ＳＳ上でｐ型エピタキシャル層９Ｄに接するアノード電極２５が形成される。第１の面Ｐ１上にカソード電極２４が形成される。
これにより、上記（１）で説明した効果と同様の効果が得られる。
（３） 図３２を参照して、ｎ型障壁層１２Ｄは、積層体５３の天面ＳＴ上にドナー不純物を注入することによって形成される。
これにより、堆積法による場合に比して、ｎ型障壁層１２Ｄを積層体５３の天面ＳＴ上に容易に形成することができる。また窒化ガリウム系材料が用いられる場合、一般に、アクセプタ不純物の注入によるｐ型注入層の形成では十分な活性を得にくいものの、ドナー不純物の注入によるｎ型注入層の形成では十分な活性を容易に得ることができる。よって、注入法によって形成される層がｎ型障壁層１２Ｄであることにより、注入法を用いつつも十分な活性を得ることができる。
（詳細）
上述した内容と一部重複するところもあるが、ダイオード９３についてのより具体的な内容を、以下に説明する。なお、以下において具体的に記載された材料、不純物濃度および製造条件は、好適な例を示すものであって、それ以外の態様を除外するものではない。
図２８を参照して、ダイオード９３は、Ｍｅｒｇｅｄ ｐｉｎ Ｓｃｈｏｔｔｋｙ（ＭＰＳ）構造を有する、縦型のショットキーバリアダイオード（ＳＢＤ）である。実施の形態１のＭＯＳＦＥＴの製造プロセスを転用してダイオードを形成することにより、高い耐電圧を得ることができる。
エピタキシャル基板３１は、図１（実施の形態１）のものとほぼ同様である。エピタキシャル基板３１の上面Ｐ２上には、第１の絶縁層４１（図１：実施の形態１）と同様の開口部ＯＰを有する絶縁層４２が設けられている。また上面Ｐ２上には、絶縁層４２を部分的に介して、ＧａＮ系材料から作られメサ形状を有する積層体５３が設けられている。具体的には、ｎ型エピタキシャル層７Ｄとしてのｎ型ＧａＮエピタキシャル層と、ｐ型エピタキシャル層９Ｄとしてのｐ型ＧａＮエピタキシャル層とが、順に設けられている。積層体５３が有する台形形状の上部、言い換えれば積層体５３の天面上、には、ｐ型エピタキシャル層９Ｄの導電型がＳｉ注入によって部分的に反転されることによって形成されたｎ型障壁層１２Ｄが設けられている。
絶縁層４２が設けられた上面Ｐ２上において、積層体５３の周囲には、絶縁膜２２が設けられている。絶縁膜２２は、積層体５３の側壁ＳＳの一部と天面ＳＴとを露出する開口部を有している。絶縁膜２２を部分的に介して積層体５３上にアノード電極２５が設けられている。またエピタキシャル基板３１の下面Ｐ１上にカソード電極２４が設けられている。
なお、ｎ型エピタキシャル部２にはＳｉが１×１０１８ｃｍ−３程度ドープされており、ｎ型エピタキシャル層７ＤにはＳｉが１×１０１７ｃｍ−３程度ドープされており、ｐ型エピタキシャル層９ＤにはＭｇが５×１０１７ｃｍ−３程度ドープされている。ｎ型障壁層１２Ｄの形成のためにメサ上部に注入されたＳｉのドーパント濃度は、６×１０１７ｃｍ−３程度である。各層の厚みは、例えば、ｎ型エピタキシャル部２が２μｍ、ｎ型エピタキシャル層７Ｄが５μｍ、ｐ型エピタキシャル層９Ｄが５００ｎｍである。
次に、ダイオード９３の製造方法について、以下に説明する。
図２９を参照して、まず、実施の形態１と同様の方法により、ｎ型単結晶基板１上にｎ型エピタキシャル部２が形成される。たとえば、ドーパント濃度は１×１０１８ｃｍ−３とされ、厚みは２μｍ程度とされる。続いて、ｎ型エピタキシャル部２上に絶縁層４２が形成される。絶縁層４２としては、例えば、厚み１００ｎｍ程度のＳｉＮ膜が形成される。続いて、バッファードフッ酸などを用いたウエットエッチングにより、絶縁層４２がパターニングされる。これにより、絶縁層４２に開口部ＯＰが形成される。
図３０を参照して、絶縁層４２を選択成長用のマスクとして用いて、再びＭＯＶＰＥ法などの手法を用いて、ＧａＮの選択成長が行われる。成膜時の温度および圧力を制御することにより、ｎ型エピタキシャル層７Ｄとｐ型エピタキシャル層９Ｄとを連続で成長させつつ台形形状の積層体５３が形成される。例えば、ｎ型エピタキシャル層７Ｄはドーパント濃度１×１０１７ｃｍ−３および厚み５μｍ程度を有し、ｐ型エピタキシャル層９Ｄはドーパント濃度５×１０１７ｃｍ−３および厚み５００ｎｍ程度を有する。
図３１を参照して、続いて、イオン注入用の保護膜として絶縁膜２２が形成される。例えば、厚み１００ｎｍのＳｉＮ膜がスパッタ法またはＣＶＤ法により形成される。
図３２を参照して、続いて、フォトリソグラフィを用いて、積層体５３の天面ＳＴを部分的に露出する開口部を有する注入マスク（図示せず）が形成される。開口部によって露出された箇所に対してＳｉのイオン注入が行われる。これにより、不純物の注入層であるｎ型障壁層１２Ｄが形成される。注入条件としては、例えば、ティルト角７度程度、注入エネルギー２０ｋｅＶ〜２００ｋｅＶ程度、注入ドーズ１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２程度の条件が用いられる。なおフラットな不純物プロファイルを形成するために、エネルギーを変えて複数回の注入が行なわれてもよい。続いて、１１００℃程度の温度で活性化熱処理が行われる。これにより、注入領域の導電型がｎ型となる。その結果、ｎ型エピタキシャル層７Ｄとのポテンシャル障壁を有しないｎ型障壁層１２Ｄが形成される。なお、ｐ型エピタキシャル層９Ｄのアクセプタ濃度に比して、ｎ型障壁層１２Ｄのドナー濃度が高くなり過ぎると、逆方向電圧印加時にｎ型障壁層１２Ｄ内に空乏層が広がらなくなり、耐電圧が低下する可能性がある。このため、注入マスクの開口幅およびドーピング濃度は厳密に設計する必要がある。
図３３を参照して、続いて、フォトリソグラフィによりレジストマスク（図示せず）が形成される。次に、バッファードフッ酸などのエッチャントを用いたウエットエッチングにより、絶縁膜２２に開口部が形成される。
図３４を参照して、続いて、エピタキシャル基板３１の下面Ｐ１上にカソード電極２４が形成される。カソード電極２４の材料としては、Ｔｉ、Ａｌ、Ｐｔ、Ｎｂ、Ｍｏ、Ｐｄ、Ｉｎ、Ａｕなどからなる積層膜が用いられる。カソード電極２４の成膜後、接合のオーミック化のため、７５０℃程度の温度で熱処理が行われる。
図３５を参照して、続いて、アノード電極２５が、例えばリフトオフ法を用いて形成される。アノード電極２５の材料には、Ｎｉ、Ｔｉ、Ａｌ、Ｐｔ、Ｎｂ、Ｍｏ、Ｐｄ、ＩｎおよびＡｕなどからなる積層膜を用い得る。アノード電極２５のための成膜後、リフトオフにより、その不要部分が除去される。以上により、ダイオード９３（図２８）が得られる。
本実施の形態によれば、メサ形状を有する積層体５３の天面ＳＴに設けられたｐｎ接合からだけでなく、側壁ＳＳに設けられたｐｎ接合からも空乏層が延びる。これにより、ショットキー界面の電界強度がより緩和される。よって逆方向耐電圧を高めることができる。
また、傾斜した側壁ＳＳを有するメサ形状は、研磨またはドライエッチングなどの加工工程を用いることなく、選択成長により形成される。これにより、ｐ型ＧａＮが加工工程に起因して不活性化することが避けられる。
＜実施の形態４＞
（概要）
図３６は、本実施の形態の半導体装置（ダイオード）９４の構成を概略的に示す断面図である。
半導体装置９４は半導体基板（エピタキシャル基板）３２を有している。半導体基板３２は、ｎ型領域（ｎ型エピタキシャル部）２と、ｐ型領域（ｐ型エピタキシャル部）２６とを有している。ｎ型領域２は、絶縁層４２の開口部ＯＰによって露出されている。ｐ型領域２６は、絶縁層４２とｎ型領域２との間に設けられており、ｎ型エピタキシャル層７Ｄに接している。
上記構成に対応して、半導体装置９４の製造方法においては、図３７を参照して、ｎ型領域２と、ｎ型領域２上に設けられ第２の面Ｐ２をなすｐ型領域２６と、を含む半導体基板３２が準備される。図３８を参照して、絶縁層４２をエッチングマスクとして用いてｐ型領域２６を部分的にエッチングすることにより、絶縁層４２の開口部ＯＰにおいてｐ型領域２６が除去される。
本実施の形態によれば、ｐ型領域２６から拡がる空乏層によって、積層体５３の側壁ＳＳの下端での電界が緩和される。よって、半導体装置９４の逆方向耐電圧を高めることができる。
（詳細）
上述した内容と一部重複するところもあるが、ダイオード９４についてのより具体的な内容を、以下に説明する。なお、以下において具体的に記載された材料、不純物濃度および製造条件は、好適な例を示すものであって、それ以外の態様を除外するものではない。
図３６を参照して、ダイオード９４は、エピタキシャル基板３１に代わり、エピタキシャル基板３２を有している。エピタキシャル基板３２は、実施の形態３とおおよそ同様のｎ型単結晶基板１およびｎ型エピタキシャル部２に加えて、ｎ型エピタキシャル部２上に設けられたｐ型エピタキシャル部２６を有している。ｐ型エピタキシャル部２６は、ＧａＮ系材料から作られており、具体的には、ｐ型ＧａＮエピタキシャル層である。ｐ型エピタキシャル部２６は、ｎ型エピタキシャル部２と絶縁層４２との間に配置されている。言い換えれば、ｐ型エピタキシャル部２６に、絶縁層４２の開口部ＯＰに対応した開口部が設けられている。この開口部を介して、ｎ型エピタキシャル部２上に直接ｎ型エピタキシャル層７Ｄが配置されている。ｎ型エピタキシャル層７Ｄは、ｐ型エピタキシャル部２６の開口部に接している。
なお、上記以外の構成については、上述した実施の形態３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
次に、ダイオード９４の製造方法について、以下に説明する。
図３７を参照して、まず、エピタキシャル基板３２が形成される。エピタキシャル基板３２の形成工程においては、エピタキシャル基板３１（図２８：実施の形態３）の形成工程におけるｎ型エピタキシャル部２の成長後に、ｐ型エピタキシャル部２６が連続的に成長させられる。これにより、ｎ型単結晶基板１からなる下面Ｐ１と、ｐ型エピタキシャル部２６からなる上面Ｐ２とを有するエピタキシャル基板３２が形成される。
図３８を参照して、続いて、実施の形態３の図２９の工程とほぼ同様に、上面Ｐ２上に、開口部ＯＰを有する絶縁層４２が形成される。次に、絶縁層４２をエッチングマスクとして用いたウエットエッチングにより、ｐ型エピタキシャル部２６が部分的にエッチングされる。これにより、開口部ＯＰにおいてｎ型エピタキシャル部２が露出される。ウエットエッチングのエッチャントとしてはＫＯＨ溶液が用いられ得る。その後、実施の形態３の図３０〜図３５とほぼ同様の工程が行われることにより、ダイオード９４（図３６）が得られる。
本実施の形態によれば、メサ形状を有する半導体領域としての積層体５３のエッジに、ｐ型エピタキシャル部２６が設けられる。これにより形成されるｐｎ接合から延びる空乏層により、電界集中がより緩和される。よって、ダイオード９３（図２８：実施の形態３）に比して、逆方向耐電圧をより高めることができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
Ｐ１ 下面（第１の面）、Ｐ２ 上面（第２の面）、ＳＩ 内側側壁、ＯＰ 開口部、ＳＯ 外側側壁、ＳＳ 側壁、ＳＴ 天面、１ ｎ型単結晶基板、２ ｎ型エピタキシャル部（ｎ型領域）、３ 第１の絶縁膜、４ 第２の絶縁膜、５ 底部ｎ型エピタキシャル層、６ 第２の絶縁層、７ 側部ｎ型エピタキシャル層、７Ｄ ｎ型エピタキシャル層、８ 第１のｐ型エピタキシャル層、９ 第２のｐ型エピタキシャル層、９Ｄ ｐ型エピタキシャル層、１０ 充填層、１１，１３，２２ 絶縁膜、１２ ｎ型コンタクト層、１２Ｄ ｎ型障壁層、１４ ソース電極部、１５ ドレイン電極、１６ ゲート絶縁膜、１７ 金属パターン部、１８ めっき部、１９ 層間絶縁膜、２０ 被覆電極層、２１ ＭＯＳ最小ユニット、２４ カソード電極、２５ アノード電極、２６ ｐ型エピタキシャル部（ｐ型領域）、３１，３２ エピタキシャル基板（半導体基板）、４１ 第１の絶縁層、４２ 絶縁層、５１，５３ 積層体、６１ ゲート電極、９１，９１Ｍ，９２ ＭＯＳＦＥＴ（半導体装置）、９３，９４ ダイオード（半導体装置）。

Claims (17)

  1. 第１の面（Ｐ１）と、前記第１の面（Ｐ１）と反対の第２の面（Ｐ２）とを有する半導体基板（３１）と、
    前記半導体基板（３１）の前記第２の面（Ｐ２）上に設けられ、前記第２の面（Ｐ２）を部分的に露出する開口部（ＯＰ）を有する第１の絶縁層（４１）と、
    前記半導体基板（３１）の前記第２の面（Ｐ２）上に設けられ、前記第１の絶縁層（４１）から離れた第２の絶縁層（６）と、
    前記半導体基板（３１）の前記第２の面（Ｐ２）上に、窒化ガリウム系材料から作られた、側部ｎ型エピタキシャル層（７）と、第１の不純物濃度を有する第１のｐ型エピタキシャル層（８）と、前記第１の不純物濃度よりも高い不純物濃度を有する第２のｐ型エピタキシャル層（９）とを順に有し、前記第２のｐ型エピタキシャル層（９）からなる部分を有し前記第１の絶縁層（４１）から延び前記半導体基板（３１）の前記第２の面（Ｐ２）と直角よりも小さい角度をなす外側側壁（ＳＯ）と、前記第１のｐ型エピタキシャル層（８）からなる部分を有し前記第２の絶縁層（６）から延びる内側側壁（ＳＩ）と、前記外側側壁（ＳＯ）および前記内側側壁（ＳＩ）をつなぐ天面（ＳＴ）とを有する積層体（５１）と、
    前記積層体（５１）の前記天面（ＳＴ）上に設けられ、前記第１のｐ型エピタキシャル層（８）に接するｎ型コンタクト層（１２）と、
    前記積層体（５１）の前記天面（ＳＴ）上で前記ｎ型コンタクト層（１２）に接し、かつ前記積層体（５１）の前記外側側壁（ＳＯ）上で前記第２のｐ型エピタキシャル層（９）に接するソース電極部（１４）と、
    前記第１の面（Ｐ１）上に設けられたドレイン電極（１５）と、
    前記積層体（５１）の前記内側側壁（ＳＩ）上に設けられたゲート絶縁膜（１６）と、
    前記ゲート絶縁膜（１６）上に設けられたゲート電極（６１）と、
    を備える、半導体装置（９１、９１Ｍ、９２）。
  2. 前記半導体基板（３１）の前記第２の面（Ｐ２）上に設けられ、窒化ガリウム系材料から作られた、底部ｎ型エピタキシャル層（５）をさらに備え、
    前記第２の絶縁層（６）は、前記底部ｎ型エピタキシャル層（５）を介して前記半導体基板（３１）の前記第２の面（Ｐ２）上に設けられており、
    前記積層体（５１）は、前記底部ｎ型エピタキシャル層（５）を介して前記半導体基板（３１）の前記第２の面（Ｐ２）上に設けられている、
    請求項１に記載の半導体装置（９１、９１Ｍ、９２）。
  3. 前記ゲート電極（６１）上に設けられた層間絶縁膜（１９）と、前記ソース電極部（１４）および前記層間絶縁膜（１９）上に設けられた被覆電極層（２０）と、をさらに備え、
    前記層間絶縁膜（１９）および前記ゲート絶縁膜（１６）は水素を含まない、請求項１または請求項２に記載の半導体装置（９１、９１Ｍ、９２）。
  4. 前記ゲート絶縁膜（１６）は前記第２の絶縁層（６）上に配置されている、請求項１から請求項３のいずれか１項に記載の半導体装置（９１、９１Ｍ、９２）。
  5. 前記ゲート絶縁膜（１６）は、Ａｌ２Ｏ３膜およびＳｉＯ２膜の少なくともいずれかを含む、請求項１から請求項４のいずれか１項に記載の半導体装置（９１、９１Ｍ、９２）。
  6. 第１の面（Ｐ１）と、前記第１の面（Ｐ１）と反対の第２の面（Ｐ２）とを有する半導体基板（３１、３２）と、
    前記半導体基板（３１、３２）の前記第２の面（Ｐ２）上に設けられ、前記第２の面（Ｐ２）を部分的に露出する開口部（ＯＰ）を有する絶縁層（４２）と、
    前記半導体基板（３１、３２）の前記第２の面（Ｐ２）上に、窒化ガリウム系材料から作られ、ｎ型エピタキシャル層（７Ｄ）とｐ型エピタキシャル層（９Ｄ）とを順に有し、前記絶縁層（４２）から延び前記半導体基板（３１、３２）の前記第２の面（Ｐ２）と直角よりも小さい角度をなす側壁（ＳＳ）と、前記側壁（ＳＳ）につながる天面（ＳＴ）とを有する積層体（５３）と、
    前記積層体（５３）の前記天面（ＳＴ）上に部分的に設けられ、前記ｎ型エピタキシャル層（７Ｄ）に接するｎ型障壁層（１２Ｄ）と、
    前記積層体（５３）の前記天面（ＳＴ）上で前記ｐ型エピタキシャル層（９Ｄ）および前記ｎ型障壁層（１２Ｄ）に接し、かつ前記積層体（５３）の前記側壁（ＳＳ）上で前記ｐ型エピタキシャル層（９Ｄ）に接するアノード電極（２５）と、
    前記第１の面（Ｐ１）上に設けられたカソード電極（２４）と、
    を備え、
    前記半導体基板（３２）は、
    前記絶縁層（４２）の前記開口部（ＯＰ）によって露出されるｎ型領域（２）と、
    前記絶縁層（４２）と前記ｎ型領域（２）との間に設けられ前記ｎ型エピタキシャル層（７Ｄ）に接するｐ型領域（２６）と、
    を含む、半導体装置（９４）。
  7. 第１の面（Ｐ１）と、前記第１の面（Ｐ１）と反対の第２の面（Ｐ２）とを有する半導体基板（３１）を準備する工程と、
    前記半導体基板（３１）の前記第２の面（Ｐ２）上に、前記第２の面（Ｐ２）を部分的に露出する開口部（ＯＰ）を有する第１の絶縁層（４１）を形成する工程と、
    前記半導体基板（３１）の前記第２の面（Ｐ２）上に前記第１の絶縁層（４１）から離れた第２の絶縁層（６）を形成する工程と、
    前記第１の絶縁層（４１）および前記第２の絶縁層（６）を成長マスクとして用いた、前記半導体基板（３１）の前記第２の面（Ｐ２）上での窒化ガリウム系材料の選択エピタキシャル成長により、側部ｎ型エピタキシャル層（７）と、第１の不純物濃度を有する第１のｐ型エピタキシャル層（８）と、前記第１の不純物濃度よりも高い不純物濃度を有する第２のｐ型エピタキシャル層（９）とを順に堆積することで、前記第１の絶縁層（４１）から延び前記半導体基板（３１）の前記第２の面（Ｐ２）と直角よりも小さい角度をなす外側側壁（ＳＯ）と、前記第２の絶縁層（６）から延びる内側側壁（ＳＩ）と、前記外側側壁（ＳＯ）および前記内側側壁（ＳＩ）をつなぐ天面（ＳＴ）とを有する積層体（５１）を形成する工程と、
    前記積層体（５１）の前記天面（ＳＴ）上に、前記第１のｐ型エピタキシャル層（８）に接するｎ型コンタクト層（１２）を形成する工程と、
    前記積層体（５１）の前記天面（ＳＴ）上で前記ｎ型コンタクト層（１２）に接し、かつ前記積層体（５１）の前記外側側壁（ＳＯ）上で前記第２のｐ型エピタキシャル層（９）に接するソース電極部（１４）を形成する工程と、
    前記第１の面（Ｐ１）上にドレイン電極（１５）を形成する工程と、
    前記積層体（５１）の前記内側側壁（ＳＩ）上にゲート絶縁膜（１６）を形成する工程と、
    前記ゲート絶縁膜（１６）上にゲート電極（６１）を形成する工程と、
    を備える、半導体装置（９１、９１Ｍ、９２）の製造方法。
  8. 前記第１の絶縁層（４１）を成長マスクとして用いた前記半導体基板（３１）の前記第２の面（Ｐ２）上でのｎ型の窒化ガリウム系材料の選択エピタキシャル成長により、底部ｎ型エピタキシャル層（５）を形成する工程をさらに備え、
    前記第２の絶縁層（６）を形成する工程は、前記底部ｎ型エピタキシャル層（５）を介して前記半導体基板（３１）の前記第２の面（Ｐ２）上に前記第２の絶縁層（６）を形成することによって行われ、
    前記積層体（５１）を形成する工程は、前記底部ｎ型エピタキシャル層（５）を介した前記半導体基板（３１）の前記第２の面（Ｐ２）上での選択エピタキシャル成長により行われる、
    請求項７に記載の半導体装置（９１、９１Ｍ、９２）の製造方法。
  9. 前記積層体（５１）を形成する工程は、前記底部ｎ型エピタキシャル層（５）を形成する工程に比して、より高い成長温度で行われる、請求項８に記載の半導体装置の製造方法。
  10. 前記ゲート絶縁膜（１６）を形成する工程の前に、前記第２のｐ型エピタキシャル層（９）のうち前記積層体（５１）の前記内側側壁（ＳＩ）上の部分を除去する工程をさらに備える、請求項７から請求項９のいずれか１項に記載の半導体装置（９１、９１Ｍ、９２）の製造方法。
  11. 前記積層体（５１）の前記外側側壁（ＳＯ）を覆う充填層（１０）を形成する工程と、
    前記積層体（５１）の前記外側側壁（ＳＯ）を覆う充填層（１０）を形成する工程の後に、前記天面（ＳＴ）を研磨することにより、前記第２のｐ型エピタキシャル層（９）のうち前記天面（ＳＴ）上の部分を除去する工程と、
    前記第２のｐ型エピタキシャル層（９）のうち前記天面（ＳＴ）上の部分を除去する工程の後に、前記充填層（１０）を除去する工程と、
    をさらに備える、請求項７または請求項１０に記載の半導体装置（９１、９１Ｍ、９２）の製造方法。
  12. 前記第１の絶縁層（４１）を形成する工程は、
    前記半導体基板（３１）の前記第２の面（Ｐ２）上に、第１の材料から作られた第１の絶縁膜（３）を堆積する工程と、
    前記第１の絶縁膜（３）上に、前記第１の材料と異なる第２の材料から作られた第２の絶縁膜（４）を堆積する工程と、
    前記第１の絶縁膜（３）および前記第２の絶縁膜（４）に前記開口部（ＯＰ）を形成する工程と、
    を含み、
    前記充填層（１０）を除去する工程は、前記第１の材料のエッチングレートが前記第２の材料のエッチングレートよりも小さいエッチング条件を用いたエッチングにより行われる、請求項１１に記載の半導体装置（９１、９１Ｍ、９２）の製造方法。
  13. 前記ｎ型コンタクト層（１２）を形成する工程は、前記第２のｐ型エピタキシャル層（９）のうち前記天面（ＳＴ）上の部分を除去する工程の後に、前記積層体（５１）の前記天面（ＳＴ）をなす前記第１のｐ型エピタキシャル層（８）上にドナー不純物を注入することによって行われる、請求項１１または請求項１２に記載の半導体装置（９１、９１Ｍ、９２）の製造方法。
  14. 前記ｎ型コンタクト層（１２）を形成する工程は、前記積層体（５１）の前記天面（ＳＴ）上にドナー不純物を注入することによって行われる、請求項７から請求項１３のいずれか１項に記載の半導体装置（９１、９１Ｍ、９２）の製造方法。
  15. 前記ゲート電極（６１）を形成する工程は、
    リフトオフ法を用いて金属パターン部（１７）を形成する工程と、
    電界めっき法を用いて、前記金属パターン部（１７）を覆うめっき部を形成する工程と、
    を含む、請求項７から請求項１４のいずれか１項に記載の半導体装置（９１、９１Ｍ、９２）の製造方法。
  16. 第１の面（Ｐ１）と、前記第１の面（Ｐ１）と反対の第２の面（Ｐ２）とを有する半導体基板（３１、３２）を準備する工程と、
    前記半導体基板（３１、３２）の前記第２の面（Ｐ２）上に、前記第２の面（Ｐ２）を部分的に露出する開口部（ＯＰ）を有する絶縁層（４２）を形成する工程と、
    前記絶縁層（４２）を成長マスクとして用いた、前記半導体基板（３１、３２）の前記第２の面（Ｐ２）上での窒化ガリウム系材料の選択エピタキシャル成長により、ｎ型エピタキシャル層（７Ｄ）とｐ型エピタキシャル層（９Ｄ）とを順に堆積することで、前記絶縁層（４２）から延び前記半導体基板（３１、３２）の前記第２の面（Ｐ２）と直角よりも小さい角度をなす側壁（ＳＳ）と、前記側壁（ＳＳ）につながる天面（ＳＴ）とを有する積層体（５３）を形成する工程と、
    前記積層体（５３）の前記天面（ＳＴ）上に部分的に、前記ｎ型エピタキシャル層（７Ｄ）に接するｎ型障壁層（１２Ｄ）を形成する工程と、
    前記積層体（５３）の前記天面（ＳＴ）上で前記ｐ型エピタキシャル層（９Ｄ）および前記ｎ型障壁層（１２Ｄ）に接し、かつ前記積層体（５３）の前記側壁（ＳＳ）上で前記ｐ型エピタキシャル層（９Ｄ）に接するアノード電極（２５）を形成する工程と、
    前記第１の面（Ｐ１）上にカソード電極（２４）を形成する工程と、
    を備え、
    前記ｎ型障壁層（１２Ｄ）を形成する工程は、前記積層体（５３）の前記天面（ＳＴ）上にドナー不純物を注入することによって行われる、半導体装置（９３、９４）の製造方法。
  17. 前記半導体基板（３２）を準備する工程は、ｎ型領域（２）と、前記ｎ型領域（２）上に設けられ前記第２の面（Ｐ２）をなすｐ型領域（２６）と、を含む前記半導体基板を準備することによって行われ、
    前記絶縁層（４２）をエッチングマスクとして用いて前記ｐ型領域（２６）を部分的にエッチングすることにより、前記絶縁層（４２）の前記開口部（ＯＰ）において前記ｐ型領域（２６）を除去する工程をさらに備える、
    請求項１６に記載の半導体装置（９４）の製造方法。
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