CN108780815A - 半导体装置及半导体装置的制造方法 - Google Patents

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Abstract

本发明的第一绝缘层(41)设置在半导体基板(31)的第二面(P2)上，具有开口部(OP)。第二绝缘层(6)设置在第二面(P2)，与第一绝缘层(41)分离。层叠体(51)在第二面(P2)上，由氮化镓类材料制成，依次具有侧部n型外延层(7)和第一以及第二p型外延层(8、9)。层叠体(51)具有由第二p型外延层(9)构成的部分的外侧侧壁(SO)、从第二绝缘层(6)延伸的内侧侧壁(SI)以及顶面(ST)。n型接触层(12)设置于顶面(ST)上。源电极部(14)在顶面(ST)上与n型接触层(12)接触，且在外侧侧壁(SO)上与第二p型外延层(9)接触。栅极绝缘膜(16)设置于内侧侧壁(SI)上。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法，特别是涉及使用氮化镓类材料的半导体装置及半导体装置的制造方法。
背景技术
近年来，使用宽带隙半导体的半导体装置的开发活跃。氮化镓(GaN)类材料是宽带隙半导体中被特别期待的一种。因此，作为与GaN类材料相关的技术，研究了外延层的形成技术以及将外延层加工成期望的形状的微细加工技术。
根据非专利文献1，考虑到向激光及紫外线检测器等光半导体装置的应用等，研究了使外延层生长为期望的形状的选择生长技术。作为光半导体装置以外的GaN类材料的有前景的应用，存在电力用半导体装置。在电力用半导体装置的制造方法中，典型的方法是在进行外延层的生长之后，根据需要进行用于对该外延层赋予期望的形状的蚀刻。特别是在制造近年研究活跃的具有沟槽栅结构的MOSFET(Metal Oxide Semiconductor FieldEffect Transistor：金属氧化物半导体场效应晶体管)的情况下，典型的方法是，在外延层形成之后，通过干式蚀刻在该外延层中形成沟槽。沟槽栅型的MOSFET通常具有在纵向(沟槽的深度方向)上施加高电压的纵型结构。在该情况下，电场容易集中于沟槽底部，这容易成为耐电压降低的主要原因。因此，为了确保半导体装置的可靠性，需要缓和沟槽底部的电场集中。
根据专利文献1，设置有由内侧沟槽及外侧沟槽构成的双重结构。在内侧的沟槽中设置有沟槽栅结构。在外侧沟槽中通过离子注入而设置有p型区域，特别是在外侧沟槽的底部设置有具有高杂质浓度的p+区域作为接触区域。在断开时，耗尽层从由p型区域构成的外侧沟槽的侧壁扩展。由此，缓和了施加于栅极氧化膜的电场，该栅极氧化膜设置在构成沟槽栅结构的内侧沟槽的底部上。由此，能够防止断开时的绝缘破坏。因此，耐电压得到提高。
根据专利文献2，在n型GaN层上不使用离子注入而通过晶体生长来形成p型GaN层。然后，通过蚀刻而形成贯通n型GaN层并到达p型GaN层的凹部。在该凹部中设置有源电极。在所得到的半导体装置中，通过从p型GaN层扩展的耗尽层来缓和沟槽部的电场集中。
在确保MOSFET的可靠性的基础上，还需要抑制雪崩击穿的产生。n沟道型MOSFET具有n型源极、p型主体以及n型漏极作为半导体区域。在MOSFET中内置有将这些n型源极、p型主体以及n型漏极分别作为发射极、基极以及集电极的寄生双极晶体管。当MOSFET中的电场集中点的电场强度超过雪崩电场强度时，由于产生电离碰撞而在漂移层内生成电子空穴对。该空穴蓄积在电势低的p型主体中。由此，p型主体的电势上升。由此，引起pn结的势垒降低。因此，更多的电子向p型主体注入。其结果是产生进一步的电离碰撞。由于该现象，最终导致半导体装置被破坏。为了避免该雪崩击穿的产生，需要从p型主体高效地抽出空穴，以避免p型主体的电势过度上升。因此，需要对p型主体以低电阻连接用于抽出空穴的电极。
根据专利文献3，通过在p型主体区域上部分地进行离子注入，从而形成n型源极区域。在n型源极区域以及p型主体区域上分别设置有源极用电极以及主体用电极。主体用电极由特别适合与p型GaN(不是n型GaN)电接触的材料制成。由此，在具有较低的杂质浓度的p型主体区域与主体用电极之间确保比较良好的欧姆接触。通过使主体用电极与源极用电极相互电连接，能够比较高效地从p型主体区域抽出空穴。
现有技术文献
专利文献
专利文献1：日本特开2012-178536号公报
专利文献2：日本特开2014-192174号公报
专利文献3：日本特开2009-177110号公报
非专利文献
非专利文献1：Kazumasa Hiramatsu等.“Fabrication and characterization oflow defect density GaN using facet-controlled epitaxial lateral overgrowth(FACELO)”，Journal of Crystal Growth，Volume 221(2000)pp.316-326
发明内容
本发明所要解决的问题
在上述专利文献1的技术中，通过离子注入而形成p型区域和p+区域。这样的工序虽然在碳化硅(SiC)材料中容易，但在氮化镓(GaN)类材料中是困难的。这是因为p型GaN难以抵挡工艺损伤。具体而言，在离子注入时产生的缺陷作为施主发挥作用，由此，通过离子注入而添加的受主被补偿。因此，通常难以通过离子注入来形成p型区域，特别是极难形成p+区域。因此，专利文献1的技术不适用于使用GaN类材料作为半导体材料的情况。此外，在专利文献1的技术中，形成p+区域的位置由抗蚀剂掩模规定。因此，从确保用于形成抗蚀剂掩模的光刻中的对位余量的观点出发，需要在一定程度上增大沟槽底部的面积。其结果是，难以确保MOSFET的每单位面积的n型源极区域的面积较大。因此，MOSFET的导通电阻容易变大。
在上述专利文献2的技术中，若为了形成上述的凹部而进行干式蚀刻，则在p型GaN层中形成作为n型杂质(施主)发挥作用的结晶缺陷。因由此产生的载流子的补偿效果而导致p型的有效载流子浓度显著降低。因此，若仅通过干式蚀刻，则无法与p型GaN层取得欧姆接触。因此，考虑实施通过湿式蚀刻来除去形成有结晶缺陷的部位的工序。然而，该工序的控制非常困难。用于GaN的湿式蚀刻的氢氧化钾(KOH)溶液对位错或蚀刻损伤层等的结晶缺陷部位具有极高的蚀刻速率。因此，在基板的位错密度高的情况下，在与沟道长度对应的仅具有较小厚度的p型GaN层中难以停止蚀刻的进行，蚀刻进行到p型GaN层之下的n型漂移层的可能性大。在这种情况下，之后形成的源电极经由n型漂移层而与漏电极短路。因此，无法期待足够的制造成品率。此外，具有p型的GaN容易被氢破坏，其结果是具有惰性化的特征。因此，为了使p型GaN层活化，需要用于除去氢的退火。然而，在专利文献2的结构中，层叠在p型GaN层上的n型GaN层有可能阻碍氢从p型GaN层脱离。因此，有可能无法得到p型GaN层的足够的活性。
在上述专利文献3的技术中，必须与源极用电极分开设置主体用电极，并且必须将两者电连接。因此制造工序复杂。另外，即使选择适合p型GaN的材料来作为主体用电极的材料，也难以得到与具有较低的杂质浓度的p型主体区域的良好的欧姆接触。p型主体区域的杂质浓度需要根据沟道的特性来设定，因此不能够仅考虑与主体用电极的接触电阻而提高p型主体区域的杂质浓度。另外，即使假设从沟道特性的观点出发允许提高p型主体区域的杂质浓度，p型主体区域的高杂质浓度也会对通过向p型主体区域的离子注入而形成的n型源极区域的特性产生不良影响。如果p型主体的杂质浓度高，则为了提高n型源极区域的有效杂质浓度，需要提高离子注入的掺杂浓度。其结果是，n型源极区域中的杂质散射和注入损伤等的影响变大，因此n型源极区域的电阻变大。其结果是MOSFET的导通电阻增大。因此，不得不将p型主体区域的杂质浓度设定得比较低。因此，在专利文献3的技术中，有时难以充分抑制雪崩击穿的产生。
另外，在上述内容中，对使用GaN类材料的MOSFET的可靠性确保进行了详细说明，但如在后详述那样，在考虑到反向耐电压的GaN类二极管的可靠性确保中，电极与p型半导体区域的以低电阻的接触也是重要的技术。
本发明是为了解决以上那样的课题而完成的，其一个目的在于提供一种在具有栅电极结构的半导体装置中能够提高雪崩耐量的半导体装置以及半导体装置的制造方法。另外，另一目的在于提供一种在具有阳电极及阴电极的半导体装置中能够提高反向耐电压的半导体装置及半导体装置的制造方法。
用于解决课题的手段
根据本发明的一个方面的半导体装置具有半导体基板、第一绝缘层、第二绝缘层、层叠体、n型接触层、源电极部、漏电极、栅极绝缘膜和栅电极。半导体基板具有第一面和与第一面相反的第二面。第一绝缘层设置在半导体基板的第二面上，具有将第二面部分地露出的开口部。第二绝缘层设置在半导体基板的第二面上，与第一绝缘层分离。层叠体在半导体基板的第二面上依次具有侧部n型外延层、具有第一杂质浓度的第一p型外延层、具有比第一杂质浓度高的杂质浓度的第二p型外延层。侧部n型外延层、第一p型外延层以及第二p型外延层由氮化镓类材料制成。层叠体具有：外侧侧壁，具有由第二p型外延层构成的部分，从第一绝缘层延伸且与半导体基板的第二面形成比直角小的角度；内侧侧壁，具有由第一p型外延层构成的部分，从第二绝缘层延伸；以及顶面，连接外侧侧壁和内侧侧壁。n型接触层设置在层叠体的顶面上，与第一p型外延层接触。源电极部在层叠体的顶面上与n型接触层接触，且在层叠体的外侧侧壁上与第二p型外延层接触。漏电极设置在第一面上。栅极绝缘膜设置在层叠体的内侧侧壁上。栅电极设置在栅极绝缘膜上。
根据本发明的另一方面的半导体装置具有半导体基板、绝缘层、层叠体、n型势垒层、阳电极和阴电极。半导体基板具有第一面和与第一面相反的第二面。绝缘层设置在半导体基板的第二面上，具有将第二面部分地露出的开口部。层叠体在半导体基板的第二面上依次具有n型外延层和p型外延层。n型外延层以及p型外延层由氮化镓类材料制成。层叠体具有侧壁和顶面，上述侧壁从绝缘层延伸且与半导体基板的第二面形成比直角小的角度，上述顶面与侧壁连接。n型势垒层部分地设置在层叠体的顶面上，与n型外延层接触。阳电极在层叠体的顶面上与p型外延层以及n型势垒层接触，且在层叠体的侧壁上与p型外延层接触。阴电极设置在第一面上。
根据本发明的一个方面的半导体装置的制造方法具有以下工序。准备具有第一面和与第一面相反的第二面的半导体基板。在半导体基板的第二面上形成有第一绝缘层，该第一绝缘层具有将第二面部分地露出的开口部。在半导体基板的第二面上形成与第一绝缘层分离的第二绝缘层。使用第一绝缘层和第二绝缘层作为生长掩模，通过在半导体基板的第二面上的氮化镓类材料的选择性外延生长，依次堆积侧部n型外延层、具有第一杂质浓度的第一p型外延层以及具有比第一杂质浓度高的杂质浓度的第二p型外延层，从而形成层叠体，该层叠体具有：外侧侧壁，从第一绝缘层延伸，并与半导体基板的第二面形成小于直角的角度；内侧侧壁，从第二绝缘层延伸；以及顶面，连接外侧侧壁和内侧侧壁。在层叠体的顶面上形成与第一p型外延层接触的n型接触层。源电极部形成为在层叠体的顶面上与n型接触层接触，且在层叠体的外侧侧壁上与第二p型外延层接触。在第一面上形成漏电极。在层叠体的内侧侧壁上形成栅极绝缘膜。在栅极绝缘膜上形成栅电极。
根据本发明的另一方面的半导体装置的制造方法具有以下工序。准备具有第一面和与第一面相反的第二面的半导体基板。在半导体基板的第二面上形成具有将第二面部分地露出的开口部的绝缘层。使用绝缘层作为生长掩模，通过在半导体基板的第二面上的氮化镓类材料的选择性外延生长，依次堆积n型外延层和p型外延层，从而形成具有侧壁和顶面的层叠体，上述侧壁从绝缘层延伸且与半导体基板的第二面形成比直角小的角度，顶面与侧壁相连。在层叠体的顶面上部分地形成与n型外延层接触的n型势垒层。阳电极形成为在层叠体的顶面上与p型外延层以及n型势垒层接触，且在层叠体的侧壁上与p型外延层接触。在第一面上形成阴极电极。
发明效果
根据本发明的一个方面，第二p型外延层不是通过离子注入形成的注入层而是外延层。因此，虽然第二p型外延层是p型氮化镓类材料，却具有高活性。此外，第二p型外延层设置在与半导体基板的第二面形成比直角小的角度的外侧侧壁上。即，第二p型外延层形成以比直角平缓的角度倾斜于半导体基板的、氮化镓类材料的层叠体的外侧侧壁。因此，不需要进行使第二p型外延层露出的蚀刻来作为用于向第二p型外延层接合源电极部的准备。因此，避免因蚀刻而导致第二p型外延层被过度侵蚀或被损害其高活性。如上所述，与源电极部接触的第二p型外延层具有高活性。因此，在它们之间得到良好的欧姆接触。由此，半导体装置动作时由于电离碰撞而产生的空穴被高效地回收到源电极部。因此，能够提高半导体装置的雪崩耐量。
根据本发明的另一方面，p型外延层不仅设置在层叠体的顶面上，还设置在侧壁上。由此，不仅在顶面附近而且在侧壁附近也设置有pn结。利用从侧壁附近的pn结向n型外延层中延伸的耗尽层，使n型势垒层与阳电极的肖特基界面处的电场得到缓和。因此，能够提高半导体装置的反向耐电压。此外，第二p型外延层不是通过离子注入形成的p型层而是外延层。因此，虽然第二p型外延层是p型氮化镓类材料，却具有高活性。因此，能够更充分地得到上述效果。
本发明的目的、特征、方面以及优点通过以下的详细说明和附图而更加明确。
附图说明
图1是概略地表示本发明的实施方式1中的半导体装置的结构的剖视图。
图2是概略地表示图1的半导体装置的制造方法的第一工序的剖视图。
图3是概略地表示图1的半导体装置的制造方法的第二工序的剖视图。
图4是概略地表示图1的半导体装置的制造方法的第三工序的剖视图。
图5是概略地表示图1的半导体装置的制造方法的第四工序的剖视图。
图6是概略地表示图1的半导体装置的制造方法的第五工序的剖视图。
图7是概略地表示图1的半导体装置的制造方法的第六工序的剖视图。
图8是概略地表示图1的半导体装置的制造方法的第七工序的剖视图。
图9是概略地表示图1的半导体装置的制造方法的第八工序的剖视图。
图10是概略地表示图1的半导体装置的制造方法的第九工序的剖视图。
图11是概略地表示图1的半导体装置的制造方法的第十工序的剖视图。
图12是概略地表示图1的半导体装置的制造方法的第十一工序的剖视图。
图13是概略地表示图1的半导体装置的制造方法的第十二工序的剖视图。
图14是概略地表示图1的半导体装置的制造方法的第十三工序的剖视图。
图15是概略地表示图1的半导体装置的制造方法的第十四工序的剖视图。
图16是概略地表示图1的半导体装置的制造方法的第十五工序的剖视图。
图17是概略地表示图1的半导体装置的制造方法的第十六工序的剖视图。
图18是概略地表示图1的半导体装置的制造方法的第十七工序的剖视图。
图19是概略地表示图1的半导体装置的制造方法的第十八工序的剖视图。
图20是概略地表示图1的半导体装置的制造方法的第十九工序的剖视图。
图21是概略地表示图1的半导体装置的制造方法的第二十工序的剖视图。
图22是概略地表示图1的半导体装置的制造方法的第二十一工序的剖视图。
图23是概略地表示图1的半导体装置的制造方法的第二十二工序的剖视图。
图24是概略地表示图1的半导体装置的制造方法的第二十三工序的剖视图。
图25是表示图1的半导体装置的结构的变形例的图，是沿着图26的线XXV-XXV的剖视图。
图26是表示图1的半导体装置的结构的变形例的俯视图。
图27是概略地表示本发明的实施方式2中的半导体装置的结构的剖视图。
图28是概略地表示本发明的实施方式3中的半导体装置的结构的剖视图。
图29是概略地表示图27的半导体装置的制造方法的第一工序的剖视图。
图30是概略地表示图27的半导体装置的制造方法的第二工序的剖视图。
图31是概略地表示图27的半导体装置的制造方法的第三工序的剖视图。
图32是概略地表示图27的半导体装置的制造方法的第四工序的剖视图。
图33是概略地表示图27的半导体装置的制造方法的第五工序的剖视图。
图34是概略地表示图27的半导体装置的制造方法的第六工序的剖视图。
图35是概略地表示图27的半导体装置的制造方法的第七工序的剖视图。
图36是概略地表示本发明的实施方式4中的半导体装置的结构的剖视图。
图37是概略地表示图36的半导体装置的制造方法的第一工序的剖视图。
图38是概略地表示图36的半导体装置的制造方法的第二工序的剖视图。
具体实施方式
以下，基于附图详细说明本发明的半导体装置以及其制造方法的实施方式。另外，本发明并不限定于该实施方式，在不脱离其主旨的范围内能够适当变更。另外，在以下所示的附图中，为了容易理解，存在各部件或各部件的比例尺与现实不同的情况，在各附图之间也如此。
<实施方式1>
(结构的概要)
图1是概略地表示本实施方式的半导体装置(MOSFET)91的结构的剖视图。在以下的(1)～(5)中说明半导体装置91的结构的概要。
(1)半导体装置91具有半导体基板(外延基板)31、第一绝缘层41、第二绝缘层6、层叠体51、n型接触层12、源电极部14、漏电极15、栅极绝缘膜16以及栅电极61。半导体基板31具有第一面(下表面)P1和与第一面P1相反的第二面P2(上表面)。第一绝缘层41设置在半导体基板31的第二面P2上，具有将第二面P2部分地露出的开口部OP。第二绝缘层6设置在半导体基板31的第二面P2上，与第一绝缘层41分离。层叠体51在半导体基板31的第二面P2上依次具有：侧部n型外延层7、具有第一杂质浓度的第一p型外延层8和具有比第一杂质浓度高的杂质浓度的第二p型外延层9。侧部n型外延层7、第一p型外延层8以及第二p型外延层9由氮化镓类材料制成。层叠体51具有：外侧侧壁SO，该外侧侧壁SO具有由第二p型外延层9构成的部分，从第一绝缘层41延伸且与半导体基板31的第二面P2形成比直角小的角度；内侧侧壁SI，该内侧侧壁SI具有由第一p型外延层8构成的部分，从第二绝缘层6延伸；顶面ST，该顶面ST连接外侧侧壁SO以及内侧侧壁SI。n型接触层12设置在层叠体51的顶面ST上，与第一p型外延层8接触。源电极部14在层叠体51的顶面ST上与n型接触层12接触，且在层叠体51的外侧侧壁SO上与第二p型外延层9接触。漏电极15设置在第一面P1上。栅极绝缘膜16设置在层叠体51的内侧侧壁SI上。栅电极61设置在栅绝缘膜16上。
由此，第二p型外延层9不是通过离子注入形成的注入层而是外延层。因此，第二p型外延层9虽然是p型氮化镓类材料，却具有高活性。另外，第二p型外延层9设置在与半导体基板31的第二面P2形成比直角小的角度的外侧侧壁SO上。即，第二p型外延层9构成以比直角平缓的角度倾斜于半导体基板31的、氮化镓类材料的层叠体51的外侧侧壁SO。因此，不需要进行使第二p型外延层9露出的蚀刻来作为用于将源电极部14向第二p型外延层9接合的准备。因此，避免了因蚀刻而导致的第二p型外延层9被过度侵蚀或被损害其高活性的情况。如上所述，与源电极部14接触的第二p型外延层9具有高活性。因此，在它们之间得到良好的欧姆接触。由此，由于半导体装置91工作时的电离碰撞而产生的空穴被高效地回收到源电极部14。因此，能够提高半导体装置91的雪崩耐量。
此外，容易集中于栅电极61的底部与内侧侧壁SI相互对置的部位附近的电场被耗尽层缓和，该耗尽层从设置于外侧侧壁SO上的第二p型外延层9延伸。由此，抑制由电离碰撞产生的电子空穴对的生成。因此，能够进一步提高半导体装置91的雪崩耐量。
此外，第二p型外延层9形成层叠体51的外侧侧壁SO。由此，在层叠体51的活化退火时，不会阻碍氢从氮化镓类材料的第一p型外延层8以及第二p型外延层9脱离。因此，能够抑制因氢的残留而引起的第一p型外延层8以及第二p型外延层9的活性的降低。
此外，第二p型外延层9设置在层叠体51的外侧侧壁SO上，从而相对于半导体基板31倾斜地配置。由此，在与半导体基板31平行的面内，抑制了不是源极/漏极电流的主路径的第二p型外延层9所占的面积。因此，能够降低半导体装置91的导通电阻。
此外，层叠体51的外侧侧壁SO与半导体基板31的第二面P2形成比直角小的角度。由此，能够从源电极部14向半导体基板31设置扩展的电流路径而不是狭窄的电流路径。因此，能够降低半导体装置91的导通电阻。
此外，在层叠体51的外侧侧壁SO的下端配置有第一绝缘层41。由此，缓和了层叠体51的外侧侧壁SO的下端处的电场集中。因此，能够提高半导体装置91的耐电压。
此外，在层叠体51的内侧侧壁SI的下端配置有第二绝缘层6。由此，缓和了层叠体51的内侧侧壁SI的下端即沟槽栅极结构的下方角部处的电场集中。因此，能够提高半导体装置91的耐电压。
(2)优选的是，半导体装置91还包括底部n型外延层5。底部n型外延层5设置在半导体基板31的第二面P2上，由氮化镓类材料制成。第二绝缘层6隔着底部n型外延层5设置在半导体基板31的第二面P2上。层叠体51隔着底部n型外延层5设置在半导体基板31的第二面P2上。
由此，仅内侧侧壁SI和外侧侧壁SO中的前者隔着第二绝缘层6配置在底部n型外延层5上。因此，外侧侧壁SO比内侧侧壁SI配置得深。因此，耗尽层容易从设置于外侧侧壁SO上的第二p型外延层9向栅电极61的底部与内侧侧壁SI相互对置的部位附近延伸。因此，能够更有效地缓和容易集中于栅电极61的底部与内侧侧壁SI相互对置的部位、即沟槽栅极结构的下方角部附近的电场。因此，能够进一步提高半导体装置91的雪崩耐量。
此外，底部n型外延层5可作为半导体装置91的漂移层的一部分发挥功能。由此，与未设置底部n型外延层5的情况相比，半导体装置91的漂移层的厚度变得更大。因此，能够提高半导体装置91的耐电压。
(3)优选的是，半导体装置91还包括层间绝缘膜19以及覆盖电极层20。层间绝缘膜19设置在栅电极61上。覆盖电极层20设置在源电极部14和层间绝缘膜19上。层间绝缘膜19和栅极绝缘膜16实质上不含氢。
由此，能够抑制由层间绝缘膜19以及栅极绝缘膜16中的氢引起的第一p型外延层8以及第二p型外延层9的活性的降低。通过抑制第二p型外延层9的活性的降低，能够进一步提高雪崩耐量。另外，通过抑制第一p型外延层8的活性的降低，能够提高沟道迁移率。
(4)优选栅极绝缘膜16配置在第二绝缘层6上。
由此，缓和了沟槽栅极结构的底部处的电场集中。因此，能够使栅极绝缘膜16不易产生绝缘破坏。
(5)优选栅极绝缘膜16包括Al2O3膜和SiO2膜中的至少一种。
由此，作为栅极绝缘膜16的材料，应用相对于氮化镓类材料具有足够大的能带偏移的材料。因此，能够降低栅极漏电流。
(制造方法的概要)
图2～图24是按照工序顺序概略地表示本实施方式的半导体装置(MOSFET)91的制造方法的剖视图。在以下的(6)～(14)中说明半导体装置91的制造方法的概要。
(6)半导体装置91的制造方法包括以下工序。参照图2，准备具有第一面(下表面)P1和与第一面P1相反的第二面(上表面)P2的半导体基板(外延基板)31。在半导体基板31的第二面P2上形成具有使第二面P2部分地露出的开口部OP的第一绝缘层41。参照图5，在半导体基板31的第二面P2上形成与第一绝缘层分离的第二绝缘层6。参照图6，进行使用第一绝缘层41和第二绝缘层6作为生长掩模的、半导体基板31的第二面P2上的氮化镓类材料的选择性外延生长。由此，依次堆积侧部n型外延层7、具有第一杂质浓度的第一p型外延层8和具有比第一杂质浓度高的杂质浓度的第二p型外延层9。由此形成层叠体51，该层叠体51具有：外侧侧壁SO，该外侧侧壁SO从第一绝缘层41延伸，并与半导体基板31的第二面P2形成比直角小的角度；内侧侧壁SI，该内侧侧壁SI从第二绝缘层6延伸；顶面ST，该顶面ST连接外侧侧壁SO和内侧侧壁SI。参照图10，在层叠体51的顶面ST上形成有与第一p型外延层8接触的n型接触层12。参照图18形成有源电极部14，该源电极部14在层叠体51的顶面ST上与n型接触层12接触，且在层叠体51的外侧侧壁SO上与第二p型外延层9接触。漏电极15形成在第一面P1上。参照图19，栅极绝缘膜16形成在层叠体51的内侧侧壁SI上。参照图20以及图21，栅电极61形成在栅极绝缘膜16上。
由此，能够得到与上述(1)中说明的效果相同的效果。此外，通过选择性生长而形成用于沟槽栅极结构的内侧侧壁SI。因此，无需在内侧侧壁SI的形成中使用干式蚀刻。因此，能够避免由干式蚀刻而引起的内侧侧壁SI的结晶性降低。因此，能够避免由结晶性的降低引起的沟道迁移率的降低。因此，与在沟槽栅结构的形成中使用干式蚀刻的情况相比，能够降低导通电阻。
(7)优选的是，参照图3进行使用第一绝缘层41作为生长掩模的、半导体基板31的第二面P2上的n型氮化镓类材料的选择性外延生长。由此，形成底部n型外延层5。参照图4及图5，上述的形成第二绝缘层6的工序通过隔着底部n型外延层5在半导体基板31的第二面P2上形成第二绝缘层6来进行。参照图6，形成层叠体51的工序通过隔着底部n型外延层5的在半导体基板31的第二面P2上的选择性外延生长来进行。
由此，能够得到与上述(2)中说明的效果相同的效果。
(8)优选的是，参照图3以及图6，形成层叠体51的工序与形成底部n型外延层5的工序相比，以更高的生长温度进行。
由此，与半导体基板31的第二面P2和底部n型外延层5的侧壁形成的角度相比，能够增大半导体基板31的第二面P2与层叠体51的外侧侧壁SO形成的角度。因此，能够在底部n型外延层5的侧壁上更充分地形成层叠体51。
(9)优选的是，参照图12以及图13，在形成栅极绝缘膜16(图19)之前，除去第二p型外延层9中的层叠体51的内侧侧壁SI上的部分。
由此，在内侧侧壁SI上，不是第二p型外延层9而是第一p型外延层8与栅极绝缘膜16对置。因此，沟道由具有更低杂质浓度的第二p型外延层9构成。因此，降低了沟道中的库仑散射。因此，沟道迁移率提高。因此，能够降低半导体装置91的导通电阻。
(10)优选的是，参照图7，形成有覆盖层叠体51的外侧侧壁SO的填充层10。之后参照图8，通过研磨顶面ST，除去第二p型外延层9中的顶面ST上的部分。之后参照图15以及图16，除去填充层10。
由此，能够在顶面ST上除去第二p型外延层9。另外，与通过干式蚀刻来进行该除去的情况相比，通过利用研磨进行该除去，从而抑制对构成沟道的第一p型外延层8的损伤。因此，能够避免由上述除去工序引起的沟道迁移率的降低。
(11)优选的是，参照图2，形成第一绝缘层41的工序包括以下工序。在半导体基板31的第二面P2上，堆积由第一材料制成的第一绝缘膜3。在第一绝缘膜3上堆积由与第一材料不同的第二材料制成的第二绝缘膜4。在第一绝缘膜3和第二绝缘膜4上形成开口部OP。参照图15以及图16，上述的除去填充层10的工序通过蚀刻来进行，该蚀刻使用了第一材料的蚀刻速率比第二材料的蚀刻速率小的蚀刻条件。
由此，在进行填充层10的蚀刻时，能够通过由第一材料制成的第一绝缘膜3更可靠地阻止蚀刻的过度进行。因此，防止了蚀刻穿过第一绝缘层41而进行。因此，能够更可靠地确保基于第一绝缘层41的源电极部14与半导体基板31之间的电绝缘。因此，能够提高半导体装置91的制造成品率。
(12)优选的是，参照图10，在除去第二p型外延层9中的顶面ST上的部分之后(图7以及图8)，通过向构成层叠体51的顶面ST的第一p型外延层8上注入施主杂质而形成n型接触层12。
由此，对具有比第二p型外延层9的杂质浓度低的杂质浓度的第一p型外延层8进行向层叠体51的顶面ST上的施主杂质的注入。因此，能够以更少的注入浓度进行由于施主杂质的注入所导致的向导电型的n型的反转。因此，抑制了因注入损伤以及杂质散射引起的电阻的增大。因此，能够降低半导体装置91的导通电阻。
(13)优选的是，参照图10，n型接触层12通过在层叠体51的顶面ST上注入施主杂质而形成。
由此，能够不使用堆积法来形成n型接触层12。因此，能够防止由氮化镓类材料的沉积法中典型使用的氢气类气体而引起的第一p型外延层8或第二p型外延层9的活性降低。
(14)优选的是，形成栅电极61(图21)的工序包括以下工序。参照图20，使用剥离法形成金属图案部17。参照图21，使用电场镀覆法形成覆盖金属图案部17的镀覆部18。
由此，栅电极61的厚度由镀覆部18补充，因此能够使用更薄的金属图案部17。因此，与使用较厚的金属图案的情况相比，剥离工序变得容易。
(细节)
也有与上述内容部分重复的部分，以下对MOSFET 91的更具体的内容进行说明。另外，以下具体记载的材料、杂质浓度以及制造条件是表示优选的例子，并不排除除此以外的方式。
参照图1，MOSFET 91具有设置于半导体区域的双重的沟槽。具体而言，设置有由倾斜的外侧侧壁SO构成的沟槽(以下也称为“外侧沟槽”)和由倾斜的内侧侧壁SI构成的沟槽(以下也称为“内侧沟槽”)。外侧沟槽形成得比内侧沟槽深。内侧沟槽的上方角部带有圆角。在外侧沟槽上沿着其倾斜面设置有第一p型外延层8、第二p型外延层9以及源电极部14。源电极部14在外侧沟槽的侧面与第二p型外延层9欧姆接触。在外侧沟槽的下方角部设置有缓和电场集中的第一绝缘层41。内部沟槽的底部除了栅极绝缘膜16之外还被第二绝缘层6覆盖。
外延基板31具有n型。具体而言，外延基板31具有n型单晶基板1和n型外延部(n型区域)2。n型单晶基板1形成外延基板31的下表面P1。n型外延部2形成为外延基板31的上表面P2。n型单晶基板1由GaN类材料制成，由于具有n型而具有导电性。在本实施方式中，n型单晶基板1是GaN基板。在n型单晶基板1上，作为由GaN类材料制作的n型外延部2而形成有n型GaN外延层。
在n型外延部2上，隔着第一绝缘膜3以及第二绝缘膜4形成有作为底部n型外延层5的n型GaN外延层。此外，在底部n型外延层5上，部分地经由第二绝缘层6依次层叠有侧部n型外延层7、第一p型外延层8以及第二p型外延层9。具体而言，层叠有n型GaN外延层、第一p型GaN外延层以及第二p型GaN外延层。
在n型外延部2、底部n型外延层5以及侧部n型外延层7中掺杂有1×1016cm-3左右的硅(Si)。另外，在第一p型外延层8中掺杂有1×1018cm-3左右的镁(Mg)，在第二p型外延层9中掺杂有1×1020cm-3左右的Mg。另外，也可以使用铍(Be)来代替Mg。
在层叠体51的上部设置有作为杂质的注入层的n型接触层12。n型接触层12的掺杂种类为Si，其峰值浓度为5×1019cm-3左右。源电极部14在顶面ST上与n型接触层12接触，且在外侧侧壁SO上与第二p型外延层9接触。在内侧沟槽，隔着栅极绝缘膜16填埋金属图案部17和镀覆部18以作为栅电极61。栅极绝缘膜16实质上不含氢。在此，“实质上不含氢”是指，第一p型外延层8的受主浓度与栅极绝缘膜16的形成前相比，氢的含量低至位数不降低的程度。栅电极61与源电极部14以及覆盖电极层20通过层间绝缘膜19而电绝缘。在外延基板31的下表面P1上设置有与n型单晶基板1接触的漏电极15。
接着，以下说明MOSFET91的制造方法。
参照图2，首先，准备作为支承基板的n型单晶基板1。n型单晶基板1是具有c面即(0001)作为主面的n型GaN基板。接着，清洗n型单晶基板1。之后，在n型单晶基板1上使用有机金属气相外延(MOVPE)等方法形成n型外延部2。外延生长时的温度为1050℃左右。源气体采用三甲基镓(TMG)、硅烷(SiH4)以及氨(NH3)。与各材料对应的气体流量根据所需的掺杂剂浓度等来决定。使用氢(H2)作为载气。
在形成n型外延部2之后，作为第一绝缘层41，在n型外延部2上形成第一绝缘膜3以及第二绝缘膜4。第一绝缘膜3例如采用氮化铝(AlN)。第二绝缘膜4例如采用二氧化硅(SiO2)。作为成膜方法，优选为溅射法或化学气相沉积法(CVD)等。优选的是，由于第一绝缘层41用作后述的选择性外延生长用的掩模，因此没有针孔等缺陷。因此，第一绝缘层41优选具有50nm左右以上的厚度。在由第一绝缘膜3以及第二绝缘膜4构成的第一绝缘层41成膜之后，进行第一绝缘层41的图案化。具体而言，首先，使用光刻形成抗蚀剂掩模。接着，使用缓冲氢氟酸等对第二绝缘膜4进行图案化。在除去了抗蚀剂掩模之后，使用第二绝缘膜4作为硬掩模来对第一绝缘膜3进行图案化。因此，在第一绝缘层41形成开口部OP。
另外，第一绝缘层41为多层膜，这是为了如上述“(11)”中说明的那样避免后述的蚀刻(图15以及图16)穿过第一绝缘层41而行进的。在没有该担忧的情况下，第一绝缘层41也可以是单层膜。
参照图3，在如上所述形成有选择性生长用掩模后，再次使用MOVPE法等方法进行GaN的选择性生长。此时，通过控制外延生长时的温度和压力，可以选择晶面生长、c面生长或其中间的生长。这样控制生长的技术例如通过上述非专利文献1而公开。通过利用该技术，形成梯形形状(台形)的底部n型外延层5。
参照图4，在进行基板清洗之后，使第二绝缘层6成膜。例如，形成厚度为100nm的SiO2膜。成膜方法可以采用溅射法或CVD法等。也可以使用旋涂玻璃(SOG)形成涂敷膜来代替这些方法。
参照图5，接着，通过光刻和使用了缓冲氢氟酸的蚀刻，对第二绝缘层6进行图案化。通过光刻形成的抗蚀图案(未图示)在蚀刻工序完成后，通过有机清洗而被除去。
参照图6，接着连续进行侧部n型外延层7、第一p型外延层8以及第二p型外延层9的成膜。作为成膜方法可以采用MOVPE法等。作为源气体可以采用TMG、SiH4、NH3以及双(环戊二烯基)镁(Cp2Mg)。作为生长条件，通过使用比底部n型外延层5的成膜温度高的成膜温度，进一步促进c轴生长。由此，得到与底部n型外延层5的梯形形状的侧面相比更接近垂直的外侧侧壁SO。通过该工序，能够不进行干式蚀刻而形成构成沟槽栅结构的内侧侧壁SI。因此，与使用干式蚀刻的情况相比，能够提高沟道迁移率。
另外，n型外延部2、底部n型外延层5以及侧部n型外延层7作为用于保持耐电压的漂移层而发挥功能。因此，各层的厚度以及掺杂剂浓度根据所需的耐电压以及导通电阻来设计。例如，对于n型外延部2，掺杂剂浓度为5×1016cm–3、厚度为3μm，对于底部n型外延层5，掺杂剂浓度为2×1016cm-3、厚度为3μm，对于侧部n型外延层7，掺杂剂浓度为8×1015cm–3、厚度为200nm。另外，第一p型外延层8作为沟道层而发挥功能。因此，优选第一p型外延层8具有一定程度的低掺杂剂浓度。例如，掺杂剂浓度为5×1017cm–3、厚度为500nm。另外，由于第二p型外延层9作为接触层而发挥功能，因此优选第二p型外延层9具有尽可能高的杂质浓度。例如，掺杂剂浓度为1×1020cm–3、厚度为30nm。另外，也可以使用Be代替Mg作为p型杂质。
参照图7，接着为了将由外侧侧壁SO以及内侧侧壁SI形成的沟槽全部埋入，形成由绝缘体制成的填充层10。成膜方法优选采用容易获得膜厚的旋涂法等。使用例如旋涂玻璃(SOG)膜作为膜种类。
再参照图8，接着使用化学机械研磨(CMP)，除去在层叠体51的顶面ST上形成的第二p型外延层9(图7)。由此，在顶面ST上露出第一p型外延层8。优选胶体二氧化硅作为CMP的研磨剂(浆料)。由于GaN与SOG膜相比硬度高，因此具有相差悬殊的低研磨速率。因此，在通过填充层10平坦化而使研磨垫到达第二p型外延层9的那一刻，研磨速率极大地降低至数十nm/h左右。因此，通过在某种程度上精密地控制蚀刻时间，能够准确地除去顶面ST上的第二p型外延层9。另外，由于CMP后的研磨表面被污染，因此仔细地进行清洗是很重要的。
参照图9，接着在顶面ST以及其周围的填充层10上形成绝缘膜11作为离子注入用的表面保护膜。例如，通过溅射法形成厚度为30nm左右的SiN膜。
参照图10，接着，通过Si离子的注入，在顶面ST上形成n型接触层12。由于n型接触层12作为接触层而发挥功能，因此优选高浓度地进行掺杂。作为注入条件，例如使用倾角7度左右、注入能量20keV～200keV左右、注入剂量1×1014cm-2～1×1015cm-2左右的条件。在向GaN注入离子的情况下，由于生成施主型的结晶缺陷，因此难以通过注入来形成载流子的补偿效果成为问题的p型GaN，但能够没有问题地形成n型GaN。另外，为了形成平坦的杂质分布，也可以改变能量进行多次注入。接着，在1100℃～1200℃左右的温度下进行掺杂剂的活化热处理。由此，在某种程度上修复结晶缺陷，并且杂质收纳于格子位置，由此n型接触层12的电阻变低。
参照图11，接着，为了选择性地除去填充层10中的埋入内侧沟槽的部分，在绝缘膜11形成露出该部分的开口部。开口部可以通过光刻和反应性离子蚀刻(RIE)等干式蚀刻而形成。通过光刻形成的抗蚀图案(未图示)在蚀刻工序完成后，通过有机清洗而被除去。
再参照图12，使用设置有开口部的绝缘膜11作为硬掩模，通过湿式蚀刻除去内侧沟槽内的填充层10(图11)。在本实施方式中，由于填充层10采用SOG膜，所以蚀刻剂采用氢氟酸。
再参照图13，接着，通过使用KOH溶液的湿式蚀刻除去第二p型外延层9中的内侧侧壁SI上的部分(图12)。如上所述，如果基板存在结晶缺陷部位，则存在由于该部位的蚀刻速率变高而蚀刻的控制变得困难的情况，但在本方法中，第二绝缘层6作为蚀刻阻挡层发挥作用，因此防止在基板的纵向上过度进行蚀刻。由此，能够提高蚀刻的成品率。此外，沟道可以由具有更低杂质浓度的第一p型外延层8形成，而不是由第二p型外延层9形成。因此，沟道中的库仑散射的影响减小，因此沟道迁移率提高。另外，通过上述蚀刻，内侧沟槽上部的角部带有圆角。由此，能够缓和该部位处的电场集中。
参照图14，接着，保留位于内侧沟槽的底部的第二绝缘层6并且使绝缘膜13成膜，该绝缘膜13作为用于除去外侧沟槽内的填充层10的蚀刻时的硬掩模。优选具有氢氟酸耐性的膜作为绝缘膜13，例如使用SiN膜。膜厚为100nm左右即可。
参照图15，接着，使用光刻而形成抗蚀剂掩模(未图示)。通过使用该抗蚀剂掩模进行RIE等干式蚀刻，从而对绝缘膜13和绝缘膜11进行图案化。之后，使用有机清洗等除去上述抗蚀剂掩模。由此，露出外侧沟槽内的填充层10。
再参照图16，接着，将绝缘膜13以及绝缘膜11作为硬掩模，除去外侧沟槽内的填充层10(图15)。在本实施方式中，由于填充层10采用SOG膜，所以蚀刻剂采用氢氟酸。
再参照图17，接着，通过蚀刻来除去用作硬掩模的绝缘膜13以及绝缘膜11。在本实施方式中，由于使用SiN膜作为绝缘膜13以及绝缘膜11，所以蚀刻剂采用热磷酸。
接着进行退火，该退火用于从构成层叠体51的p型GaN区域、即第一p型外延层8以及第二p型外延层9除去氢。p型GaN由于外延生长时所使用的烃类气体的影响而被破坏，从而被惰性化。因此，为了得到活性的p型GaN，需要进行用于除去氢的退火。如果在p型GaN区域上层叠了其他的膜，则有可能阻碍氢的脱离。在本实施方式中，在退火时，第一p型外延层8中成为沟道的部分在内侧沟槽露出。另外，用于接触的第二p型外延层9在外侧沟槽中露出。由此，氢容易从p型GaN区域脱离。因此，能够容易地得到足够的活化。作为活化退火，例如在温度700℃、氮环境中进行20分钟的热处理。更优选的是，通过在加压氮气环境中进行热处理，GaN的热分解被抑制，形成施主型的载流子的可能性降低。由此，由于能够以更高的温度进行活化热处理，因此能够提高p型GaN的活化率。
参照图18，接着，例如使用剥离法来形成源电极部14。源电极部14的材料可以使用由钛(Ti)、铝(Al)、铂(Pt)、铌(Nb)、钼(Mo)、Ni(镍)、钯(Pd)、铟(In)、金(Au)等金属构成的层叠膜。成膜方法可以使用EB(电子束)蒸镀法或溅射法等。另外，层叠膜的最上层在后面的工序中暴露于缓冲氢氟酸中。因此，最上层优选具有氢氟酸耐性，例如为Au层。另外，作为与GaN接触的最下层，为了降低接触电阻，可以使用由低功函数的金属构成的层用于n型GaN，并且也可以使用由高功函数的金属构成的层用于p型GaN。或者，为了削减工序数，可以如图所示使用由单一材料构成的金属层作为最下层，由此与n型GaN以及p型GaN两者接触。上述成膜后，通过剥离除去不需要的部分。另外，在外延基板31的下表面P1上也使用同样的层叠膜而形成漏电极15。接着，通过以750℃左右的温度加热，源电极部14以及漏电极15的接合被欧姆化。
另外，用于欧姆化的退火的最佳温度具有p型GaN比n型GaN低的倾向。因此，也可以在首先进行n型GaN用的接触电极的形成和750℃左右的退火之后，进行p型GaN用的接触电极的形成和450℃左右的退火。在该情况下，虽然制造工艺变得复杂，但能够得到更低的接触电阻。
参照图19，在形成上述的欧姆电极后，优选进行有机清洗。接着，形成栅极绝缘膜16。栅极绝缘膜16优选尽可能成膜损伤少且高品质的膜。因此，可以使用远程等离子体CVD法、原子层沉积(ALD)法、电子回旋共振(ECR)溅射法等。另外，若在使用CVD装置来对栅极绝缘膜进行成膜的情况下成膜温度为高温，则有可能由于来自成膜气体的氢而使由p型GaN构成的沟道再次惰性化。因此，在使用CVD膜的情况下，优选避免高温热处理。进而，为了实现降低氢的影响、降低成膜损伤以及提高绝缘膜的膜质，也可以优选在栅极绝缘膜16的最下层使用CVD膜，在上层使用溅射膜。
作为栅极绝缘膜16的材料，优选相对于GaN能够取得充分的能带偏移的材料。作为这样的材料，有氧化铝(Al2O3)或SiO2等。例如，形成厚度为20nm的Al2O3膜作为栅极绝缘膜16。为了提高覆盖范围，优选ALD法作为形成方法。也可以使用含有Al2O3的层叠膜、SiO2单层膜或包括SiO2膜的层叠膜来代替Al2O3单层膜。另外，为了增大绝缘膜电容和降低漏电流，也可以组合由高介电常数(High-k)材料构成的膜。作为High-k材料的一例，例如有HfO2。
参照图20，接着，使用剥离法来形成金属图案部17。具体而言，首先，使用光刻来形成剥离用的抗蚀剂掩模。接着，堆积成为金属图案部17的金属材料。该材料需要根据期望的阈值电压以及栅极电阻等来选择，例如使用Ni以及Au的层叠膜。接着，通过剥离除去堆积的膜中的不需要的部分。
在此，在金属图案部17薄的情况下，栅极电阻变高，由此会对设备特性产生不良影响。相反，在金属图案部17厚的情况下，上述剥离工序易变得困难。
参照图21，为了避免与厚度相关的上述权衡，也可以在形成金属图案部17之后，在金属图案部17上使用电场镀覆法来形成镀覆部18。由此，能够以高工序成品率形成足够厚的栅电极61。镀覆部18的材料优选铜(Cu)或Au等。膜厚优选为大到填埋内侧沟槽的程度，例如为500nm左右。另外，栅电极61的材料不限于金属，例如也可以是多晶Si(Poly-Si)。这样的电极可以通过多晶Si的成膜和基于蚀刻除去不需要的部分而形成。
参照图22，接着形成层间绝缘膜19。如上所述，此时优选不使用氢的成膜方法。例如，通过溅射法形成SiN膜。此时，通过提高成膜压力而得到提高覆盖性的效果。由此，即使在凹凸部上，也能够无空隙地形成层间绝缘膜19。
参照图23，接着通过光刻和使用缓冲氢氟酸的蚀刻，保留层间绝缘膜19中的覆盖栅电极61的部分，并且除去其他不需要部分。通过光刻而形成的抗蚀图案(未图示)在蚀刻工序完成后，通过有机清洗被除去。
参照图24，接着利用电场镀覆法来形成覆盖电极层20。也可以进行铝硅(AlSi)的成膜和用于平坦化的回流来代替该工序。由此得到MOSFET91(图1)。
另外，参照图25以及图26，也可以排列多个地形成多个MOS最小单元21，上述多个MOS最小单元21分别具有MOSFET91(图1)的结构。由此，得到具有更低的沟道电阻的MOSFET(半导体装置)91M。
根据本实施方式，不会对p型GaN造成工艺损伤，能够在外侧侧壁SO、顶面ST以及内侧侧壁SI的每一个上形成种类或杂质浓度不同的半导体层。因此，能够避免作为p型GaN的问题的、由工艺损伤而引起的载流子的补偿效果的问题。具体而言，不是通过p型杂质的离子注入，而是通过p型GaN的外延生长在外侧侧壁SO上形成高活性的p+层。由此，与p型GaN的良好欧姆接触的形成变得容易。其结果是，能够高效地从源电极回收因在高电压施加时的电离碰撞而产生并流入到p型GaN的空穴。因此，能够抑制p型GaN的主体电势的上升。因此，与现有结构相比，能够显著提高雪崩耐量(闩锁耐性)。
另外，外侧沟槽朝向下方形成正锥形形状。换言之，层叠体51具有朝向下方的倒锥形形状。因此，通过沟道区域后的流向外延基板31的电子的扩展难以被外侧沟槽阻碍。因此，能够设置外侧沟槽并设置适于高电流的结构。
另外，第二p型外延层9、即p型GaN的接触区域配置成相对于外延基板31倾斜地配置，而不是与外延基板31平行。由此，能够减少p型GaN在MOSFET91的有源区域中所占的接触区域。这关系到提高n型GaN的区域、即源极区域在有源区域中所占的面积。另外，关系到降低源电极对n型GaN的接触电阻。因此，能够降低每单位面积的导通电阻。
另外，在图17的工序中，与在p型GaN层上平面地层叠n型GaN层的情况不同，以在沟道部以及接触部中p型GaN露出的状态进行活化退火。由此，在活化退火时，不会阻碍氢从p型GaN脱离。因此，能够使p型GaN充分活化。因此得到降低沟道电阻和降低与p型GaN的接触电阻的效果。这些最终有助于导通电阻的降低和耐电压的提高。
另外，内侧沟槽以及外侧沟槽不是通过外延生长后的干式蚀刻形成，而是在选择性外延生长时形成。由此，沟道部的结晶损伤少。因此，抑制沟道中的散射现象。因此，能够得到高沟道迁移率。
另外，通过从外侧沟槽的p型GaN扩展的耗尽层来缓和内侧沟槽下部的电场集中。由此，能够提高耐电压。
另外，如图12以及图13所示，在保护外侧沟槽侧面的p+GaN的状态下，通过湿式蚀刻来除去内侧沟槽侧面的p+GaN。由此，对于p型GaN而言，能够分别控制该接触区域和沟道区域的各自的掺杂剂浓度。因此，能够同时实现高沟道迁移率和p型GaN的低接触电阻。因此，能够得到降低导通电阻和提高雪崩耐量的效果。
<实施方式2>
图27是概略地表示本实施方式的MOSFET(半导体装置)92的结构的剖视图。MOSFET91(图1：实施方式1)具有外延生长层的总厚度变大的倾向。这对于得到高耐电压是有利的，另一方面，由于漂移层电阻高而导通电阻容易变高。因此，在以导通电阻的降低为优先的情况下，考虑通过如MOSFET92那样省略MOSFET91的底部n型外延层5而降低漂移层电阻。由此，能够降低导通电阻。
在MOSFET92的制造方法中，省略底部n型外延层5的形成工艺(图3)。由此能够简化工艺。另外，伴随着该省略，代替形成第二绝缘层6的工序(图4以及图5：实施方式1)，能够进行与形成第一绝缘层41的工序(图2：实施方式1)同时地形成第二绝缘层6V(图27)的工序。由此，能够进一步简化工艺。另外，在这种情况下，第二绝缘层6V也由与第一绝缘层41相同的材料形成。在图27的例子中，第一绝缘层41以及第二绝缘层6V分别由第一绝缘膜3以及第二绝缘膜4的层叠体制成。
另外，由于上述以外的结构与上述的实施方式1的结构大致相同，因此对相同或对应的元件标注相同的附图标记，不重复其说明。
根据本实施方式，虽然在耐电压方面稍差，但能够得到与实施方式1大致相同的效果。此外，如上所述，可以得到更低的导通电阻。
<实施方式3>
(结构的概要)
图28是概略地表示本实施方式的半导体装置(二极管)93的结构的剖视图。在以下的(1)中说明半导体装置93的结构的概要。
(1)半导体装置93具有半导体基板(外延基板)31、绝缘层42、层叠体53、n型势垒层12D、阳电极25和阴电极24。半导体基板31具有第一面(下表面)P1和与第一面P1相反的第二面(上表面)P2。绝缘层42设置在半导体基板31的第二面P2上，具有使第二面P2部分地露出的开口部OP。层叠体53在半导体基板31的第二面P2上依次具有n型外延层7D和p型外延层9D。n型外延层7D以及p型外延层9D由氮化镓类材料制成。层叠体53具有从绝缘层42延伸且与半导体基板31的第二面P2形成比直角小的角度的侧壁SS和与侧壁SS连接的顶面ST。n型势垒层12D部分地设置在层叠体53的顶面ST上，与n型外延层7D接触。阳电极25在层叠体53的顶面ST上与p型外延层9D以及n型势垒层12D接触，且在层叠体53的侧壁SS上与p型外延层9D接触。阴电极24设置在第一面P1上。
由此，p型外延层9D不仅设置在层叠体53的顶面ST上，还设置在侧壁SS上。因此，不仅在顶面ST附近设置有pn结，而且在侧壁SS附近也设置有pn结。利用从侧壁SS附近的pn结向n型外延层7D中延伸的耗尽层来缓和n型势垒层12D与阳电极25的肖特基界面处的电场。因此，能够提高半导体装置93的反向耐电压。此外，p型外延层9D不是通过离子注入而形成的p型层而是外延层。因此，虽然p型外延层9D是p型氮化镓类材料，但具有高活性。因此，能够更充分地得到上述效果。
此外，在层叠体53的侧壁SS的下端配置有绝缘层42。由此，层叠体53的侧壁SS的下端处的电场集中得到缓和。因此，能够提高半导体装置93的耐电压。
(制造方法的概要)
图29～图35是按照工序顺序概略地表示本实施方式的半导体装置(二极管)93的制造方法的剖视图。在以下的(2)以及(3)中说明半导体装置93的制造方法的概要。
(2)半导体装置93的制造方法包括以下工序。参照图29，准备具有第一面(下表面)P1和与第一面P1相反的第二面(上表面)P2的半导体基板31。在半导体基板31的第二面P2上形成绝缘层42，该绝缘层42具有使第二面P2部分地露出的开口部OP。参照图30，进行使用绝缘层42作为生长掩模的、半导体基板31的第二面P2上的氮化镓类材料的选择性外延生长。由此，依次堆积n型外延层7D和p型外延层9D。由此形成层叠体53，该层叠体53具有从绝缘层42延伸且与半导体基板31的第二面P2形成比直角小的角度的侧壁SS和与侧壁SS连接的顶面ST。参照图32，在层叠体53的顶面ST上部分地形成与n型外延层7D接触的n型势垒层12D。参照图35，形成有阳电极25，该阳电极25在层叠体53的顶面ST上与p型外延层9D以及n型势垒层12D接触，且在层叠体53的侧壁SS上与p型外延层9D接触。在第一面P1上形成阴电极24。
由此，能够得到与上述(1)中说明的效果相同的效果。
(3)参照图32，通过向层叠体53的顶面ST注入施主杂质而形成n型势垒层12D。
由此，与通过堆积法的情况相比，能够容易地在层叠体53的顶面ST上形成n型势垒层12D。另外，在使用氮化镓类材料的情况下，通常，通过受主杂质的注入来进行p型注入层的形成难以得到足够的活性，但通过施主杂质的注入而进行的n型注入层的形成能够容易地得到足够的活性。因此，通过注入法而形成的层是n型势垒层12D，从而能够使用注入法并且得到足够的活性。
(细节)
虽然也有与上述内容部分重复的部分，以下对二极管93的更具体的内容进行说明。另外，以下具体记载的材料、杂质浓度以及制造条件表示优选的例子，并不排除除此以外的方式。
参照图28，二极管93是具有合并引脚肖特基(Merged pin Schottky(MPS))结构的纵型肖特基势垒二极管(SBD)。通过转用实施方式1的MOSFET的制造工艺来形成二极管，能够得到高耐电压。
外延基板31与图1(实施方式1)的外延基板大致相同。在外延基板31的上表面P2上设置具有与第一绝缘层41(图1：实施方式1)同样的开口部OP的绝缘层42。另外，在上表面P2上，部分地经由绝缘层42而设置有由GaN类材料制成且具有台形的层叠体53。具体而言，依次设置有作为n型外延层7D的n型GaN外延层和作为p型外延层9D的p型GaN外延层。在层叠体53所具有的梯形形状的上部、换言之层叠体53的顶面上设置有n型势垒层12D，该n型势垒层12D通过p型外延层9D的导电型因Si注入而部分反转来形成。
在设置有绝缘层42的上表面P2上，在层叠体53的周围设置有绝缘膜22。绝缘膜22具有使层叠体53的侧壁SS的一部分和顶面ST露出的开口部。在层叠体53上部分地经由绝缘膜22而设置有阳电极25。另外，在外延基板31的下表面P1上设置有阴电极24。
另外，在n型外延部2中掺杂1×1018cm-3左右的Si，在n型外延层7D中掺杂1×1017cm-3左右的Si，在p型外延层9D中掺杂5×1017cm-3左右的Mg。为了形成n型势垒层12D而注入到台面上部的Si的掺杂剂浓度为6×1017cm-3左右。各层的厚度例如为：n型外延部2为2μm、n型外延层7D为5μm、p型外延层9D为500nm。
接着，以下说明二极管93的制造方法。
参照图29，首先，通过与实施方式1相同的方法，在n型单晶基板1上形成n型外延部2。例如，掺杂剂浓度为1×1018cm-3，厚度为2μm左右。接着，在n型外延部2上形成绝缘层42。作为绝缘层42，例如形成厚度为100nm左右的SiN膜。接着，通过使用缓冲氢氟酸等的湿法蚀刻来对绝缘层42进行图案化。由此，在绝缘层42形成开口部OP。
参照图30，使用绝缘层42作为选择性生长用的掩模，再使用MOVPE法等方法进行GaN的选择性生长。通过控制成膜时的温度以及压力，一边使n型外延层7D与p型外延层9D连续地生长，一边形成梯形形状的层叠体53。例如，n型外延层7D具有1×1017cm-3的掺杂剂浓度以及5μm左右的厚度，p型外延层9D具有5×1017cm-3的掺杂剂浓度以及500nm左右的厚度。
参照图31，接着，形成绝缘膜22而作为离子注入用的保护膜。例如，通过溅射法或CVD法形成厚度100nm的SiN膜。
参照图32，接着，使用光刻而形成具有使层叠体53的顶面ST部分地露出的开口部的注入掩模(未图示)。对由开口部露出的部位进行Si离子的注入。由此，形成作为杂质的注入层的n型势垒层12D。作为注入条件，例如使用倾角7度左右、注入能量20keV～200keV左右、注入剂量1×1014cm-2～1×1015cm-2左右的条件。另外，为了形成平均的杂质分布，也可以改变能量进行多次注入。接着，在1100℃左右的温度下进行活化热处理。由此，注入区域的导电型成为n型。其结果是，形成不具有与n型外延层7D的势垒的n型势垒层12D。另外，如果与p型外延层9D的受主浓度相比，n型势垒层12D的施主浓度过高，则在反向电压施加时耗尽层不会扩展到n型势垒层12D内，耐电压有可能降低。因此，需要严格地设计注入掩模的开口宽度以及掺杂浓度。
参照图33，接着，通过光刻而形成抗蚀剂掩模(未图示)。接着，通过使用缓冲氢氟酸等蚀刻剂的湿式蚀刻而在绝缘膜22上形成开口部。
参照图34，接着，在外延基板31的下表面P1上形成阴电极24。作为阴电极24的材料，使用由Ti、Al、Pt、Nb、Mo、Pd、In、Au等构成的层叠膜。在阴电极24成膜后，为了接合的欧姆化，在750℃左右的温度下进行热处理。
参照图35，接着，使用例如剥离法形成阳电极25。阳电极25的材料可以采用由Ni、Ti、Al、Pt、Nb、Mo、Pd、In以及Au等构成的层叠膜。在用于阳电极25的成膜后，通过剥离而除去其不需要的部分。由此，得到二极管93(图28)。
根据本实施方式，耗尽层不仅从设置于具有台形的层叠体53的顶面ST的pn结延伸，也从设置于侧壁SS的pn结延伸。由此，肖特基界面的电场强度被进一步缓和。因此，能够提高反向耐电压。
另外，具有倾斜的侧壁SS的台形不使用研磨或干式蚀刻等加工工序来形成，而是通过选择性生长来形成。由此，能够避免p型GaN由加工工序而引起的惰性化。
<实施方式4>
(概要)
图36是概略地表示本实施方式的半导体装置(二极管)94的结构的剖视图。
半导体装置94具有半导体基板(外延基板)32。半导体基板32具有n型区域(n型外延部)2和p型区域(p型外延部)26。n型区域2通过绝缘层42的开口部OP而露出。p型区域26设置在绝缘层42与n型区域2之间，与n型外延层7D接触。
与上述结构对应地，在半导体装置94的制造方法中，参照图37，准备包括n型区域2和p型区域26的半导体基板32，该p型区域26设置在n型区域2上且构成第二面P2。参照图38，使用绝缘层42作为蚀刻掩膜部来分地蚀刻p型区域26，从而在绝缘层42的开口部OP中除去p型区域26。
根据本实施方式，利用从p型区域26扩展的耗尽层来缓和层叠体53的侧壁SS的下端处的电场。因此，能够提高半导体装置94的反向耐电压。
(细节)
虽然也有与上述内容部分重复的部分，以下对二极管94的更具体的内容进行说明。另外，以下具体记载的材料、杂质浓度以及制造条件表示优选的例子，并不排除除此以外的方式。
参照图36，二极管94具有外延基板32来代替外延基板31。外延基板32除了具有与实施方式3大致相同的n型单晶基板1以及n型外延部2以外，还具有设置在n型外延部2上的p型外延部26。p型外延部26由GaN类材料制成，具体而言为p型GaN外延层。p型外延部26配置在n型外延部2与绝缘层42之间。换言之，在p型外延部26设置有与绝缘层42的开口部OP对应的开口部。经由该开口部，在n型外延部2上直接配置n型外延层7D。n型外延层7D与p型外延部26的开口部接触。
另外，由于上述以外的结构与上述的实施方式3的结构大致相同，因此对相同或对应的元件标注相同的附图标记，不重复其说明。
接着，以下说明二极管94的制造方法。
参照图37，首先形成外延基板32。在外延基板32的形成工序中，在外延基板31(图28：实施方式3)的形成工序中的n型外延部2生长后，使p型外延部26连续地生长。由此形成外延基板32，该外延基板32具有由n型单晶基板1构成的下表面P1和由p型外延部26构成的上表面P2。
参照图38，接着，与实施方式3的图29的工序大致相同地，在上表面P2上形成具有开口部OP的绝缘层42。接着，通过使用绝缘层42作为蚀刻掩模的湿式蚀刻，从而部分地蚀刻p型外延部26。由此，在开口部OP露出n型外延部2。能够使用KOH溶液作为湿蚀刻的蚀刻剂。之后，通过进行与实施方式3的图30～图35大致相同的工序，得到二极管94(图36)。
根据本实施方式，在作为具有台形的半导体区域的层叠体53的边缘设置p型外延部26。通过由此形成的从pn结延伸的耗尽层，电场集中进一步被缓和。因此，与二极管93(图28：实施方式3)相比，能够进一步提高反向耐电压。
另外，本发明在其发明的范围内，能够自由组合各实施方式，或者能够适当地变形、省略各实施方式。虽然对本发明进行了详细说明，但上述说明在所有方面仅为例示，本发明并不限定于此。可以认为在不脱离本发明的范围的情况下能够想到未例示的无数的变形例。
附图标记说明
P1下表面(第一面)；P2上表面(第二面)；SI内侧侧壁；OP开口部；SO外侧侧壁；SS侧壁；ST顶面；1 n型单晶基板；2 n型外延部(n型区域)；3第一绝缘膜；4第二绝缘膜；5底部n型外延层；6第二绝缘层；7侧部n型外延层；7D n型外延层；8第一p型外延层；9第二p型外延层；9D p型外延层；10填充层；11、13、22绝缘膜；12 n型接触层；12D n型势垒层；14源电极部；15漏电极；16栅极绝缘膜；17金属图案部；18镀覆部；19层间绝缘膜；20覆盖电极层；21 MOS最小单元；24阴电极；25阳电极；26 p型外延部(p型区域)；31、32外延基板(半导体基板)；41第一绝缘层；42绝缘层；51、53层叠体；61栅电极；91、91M、92 MOSFET(半导体装置)；93、94二极管(半导体装置)。

Claims (19)

1.一种半导体装置(91、91M、92)，其中，
具有：
半导体基板(31)，所述半导体基板(31)具有第一面(P1)和与所述第一面(P1)相反的第二面(P2)；
第一绝缘层(41)，所述第一绝缘层(41)设置在所述半导体基板(31)的所述第二面(P2)上，具有部分地露出所述第二面(P2)的开口部(OP)；
第二绝缘层(6)，所述第二绝缘层(6)设置在所述半导体基板(31)的所述第二面(P2)上，与所述第一绝缘层(41)分离；
层叠体(51)，所述层叠体(51)在所述半导体基板(31)的所述第二面(P2)上，依次具有由氮化镓类材料制成的、侧部n型外延层(7)、具有第一杂质浓度的第一p型外延层(8)以及具有比所述第一杂质浓度高的杂质浓度的第二p型外延层(9)，所述层叠体(51)具有外侧侧壁(SO)、内侧侧壁(SI)以及顶面(ST)，所述外侧侧壁(SO)具有由所述第二p型外延层(9)构成的部分，并从所述第一绝缘层(41)延伸且与所述半导体基板(31)的所述第二面(P2)形成比直角小的角度，所述内侧侧壁(SI)具有由所述第一p型外延层(8)构成的部分并且从所述第二绝缘层(6)延伸，所述顶面(ST)连接所述外侧侧壁(SO)以及所述内侧侧壁(SI)；
n型接触层(12)，所述n型接触层(12)设置在所述层叠体(51)的所述顶面(ST)上，与所述第一p型外延层(8)接触；
源电极部(14)，所述源电极部(14)在所述层叠体(51)的所述顶面(ST)上与所述n型接触层(12)接触，且在所述层叠体(51)的所述外侧侧壁(SO)上与所述第二p型外延层(9)接触；
漏电极(15)，所述漏电极(15)设置在所述第一面(P1)上；
栅极绝缘膜(16)，所述栅极绝缘膜(16)设置在所述层叠体(51)的所述内侧侧壁(SI)上；以及
栅电极(61)，所述栅电极(61)设置在所述栅极绝缘膜(16)上。
2.根据权利要求1所述的半导体装置(91、91M、92)，其中，
还具有底部n型外延层(5)，所述底部n型外延层(5)设置在所述半导体基板(31)的所述第二面(P2)上，由氮化镓类材料制成，
所述第二绝缘层(6)经由所述底部n型外延层(5)而设置在所述半导体基板(31)的所述第二面(P2)上，
所述层叠体(51)经由所述底部n型外延层(5)设置而在所述半导体基板(31)的所述第二面(P2)上。
3.根据权利要求1或2所述的半导体装置(91、91M、92)，其中，
还具有层间绝缘膜(19)和覆盖电极层(20)，所述层间绝缘膜(19)设置在所述栅电极(61)上，所述覆盖电极层(20)设置在所述源电极部(14)以及所述层间绝缘膜(19)上，
所述层间绝缘膜(19)以及所述栅极绝缘膜(16)不含氢。
4.根据权利要求1至3中任一项所述的半导体装置(91、91M、92)，其中，所述栅极绝缘膜(16)配置在所述第二绝缘层(6)上。
5.根据权利要求1至4中任一项所述的半导体装置(91、91M、92)，其中，所述栅极绝缘膜(16)包括Al2O3膜及SiO2膜中的至少一种。
6.一种半导体装置(93、94)，其中，
具有：
半导体基板(31、32)，所述半导体基板(31、32)具有第一面(P1)和与所述第一面(P1)相反的第二面(P2)；
绝缘层(42)，所述绝缘层(42)设置在所述半导体基板(31、32)的所述第二面(P2)上，具有部分地露出所述第二面(P2)的开口部(OP)；
层叠体(53)，所述层叠体(53)在所述半导体基板(31、32)的所述第二面(P2)上，由氮化镓类材料制成，依次具有n型外延层(7D)和p型外延层(9D)，并且具有从所述绝缘层(42)延伸且与所述半导体基板(31、32)的所述第二面(P2)形成比直角小的角度的侧壁(SS)以及与所述侧壁(SS)连接的顶面(ST)；
n型势垒层(12D)，所述n型势垒层(12D)部分地设置在所述层叠体(53)的所述顶面(ST)上，与所述n型外延层(7D)接触；
阳电极(25)，所述阳电极(25)在所述层叠体(53)的所述顶面(ST)上与所述p型外延层(9D)以及所述n型势垒层(12D)接触，且在所述层叠体(53)的所述侧壁(SS)上与所述p型外延层(9D)接触；以及
阴电极(24)，所述阴电极(24)设置在所述第一面(P1)上。
7.根据权利要求6所述的半导体装置(94)，其中，
所述半导体基板(32)包括：
n型区域(2)，所述n型区域(2)由所述绝缘层(42)的所述开口部(OP)露出；以及
p型区域(26)，所述p型区域(26)设置在所述绝缘层(42)与所述n型区域(2)之间，与所述n型外延层(7D)接触。
8.一种半导体装置(91、91M、92)的制造方法，其中，
具有：
准备具有第一面(P1)和与所述第一面(P1)相反的第二面(P2)的半导体基板(31)的工序；
在所述半导体基板(31)的所述第二面(P2)上形成具有部分地露出所述第二面(P2)的开口部(OP)的第一绝缘层(41)的工序；
在所述半导体基板(31)的所述第二面(P2)上形成与所述第一绝缘层(41)分离的第二绝缘层(6)的工序；
形成层叠体(51)的工序，通过使用所述第一绝缘层(41)以及所述第二绝缘层(6)作为生长掩模的、所述半导体基板(31)的所述第二面(P2)上的氮化镓类材料的选择性外延生长，依次堆积侧部n型外延层(7)、具有第一杂质浓度的第一p型外延层(8)、以及具有比所述第一杂质浓度高的杂质浓度的第二p型外延层(9)，从而形成具有从所述第一绝缘层(41)延伸且与所述半导体基板(31)的所述第二面(P2)形成比直角小的角度的外侧侧壁(SO)、从所述第二绝缘层(6)延伸的内侧侧壁(SI)以及连接所述外侧侧壁(SO)和所述内侧侧壁(SI)的顶面(ST)的层叠体(51)；
在所述层叠体(51)的所述顶面(ST)上形成与所述第一p型外延层(8)接触的n型接触层(12)的工序；
形成源电极部(14)的工序，所述源电极部(14)在所述层叠体(51)的所述顶面(ST)上与所述n型接触层(12)接触，且在所述层叠体(51)的所述外侧侧壁(SO)上与所述第二p型外延层(9)接触；
在所述第一面(P1)上形成漏电极(15)的工序；
在所述层叠体(51)的所述内侧侧壁(SI)上形成栅极绝缘膜(16)的工序；以及
在所述栅极绝缘膜(16)上形成栅电极(61)的工序。
9.根据权利要求8所述的半导体装置(91、91M、92)的制造方法，其中，
还具备通过使用所述第一绝缘层(41)作为生长掩模的、所述半导体基板(31)的所述第二面(P2)上的n型氮化镓类材料的选择性外延生长，形成底部n型外延层(5)的工序，
形成所述第二绝缘层(6)的工序通过经由所述底部n型外延层(5)在所述半导体基板(31)的所述第二面(P2)上形成所述第二绝缘层(6)来进行，
形成所述层叠体(51)的工序通过经由所述底部n型外延层(5)的所述半导体基板(31)的所述第二面(P2)上的选择性外延生长来进行。
10.根据权利要求9所述的半导体装置的制造方法，其中，
形成所述层叠体(51)的工序与形成所述底部n型外延层(5)的工序相比，以更高的生长温度进行。
11.根据权利要求8至10中任一项所述的半导体装置(91、91M、92)的制造方法，其中，
在形成所述栅极绝缘膜(16)的工序之前，还具备除去所述第二p型外延层(9)中的所述层叠体(51)的所述内侧侧壁(SI)上的部分的工序。
12.根据权利要求8或11所述的半导体装置(91、91M、92)的制造方法，其中，还具有：
形成对所述层叠体(51)的所述外侧侧壁(SO)进行覆盖的填充层(10)的工序；
在形成对所述层叠体(51)的所述外侧侧壁(SO)进行覆盖的填充层(10)的工序之后，通过研磨所述顶面(ST)，除去所述第二p型外延层(9)中的所述顶面(ST)上的部分的工序；以及
在除去所述第二p型外延层(9)中的所述顶面(ST)上的部分的工序之后，除去所述填充层(10)的工序。
13.根据权利要求12所述的半导体装置(91、91M、92)的制造方法，其中，包括：
形成所述第一绝缘层(41)的工序；
在所述半导体基板(31)的所述第二面(P2)上堆积由第一材料制成的第一绝缘膜(3)的工序；
在所述第一绝缘膜(3)上堆积由与所述第一材料不同的第二材料制成的第二绝缘膜(4)的工序；以及
在所述第一绝缘膜(3)以及所述第二绝缘膜(4)上形成所述开口部(OP)的工序，
除去所述填充层(10)的工序通过蚀刻来进行，所述蚀刻使用了所述第一材料的蚀刻速率比所述第二材料的蚀刻速率小的蚀刻条件。
14.根据权利要求12或13所述的半导体装置(91、91M、92)的制造方法，其中，
形成所述n型接触层(12)的工序通过如下方式进行：在除去所述第二p型外延层(9)中的所述顶面(ST)上的部分的工序之后，向形成所述层叠体(51)的所述顶面(ST)的所述第一p型外延层(8)上注入施主杂质。
15.根据权利要求8至14中任一项所述的半导体装置(91、91M、92)的制造方法，其中，
形成所述n型接触层(12)的工序通过向所述层叠体(51)的所述顶面(ST)上注入施主杂质来进行。
16.根据权利要求8至15中任一项所述的半导体装置(91、91M、92)的制造方法，其中，
形成所述栅电极(61)的工序包括：
使用剥离法形成金属图案部(17)的工序；以及
使用电场镀覆法形成覆盖所述金属图案部(17)的镀覆部的工序。
17.一种半导体装置(93、94)的制造方法，其中，
具有：
准备具有第一面(P1)和与所述第一面(P1)相反的第二面(P2)的半导体基板(31、32)的工序；
在所述半导体基板(31、32)的所述第二面(P2)上形成绝缘层(42)的工序，所述绝缘层(42)具有部分地露出所述第二面(P2)的开口部(OP)；
形成层叠体(53)的工序，通过使用所述绝缘层(42)作为生长掩模的、所述半导体基板(31、32)的所述第二面(P2)上的氮化镓类材料的选择性外延生长，依次堆积n型外延层(7D)和p型外延层(9D)，从而形成层叠体(53)，所述层叠体(53)具有从所述绝缘层(42)延伸且与所述半导体基板(31、32)的所述第二面(P2)形成比直角小的角度的侧壁(SS)和与所述侧壁(SS)连接的顶面(ST)；
在所述层叠体(53)的所述顶面(ST)上部分地形成与所述n型外延层(7D)接触的n型势垒层(12D)的工序；
形成阳电极(25)的工序，所述阳电极(25)在所述层叠体(53)的所述顶面(ST)上与所述p型外延层(9D)以及所述n型势垒层(12D)接触，且在所述层叠体(53)的所述侧壁(SS)上与所述p型外延层(9D)接触；以及
在所述第一面(P1)上形成阴电极(24)的工序。
18.根据权利要求17所述的半导体装置(93、94)的制造方法，其中，形成所述n型势垒层(12D)的工序通过向所述层叠体(53)的所述顶面(ST)上注入施主杂质来进行。
19.根据权利要求17或18所述的半导体装置(94)的制造方法，其中，
准备所述半导体基板(32)的工序通过准备包括n型区域(2)和设置在所述n型区域(2)上且形成所述第二面(P2)的p型区域(26)在内的所述半导体基板来进行，
还具有通过使用所述绝缘层(42)作为蚀刻掩膜来部分地蚀刻所述p型区域(26)，从而在所述绝缘层(42)的所述开口部(OP)除去所述p型区域(26)的工序。
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