JP6407196B2 - 半導体ウェハの処理 - Google Patents

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Description

本願明細書は、半導体ウェハの処理方法の実施形態、半導体ウェハ処理システムの実施形態、および、半導体ウェハの実施形態に関する。具体的には本願明細書は、炭化シリコン系の半導体ウェハの実施形態と、かかる半導体ウェハの処理方法および処理システムの実施形態とに関する。
自動車分野、コンシューマアプリケーションおよび工業用途における最新装置の多くの機能、たとえば電気エネルギーの変換および電動機もしくは電気機械の駆動は、半導体デバイスを利用している。電源および電力変換器にて使用されるスイッチを含めた種々の用途には、例としてごく一部を列挙すると、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、金属酸化物半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）およびダイオード等が使用されてきたが、かかる用途に限定されない。
上述の電源または電力変換器は、通常、高度な効率を有しなければならない。こうするために、いわゆる補償構造を有する半導体デバイスが提案されている。かかるデバイスは、「スーパージャンクション」素子または「クールモス（CoolMOS）」（登録商標）素子とも称される。かかる補償構造により、半導体素子のオン抵抗を低下させることができる。
一実施形態は、半導体ウェハの処理方法に関するものである。本方法は、ドープされた半導体材料をエピタキシャル法によって半導体ウェハの複数のトレンチに充填するステップを含み、当該トレンチは、第１の横方向において互いに隣接して配置されている。本方法はさらに、
前記エピタキシャル法による充填を行う場合に予測される、前記第１の横方向における前記ドープされた半導体材料のドーパント濃度のばらつきと、
前記ドーパント濃度の予測される平均値と予め定められた公称値との偏差と
のうち少なくとも１つを示すパラメータを求めるステップと、
少なくとも１つの後続の処理ステップを、前記パラメータに依存して実施するステップと
を有する。
他の１つの実施形態は、半導体ウェハを処理するための半導体ウェハ処理システムに関するものである。当該システムは、
半導体ウェハに、第１の横方向において互いに隣接して配置された複数のトレンチを形成するように構成されたトレンチ形成装置と、
前記トレンチに、ドープされた半導体材料をエピタキシャル法によって充填するように構成されたトレンチ充填装置と、
前記トレンチ形成装置および前記トレンチ充填装置のうち少なくとも１つに動作可能に結合されたコントローラと
を有し、前記コントローラは、
前記エピタキシャル法による充填を行う場合に予測される、前記第１の横方向における前記ドープされた半導体材料のドーパント濃度のばらつきと、
前記ドーパント濃度の予測される平均値と予め定められた公称値との偏差と
のうち少なくとも１つを示すパラメータに依存して、前記トレンチ形成装置および前記トレンチ充填装置のうち少なくとも１つを制御するように構成されている。
他の１つの実施形態は、活性領域と、活性領域を包囲するウェハ縁部領域とを含む半導体ウェハに関するものである。活性領域は、当該活性領域内に配置された半導体ドリフト領域を用いて負荷電流を流すように構成された複数のトランジスタセルを含む。半導体ウェハはさらに、垂直延在方向において半導体ドリフト領域内へ延在する複数のトレンチを有し、当該トレンチは第１の横方向において互いに隣接して配置されており、当該トレンチに、シリコンのバンドギャップより大きいバンドギャップを有するドープされた半導体材料が充填されており、隣接するトレンチの各対において、各対の第１のトレンチに充填された前記ドープされた半導体材料のドーパント濃度の体積積分と、各対の第２のトレンチに充填された前記ドープされた半導体材料のドーパント濃度の対応する体積積分との偏差は、１０％を超えない。
当業者であれば、添付の図面を参照して以下の詳細な説明を読めば、更なる構成および利点が明らかとなる。
図面中の各部分は、必ずしも実寸の比率通りではなく、本発明の基本的構成の説明に主眼を置いている。さらに、図面中において同様の符号は、対応する部分を示している。
１つまたは複数の実施形態の半導体ウェハの水平面の一区画を示す概略図である。 １つまたは複数の実施形態の半導体ウェハの処理方法の一部ステップ中の半導体ウェハの垂直方向の断面図の複数の区画を示す概略図である。 １つまたは複数の実施形態の半導体ウェハ処理システムの各構成要素の概略的なブロック図である。 １つまたは複数の実施形態のドーパント濃度の体積積分の分布例を示す概略図である。
以下の詳細な説明では、添付の図面を参照する。本図面は詳細な説明の一部を構成し、本図面中には、本発明を実施する特定の形態を図解により示している。
これについては、たとえば「上部」、「下部」、「下方」、「前方」、「後方」、「背面部」、「進行方向」、「後退方向」等の方向に関する用語は、以下説明する図面の向きを基準として使用される場合がある。実施形態の各部分は、複数の異なる向きで配置することが可能であるから、上述の方向に関する用語は説明のために用いられるものであり、本発明を限定するものではない。本発明の範囲を逸脱することなく、他の実施形態を使用し、また、構造または論理についての変更を行うことができると解すべきである。よって、以下の詳細な説明は本発明を限定するものであると解すべきものではなく、本発明の範囲は、添付の特許請求の範囲によって特定される。
以下の詳細な記載は、複数の異なる実施形態を参照しており、これらの実施形態のうち１つまたは複数は、図面に示している。各実施例はそれぞれ本発明を説明するためのものであり、本発明を限定するものではない。たとえば、１つの実施形態の構成要件として図示または記載した特徴を、他の実施形態にて、または他の実施形態とともに使用して、さらに別の実施形態を実現することができる。本発明は、かかる改良や変更を含むことを予定したものである。特定の表現を使用して実施例を説明するが、この特定の表現は、添付の特許請求の範囲を限定するものとして解釈してはならない。図面は実寸の比率通りではなく、説明目的のためだけのものである。分かりやすくするため、同一の要素または同一の製造ステップには、特記しない限り、異なる各図において同一の符号を付している。
本願明細書にて使用されている「水平方向」との用語は、半導体基板または半導体領域の水平面に対して実質的に平行な向きを意味するものである。これはたとえば、半導体ウェハまたはダイスの表面となり得る。たとえば、以下にいう、互いに垂直方向となり得る「第１の横方向Ｘ」および「第２の横方向Ｙ」は双方とも、水平方向となり得る。
本願明細書にて使用されている「垂直方向」との用語は、半導体ウェハの水平面に対して実質的に垂直な向き、すなわち半導体ウェハの表面の面法線方向に対して平行な向きを意味するものである。たとえば、以下にいう「延在方向Ｚ」とは、第１の横方向Ｘと第２の横方向Ｙとの双方に対して垂直である垂直方向とすることができる。
本願明細書では、「ｎ型ドープ」を「第１の導電型」といい、「ｐ型ドープ」を「第２の導電型」という。これに代えて、ドーピング関係を逆にして使用し、「第１の導電型」をｐ型ドープとし、「第２の導電型」をｎ型ドープとすることも可能である。さらに、本願明細書において「ドーパント濃度」との用語は、トレンチ内の半導体領域等の特定の半導体領域もしくは半導体ゾーンの積分ドーパント濃度もしくは平均ドーパント濃度を意味することができ、または、そのシートキャリア濃度を意味することができる。よって、たとえば「特定の半導体領域が、他の半導体領域のドーパント濃度より高いまたは低い特定のドーパント濃度を有する」という記載は、これらの各半導体領域の平均ドーパント濃度が相違する、ということを意味し得る。
本願明細書において「オーミック接触」、「電気的コンタクト」、「オーミック接続」および「電気的に接続」との用語は、１つの半導体素子の２つの領域、区画、ゾーン、一部もしくは部分間、または、１つもしくは複数の素子の複数の端子間、または、半導体素子の一部もしくは部分とメタライゼーションもしくは電極との間に、低抵抗の電気的接続部または低抵抗の電流路が存在することを意味する。さらに、本願明細書において「コンタクト／接触する」との用語は、各半導体素子の２つの要素が物理的に直接接続されていること、たとえば、互いにコンタクトしている２つの要素間の接合部が、他に介在要素等を含まないことを意味するものである。
本願明細書に記載されている具体的な実施形態は、複数のパワー半導体素子を有する半導体ウェハに関するものであるが、本発明はこれに限定されない。このパワー半導体素子はたとえば、モノリシック集積型ダイオード、または、モノリシック集積型ＩＧＢＴセル、モノリシック集積型ＭＯＳゲートダイオード（ＭＧＤ）セルもしくはモノリシック集積型ＭＯＳＦＥＴセル等のトランジスタセル、および／または、これから派生した、電力変換器もしくは電源において使用できる素子等である。
本願明細書において使用されている「パワー半導体素子」との用語は、電圧阻止能力が高いおよび／または電流容量が大きい、単一チップ上の半導体素子を意味するものである。具体的にはかかるパワー半導体素子は、典型的にはたとえば最大数十Ａもしくは数百Ａのアンペア範囲の高電流に対応したものであり、および／または、典型的には３０Ｖ超、より典型的には１００Ｖ超、もしくは６００Ｖ以上を超える高電圧に対応したものである。
図１は、１つまたは複数の実施形態の半導体ウェハ１の水平面の一区画を示す概略図である。図２Ｃは、１つまたは複数の実施形態の半導体素子１の垂直方向の断面の一区画を例示する概略図である。以下、図１および図２Ｃの双方を参照する。
たとえば、半導体ウェハ１の直径は数ｍｍであり、たとえば１００ｍｍ、１５０ｍｍ、２００ｍｍ、３００ｍｍまたは４５０ｍｍまたは４５０ｍｍ以上である。半導体ウェハ１は、活性領域１５と、当該活性領域１５を包囲するウェハ縁部領域１６と有することができ、ウェハ縁部領域１６は非活性領域とすることができる。
たとえば活性領域１５は、半導体ウェハ１の半導体ドリフト領域１３を用いて負荷電流を流すように構成された複数のトランジスタセル（図面に示されていない）を含む。半導体ドリフト領域１３は活性領域１５内に配置することができ、半導体ドリフト領域１３は、垂直延在方向に沿って全体的な延在を有することができ、すなわち少なくとも５μｍの深さを有することができる。たとえばウェハ縁部領域１６は、負荷電流を流すように構成されたいかなるトランジスタセルも含まない。各トランジスタセルは、それぞれ少なくとも１つのゲート電極を有することができ、このゲート電極はたとえば、半導体ドリフト領域１３内へ延在するトレンチゲート電極、または択一的に、半導体ドリフト領域１３の上方に配置されるプレーナゲート電極として実現することができる。
半導体ウェハ１はさらに、垂直延在方向Ｚにおいて半導体ドリフト領域１３内へ延在する複数のトレンチ１０も有する。図１中には、一例として１３個のトレンチ１０ａから１０ｍを概略的に示している。もちろん、半導体ウェハ１のトレンチ数を１３より増減することができることは言うまでもない。たとえば、１つの半導体ウェハに含まれるトレンチ１０は少なくとも１０５個である。図２Ｃでは、上述のトレンチのうち５つ１０ａから１０ｅのみを概略的に示している。トレンチ１０は、第１の横方向Ｘにおいて互いに隣接して配置することができ、各トレンチ１０にそれぞれ、ドープされた半導体材料１１を充填することができる。
たとえば、各トレンチ１０の垂直延在方向Ｚにおける総延在寸法は等しい。換言すると、各トレンチ１０のトレンチ深さは全て等しくすることができる。たとえば、各トレンチ深さは０．２μｍから２０μｍまでの範囲内である。たとえば、各トレンチ深さ（すなわち、垂直延在方向における総延在寸法）は１μｍから１０μｍまでの範囲内である。さらに、各トレンチ１０の第２の横方向Ｙにおける総延在寸法も等しくすることができる。換言すると、各トレンチ１０のトレンチ長は全て等しくすることができる。各２つの隣接するトレンチ１０間の第１の横方向Ｘにおける距離（「ピッチ」ともいう）は、１０μｍ未満、３μｍ未満または１μｍ未満とすることができる。
ドープされた半導体材料１１は、シリコンのバンドギャップより大きいバンドギャップを有することができる。たとえば、ドープされた半導体材料１１は、ドープされた炭化シリコン（ＳｉＣ）である。さらに、ドープされた半導体材料１１のバンドギャップを少なくとも２ｅＶとすることもできる。
１つの実施形態では、半導体ドリフト領域１３は、第１の導電型のドーパントを含む半導体材料から成り、ドープされた半導体材料１１は第２の導電型のドーパントを含む。たとえば、半導体ドリフト領域１３はｎ型ドープ領域であり、半導体材料１１はｐ型ドープされたものである。たとえば、半導体ドリフト領域１３のドーパント濃度は１０１３／ｃｍ３を上回り、各トレンチ１０内に充填されたドープされた半導体材料１１のドーパント濃度は、１０１５／ｃｍ３を上回る。１つの実施形態では、ドープされた半導体材料１１をｐ型ドープとし、半導体ドリフト領域１３をｎ型ドープとすることができ、かかる半導体材料１１のドーパント濃度は、半導体ドリフト領域１３のドーパント濃度の少なくとも２倍である。たとえば、トレンチ１０内に充填されたドープされた半導体材料１１が補償用に用いられ（補償トレンチ）、たとえばスーパージャンクション構造を形成するために用いられる場合、ドーパントの型およびドーパント濃度の後者の関係が適し得る。
さらに、ドープされた半導体材料１１を半導体ドリフト領域１３に接触させることができる。
たとえば、半導体ドリフト領域１３も、シリコンのバンドギャップより大きいバンドギャップを有する半導体材料から成るものとすることができる。たとえば、半導体ドリフト領域１３は、ドープされた炭化シリコン（ＳｉＣ）から成る。
１つの実施形態では、半導体ウェハ１の各トランジスタセルは、ドープされた半導体材料１１をトレンチ１０に充填したものを少なくとも用いて形成された補償構造（「スーパージャンクション」構造とも称する）をそれぞれ有することができる。具体的にはトレンチ１０は、半導体ドリフト領域１３のドーパントを補償するための補償構造を構成することができる。
さらに、隣接するトレンチの各対において、たとえばトレンチ１０ａと１０ｂとの対、またはトレンチ１０ｂと１０ｃとの対、またはトレンチ１０ｌと１０ｍとの対等において、各対の第１のトレンチに充填されたドープされた半導体材料の１１のドーパント濃度の体積積分と、各対の第２のトレンチに充填された前記ドープされた半導体材料１１のドーパント濃度の対応する体積積分との偏差は、１０％を超えない。１つの実施形態では、かかるばらつきを１０％未満とし、たとえば８％未満、６％未満、または６％未満、たとえば４％未満とすることができる。また、ばらつきを３％未満または２％未満とすることもできる。
たとえば、トレンチのうちいずれか１つに充填された前記ドープされた半導体材料１１のドーパント濃度の体積積分と、各トレンチ１０に充填されたドープされた半導体材料のドーパント濃度の体積積分の平均値との偏差は、１０％を超えない。１つの実施形態では、かかる偏差を１０％未満とし、たとえば８％未満、６％未満、または６％未満、たとえば４％未満とすることができる。このように各体積積分間のばらつきが小さいことにより、半導体ウェハ１のトランジスタセルの阻止電圧は比較的均一になることができる。
体積積分はたとえば、第１の横方向Ｘにおける各トレンチの全幅と、第２の横方向Ｙにおける全長と、垂直延在方向Ｚにおける全深さとにわたって求められる。このようにして、第１の横方向Ｘにおける体積積分のばらつきを求めることができる。体積積分の分布例を、図４に概略的に示す。これによれば例えば、トレンチ１０ａのドーパント濃度の体積積分は、破線１９で示された平均ドーパント濃度を僅かに上回り、トレンチ１０ｂのドーパント濃度の体積積分は平均１９を僅かに下回り、以下同様である。たとえば、第１の横方向Ｘにおける各トレンチ１０間の体積積分のばらつきを、スカラー関数によって表現することができる。
以下、半導体ウェハの処理方法の実施形態と半導体ウェハ処理システムの実施形態について説明する。たとえば一実施形態では、上記にて図１および図２Ｃを参照して説明した半導体ウェハ１は、この半導体ウェハ処理方法または半導体ウェハ処理システムを用いて製造することができる。
図２Ａ〜Ｃは、１つまたは複数の実施形態の半導体ウェハ１の処理方法の一部ステップ中の半導体ウェハ１の垂直方向の断面図の複数の区画を示す概略図である。図３は、１つまたは複数の実施形態の半導体ウェハ処理システム３の各構成要素の概略的なブロック図である。以下、図２Ａ〜Ｃおよび図３の双方を参照する。
半導体ウェハ１の処理方法はたとえば、半導体ウェハ１に、第１の横方向Ｘにおいて互いに隣接して配置された複数のトレンチ１０を形成するステップを含み得る。さらに各トレンチは、第２の横方向Ｙにおいて延在し、かつ、垂直延在方向Ｚにおいて半導体ウェハ１内へ延在することができる。たとえば、半導体ウェハ処理システム３のトレンチ形成装置３１（図３参照）によって上述のトレンチ形成を実施することができる。
たとえば、全てのトレンチ１０の垂直延在方向Ｚにおける総延在寸法が等しくなるように、トレンチ１０を形成する。換言すると、各トレンチ１０のトレンチ深さは全て近似的に等しくすることができる。さらに、各トレンチ１０の第２の横方向Ｙにおける総延在寸法も近似的に等しくすることができる。換言すると、各トレンチ１０のトレンチ長は全て近似的に等しくすることができる。各２つの隣接するトレンチ１０間の第１の横方向Ｘにおける距離（「ピッチ」ともいう）は、１０μｍ未満、３μｍ未満または１μｍ未満とすることができる。
半導体ウェハの処理方法はさらに、半導体ウェハ１のトレンチ１０に、ドープされた半導体材料１１をエピタキシャル法により充填することを含むことができる。たとえば、ドープされた半導体材料をトレンチ１０にエピタキシャル法により充填することは、半導体ウェハ処理システム３のトレンチ充填装置３２によって実施することができる。上記にて既に説明したように、ドープされた半導体材料１１は、シリコンのバンドギャップより大きいバンドギャップを有することができ、たとえば２ｅＶを超えるバンドギャップを有することができる。たとえば、ドープされた半導体材料１１は、ドープされた炭化シリコン（ＳｉＣ）である。
半導体ウェハ１の処理方法はさらに、
前記エピタキシャル法による充填を行う場合に予測される、前記第１の横方向Ｘにおける半導体材料１１のドーパント濃度のばらつきと、
前記ドーパント濃度の予測される平均値と予め定められた公称値との偏差と
のうち少なくとも１つを示すパラメータを求めるステップ
を含むことができる。
このようにして、上述のパラメータは、第１の横方向Ｘにおけるドーパント濃度のばらつきの予測値を表すことができる。かかるパラメータはたとえば、図４を参照して既に説明したように、少なくとも第１の横方向Ｘにおける各トレンチ１０間のドーパント濃度の予測ばらつきを表すスカラー関数を含むことができる。または、パラメータは単に、予測される平均ドーパント濃度が、予め定められた公称値をたとえば１５％または１５％以上上回るかもしくは下回るかを表すだけでもよい。
１つの実施形態では、予測される平均ドーパント濃度は、全てのトレンチ１０の予測平均値であるか、または少なくとも一部の複数のトレンチ１０の予測平均値、たとえば２番目ごとのトレンチ１０等の予測平均値である。上述の予め定められた公称値はたとえば、各トレンチ１０内のドーパント濃度の目標値とすることができる。
たとえば上述のパラメータを求めるステップは、半導体ウェハ処理システム３を以下のように動作させることを含み得る：第１のステップにおいて、システム３のトレンチ形成装置３１が少なくとも１つの試験用ウェハ（図示されていない）にトレンチを形成し、トレンチ充填装置３２が当該少なくとも１つの試験用ウェハのトレンチに、ドープされた半導体材料１１をエピタキシャル法により充填する。次のステップにおいて、上述の少なくとも１つの試験用ウェハのトレンチのうち少なくとも２つのトレンチ内のドープされた半導体材料１１のドーパント濃度を求める。かかるドーパント濃度を求めるステップは、その測定ステップおよび／またはサンプリングステップを含むことができる。その際には、複数の異なる技術を使用することができ、たとえば静的サンプリング、適応的サンプリングおよび／または動的サンプリング等を使用することができる。さらに、方向（Ｘ、ＹまたはＺ方向）に応じてサンプリングの種類を変えることもできる。また一実施形態では、ドープされた半導体材料１１のドーパント濃度を上述の少なくとも１つの試験用ウェハの各トレンチごとに、および／または、少なくとも２つの試験用ウェハの少なくとも一部の複数のトレンチにおいて測定することや、これに類する測定も可能であることが分かる。ドープされた半導体材料１１のドーパント濃度を求めた後、この求めたドーパント濃度に依存して上述のパラメータを算出することができる。
上述の少なくとも１つの試験用ウェハを処理した後、半導体ウェハ処理システム３を用いて半導体ウェハ１を処理するための後続の処理ステップを実施することができる。たとえば、半導体ウェハ１のトレンチ１０にエピタキシャル法により充填するステップを実施する前に、または、半導体ウェハ１にトレンチ１０を形成する前に、パラメータを求める。
一実施形態では、上述の少なくとも１つの後続の処理ステップを、求めたパラメータに依存して実施する。たとえば、半導体ウェハ処理システム３はさらにコントローラ３４も備えており、コントローラ３４は、トレンチ形成装置３１およびトレンチ充填装置３２のうち少なくとも１つに動作可能に結合されている。コントローラ３４は、上述のパラメータに依存してトレンチ形成装置３１およびトレンチ充填装置３２のうち少なくとも１つを制御するように構成することができる。たとえばコントローラ３４は、トレンチ形成装置３１およびトレンチ充填装置３２のうち少なくとも１つを制御するため、当該パラメータに基づいてフィードフォワード制御を行う。
たとえば、パラメータを求めるために半導体ウェハ処理システム３は、少なくとも上記２つのトレンチ１０内のドープされた半導体材料１１のドーパント濃度を求めるように構成された特定ユニット３３を含むことができる。コントローラ３４は、特定ユニット３３に動作可能に結合することができ、また、求められた上述のドーパント濃度に依存してパラメータを算出するように構成することができる。たとえば特定ユニット３３は、半導体ウェハ１のトレンチ内または上述の試験用半導体ウェハのトレンチ内のドーパント濃度を測定するように構成することができる。さらに特定ユニット３３は、パラメータを算出できるようにすべく、上述のサンプリングを、すなわち静的サンプリング、適応的サンプリングおよび／または動的サンプリングを行うことによりドーパント濃度を求めるように構成することもできる。１つの実施形態では、特定ユニット３３は容量電圧測定（Ｃ‐Ｖ測定）を行うことによりドーパント濃度を求めるように構成されている。たとえば上述の容量電圧測定は、半導体ウェハのソーイング経路（「ダイシング線」または「ダイシング経路」または「切り口」とも称され、図中には示されていない）上の場所に、またはソーイング経路に沿って実施することができる。これに代えて、またはこれと併用して、特定ユニット３３はドーパント濃度を測定するための水銀プローバ（図示されていない）を備えることもできる。たとえば、後者の種類の測定は、半導体ウェハの活性領域１５において行うことができる。さらに特定ユニット３３は、半導体ウェハ試験現場において、たとえば半導体ウェハ製造設備の設置位置にて配置するために構成することもできる。特定ユニット３３によるドーパント濃度の測定は、半導体ウェハを切断する前に実施することができる。上記にて説明したように、活性領域１５は、半導体ウェハの半導体ドリフト領域１３を用いて負荷電流を流すように構成された複数のトランジスタセル（図面中に示されていない）を含み得る。各トランジスタセルは、それぞれ少なくとも１つのゲート電極を有することができ、このゲート電極はたとえば、半導体ドリフト領域１３内へ延在するトレンチゲート電極、または択一的に、半導体ドリフト領域１３の上方に配置されるプレーナゲート電極として実現することができる。したがって、特定ユニット３３により行われる測定は、プレーナゲート構造を有する半導体ウェハと、トレンチゲート構造を有する半導体ウェハとのうち少なくとも１つに適用することができる。
１つの実施形態では、ドープされた半導体材料１１をトレンチ１０にエピタキシャル法により充填するステップは、１４００℃を超える処理温度で行われる。かかる処理温度は、シリコンのバンドギャップより大きいバンドギャップを有する半導体材料に適したものとなり得る。たとえば、処理温度は１５００℃を上回ることができ、または、１７００℃を上回ることができる。
以下、後続の処理ステップの例の一部について説明する。
一実施形態では本方法は、それぞれ独自のトレンチ幅の構成を有する複数のマスクを設けるステップ（図示されていない）を含むことができる。具体的には、かかる複数のマスクの各トレンチ幅構成は互いに異なる、ということになる。たとえば、上述のマスクのうち第１のマスクのトレンチ幅構成は、第１の横方向Ｘにおける各トレンチの幅を３．５μｍに規定するものである。複数のマスクのうち第２のマスクのトレンチ幅構成は、第１の横方向Ｘにおけるトレンチ幅を１μｍに規定するものとすることができる。さらに、複数のマスクのうち別の１つのマスクのトレンチ幅構成は、第１の横方向Ｘにおいて各トレンチ幅が異なるものとすることもできる。前記少なくとも１つの後続の処理ステップはさらに、求められたパラメータに依存して上述の複数のマスクのうち１つを選択するステップと、当該選択されたマスクを用いてトレンチ１０を形成して半導体ウェハ１を製造するステップとを含むことができる。たとえば、求められたパラメータに依存して選択されたマスクは、第１の横方向Ｘにおけるドーパント濃度のばらつきを低減して当該ドーパント濃度の分布をより均一にするために当該ドーパント濃度の予測されるばらつきを補償するトレンチ幅構成を有するものとすることができる。１つの実施形態では、トレンチ形成装置３１が、適切な記憶手段（図示されていない）内に上述の複数のマスクを記憶するように構成することができる。コントローラ３４は、トレンチ形成装置３１が上記パラメータに依存して複数のマスクのうち１つを選択するように、かつ、選択された当該マスクを用いてトレンチ形成ステップを実施するように、トレンチ形成装置３１を制御するように構成することができる。
他の１つの実施形態では本方法は、ハードマスク１２を作製するために半導体ウェハ１上にハードマスク材料を堆積するステップを含むことができる。図２Ａに、かかるハードマスク１２の一例を概略的に示している。次のステップにおいて、ハードマスク１２を構造化することができる。この構造化は、ハードマスク１２に開口１２１ａから１２１ｅを形成することを含むことができ、開口１２１ａから１２１ｅは、第１の横方向Ｘにおいて互いに隣接して配置することができ、開口１２１ａから１２１ｅはそれぞれ幅Ｗａ〜Ｗｅを有する。たとえば、求められたパラメータに依存して幅ＷａからＷｅが互いに異なるように構造化を行う。たとえば幅ＷａからＷｅのばらつきは、トレンチ１０内に充填されるドープされた半導体材料１１のドーパント濃度の体積積分のばらつきが、パラメータにより予測されるばらつきより小さくなるようにする。１つの実施形態では、トレンチ形成装置３１は上述の堆積と上述の構造化とを実施するように構成されている。
たとえば、各幅ＷａからＷｅは０．５μｍから５μｍまでの範囲内である。
次のステップにおいて、開口１２１ａから１２１ｅより下方にトレンチ１０を作製することができる。よって、上記にて説明した実施形態では、予測されたばらつきを表すパラメータが、トレンチ１０の形成ステップに影響を及ぼし得る。上記から既に分かるように、たとえばハードマスク材料を堆積するステップとハードマスクを構造化するステップとを含む、トレンチ１０を形成するステップは、システム３のトレンチ形成装置３１を用いて実施することができる。トレンチ１０をパラメータに依存して形成した後、ドープされた半導体材料１１をトレンチ１０にエピタキシャル法により充填することができ、後者のステップはたとえば、システム３の充填装置３２を用いて行うことができる。
一実施形態では、上述のハードマスク１２の構造化は、求めたパラメータに依存してウェットエッチング処理を制御することを含み得る。たとえば、トレンチ形成装置３１は上掲のウェットエッチング処理を実施するように構成されており、かつ、コントローラ３４は、求められたパラメータに依存してトレンチ形成装置３１を、たとえばウェットエッチング処理の実施を制御する構成とすることができる。
他の一実施形態では、上述のマスク１２を構造化するステップは、パラメータに依存して露光ユニットの露光焦点を制御することを含み得る。たとえば、半導体ウェハ処理システム３のトレンチ形成装置３１が、かかる露光ユニットを有することができる。この露光ユニットは図３中に概略的に示されており、符号３１１によって特定されている。たとえば露光ユニット３１１は、焦点外れモードおよび合焦モードのうち１つに選択的に設定されるように構成されている。露光ユニット３１１が焦点外れモードである場合、ハードマスク１２の幅、たとえば幅Ｗａは比較的大きくなり、露光ユニット３１１が合焦モードである場合、ハードマスク１２の開口の幅は比較的小さくなり得る。よって、露光ユニット３１１の露光焦点を制御することにより、ハードマスク１２の開口１２１ａから１２１ｅの各幅が互いに異なるように、当該ハードマスク１２を構造化することが可能となる。露光焦点の制御は、パラメータに依存して、たとえば、トレンチ１０内に充填されたドープされた半導体材料の体積積分のばらつきを、当該パラメータにより表される予測ばらつきと比較して低減するように行うことができる。
さらに他の１つの実施形態では、本方法の上記少なくとも１つの後続の処理ステップは、エッチング処理ステップを行うことによりトレンチ１０を作製するステップを含むことができ、当該エッチング処理ステップは、上記パラメータに依存して制御することができる。たとえば、システム３のトレンチ形成装置３１が、かかるエッチング処理ステップを行うように構成することができる。コントローラ３４は、パラメータに依存してエッチング処理ステップの実施を制御するように構成することができる。たとえば、エッチング処理ステップを行う基準となる１つまたは複数のトレンチエッチングパラメータを適宜調整することにより、トレンチ幅ＷａからＷｅのばらつきを達成することができる。たとえばプラズマ電力、プラズマ密度、ガス流量および／またはガス組成がトレンチパラメータとなり、一実施形態では、ドーパント濃度の予測されるばらつきを示す上述の求められたパラメータに依存して、このトレンチパラメータを変化し得る。たとえば、少なくとも１つの上述のトレンチエッチングパラメータを調整することにより、等方性エッチング速度から異方性エッチング速度まで横方向ばらつきを制御することができる。一実施形態ではガスパラメータを調整することにより、たとえば、キャリアガス（たとえばヘリウム（Ｈｅ）および／またはアルゴン（Ａｒ））、反応性成分（フルオロカーボン（ＣＦ４）、フルオロホルム（ＣＦＨ３）、窒素フッ素化合物（ＮＦ３）、六フッ化硫黄（ＳＦ６）および／または酸素（Ｏ２））とキャリアガスとの比、およびガス圧の少なくとも１つを調整することにより、化学（異方性）エッチング成分と物理（等方性）エッチング成分との比を制御する。さらに、上掲のパラメータを調整することによってプラズマ密度の制御も行うことができ、たとえば、径方向すなわちプラズマ放射方向に対して実質的に垂直な方向におけるプラズマ密度の制御も行うことができる。
さらに他の１つの実施形態では、本方法の前記少なくとも１つの後続の処理ステップはさらに、実質的にドープされていない半導体材料１９（図２Ｂ参照）を、トレンチ１０のうち少なくとも一部のトレンチに部分的に充填することを含み得る。たとえば、実質的にドープされていない半導体材料１９をトレンチ１０の少なくとも一部のトレンチに部分的に充填することは、半導体ウェハ処理システム３のトレンチ充填装置３１によって実施することができる。たとえば、前記一部のトレンチ１０ａ，１０ｂ内の実質的にドープされていない半導体材料１９の厚さＴａ，Ｔｂは、上述の求められたパラメータに依存して調整することができる。図２Ｂに、かかるオプションのステップを概略的に例示している。これにより、第１の横方向Ｘにおいて、実質的にドープされていない半導体材料１９の厚さＴａ，Ｔｂを変化させることができる。たとえば、トレンチ１０ａ内に部分的に充填された、実質的にドープされていない半導体材料１９の幅Ｔａは、隣接するトレンチ１０ｂ内に部分的に充填された、実質的にドープされていない半導体材料１９の厚さＴｂより小さくすることができる。たとえば、実質的にドープされていない半導体材料１９の厚さを調整することにより、各トレンチ１０ａ，１０ｂの残りの内部領域の容積を調整することができる。
たとえば、上述の実質的にドープされていない半導体材料１９は、シリコン（Ｓｉ）、多結晶シリコン（poly-Si）、たとえば３Ｃ、４Ｈ、６Ｈもしくは１５Ｒ等の多結晶型の半導体、または、他の多結晶型の炭化シリコン（ＳｉＣ）のうち少なくとも１つを含む。
たとえば、実質的にドープされていない半導体材料１９は上述の少なくとも一部のトレンチ１０ａ，１０ｂ内に堆積されている。実質的にドープされていない半導体材料１９をこの少なくとも一部のトレンチ１０ａ，１０ｂに部分的に充填する上述のステップを実施した場合、一実施形態では、かかるトレンチ１０ａ，１０ｂの内側表面全体が当該実質的にドープされていない半導体材料１９によって覆われることなく、たとえばトレンチ１０ａ，１０ｂの底部領域に開口が残ることを保証することができる。このように開口が残ることにより、その後でトレンチ１０内にエピタキシャル法によって充填されるドープされた半導体材料１１が半導体ドリフト領域１３と接触し、図２Ｃに概略的に例示されているように、実質的にドープされていない半導体材料１９によって半導体ドリフト領域１３から完全に隔絶されることがないことを保証することができる。
さらに他の１つの実施形態では、上述の少なくとも１つの後続の処理ステップは、ドープされた半導体材料１１をトレンチ１０にエピタキシャル法によって充填した後、打ち込み処理ステップを行うことにより、当該ドープされた半導体材料１１のドーパント濃度を変化させることを含むことができる。
たとえば、上述の打ち込み処理ステップはパラメータに依存して制御される。一実施形態では、半導体ウェハ処理システム３のトレンチ充填装置３２が打ち込み処理ステップを実施するように構成することができ、また、コントローラ３４がパラメータに依存して当該打ち込み処理ステップの実施を制御するように構成することができる。打ち込み処理ステップはたとえば、トレンチ１０の側壁および／またはトレンチ１０のトレンチ底部に打ち込みイオンを打ち込むことを含む。打ち込みイオンの型に依存して、ｎ型荷電領域およびｐ型荷電領域のいずれにおいても、補償の程度を調整することができる。この打ち込みステップは、従来技術にて公知の手段により行うことができる。打ち込みステップはさらに、プラズマドーピング（ＰＬＡＤ）および／またはエッチング‐打ち込み‐エッチングのシーケンスを含むことができる。たとえば、打ち込みステップの実施が完了した後、トレンチ底部に存在している打ち込みイオンを除去することができる。こうするためにはたとえば、異方性エッチング処理ステップを行う。
図１から図４までに概略的に示された、上記にて説明した実施形態は、エピタキシャル法によりトレンチに充填する一部の手法が、１０％の範囲内のドーパント濃度の横方向のばらつきを生じ得るという認識を含んでいる。さらに、１つのロット内でのウェハごとのばらつきは１０％を超えることがあり、また、ウェハロットごとのばらつきが１５％を超えることもある。ドーパント濃度のかかるばらつきを低減することが望ましい場合がある。たとえば、補償型半導体素子（「スーパージャンクション半導体素子」または「クールモス（CoolMOS）（登録商標）半導体素子」ともいう）の場合、たとえばＳｉＣ系の補償型半導体素子の場合には、特に、半導体素子の補償トレンチ内に充填されたドープされた半導体材料のドーパント濃度に関して、上述の横方向のばらつきの低減が望ましい場合がある。上述の実施形態では、半導体ウェハのトレンチ内に充填されたドープされた半導体材料のドーパント濃度の再現性と、横方向におけるドーパント濃度の均一性との双方を、増大することができる。さらに、上述の実施形態では、半導体ウェハに含まれる半導体素子の垂直方向の総延在寸法に対する当該半導体素子の阻止電圧を増大させることができる。
さらに、上述の実施形態では、半導体ウェハを処理する際にフィードフォワード制御を行うこともできる。かかるフィードフォワード制御は、
前記エピタキシャル法による充填を行う場合に予測される、前記第１の横方向における前記ドープされた半導体材料のドーパント濃度のばらつきと、
前記ドーパント濃度の予測される平均値と予め定められた公称値との偏差と
のうち少なくとも１つを示すパラメータを求めること
を含むことができる。たとえば、当該パラメータを求めた後、次の半導体ウェハにトレンチを形成して、ドープされた半導体材料をエピタキシャル法によって当該トレンチに充填し、このとき、ドーパント濃度の予測されるばらつきを低減すべく、トレンチ形成およびエピタキシャル法による充填との少なくとも１つを、上記求められたパラメータに依存して制御する。
上記にて説明したように、上記の基本的原理により製造された半導体ウェハは、複数のトランジスタセルを有することができ、これらの各トランジスタセルは、それぞれ補償構造を含み得る。この補償構造は、少なくとも、半導体ウェハに形成されたトレンチを用いて形成することができる。このトレンチはたとえば、半導体ドリフトゾーン内に形成されたものである。たとえば、半導体ドリフト領域は低濃度でドープされた半導体領域であり、この半導体ドリフト領域のドーパント濃度は、半導体ウェハに形成されたトレンチ内に充填されたドープされた半導体材料を用いて補償される。上記にて図１〜４を参照して言及した、補償目的で使用するための構成とすることができるトレンチ１０のうち２つの隣接するトレンチ間に、他の１つまたは複数のトレンチも配置できること、たとえば、補償以外の目的で使用されるトレンチ、たとえばターンオフおよび／またはターンオン過程についての制御目的で使用されるトレンチも配置できることは、理解できるはずである。
図３を参照して例示として説明したような半導体ウェハ処理システム３は、複数の半導体ウェハ処理装置構成要素を含む分散システムとすることが可能であることが理解できるはずである。たとえば、トレンチ形成装置３１は、半導体ウェハ上にハードマスクを形成するための手段を、および／または、事前作製された複数のマスクのうち１つを選択して半導体ウェハの上部に選択したマスクを位置決めするための手段を含むことができる。また、トレンチ形成装置３１は、エッチングにより半導体ウェハにトレンチを形成するための手段、ハードマスクをたとえば露光ユニットの露光焦点の変更により構造化するための手段、たとえばウェットエッチング処理、プラズマエッチング処理等のエッチング処理を行うための手段、および／または、従来技術において公知の、トレンチを作製および改質するための他の手段を含むこともできる。よってトレンチ充填装置３２は、ドープされた半導体材料をトレンチに充填するための、および／または、ドープされた半導体材料のドーパント濃度を変化させるための複数の手段を含むこともできる。たとえばトレンチ充填装置３２は、エピタキシャル処理ステップを実施するように構成されたエピタクシー装置、打ち込み処理ステップを行うように構成された打ち込みユニット、および／または、ドープされた半導体材料をトレンチに充填するように構成されならびに／もしくはドープされた半導体材料のドーパント濃度の従来技術にて公知の変化を行うために構成された別の手段を含む。よって特定ユニット３３は、形成されたトレンチのうち少なくとも一部のトレンチ内のドーパント濃度を求めるため、ドーパント濃度の測定を実施しおよび／またはサンプリングステップを実施するように構成された手段を含むことができる。当該サンプリングステップは、たとえば静的、適応的および／または動的サンプリングステップ等である。コントローラ３４は、プロセッサと、当該プロセッサに動作可能に結合されたデータ記憶手段とを含むことができ、データ記憶手段は、プロセッサにより実行することができるコードを記憶するように構成されたものである。たとえば上述のコードは、トレンチ形成装置３１を制御するための命令、トレンチ充填装置３２を制御するための命令、および／または、特定ユニット３３を制御するための命令を含むことができる。コントローラ３４は、トレンチ形成装置３１とトレンチ充填装置３２と特定ユニット３３との各々に結合することができる。かかる結合は、たとえば無線インタフェースおよび／またはハードワイヤドインタフェースを用いて実現することができる。一実施形態では半導体処理システム３は、特定ユニット３３を用いてパラメータを自動的に求めるように構成されている。
上記にて一部の実施形態を参照して説明した基本的原理の可能な用途は、以下のものを含むことができる：半導体ウェハの１ロットのトレンチエッチングの準備が完了すると直ちに、たとえば、少なくとも１つの試験用ウェハを先行して処理した後にコントローラ３４を用いて特定ユニット３３を制御することにより、パラメータを求める。上記にて説明したように、このパラメータは、エピタキシャル法による充填を行う場合に予測される、第１の横方向Ｘにおけるドープされた半導体材料のドーパント濃度のばらつきと、ドーパント濃度の予測される平均値と予め定められた公称値との偏差と、のうち少なくとも１つを示すものとすることができる。パラメータを求めた後、半導体処理システム３を一時的にブロックすることができる。パラメータは、後続の処理ステップを適宜調整するために用いることができ、たとえば、トレンチ形成装置３１によって行われるプラズマエッチングプロセスの処理パラメータを求めるために用いることができる。上述のパラメータに依存して後続の処理ステップの調整を完了すると直ちに、半導体処理システム３のブロックを解除し、たとえばトレンチ形成装置３１およびトレンチ充填装置３２を用いて上述の後続の処理ステップを実施することにより、１つの半導体ウェハロットの全ての半導体ウェハにトレンチを形成してトレンチに充填することができる。たとえば、第１の半導体ウェハロットと第２の半導体ウェハロットとの間のばらつきを補償するために更に実施することができる。
従属請求項に、他の実施形態の特徴が特定されている。他の実施形態および上記の実施形態の特徴が明示的に互いに択一的であると記載されていない限り、他の実施形態の特徴と、上記の実施形態の特徴とを互いに組み合わせて他の実施形態を構成することができる。
上記では、半導体ウェハおよび半導体ウェハおよび方法および半導体ウェハ処理システムに関する実施形態を説明した。たとえば、かかる半導体ウェハは炭化シリコン（Ｓｉ）をベースとするものである。よって、単結晶の半導体領域または半導体層、たとえば実施例の半導体領域１３および１０ａから１０ｅは、単結晶のＳｉ領域またはＳｉ層とすることができる。他の実施形態では、多結晶シリコンまたは非晶質シリコンを用いることもできる。
しかし、半導体領域１３および１０ａから１０ｅは、半導体素子を製造するために適したいかなる半導体材料からも作製できると解すべきである。かかる材料の例には、たとえばごく一部を挙げると、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）等の単元素半導体材料、炭化シリコン（ＳｉＣ）またはシリコンゲルマニウム（ＳｉＧｅ）等の第IV族化合物半導体材料、窒化ガリウム（ＧａＮ）、砒化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、リン化インジウムガリウム（ＩｎＧａＰａ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）またはヒ化リン化インジウムガリウム（ＩｎＧａＡｓＰ）等の２元、３元もしくは４元第III-V族半導体材料、および、テルル化カドミウム（ＣｄＴｅ）およびテルル化水銀カドミウム（ＨｇＣｄＴｅ）等の２元または３元第II-VI族半導体材料を含むが、これらは限定列挙ではない。上掲の半導体材料は、「ホモ接合型半導体材料」とも称される。２つの異なる半導体材料を組み合わせた場合、ヘテロ接合型半導体材料が形成されることとなる。ヘテロ接合型半導体材料の例には、窒化アルミニウムガリウム（ＡｌＧａＮ）‐窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）‐窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）‐窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）‐窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）‐窒化アルミニウムガリウム（ＡｌＧａＮ）、シリコン‐炭化シリコン（ＳｉｘＣ１−ｘ）、および、シリコン‐ＳｉＧｅのヘテロ接合型半導体材料が含まれるが、これらは限定列挙ではない。パワー半導体素子を用途とする場合、現在のところは主に、Ｓｉ、ＳｉＣ、ＧａＡｓおよびＧａＮ材料が用いられる。
「下方」、「下部」、「低い」、「上方」、「上部」または「高い」等の位置関係に関する用語は、他の第２の要素に対する１つの要素の相対配置を説明しやすくするために用いている。かかる用語は、各１つの素子の種々の異なる向きを包含し、かつ、図中に示された向きとは異なる向きも包含するものである。また、「第１」、「第２」等の用語は、複数の要素、領域、区画等を表すために用いられたものであり、限定を意図したものではない。同様の用語は、明細書全体を通じて同様の要素を示している。
本願にて使用されている「有する」、「含む」、「包含する」、「含有する」、「保有する」等の用語はオープンエンドの用語であり、当該用語に係る要素または構成の有無を示すが、他の要素または構成を排除しない用語である。単数形の「１つ（a, an）」および「前記１つ（the）」等は、複数形および単数形の双方を含むことを意図したものである。ただし、文脈から別の意味を示すことが明らかである場合にはこの限りでない。
もちろん、上記の変形態様および用途を考慮しても、本発明は上記の詳細な説明によって限定されることはなく、また、添付の図面によって限定されることもない。本発明は、添付の特許請求の範囲および法上の等価的態様によってのみ限定される。

Claims (11)

  1. ドープされた半導体材料（１１）をエピタキシャル法によって半導体ウェハ（１）の複数のトレンチ（１０）に充填するステップを含む、半導体ウェハ（１）の処理方法であって、
    前記トレンチ（１０）は、第１の横方向（Ｘ）において互いに隣接して配置されており、
    前記処理方法は、
    ・前記エピタキシャル法による充填を行う場合に予測される、前記第１の横方向（Ｘ）における前記ドープされた半導体材料（１１）のドーパント濃度のばらつきと、前記ドーパント濃度の予測される平均値と所定の公称値との偏差と、のうち少なくとも１つを示すパラメータを求めるステップと、
    ・少なくとも１つの後続の処理ステップを、前記パラメータに依存して実施するステップと、
    を有し、
    前記少なくとも１つの後続の処理ステップは、
    ・ハードマスク（１２）を作製するために前記半導体ウェハ（１）上にハードマスク材料を堆積するステップと、
    ・前記ハードマスク（１２）を構造化するステップと、
    を含み、
    前記構造化は、前記第１の横方向（Ｘ）において互いに隣接して配置される複数の開口（１２１ａ〜１２１ｅ）を前記ハードマスク（１２）に形成することを含み、
    前記第１の横方向（Ｘ）において前記開口（１２１ａ〜１２１ｅ）の各幅（Ｗａ〜Ｗｅ）は、前記求められたパラメータに依存して変化し、
    前記構造化は、前記パラメータに依存して半導体ウェハ処理システム（３）の露光ユニット（３１１）の露光焦点を制御することを含み、
    前記少なくとも１つの後続の処理ステップはさらに、
    ・前記半導体ウェハ（１）に前記トレンチ（１０）を、前記開口（１２１ａ〜１２１ｅ）より下方に形成するステップ
    を含む、
    ことを特徴とする処理方法。
  2. 前記ドープされた半導体材料（１１）は、シリコンのバンドギャップより大きいバンドギャップを有する、
    請求項１記載の処理方法。
  3. 前記トレンチ（１０）にエピタキシャル法により充填するステップを、１４００℃より高い処理温度で行う、
    請求項１または２記載の処理方法。
  4. 前記パラメータは、少なくとも前記第１の横方向（Ｘ）における各トレンチ（１０）間のドーパント濃度のばらつきを表すスカラー関数を含む、
    請求項１から３までのいずれか１項記載の処理方法。
  5. 前記パラメータを求めるステップは、
    ・半導体ウェハ処理システム（３）のトレンチ形成装置（３１）を用いて少なくとも１つの試験用ウェハにトレンチを形成し、前記半導体ウェハ処理システム（３）のトレンチ充填装置（３２）を用いて、前記ドープされた半導体材料（１１）を前記少なくとも１つの試験用ウェハのトレンチにエピタキシャル法により充填することにより、前記半導体ウェハ処理システム（３）を動作させるステップと、
    ・前記少なくとも１つの試験用ウェハのトレンチのうち少なくとも２つのトレンチ内のドープされた半導体材料（１１）のドーパント濃度を求めるステップと、
    ・求められた前記ドーパント濃度に依存して前記パラメータを算出するステップと、
    を含む、
    請求項１から４までのいずれか１項記載の処理方法。
  6. 前記少なくとも１つの試験用ウェハを処理した後、前記半導体ウェハ（１）を処理するために前記半導体ウェハ処理システム（３）を用いて、前記後続の処理ステップを行う、
    請求項５記載の処理方法。
  7. 前記処理方法は、
    ・それぞれ独自のトレンチ幅構成を有する複数のマスクを設けるステップ
    を有し、
    前記少なくとも１つの後続の処理ステップは、
    ・求められた前記パラメータに依存して前記複数のマスクのうち１つを選択するステップと、
    ・選択された前記マスクを使用して前記半導体ウェハ（１）に前記トレンチ（１０）を形成するステップと、
    を有する、
    請求項１から６までのいずれか１項記載の処理方法。
  8. 前記ハードマスク（１２）の構造化は、前記求められたパラメータに依存してウェットエッチング処理を制御することを含む、
    請求項１から７までのいずれか１項記載の処理方法。
  9. 前記少なくとも１つの後続の処理ステップは、
    エッチング処理ステップを前記パラメータに依存して制御して行うことにより、前記トレンチ（１０）を作製すること
    を含む、
    請求項１から８までのいずれか１項記載の処理方法。
  10. 前記少なくとも１つの後続の処理ステップは、
    前記トレンチ（１０）の少なくとも一部のトレンチ（１０ａ，１０ｂ）内における実質的にドープされていない半導体材料（１９）の厚さ（Ｔａ，Ｔｂ）を前記求められたパラメータに依存して調整して、前記実質的にドープされていない半導体材料（１９）を前記トレンチ（１０）の前記少なくとも一部のトレンチに部分的に充填すること
    を含む、
    請求項１から９までのいずれか１項記載の処理方法。
  11. 前記少なくとも１つの後続の処理ステップは、
    ・前記ドープされた半導体材料（１１）を前記トレンチ（１０）にエピタキシャル法により充填した後、打ち込み処理ステップを前記パラメータに依存して制御して行うことにより、前記ドープされた半導体材料（１１）のドーパント濃度を変化させること
    を含む、
    請求項１から１０までのいずれか１項記載の処理方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018102279A1 (de) * 2018-02-01 2019-08-01 Infineon Technologies Ag Halbleiterbauelement mit randabschlussbereich
JP2019165171A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体装置およびその製造方法
CN112309918B (zh) * 2020-10-30 2023-09-22 上海华力微电子有限公司 Vt-bs模型的先进工艺控制方法、系统及半导体设备

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6627949B2 (en) * 2000-06-02 2003-09-30 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
JP2006352092A (ja) 2005-05-17 2006-12-28 Sumco Corp 半導体基板及びその製造方法
JP4696986B2 (ja) 2006-03-17 2011-06-08 トヨタ自動車株式会社 スーパージャンクション構造を有する半導体装置の製造方法
JP5217118B2 (ja) 2006-06-09 2013-06-19 株式会社デンソー 炭化珪素半導体装置の製造方法
DE102006030257B4 (de) * 2006-06-30 2010-04-08 Advanced Micro Devices, Inc., Sunnyvale Teststruktur zum Bestimmen der Eigenschaften von Halbleiterlegierungen in SOI-Transistoren mittels Röntgenbeugung
JP2010040576A (ja) 2008-07-31 2010-02-18 Sumco Corp 半導体基板の製造方法
JP2010103260A (ja) 2008-10-22 2010-05-06 Toshiba Corp 電力制御用半導体装置の製造方法
JP2011054885A (ja) 2009-09-04 2011-03-17 Sony Corp 半導体装置及び半導体装置の製造方法
JP2014003191A (ja) 2012-06-20 2014-01-09 Hitachi Ltd 半導体装置
US9190418B2 (en) * 2014-03-18 2015-11-17 Globalfoundries U.S. 2 Llc Junction butting in SOI transistor with embedded source/drain

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11658077B2 (en) 2020-09-18 2023-05-23 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor member and method for manufacturing semiconductor device

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