JP2014096559A5 - - Google Patents

Claims (24)

1. 基板と、
   前記基板上の第１の半導体層と、
   前記第１の半導体層上の第２の半導体層と、
   前記第２の半導体層上に設けられ、前記第２の半導体層の一部を露出させる第３の半導体層と、
   前記第３の半導体層を通して露出された前記第２の半導体層上のゲート電極と、
   前記第３の半導体層上において前記ゲート電極を挟んで互いに離れて設けられたソース電極及びドレイン電極と、
   を備え、
   前記ゲート電極と前記ドレイン電極との間の第３の半導体層に電気的分離領域が設けられている、電力半導体素子。
2. 前記電気的分離領域が前記ドレイン電極に隣接している、請求項１に記載の電力半導体素子。
3. 前記電気的分離領域は、前記第３の半導体層から前記第２の半導体層の一部まで延びている、請求項１又は２に記載の電力半導体素子。
4. 前記電気的分離領域に注入されるイオンは、前記第３の半導体層の導電型と異なるタイプの導電型を有する、請求項１乃至３に記載の電力半導体素子。
5. 前記第２の半導体層と接する前記第１の半導体層の界面にチャンネル層が設けられており、前記電気的分離領域は前記チャンネル層と離れている、請求項１乃至４のいずれかに記載の電力半導体素子。
6. 前記電気的分離領域は、Ｍｇ、Ｚｎ、Ｃａ、Ｓｒ、Ｂａ、Ｆｅ又はＡｒのいずれか１種を含む、請求項１乃至５のいずれかに記載の電力半導体素子。
7. 前記ゲート電極は前記第２の半導体層に接する、請求項１乃至６のいずれかに記載の電力半導体素子。
8. 前記ゲート電極は、前記第２の半導体層に連結された部分の幅が、前記第２の半導体層に連結された部分と反対側の部分の幅よりも狭い、請求項１乃至７のいずれかに記載の電力半導体素子。
9. 前記第３の半導体層により露出された前記第２の半導体層の幅は、前記ゲート電極の長さに対応する、請求項１乃至８のいずれかに記載の電力半導体素子。
10. 前記第２の半導体層はリセス部を有し、前記ゲート電極は、前記リセス部に設けられている、請求項１乃至９のいずれかに記載の電力半導体素子。
11. 前記第２の半導体層に設けられた電気的分離領域の厚さは、前記第２の半導体層全体の膜厚よりも小さい、請求項３又は５に記載の電力半導体素子。
12. 前記リセス部は、前記第３の半導体層により露出された第２の半導体層の領域に対応する、請求項１０に記載の電力半導体素子。
13. 前記第３の半導体層の上部にパシベーション層が設けられている、請求項１乃至１２のいずれかに記載の電力半導体素子。
14. ソース電極、ドレイン電極、及び前記ソース電極と前記ドレイン電極との間のゲート電極と、
    前記ソース電極及び前記ドレイン電極の下部に設けられており、且つ前記ゲート電極の長さに対応する幅を有するオープン領域を有している第３の半導体層と、
    前記第３の半導体層の下部に設けられており、前記オープン領域を通して前記ゲート電極と連結された第２の半導体層と、
    前記第２の半導体層の下部に設けられた第１の半導体層と、
    を備え、
    前記第３の半導体層は、前記ゲート電極に隣接した第１の領域、前記ドレイン電極に隣接した第２の領域、及び前記第１の領域と前記第２の領域との間の第３の領域を有し、前記第３の領域は、前記第１の領域と前記第２の領域とを電気的に分離させる、電力半導体素子。
15. 前記第３の領域は、前記第３の半導体層の導電型と異なるタイプの導電型を有するイオンが注入された電気的分離領域である、請求項１４に記載の電力半導体素子。
16. 前記第３の領域が前記ドレイン電極に隣接して設けられている、請求項１４又は１５に記載の電力半導体素子。
17. 前記第３の領域は、Ｍｇ、Ｚｎ、Ｃａ、Ｓｒ、Ｂａ、Ｆｅ又はＡｒのいずれか１種を含む、請求項１４乃至１６のいずれかに記載の電力半導体素子。
18. 前記第１の半導体層の下部に基板をさらに備え、該基板と前記第１の半導体層との間に遷移層が配置されている、請求項１４乃至１７のいずれかに記載の電力半導体素子。
19. 前記第２の半導体層はリセス部を有し、前記ゲート電極は、前記リセス部に設けられている、請求項１４乃至１８のいずれかに記載の電力半導体素子。
20. 基板と、
    前記基板上に設けられた第１の半導体層と、
    前記第１の半導体層上に設けられた第２の半導体層と、
    前記第２の半導体層上に設けられ、前記第２の半導体層の一部を露出させる第３の半導体層と、
    前記第３の半導体層を通して露出された前記第２の半導体層上に設けられたゲート電極と、
    前記第３の半導体層上において前記ゲート電極を挟んで互いに離れて設けられたソース電極及びドレイン電極と、
    を備え、
    前記第３の半導体層は、前記ゲート電極と前記ドレイン電極との間において、前記ゲート電極に隣接した部分と前記ドレイン電極に隣接した部分とが電気的に分離されている、電力半導体素子。
21. 前記第３の半導体層によって露出された前記第２の半導体層の幅は、前記ゲート電極の長さよりも大きくなっている、請求項１乃至２０のいずれかに記載の電力半導体素子。
22. 前記第２の半導体層と接する前記第１の半導体層の界面にチャンネル層が設けられており、
    前記第２の半導体層の少なくとも一部は、前記電気的分離領域と前記チャンネル層との間に配置されている、請求項１乃至２１のいずれかに記載の電力半導体素子。
23. 前記電気的分離領域は、前記第２の半導体層の厚さの最大７０％まで前記第２の半導体層の内部に延びて配置されている、請求項１乃至２２のいずれかに記載の電力半導体素子。
24. 前記ゲート電極と前記第２の半導体層との間に配置されたゲート絶縁膜をさらに備えている、請求項１乃至２３のいずれかに記載の電力半導体素子。