JP3206520B2

JP3206520B2 - 半導体記憶装置とその製造方法

Info

Publication number: JP3206520B2
Application number: JP28907797A
Authority: JP
Inventors: 和彦恩田; 彰男分島
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-10-06
Filing date: 1997-10-06
Publication date: 2001-09-10
Anticipated expiration: 2017-10-06
Also published as: JPH11111931A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体技術に関
し、特に化合物半導体を用いた半導体記憶装置とその製
造方法に関する。

【０００２】

【従来の技術】近年、ＩｎＧａＡｓやＩｎＧａＡｓＰ等
の三元及び四元混晶半導体が注目を浴びる様になってき
ている。中でもＩｎＰ基板に格子整合するＩｎＧａＡｓ
は光半導体装置のみならず、各種電界効果トランジスタ
材料として有望である。特に、ＩｎＰやＩｎＡｌＡｓと
のヘテロ界面での２次元電子ガスを用いた電界効果トラ
ンジスタの研究も盛んになりつつある。

【０００３】ＩｎＧａＡｓが電子輸送半導体装置として
も有望視されている理由は、ＧａＡｓ等と比較した場
合、電子のドリフト速度に於けるピーク値が大きい、
電子の低電界に於ける移動度が大きい、オーミック
電極がとりやすくコンタクト抵抗が小さい、電子速度
のより大きなオーバーシュートが期待できる、谷間散
乱に起因する雑音が小さい、絶縁物との界面特性が比
較的良い、等を挙げることができる。更に、上述の２次
元電子ガス半導体装置が実現できることも大きな理由の
一つである。

【０００４】現在、ＩｎＡｌＡｓ／ＩｎＧａＡｓ界面の
２次元電子ガスを用いた電界効果トランジスタは高性能
マイクロ波ミリ波素子として有望視され各方面で研究開
発が行われている。特に低雑音素子としての有効性は実
験レベルで確認されており、例えばアイ・イー・イー・
イー・マイクロウェーヴ・アンド・ガイディッド・ウェ
ーヴ・レターズ、第１巻、第７号、１１４〜１１６頁、
１９９１年（ＩＥＥＥＭＩＣＲＯＷＡＶＥＡＮＤＧ
ＵＩＤＥＤＷＡＶＥＬＥＴＴＥＲＳ、ＶＯＬ．１、
ＮＯ．５、Ｐ．１１４−１１６、１９９１）にドゥーら
（Ｋ．Ｈ．Ｄｕｈｅｔａｌ．）が報告しているよう
に、室温下で、９４ＧＨｚにおける雑音指数１．２ｄ
Ｂ、付随利得７．２ｄＢが確認されるまでに至ってい
る。これらはＩｎＰ基板上に格子整合する系、すなわち
Ｉｎ_0.52Ａｌ^0.48Ａｓ／Ｉｎ_0.53Ｇａ^0.47ＡｓとＩｎ組
成を規定した材料系で半導体装置が作製されている。

【０００５】この系ではＩｎ_0.53Ｇａ^0.47Ａｓ層に２次
元電子ガスが形成されるが、尚一層の特性向上を意図し
て、例えばアイ・イー・イー・イー・エレクトロン・半
導体装置・レターズ、第１０巻、第３号、１１４〜１１
６頁、１９８９年（ＩＥＥＥＥＬＥＣＴＲＯＮＤＥＶ
ＩＣＥＬＥＴＴＥＲＳ、ＶＯＬ．１０、ＮＯ．３、
Ｐ．１１４−１１６、１９８９）にグら（Ｇ．Ｉ．ＮＧ
ｅｔａｌ．）により報告されているように、チャネ
ルであるＩｎＧａＡｓ層部分のＩｎ組成を０．５３より
大きな値に設定し、半導体装置特性を向上させようとす
る試みがなされている。

【０００６】しかしながら、ＩｎＰ基板とＩｎ組成０．
５３以上のＩｎＧａＡｓでは格子不整が存在し、結晶成
長上可能な膜厚がＩｎ組成比によって限定されるので、
ＩｎＧａＡｓチャネルの厚みが制限される。

【０００７】また、ＩｎＧａＡｓチャネル中にＩｎＡｓ
の薄層を挿入し、閉じこめ効果の高い二次元電子ガス層
を形成することを意図した半導体装置が、アイ・イー・
イー・イー・エレクトロン・半導体装置・レターズ、第
１３巻、第６号、３２５〜３２７頁、１９９２年（ＩＥ
ＥＥＥＬＥＣＴＲＯＮＤＥＶＩＣＥＬＥＴＴＥＲ
Ｓ、ＶＯＬ．１３、ＮＯ．６、Ｐ．３２５−３２７、１
９９２）に赤崎ら（Ｔ．Ａｋａｚａｋｉｅｔａ
ｌ．）により報告されている。

【０００８】近年、このようなＩｎＰ基板上に形成され
たＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合電界効果ト
ランジスタにおいて、様々な高半導体装置特性が報告さ
れている中、一方で、熱的な不安定性要因として、外部
から半導体装置の構成物質ではないフッ素などの不純物
がエピタキシャル層内に混入し、ドナー層として一般的
に用いられる不純物添加ＩｎＡｌＡｓ層中のドナーを不
活性化することが今までに報告されている。例えばアプ
ライド・フィジックス・レターズ、第６６巻、第７号、
８６３〜８６５頁、１９９５年（ＡｐｐｌｉｅｄＰｈ
ｙｓｉｃｓＬｅｔｔｅｒｓ、Ｖｏｌ．６６、Ｎｏ．
７、Ｐ．８６３−８６５，１９９５）でＨａｙａｆｕｊ
ｉらによってフッ素による半導体装置の劣化が、また、
第７回インジウム燐及び関連材料国際会議予稿集、５９
７〜６００頁、１９９５年（Ｐｒｏｃ．７ｔｈＩｎ
ｔ．Ｃｏｎｆ．ＩｎＰａｎｄＲｅｌａｔｅｄＭａ
ｔｅｒｉａｌｓ，ｐｐ．５９７−６００，１９９５）で
Ｔａｋａｈａｓｈｉらによって酸素による半導体装置劣
化が論じられている。

【０００９】また、信学技報（ＥＤ９５−１０５、１３
〜２０頁）ではこれらの不純物の混入はＩｎＡｌＡｓド
ナー層の上に形成されるＩｎＡｌＡｓショットキー層中
のＡｌの組成を下げることで低減できることが冨士原ら
によって指摘されている。つまり、ドナー層にＩｎＡｌ
Ａｓを用いた場合、その上に不純物の混入を抑制するバ
リア層を形成することで、この熱的な不安定性を改善で
きることがわかる。実際にこの報告ではショットキー層
に不純物無添加のＩｎＡｌＧａＡｓを用い、そのＡｌと
Ｇａの組成を変化させたそれぞれの結晶サンプルに於け
る熱保管実験を行ったところ、Ａｌの組成減少とともに
フッ素の混入量が低減し、それに伴って、シート電子密
度の減少量も抑制されたことが報告されている。

【００１０】以上のようにドナー層としてＩｎＡｌＡｓ
を用いた場合、不純物混入によるドナーの不活性化は半
導体装置としての信頼性を大幅に損ねる深刻な問題とな
る。一般にはＩｎＰ基板上に形成されるヘテロ接合電界
効果トランジスタの多くはドナー供給層にＩｎＡｌＡｓ
層を用いることが多い。しかし、ＩｎＡｌＡｓを全く使
用せず、ＩｎＰをドナー層の材料として用いる例が例え
ばアイ・イー・イー・イー・エレクトロン・半導体装置
・レターズ、第１６巻、第９号、３９６〜３９８頁、１
９９５年（ＩＥＥＥＥＬＥＣＴＲＯＮＤＥＶＩＣＥ
ＬＥＴＴＥＲＳ、ＶＯＬ．１６、ＮＯ．９、Ｐ．３９
６−３９８、１９９５）にキスターズ（Ｋｓｔｅｒ
ｓ）らによって提案されている。

【００１１】このようにドナー供給層としてＩｎＡｌＡ
ｓを用いないことにより結果的にフッ素などの不純物混
入によるドナーの不活性化を回避し、熱的な信頼性を確
保していると思われる構造も存在する。

【００１２】

【発明が解決しようとする課題】上述のように、例え
ば、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系及びＡｌＧａＡｓ／
ＧａＡｓ系で代表されるようなヘテロ接合電界効果トラ
ンジスタにおいては、半導体装置の製造プロセス中にサ
ンプル表面に付着したフッ素をはじめとする不純物が熱
保管の過程でエピタキシャル層中に混入し、ｎ型不純物
の添加されたドナー層中のドナーを不活性化することが
信頼性を損ねる大きな要因になっている。

【００１３】本発明は、上記事情に鑑みてなされたもの
である。従って、本発明の目的は、フッ素をはじめとす
る半導体層中に注入した不純物イオンの濃度を制御する
ことによりデータが格納される半導体記憶装置とその製
造方法を提供することである。

【００１４】また、本発明の他の目的は、ＩｎＰ基板あ
るいはＧａＡｓ基板上に形成される半導体記憶装置にお
いて、不純物の注入によるドナーの不活性化を制御する
ことによりデータを格納することができる半導体記憶装
置とその製造方法を提供することである。

【００１５】

【課題を解決するための手段】本発明の第１の観点を達
成するために、半導体記憶装置は、第１の層を含む複数
の半導体層からなる半導体積層構造と、前記半導体積層
構造上に形成されたソース電極、少なくとも１つのゲー
ト電極、及びドレイン電極と、及び格納データに従って
前記ゲート電極にバイアス電圧を印加して、前記第１の
層中の不純物のイオンの濃度を制御する制御部とを具備
する。この場合、前記ソース電極と前記ドレイン電極の
間を流れるドレイン電流は前記第１の層中の不純物イオ
ンの濃度に従って決定される。

【００１６】前記制御部は、室温より高い環境温度の中
で格納データに従って前記ゲート電極にバイアス電圧を
印加し、前記環境温度、前記バイアス電圧の極性と大き
さ、及び前記バイアス電圧の印加時間は前記格納データ
に基づいて決定される。

【００１７】前記半導体積層構造は、前記第１の層より
前記ゲート電極の側に第２の層を含み、前記不純物のイ
オンが前記第２の層から前記第１の層へ注入されるよう
に、あるいは前記不純物のイオンが前記第１の層から前
記第２の層へ排出されるように、前記制御部は、前記格
納データに従って前記バイアス電圧を前記ゲート電極に
印加する。

【００１８】前記不純物イオンは、負イオン化したフッ
素または酸素である。また、前記ゲート電極は、ショッ
トキー電極であり、前記制御部は、前記不純物のイオン
が前記第１の層から前記第２の層に排出されるように、
前記ショットキー電極に少なくともしきい値電圧より高
い電圧を印加し、前記不純物のイオンが前記第２の層か
ら前記第１の層に注入されるように、前記制御部は、前
記ショットキー電極に少なくともしきい値電圧より低い
電圧を印加する。

【００１９】前記第１の層は、不純物添加ＩｎＡｌＡｓ
層であり、また、前記第２の層は、不純物無添加ＩｎＡ
ｌＡｓ層である。あるいは、前記第１の層は、不純物添
加ＡｌＧａＡｓ層であり、前記第２の層は、不純物無添
加ＡｌＧａＡｓ層あるいは不純物無添加ＧａＡｓ層であ
る。

【００２０】本発明の他の観点を達成するために、半導
体記憶装置の製造方法は、第１の層と第２の層を含む複
数の半導体層からなる半導体積層構造を形成するステッ
プと、前記半導体積層構造上にソース電極と、少なくと
も一つのゲート電極と、ドレイン電極を形成するステッ
プと、前記第１の層に不純物イオンを注入するステップ
とを具備する。

【００２１】半導体記憶装置の製造方法は、格納データ
に従って電界ストレスを前記ゲート電極に印加して前記
第１の層内の負イオン化した不純物を第２の層に移動さ
せ、前記格納データを格納するステップを更に具備して
もよい。。

【００２２】前記第１の層は、不純物添加ＩｎＡｌＡｓ
層であり、前記第２の層は、不純物無添加ＩｎＡｌＡｓ
層である。あるいは、前記第１の層は、不純物添加Ａｌ
ＧａＡｓ層であり、前記第２の層は、不純物無添加Ａｌ
ＧａＡｓ層あるいは不純物無添加ＧａＡｓ層である。

【００２３】前記移動させるステップは、室温より高い
環境温度で前記ゲート電極に予め決められた値より大き
い正のバイアス電圧を印加することにより第１の層内の
負イオン化した不純物を第２の層に移動させるステップ
を含むことが望ましい。

【００２４】前記ゲート電極は、ショットキー電極であ
り、前記予め決められた値は、該ショットキー電極のし
きい値である。

【００２５】本発明の他の観点を達成するために、半導
体記憶装置は、マトリクス上に配列された複数のメモリ
セルからなるメモリセルブロックと、各メモリセルは、
メモリセルトランジスタからなり、前記各メモリセルト
ランジスタは、第１の層を含む複数の半導体層からなる
半導体積層構造と、及び前記半導体積層構造上に形成さ
れたソース電極、少なくとも１つのゲート電極、及びド
レイン電極とを有し、前記メモリセルブロックの前記複
数のメモリセルトランジスタの前記ゲート電極がそれぞ
れ接続された複数のワード線と、前記メモリセルブロッ
クの各列の各メモリセルトランジスタの前記ソース電極
が接続された複数のビット線と、前記メモリセルブロッ
クの各列の各メモリセルトランジスタの前記ドレイン電
極が接続された複数のデータ線と、前記複数のビット線
に接続され、第１の制御信号に従って前記複数のビット
線のうちの一つを活性化するためのＹ制御回路と、前記
複数のワード線に接続され、第２の制御信号に従って前
記複数のワード線のうちの一つを活性化するためのＸ制
御回路と、及び前記複数のデータ線に接続され、前記活
性されたワード線と前記活性化されたビット線に接続さ
れたメモリセルトランジスタからのドレイン電流に基づ
いてデータを出力する出力回路とを具備する。

【００２６】この場合、データが特定メモリセルに格納
されるべきとき、前記Ｙ制御回路は、前記特定メモリセ
ルに接続された前記ビット線を接地電位に設定し、前記
出力回路は、前記特定メモリセルに接続された前記デー
タ線を接地電位に設定し、前記Ｘ制御回路は、前記格納
されるべきデータに従って決定される電圧を前記特定メ
モリセルに接続された前記ワード線に印加する。

【００２７】データが特定メモリセルに格納されるべき
とき、前記Ｘ制御回路は、予め決められた環境温度の中
で、前記格納されるべきデータに従って決定される電圧
を予め決められた時間前記特定メモリセルに接続された
前記ビット線に印加する。

【００２８】前記環境温度、前記バイアス電圧の極性と
大きさ、及び前記バイアス電圧の印加時間は前記格納デ
ータに基づいて決定される。

【００２９】

【発明の実施の形態】本発明の半導体記憶装置とその製
造方法を添付図面を参照して詳細に説明する。

【００３０】図１は本発明の半導体装置の製造方法によ
り製造された半導体装置の構造の一例を示す。半導体装
置のエピタキシャル積層構造では、半絶縁性ＩｎＰ基板
１上に不純物無添加ＩｎＡｌＡｓ層２が５００ｎｍ、不
純物無添加ＩｎＧａＡｓ層３が２０ｎｍ、不純物無添加
ＩｎＡｌＡｓ層４が５ｎｍ、３×１０¹⁸ｃｍ^-3にシリコ
ンが添加されたＩｎＡｌＡｓ層５が１５０ｎｍ、不純物
無添加ＩｎＡｌＡｓ層６が２０ｎｍ、３×１０¹⁸ｃｍ^-3
に不純物（シリコン）が添加されたＩｎＧａＡｓ層７が
２０ｎｍそれぞれこの順に積層されている。

【００３１】オーミック電極８ｂ，８ｃは最上層の不純
物添加ＩｎＧａＡｓ層７上にＡｕ−ＧｅとＮｉとＡｕの
層によって構成されており、熱処理によってアロイ層は
チャネル層に相当する不純物無添加のＩｎＧａＡｓ層３
に到達している。

【００３２】ゲート電極８ａはソース・どれＩｎのオー
ミック電極８ｂ，８ｃの間に形成されたリセス部内に形
成され、そのコンタクトは不純物無添加のＩｎＡｌＡｓ
層６上になされている。ゲート電極８ａは、ショットキ
ー電極である。ゲート電極としてはＭｏ、Ｔｉ、Ｐｔ、
Ａｕをこの順に積層した１μｍのゲート長のものが用い
られている。

【００３３】このゲート電極とリセス部はプラズマＣＶ
Ｄ法により堆積されたＳｉＮ膜９でおおわれている。

【００３４】この半導体装置の初期特性は、相互コンダ
クタンスが４００ｍＳ／ｍｍ、ゲート電極のショットキ
ー障壁高さが０．６ｅＶ、ゲート逆耐圧が７Ｖである。

【００３５】図２は、図１に示される半導体装置に電界
熱ストレスを加えたときのドレイン電流の変化を示す図
である。半導体装置をバイアスの印加無しの状態で保管
温度３００℃で１時間熱するとドレイン電流が２００ｍ
Ａ／ｍｍから１００ｍＡ／ｍｍまで大きく劣化した。二
次元イオン質量分析(ＳＩＭＳ)により本半導体装置の深
さ方向の各部分で元素組成分析を行うと、熱保管前には
検出されなかったフッ素が多量に観察され、その検出箇
所がほぼ不純物添加ＩｎＡｌＡｓ層５の部分に限定され
ていた。従ってこのフッ素が不純物が添加されたｎ型Ｉ
ｎＡｌＡｓ層５の不活性化に関係しているものと考えら
れる。

【００３６】次に、電流が減少した半導体装置に対し保
管温度３００℃中で、ゲート電圧を＋０．８Ｖ印加した
状態で２時間保管した結果、半導体装置のドレイン電流
は１５０ｍＡにまで回復した。これはドナーの不活性化
をもたらしていたフッ素不純物がドナー層中で負にイオ
ン化し、熱エネルギーと電界によって不純物無添加Ｉｎ
ＡｌＡｓ層６に排出されたと考えられる。

【００３７】再度、半導体装置のＳＩＭＳ分析を行うと
ｎ型ＩｎＡｌＡｓ層５中に検出されるフッ素の量が、電
界熱ストレスを与える前に比べて大幅に減少し、その値
は電流劣化の回復に定性的には呼応している。

【００３８】以上の結果から、少なくともフッ素不純物
の混入がｎ型ＩｎＡｌＡｓ層５の不活性化に大きく寄与
していることがわかる。また、ドナーの不活性化をもた
らしたフッ素は、熱ストレスを与えながら電界を印加す
ることによって、少なくともその一部は不純物添加ｎ型
ＩｎＡｌＡｓ層５から電界印加電極側の不純物無添加Ｉ
ｎＡｌＡｓ層６に排出されることが分かる。

【００３９】この現象は負イオン化した半導体不純物、
本半導体装置の場合は負イオン化したフッ素であるが、
ゲート電極８ａに印加されるバイアスによって半導体装
置表面とドナー層間を行き来することによる。すなわ
ち、図２に示すように、ゲート電極８ａに負バイアスを
印加することにより、不純物無添加ＩｎＡｌＡｓ層６に
存在したフッ素が、ドナー層である不純物添加ＩｎＡｌ
Ａｓ層５中に混入し、シリコンドナーを不活性化するた
めドレイン電流量が減少する。また、図３に示すよう
に、ゲート電極８ａに正バイアスを印加することによ
り、ドナー層中に混入してシリコンドナーを不活性化し
ていたフッ素が熱エネルギーを得て解離し、再び半導体
装置表面及び不純物無添加ＩｎＡｌＡｓ層６にまで排出
されると考えられる。

【００４０】ここではＩｎＰ基板上に作製されるＩｎＡ
ｌＡｓ／ＩｎＧａＡｓ材料によるヘテロ接合型ＦＥＴに
よって示したが、この現象は、本質的にはｎ型にドープ
されたＩｎＡｌＡｓ材料に対する不純物の混入及び排出
による活性化率の変動現象である。従って、単純にｎ型
ＩｎＡｌＡｓのみがＩｎＰ基板上に形成されている構造
に本発明が適用されても同様にフッ素イオンの不純物の
排出を行うことができる。

【００４１】次に、本発明の製造方法により製造された
半導体装置の他の例を説明する。図５は、その半導体装
置の構造を示す。その半導体装置のエピタキシャル構造
では、半絶縁性ＧａＡｓ基板２１上に不純物無添加Ａｌ
ＧａＡｓ層２２が５００ｎｍ、不純物無添加ＩｎＧａＡ
ｓ層２３が２０ｎｍ、不純物無添加ＡｌＧａＡｓ層２４
が３ｎｍ、３×１０¹⁸ｃｍ^-3にシリコンが添加されたＡ
ｌＧａＡｓ層２５が１５０ｎｍ、不純物無添加ＡｌＧａ
Ａｓ層２６が２０ｎｍ、３×１０¹⁸ｃｍ^-3にシリコンが
添加されたＧａＡｓ層２７が２０ｎｍそれぞれこの順に
積層されている。

【００４２】ソース電極とドレイン電極としてのオーミ
ック電極２８ｂ，２８ｃは最上層のＧａＡｓ層２７上に
Ａｕ−ＧｅとＮｉとＡｕによって構成されており、熱処
理によってアロイ層はチャネルに相当する不純物無添加
のＩｎＧａＡｓ層２３に到達している。

【００４３】ゲート電極２８ａはオーミック電極２８
ｂ，２８ｃの間に形成されたリセス内に形成され、その
コンタクトは不純物無添加のＡｌＧａＡｓ層２６上にな
されている。ゲート電極としてはＭｏ、Ｔｉ、Ｐｔ、Ａ
ｕをこの順に積層した１μｍのゲート長のものを用いて
いる。半導体装置はプラズマＣＶＤ法により堆積された
ＳｉＮ膜２９でおおわれている。

【００４４】半導体装置の初期特性として相互コンダク
タンスは３５０ｍＳ／ｍｍである。また、ショットキー
障壁高さは０．７ｅＶであり、ゲート逆耐圧は１２Ｖで
ある。

【００４５】本半導体装置を保管温度４００℃で１時間
熱すると、図１に示す第１の例と同様に、ドレイン電流
が１８０ｍＡ／ｍｍから１２０ｍＡ／ｍｍまで大きく劣
化した。

【００４６】二次元イオン質量分析(ＳＩＭＳ)により半
導体装置の深さ方向の各部分で元素組成分析を行うと、
熱保管前には検出されなかったフッ素が多量に観察さ
れ、その検出箇所がほぼ不純物添加ｎ型ＡｌＧａＡｓ層
２５部分に限定されていた。従ってこのフッ素がｎ型Ａ
ｌＧａＡｓ層２５の不活性化に関係しているものと考え
られる。

【００４７】この半導体装置に対し保管温度４００℃中
で、さらにゲート電圧を＋０．８Ｖ印加した状態で２時
間保管した結果、半導体装置のドレイン電流は１５０ｍ
Ａにまで回復した。これはドナーの不活性化をもたらし
ているフッ素不純物がドナー層中で負にイオン化し、熱
エネルギーと電界によって不純物無添加ＡｌＧａＡｓ層
２６に排出されたと考えられる。

【００４８】再度同半導体装置のＳＩＭＳ分析を行うと
ｎ型ＡｌＧａＡｓ層２５中に検出されるフッ素の量が、
電界熱ストレスを与える前に比べて大幅に減少し、その
値は電流劣化の回復に定性的には呼応している。以上の
結果から、少なくともフッ素不純物の混入が不純物添加
ｎ型ＡｌＧａＡｓ層２５の不活性化に大きく寄与してい
ることが分かる。また、ドナーの不活性化をもたらした
フッ素は熱ストレスを与えながら電界を印加することに
よって少なくともその一部は不純物添加ｎ型ＡｌＧａＡ
ｓ層２５から電界が印加されている電極側の不純物無添
加ＡｌＧａＡｓ層２６に排出されることがわかる。

【００４９】上記の実験結果と測定結果からフッ素が不
純物として混入したとしても、安定な半導体装置を製造
する方法を以下に説明する。

【００５０】図６に示すように、半絶縁性ＩｎＰ基板１
上に不純物無添加ＩｎＡｌＡｓ層２が５００ｎｍ、不純
物無添加ＩｎＧａＡｓ層３が２０ｎｍ、不純物無添加Ｉ
ｎＡｌＡｓ層４が５ｎｍ、３×１０¹⁸ｃｍ^-3にシリコン
が添加されたＩｎＡｌＡｓ層５が１５０ｎｍ、不純物無
添加ＩｎＡｌＡｓ層６が２０ｎｍ、３×１０¹⁸ｃｍ^-3に
シリコンが添加されたＩｎＧａＡｓ層７が２０ｎｍそれ
ぞれこの順に積層されている半導体積層構造を作製す
る。

【００５１】続いて半導体積層構造上にフォトレジスト
１１を塗布し、露光及び現像行程により、メサ形状のパ
ターン転写を行う。続いて溶液エッチングによりメサエ
ッチングを行う。エッチング深さは前記不純物無添加Ｉ
ｎＡｌＡｓ層６の途中まで届いている。エッチングには
リン酸と過酸化水素水と水の混合液をもちいる。図７
（ａ）にはメサエッチングの状態を示していないが、当
業者には明らかであろう。

【００５２】続いて、図７（ａ）に示すように、フォト
レジスト１１を塗布し、露光及び現像によりオーミック
形状のパターン転写を行う。

【００５３】次に、図７（ｂ）に示すように、本パター
ンに対しＡｕ、Ｇｅ、Ｎｉをそれぞれ１００ｎｍ、５０
ｎｍ、５０ｎｍの厚さで蒸着し、リフトオフする。これ
により、オーミック電極形成位置に積層金属パターンを
形成する。つづいて水素雰囲気中で、４００℃の熱処理
を行う。これにより上記積層金属がアロイとなる。電極
の合金化を行うことでソース電極８ａ及びドレイン電極
８ｂの形成を終了する。

【００５４】続いて、図８（ａ）に示すように、半導体
積層構造上に、フォトレジスト１２を塗布し、露光及び
現像によりゲートリセス開口パターンの転写を行う。パ
ターンによるゲート開口は１μｍである。開口パターン
はオーミック電極間のほぼ中心位置にその開口中心を一
致させる。ウェハ上にはゲートリセス開口時に同時にオ
ーミック電極上に開口パターンを用意し、このオーミッ
ク間に流れる電流値をモニターできるようにしておく。

【００５５】続いて、図８（ｂ）に示すように、このパ
ターンに対し溶液エッチングによりゲートリセスを形成
する。エッチングに用いるエッチャントはたとえばリン
酸と過酸化水素水と水の混合溶液を用いる。溶液エッチ
ングにより所望の電流量がオーミック電極間に流れるま
でエッチングを行い、リセスの深さは不純物無添加Ｉｎ
ＡｌＡｓ層６の途中で終了する。

【００５６】次に、図９（ａ）に示すように、半導体積
層構造上に、フォトレジスト１３を塗布し、露光及び現
像によりフッ素不純物の注入のための開口パターンの転
写を行う。

【００５７】続いて、図９（ｂ）に示すように、エッチ
ングにより露呈されたリセス底面にフッ素化合物を塗布
するが、その方法としてはフッ素が含有した溶液にウェ
ハを浸すのがもっとも容易な方法である。一例としては
フッ酸と水を混合させた水溶液がもっとも一般的と思わ
れるが、この他にもフッ化アンモニウムと水の混合液
や、フッ酸とフッ化アンモニウムと水の混合液なども有
効である。また、フッ素の含有する雰囲気中に一定時間
露呈することも有効である。また、フッ素の含有するガ
スを用いたドライエッチングを施すことも有効であると
考えられる。他には集束イオンビーム装置などを用いて
リセス底面に選択的にフッ素イオンを注入することも有
効な方法である。

【００５８】次に、ここで述べた代表的なフッ素付着処
理を施した後に、図１０（ａ）に示すように、ゲート開
口フォトレジストパターンに対しゲート金属の蒸着リフ
トオフによりゲート電極を形成する。ここではゲート電
極金属として、それぞれ５０ｎｍ，５０ｎｍ，５００ｎ
ｍのＴｉとＰｔとＡｕが積層される。

【００５９】最後に、図１０（ｂ）に示すように、ゲー
ト電極形成後に、たとえばＳｉＮ膜を３３０℃の成膜温
度にてプラズマＣＶＤ法により全体的に形成し、再びフ
ォトレジストの塗布露光現像により各電極の一部に開口
パターンを形成し、電極に電気的導通が可能になるよう
パターンニングを行う。

【００６０】上記パターンに対しバッファードフッ酸に
よるエッチングにより開口パターン部のＳｉＮ膜を除去
する。

【００６１】デバイスの初期特性としては相互コンダク
タンス４００ｍＳ／ｍｍが得られた。また、ショットキ
ー障壁高さとしては０．６ｅＶが得られており、ゲート
逆耐圧として７Ｖが得られた。

【００６２】次に、図１１に示すように、室温以上、例
えば、１００℃以上の環境温度で、ゲートショットキー
電極のしきい値電圧である０．６Ｖ以上の正のバイアス
電圧をゲート電極に印加する。印加時間は、２時間であ
る。この工程により、不純物添加ＩｎＡｌＡｓ層５から
不純物無添加ＩｎＡｌＡｓ層６にフッ素イオンを排出す
ることができる。

【００６３】このように、フッ素、酸素などの負イオン
化した不純物が半導体内に侵入している場合には、表面
側に形成した電極の電位を、負イオンの場合はフェルミ
準位程度あるいはそれ以下に設定することで、意図的に
表面に排出させることが可能である。

【００６４】また、同じ環境温度で、負のバイアス電圧
をゲート電極に印加する。印加時間は、２時間である。
この工程により、不純物無添加ＩｎＡｌＡｓ層６から不
純物添加ＩｎＡｌＡｓ層５にフッ素イオンを注入するこ
とができる。

【００６５】半導体積層構造中で、イオンを移動させる
場合、イオンの移動度は、温度、印加バイアス電圧の極
性と大きさ、印加時間の関数となる。従って、室温より
高い温度、例えば、４００℃の環境温度で電界熱ストレ
スをかければ、同じバイアス電圧を印加してもより早く
イオンを移動させることができる。また、同じ環境温度
であれば、高いバイアス電圧を印加すれば、より早くイ
オンを移動させることができる。また、バイアス電圧の
印加時間が長ければ、より多くのイオンを移動させるこ
とができる。この場合、イオン移動度は、印加バイアス
電圧よりも環境温度により大きく依存するので、室温よ
り高い温度で電界熱ストレス工程を行うことが望まし
い。

【００６６】また、ドレイン電流の大きさは、ソース電
圧、ゲート電圧、ドレイン電圧が一定であれば、不純物
添加ＩｎＡｌＡｓ層５に注入されたフッ素イオンの濃度
により決定される。従って、不純物添加ＩｎＡｌＡｓ層
５に注入されたフッ素イオンの濃度を制御することによ
りドレイン電流の大きさを制御することができる。これ
は、この半導体記憶装置を多値記憶装置として構成する
ことができることを意味する。不純物添加ＩｎＡｌＡｓ
層５に注入されたフッ素イオンの濃度を制御すること
は、上記のように、温度、印加バイアス電圧の極性と大
きさ、印加時間を制御することにより可能である。

【００６７】次に、図１２は、本発明が適用される半導
体記憶装置の構成を示す。この半導体装置は、マトリク
ス上に配列された複数のメモリセルＱ１１−Ｑｎｍから
なるメモリセルブロックを有する。各メモリセルは、メ
モリセルトランジスタからなり、各メモリセルトランジ
スタは、図１に示すように、第１の層を含む複数の半導
体層からなる半導体積層構造と、及び前記半導体積層構
造上に形成されたソース電極、少なくとも１つのゲート
電極、及びドレイン電極とを有する。メモリセルトラン
ジスタは、図６から図１１までに示される製造方法によ
り形成されている。

【００６８】メモリセルブロックの複数のメモリセルト
ランジスタのゲート電極８ａは複数のワード線Ｗ１１−
Ｗｎｍにそれぞれ接続されている。また、メモリセルブ
ロックの各列の各メモリセルトランジスタのソース電極
８ｂは複数のビット線Ｂ１−Ｂｍに接続されている。更
に、メモリセルブロックの各列の各メモリセルトランジ
スタのドレイン電極８ｃは複数のデータ線Ｄ１−Ｄｍに
接続されている。

【００６９】制御回路３１はアドレスを入力し、第１の
制御信号をＸ制御回路３２に、第２の制御信号をＹ制御
回路３３に出力する。Ｘ制御回路３２は、複数のワード
線Ｗ１１−Ｗｍｎに接続され、第１の制御信号に従って
複数のワード線のうちの一つを活性化する。また、Ｙ制
御回路は、複数のビット線Ｂ１−Ｂｍに接続され、第２
の制御信号に従って複数のビット線のうちの一つを活性
化する。

【００７０】入出力回路３４は、複数のデータ線Ｄ１−
Ｄｍに接続され、活性されたワード線と活性化されたビ
ット線に接続されたメモリセルトランジスタからのドレ
イン電流に基づいてデータを出力する。

【００７１】入力アドレスに従って、Ｘ制御回路３２と
Ｙ制御回路３３ににより特定のメモリセルトランジスタ
が活性化され、そのメモリセルトランジスタに書き込ま
れていたデータが入出力回路３４から出力される。この
場合、メモリセルトランジスタに格納されているデータ
が多値データのときは、入出力回路３４に多値データを
バイナリーデータに変換する回路を設けてもよい。

【００７２】入出力回路３４に入力されるデータが特定
メモリセルに格納されるべきとき、入出力回路３４は、
その入力データに対応する信号をＸ制御回路３２に出力
する。Ｙ制御回路３３は、特定メモリセルに接続された
前記ビット線を接地電位に設定し、入出力回路３４は、
前記特定メモリセルに接続された前記データ線を接地電
位に設定する。一方、Ｘ制御回路３２は、入出力回路３
４からの、格納されるべきデータに対応する信号に従っ
て決定される電圧を特定メモリセルに接続されたワード
線に印加する。

【００７３】このとき、Ｘ制御回路３２は、予め決めら
れた環境温度の中で、前記格納されるべきデータに従っ
て決定される電圧を予め決められた時間前記特定メモリ
セルに接続されたワード線に印加する。環境温度、バイ
アス電圧の極性と大きさ、及びバイアス電圧の印加時間
は格納されるべきデータに基づいて決定される。このよ
うにして、メモリセルにデータが書き込まれる。書き込
まれるべきデータが多値データであるときは、環境温
度、バイアス電圧の極性と大きさ、及びバイアス電圧の
印加時間は格納されるべきデータに基づいて精密に決定
される必要がある。

【００７４】以上の実施の形態では特定の材料，特定の
値を用いて説明したがこれは理解を容易にするためのも
のであり，これに限るものではない。例えば本発明のポ
イントであるドナーを不活性化する不純物であるが、こ
こではフッ素を典型的なものに挙げたが、半導体中を熱
エネルギーを得て比較的自由に動きうるイオンであれば
同様の効果が期待できる。

【００７５】また、本半導体プロセスを適用する結晶構
造においては各層の厚みやドーピングの濃度等はここに
示した値である必要はなく、また、ドナー層であるＩｎ
ＡｌＡｓ層やＡｌＧａＡｓ層中にＳｉ等のプレーナドー
ピングを行った構造等も本発明においては有効である。

【００７６】元々のドナー不純物としてここではシリコ
ンを用いているが、これもｎ型のドーピングを可能とす
る材料ならば特にシリコンに限るものではなくイオウや
セレンなど他の材料を用いたものに対しても本発明のプ
ロセスは有効である。

【００７７】また、電界を印加する電極を構成する材料
についてもＭｏ／Ｔｉ／Ｐｔ／Ａｕの積層構造に限定さ
れるものではなく、ＷＳｉやＷ、Ｔｉ／Ａｌ、Ｔｉ／Ｐ
ｔ／Ａｕ、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ、Ａｌをはじめとす
るさまざまな金属の単層あるいは積層を用いることが可
能である。

【００７８】

【発明の効果】本発明によって、電界熱ストレスにより
不純物イオンの注入及び排出を制御して、ドナーの活性
化と不活性化を制御することにより、ｎ型ＩｎＡｌＡｓ
やｎ型ＡｌＧａＡｓを用いた半導体記憶装置を形成する
ことができる。

【図面の簡単な説明】

【第１図】本発明の製造方法により製造された半導体記
憶装置の構造を示す断面図である。

【第２図】本発明の製造方法の原理を説明するための半
導体記憶装置の断面図である。

【第３図】本発明の製造方法の原理を説明するための半
導体記憶装置の断面図である。

【第４図】本発明の製造方法の原理を説明するためのド
レイン電流の特性を示す図である。

【第５図】本発明の製造方法を適用して製造した他の半
導体記憶装置の構造を示す図である。

【第６図】本発明の製造方法を説明するための半導体記
憶装置の断面図である。

【第７図】本発明の製造方法を説明するための半導体記
憶装置の断面図である。

【第８図】本発明の製造方法を説明するための半導体記
憶装置の断面図である。

【第９図】本発明の製造方法を説明するための半導体記
憶装置の断面図である。

【第１０図】本発明の製造方法を説明するための半導体
記憶装置の断面図である。

【第１１図】本発明の製造方法を説明するための半導体
記憶装置の断面図である。

【第１２図】本発明の半導体記憶装置の構成を示すブロ
ック図である。

【符号の説明】

１半絶縁性ＩｎＰ基板２不純物無添加ＩｎＡｌＡｓ層３不純物無添加ＩｎＧａＡｓ層４不純物無添加ＩｎＡｌＡｓ層５不純物添加ＩｎＡｌＡｓ層６不純物無添加ＩｎＡｌＡｓ層７不純物添加ＩｎＧａＡｓ層８ａゲート電極８ｂソース電極８ｃドレイン電極９ＳｉＮ保護膜１１，１２、１３レジスト２１半絶縁性ＧａＡｓ基板２２不純物無添加ＡｌＧａＡｓ層２３不純物無添加ＩｎＧａＡｓ層２４不純物無添加ＡｌＧａＡｓ層２５不純物添加ＡｌＧａＡｓ層２６不純物無添加ＡｌＧａＡｓ層２７不純物添加ＧａＡｓ層２８ａゲート電極２８ｂソース電極２８ｃドレイン電極２９ＳｉＮ保護膜３１制御回路３２Ｘ制御回路３３Ｙ制御回路３４入出力回路Ｗ１１−Ｗｎｍワード線Ｂ１−Ｂｍビット線Ｄ１−Ｄｍデータ線

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭58−40855（ＪＰ，Ａ) 特開平８−204037（ＪＰ，Ａ) 特開平８−83902（ＪＰ，Ａ) 電子情報通信学会技術研究報告，ＣＰＭ96−76〜89，Ｖｏｌ．96，Ｎｏ．293, ｐ．67−72 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/10 H01L 21/338 H01L 29/778 H01L 29/812 H01L 29/00

Claims

(57)【特許請求の範囲】

【請求項１】第１の層を含む複数の半導体層からなる
半導体積層構造と、前記半導体積層構造上に形成されたソース電極、少なく
とも１つのゲート電極、及びドレイン電極と、及び格納
データに従って前記ゲート電極にバイアス電圧を印加し
て、前記第１の層中の不純物のイオンの濃度を制御する
制御部と、前記ソース電極と前記ドレイン電極の間を流
れるドレイン電流は前記第１の層中の不純物イオンの濃
度に従って決定され、を具備する半導体記憶装置。
【請求項２】前記制御部は、室温より高い環境温度の
中で格納データに従って前記ゲート電極にバイアス電圧
を印加する請求項１に記載の半導体記憶装置。
【請求項３】前記環境温度、前記バイアス電圧の極性
と大きさ、及び前記バイアス電圧の印加時間は前記格納
データに基づいて決定される請求項２に記載の半導体記
憶装置。
【請求項４】前記半導体積層構造は、前記第１の層よ
り前記ゲート電極の側に第２の層を含み、前記不純物のイオンが前記第２の層から前記第１の層へ
注入されるように、あるいは前記不純物のイオンが前記
第１の層から前記第２の層へ排出されるように、前記制
御部は、前記格納データに従って前記バイアス電圧を前
記ゲート電極に印加する請求項２または３に記載の半導
体記憶装置。
【請求項５】前記不純物イオンは、負イオン化したフ
ッ素または酸素であることを特徴とする請求項１乃至４
のいずれかに記載の半導体記憶装置。
【請求項６】前記ゲート電極は、ショットキー電極で
あり、前記制御部は、前記不純物のイオンが前記第１の層から
前記第２の層に排出されるように、前記ショットキー電
極に少なくともしきい値電圧より高い電圧を印加し、前
記不純物のイオンが前記第２の層から前記第１の層に注
入されるように、前記制御部は、前記ショットキー電極
に少なくともしきい値電圧より低い電圧を印加する請求
項４または５に記載の半導体記憶装置。
【請求項７】前記第１の層は、不純物添加ＩｎＡｌＡ
ｓ層であることを特徴とする請求項１乃至６のいずれか
に記載の半導体記憶装置。
【請求項８】前記第２の層は、不純物無添加ＩｎＡｌ
Ａｓ層であることを特徴とする請求項７に記載の半導体
記憶装置。
【請求項９】前記第１の層は、不純物添加ＡｌＧａＡ
ｓ層であることを特徴とする請求項１乃至６のいずれか
に記載の半導体記憶装置。
【請求項１０】前記第２の層は、不純物無添加ＡｌＧ
ａＡｓ層あるいは不純物無添加ＧａＡｓ層であることを
特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】第１の層と第２の層を含む複数の半導
体層からなる半導体積層構造を形成するステップと、前記半導体積層構造上にソース電極と、少なくとも一つ
のゲート電極と、ドレイン電極を形成するステップと、格納データに従って前記ゲート電極にバイアス電圧を印
加して、前記第１の層中の不純物のイオンの濃度を制御
するステップと、前記ソース電極と前記ドレイン電極の
間を流れるドレイン電流は前記第１の層中の不純物イオ
ンの濃度に従って決定されるを具備する半導体記憶装置
の製造方法。
【請求項１２】前記格納データに従って電界ストレス
を前記ゲート電極に印加して前記第１の層内の負イオン
化した前記不純物を前記第２の層に移動させ、前記格納
データを格納するステップを具備する請求項１１に記載
の半導体記憶装置の製造方法。
【請求項１３】前記第１の層は、不純物添加ＩｎＡｌ
Ａｓ層であることを特徴とする請求項１１または１２に
記載の半導体記憶装置の製造方法。
【請求項１４】前記第２の層は、不純物無添加ＩｎＡ
ｌＡｓ層であることを特徴とする請求項１３に記載の半
導体記憶装置の製造方法。
【請求項１５】前記第１の層は、不純物添加ＡｌＧａ
Ａｓ層であることを特徴とする請求項１１または１２に
記載の半導体記憶装置の製造方法。
【請求項１６】前記第２の層は、不純物無添加ＡｌＧ
ａＡｓ層あるいは不純物無添加ＧａＡｓ層であることを
特徴とする請求項１５に記載の半導体記憶装置の製造方
法。
【請求項１７】前記移動させるステップは、室温より
高い環境温度で前記ゲート電極に予め決められた値より
大きい正の前記バイアス電圧を印加することにより前記
第１の層内の前記負イオン化した不純物を前記第２の層
に移動させるステップを含む請求項１２に記載の半導体
記憶装置の製造方法。
【請求項１８】前記ゲート電極は、ショットキー電極
であり、前記予め決められた値は、該ショットキー電極
のしきい値であることを特徴とする請求項１７に記載の
半導体記憶装置の製造方法。
【請求項１９】マトリクス上に配列された複数のメモ
リセルからなるメモリセルブロックと、前記複数のメモリセルのそれぞれは、メモリセルトラン
ジスタからなり、前記メモリセルトランジスタは、第１
の層を含む複数の半導体層からなる半導体積層構造と、
及び前記半導体積層構造上に形成されたソース電極、少
なくとも１つのゲート電極、及びドレイン電極とを有
し、前記メモリセルブロックの前記複数のメモリセルトラン
ジスタの前記ゲート電極がそれぞれ接続された複数のワ
ード線と、前記メモリセルブロックの各列の各メモリセルトランジ
スタの前記ソース電極が接続された複数のビット線と、前記メモリセルブロックの各列の各メモリセルトランジ
スタの前記ドレイン電極が接続された複数のデータ線
と、前記複数のビット線に接続され、第１の制御信号に従っ
て前記複数のビット線のうちの一つを活性化するための
Ｙ制御回路と、前記複数のワード線に接続され、第２の制御信号に従っ
て前記複数のワード線のうちの一つを活性化するための
Ｘ制御回路と、及び前記複数のデータ線に接続され、前
記活性されたワード線と前記活性化されたビット線に接
続されたメモリセルトランジスタからのドレイン電流に
基づいてデータを出力する出力回路とを具備し、複数の前記メモリセルトランジスタのうちの特定メモリ
セルトランジスタに対応する前記複数のワード線のうち
の一つが前記Ｘ制御回路によって活性化されると、前記
特定メモリセルトランジスタの前記第１の層中の不純物
のイオンの濃度が制御され、前記特定メモリセルトラン
ジスタの前記ソース電極と前記ドレイン電極の間を流れ
るドレイン電流は前記特定メモリセルトランジスタの前
記第１の層中の不純物イオンの濃度に従って決定される
半導体記憶装置。
【請求項２０】データが特定メモリセルに格納される
べきとき、前記Ｙ制御回路は、前記特定メモリセルに接
続された前記ビット線を接地電位に設定し、前記出力回
路は、前記特定メモリセルに接続された前記データ線を
接地電位に設定し、前記Ｘ制御回路は、前記格納される
べきデータに従って決定される電圧を前記特定メモリセ
ルに接続された前記ワード線に印加する請求項１９に記
載の半導体記憶装置。
【請求項２１】前記データが前記特定メモリセルに格
納されるべきとき、前記Ｘ制御回路は、予め決められた
環境温度の中で、前記格納されるべきデータに従って決
定される電圧を予め決められた時間前記特定メモリセル
に接続された前記ビット線に印加する請求項２０に記載
の半導体記憶装置。
【請求項２２】前記環境温度、前記バイアス電圧の極
性と大きさ、及び前記バイアス電圧の印加時間は前記格
納データに基づいて決定される請求項２１に記載の半導
体記憶装置。