JP2014063966A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の小型化を図る。
【解決手段】ダイパッド４ｄと、ダイパッド４ｄの周囲に配置された複数のリード４ａと、ダイパッド４ｄ上に搭載されたメモリチップ３および電源ＩＣチップ２と、メモリチップ３上に搭載されたロジックチップ１と、半導体チップとダイパッド４ｄを接続する複数のダウンボンド用ワイヤ５ｂと、半導体チップとリード４ａを接続する複数のリード用ワイヤ５ａと、複数のチップ間ワイヤ５ｃｂとを有する。さらに、ロジックチップ１は平面視でダイパッド４ｄの中央部に配置され、電源ＩＣチップ２は平面視でダイパッド４ｄの角部領域に配置され、これにより、ＱＦＮ９の小型化を図る。
【選択図】図３

Description

この発明は、例えば、リードフレームのダイパッド上に複数の半導体チップが搭載される半導体装置に関する。
タブ部（ダイパッド）に複数の半導体チップが搭載されたマルチチップパッケージの構造が、例えば、特開平５−３２６８１７号公報（特許文献１）に開示されている。
特開平５−３２６８１７号公報
半導体装置（半導体パッケージ）の高機能化に伴い、１つの半導体装置内に搭載される半導体チップの数は増加する傾向にある（上記特許文献１を参照）。
一方、半導体装置の小型化の要求もある。そのため、リードフレームを基材として使用する半導体装置では、半導体チップが搭載されるダイパッド（タブ、チップ搭載部）の外形サイズを大きくしたくても、その大型化には限界がある。つまり、複数の半導体チップが組み込まれる半導体装置の小型化は困難である。
本願において開示される実施の形態の目的は、半導体装置の小型化を図ることができる技術を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、上面と下面を有するダイパッドと、上記ダイパッドを支持する複数の吊りリードと、前記ダイパッドの各辺に沿って配置された複数のリード群と、第１主面、上記第１主面の各辺に沿って形成された複数の第１パッド群を有する。また、第１主面と第１裏面を有し、第１裏面がダイパッドの上面と対向し、かつ、平面視において上記第１主面の各辺が上記ダイパッドの上面の各辺とそれぞれ並ぶように、ダイパッドの上面上に、かつ、平面視においてダイパッドの中央部に配置されている半導体チップを有する。また、第２主面、第２主面に形成された第２パッド群、および第２裏面を有し、ダイパッドの上面上に、かつ、第１半導体チップの隣に配置された第２半導体チップと、第１半導体チップの複数の第１パッド群とダイパッドの複数のダウンボンド領域を、それぞれ電気的に接続する複数の第１ダウンボンドワイヤ群と、を含んでいる。また、第２半導体チップの第２主面の辺の長さは、ダイパッドの複数のダウンボンド領域のうちの第１ダウンボンド領域と、ダイパッドの上面の複数の辺のうちの第１ダウンボンド領域に最も近い第１ダイパッド辺との距離よりも大きい。さらに、第２半導体チップは、平面視において、ダイパッドの第１ダイパッド辺に沿って設けられた第１ダウンボンド領域と、第１ダイパッド辺と交差する第２ダイパッド辺に沿って設けられた第２ダウンボンド領域との間の角部領域に配置されている。
上記一実施の形態によれば、半導体装置の小型化を図ることができる。
実施の形態の半導体装置の表面（マーク形成面）側の構造を示す平面図である。 図１に示す半導体装置の裏面（実装面）側の構造を示す下面図である。 図１に示す半導体装置の構造を封止体を透過して示す透過平面図である。 図３に示すＸ−Ｘ線に沿った断面図である。 図１に示す半導体装置のダイパッド上における複数の半導体チップのレイアウトに関する実施の形態の上位思想を説明する平面図である。 図１に示す半導体装置のダイパッド上における複数の半導体チップのレイアウトに関する実施の形態を説明する平面図である。 実施の形態の半導体装置の製造において使用する基材（リードフレーム）の平面図である。 図７に示す基材の１つのデバイス領域における上面（チップ搭載面）側の平面図である。 図７に示す基材の１つのデバイス領域における下面（実装面）側の平面図である。 図８に示すＸ−Ｘ線に沿った断面図である。 図８に示すＹ−Ｙ線に沿った断面図である。 実施の形態のダイボンディング工程後の状態を説明する平面図である。 図１２に示すＸ−Ｘ線に沿った断面図である。 実施の形態のワイヤボンディング工程後の状態を説明する平面図である。 図１４に示すＸ−Ｘ線に沿った断面図である。 実施の形態のモールド（樹脂封止）工程において、各デバイス領域に対するゲートの位置を示す平面図である。 図１６に示す基材が配置されたキャビティ内に樹脂が供給される状態を説明する断面図である。 図７のリードフレームのデバイス領域に対するゲートの位置に関する実施の形態の上位思想を説明する平面図である。 図１８に示す基材が配置されたキャビティ内に樹脂が供給される状態を説明する断面図である。 図７のリードフレームのデバイス領域に対するゲートの位置に関する実施の形態の上位思想を説明する平面図である。 図２０のＺ１部をＡ方向から眺めた概念図である。 図７のリードフレームのデバイス領域に対するゲートの位置に関する実施の形態の上位思想を説明する平面図である。 図２２のＺ２部をＡ方向から眺めた概念図である。 図７のリードフレームのデバイス領域に対するゲートの位置に関する実施の形態の上位思想を説明する平面図である。 図２４のＺ３部をＡ方向から眺めた概念図である。 図７のリードフレームのデバイス領域に対するゲートの位置に関する実施の形態の上位思想を説明する平面図である。 図２６のＺ４部をＡ方向から眺めた概念図である。 図７のリードフレームのデバイス領域に対するゲートの位置に関する実施の形態の上位思想を説明する平面図である。 図２８のＺ５部をＡ方向から眺めた概念図である。 実施の形態のモールド工程後の構造を封止体を透過させた透過平面図である。 図３０の裏面（実装面）側の平面図である。 図３０に示すＸ−Ｘ線に沿った断面図である。 実施の形態のメッキ工程後の構造の裏面（実装面）側の下面図である。 図３３に示すＸ−Ｘ線に沿った断面図である。 図７のリードフレームのデバイス領域に対するゲートの位置に関する変形例２を説明する平面図である。 図３５に示す基材が配置されたキャビティ内に樹脂が供給される状態を説明する断面図である。 図７のデバイス領域に対するゲートの位置に関する変形例３を説明する平面図である。 実施の形態の変形例の半導体装置の裏面（実装面）側の構造を示す下面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態）
図１は実施の形態の半導体装置の表面（マーク形成面）側の構造を示す平面図、図２は図１に示す半導体装置の裏面（実装面）側の構造を示す下面図、図３は図１に示す半導体装置の構造を封止体を透過して示す透過平面図、図４は図３に示すＸ−Ｘ線に沿った断面図である。また、図５は図１に示す半導体装置のダイパッド上における複数の半導体チップのレイアウトに関する実施の形態の上位思想を説明する平面図、図６は図１に示す半導体装置のダイパッド上における複数の半導体チップのレイアウトに関する実施の形態を説明する平面図である。
≪半導体装置≫
まず、本実施の形態の半導体装置の構造について説明する。
本実施の形態の半導体装置は、半導体装置の外部端子となる複数のリード４ａが、前記半導体装置の周縁部に配置されている。
詳細に説明すると、複数のリード４ａは、図２に示すように、半導体装置の裏面（下面）において、封止体の各辺に沿って配置されている。換言すれば、複数のリード４ａのそれぞれは、封止体の裏面（下面）から露出している。すなわち、本実施の形態の半導体装置は、所謂、ＱＦＮ（Quad Flat Non-leaded Package) ９である。
また、本実施の形態では、半導体チップが搭載されるダイパッド（タブ、チップ搭載部）４ｄの一部（裏面）が、封止体６から露出している。
また、上記ＱＦＮ９は、図３に示すように、上面（チップ搭載面）４ｄａと、上面４ｄａとは反対側の下面（裏面、実装面、露出面）４ｄｂを有するダイパッド（タブ、チップ搭載部）４ｄを備えている。なお、本実施の形態のダイパッド４ｄの平面形状は、図２および図３に示すように、略四角形から成る。また、上記ＱＦＮ９は、ダイパッド４ｄを支持する、言い換えると、ダイパッド４ｄと連結する複数の吊りリード４ｃを備えている。なお、本実施の形態の吊りリード４ｃの数は４本であり、図３に示すように、ダイパッド４ｄの各角部にそれぞれ連結されている。そして、複数の吊りリード４ｃは、図３に示すように、ダイパッド４ｄの対角線に沿って、ダイパッド４ｄから封止体６の各角部に向かってそれぞれ延在している。さらに、上記ＱＦＮ９は、ダイパッド４ｄの周囲に配置され、かつ複数の吊りリード４ｃのうちの互いに隣り合う吊りリード４ｃ間に配置された複数のリード（リード群４ｂ）４ａとを備えている。なお、本実施の形態の複数のリード（外部端子）４ａのそれぞれは、ダイパッド４ｄの上面４ｄａと同一面側に位置する上面（ワイヤ接続面）４ａａと、上面４ａａとは反対側の下面（裏面、露出面）４ａｂを有している。ここで、図４に示すように、リード４ａの上面４ａａはダイパッド４ｄの上面４ｄａと、リード４ａの下面４ａｂはダイパッド４ｄの下面４ｄｂと、それぞれ同一平面（面一）である。そして、複数のリード４ａは、平面視において、ダイパッド４ｄの各辺に沿ってそれぞれ配置されている。なお、上記したように、本実施の形態の半導体装置はＱＦＮであるため、リード４ａの下面４ａｂは実装面として機能する。
また、上記ＱＦＮ９では、図３および図４に示すように、ダイパッド４ｄの上面４ｄａに、複数の半導体チップ１、２、３が搭載されている。
ここで、本実施の形態で使用する半導体チップ１、２、３について、説明する。
まず、本実施の形態で使用する３つの半導体チップの平面形状は、何れも四角形から成る。また、各半導体チップの種類については、例えば、ロジックチップ１、電源ＩＣ（Integrated Circuit）チップ２およびメモリチップ３である。また、本実施の形態のロジックチップ１は、例えばＳＯＣ（System On Chip) 等であり、メモリチップ３を制御する。また、ロジックチップ１は、電源ＩＣチップ２を制御するチップでもある。一方、本実施の形態のメモリチップ３は、例えばフラッシュメモリである。しかしながら、メモリチップ３は、ＤＤＲ（Double Date Rate）-ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory) 等の他のメモリ（半導体記憶素子）であってもよい。
また、ロジックチップ１の平面形状は略正方形から成り、図３に示すように、その主面（上面）の各辺に沿って複数のパッド（ボンディングパッド、電極）１ｃが形成されている。一方、電源ＩＣチップ２の平面形状は長方形から成り、図３に示すように、その主面（上面）の各辺に沿って複数のパッド（ボンディングパッド、電極）２ｃが形成されている。さらに、メモリチップ３の平面形状は長方形から成り、その主面（上面）の一辺（ロジックチップ１から露出する一方の短辺）に沿って複数のパッド（ボンディングパッド、電極）３ｃが形成されている。
次に、各半導体チップ１、２、３のレイアウトについて詳細に説明する。
上記ＱＦＮ９では、ダイパッド４ｄの上面４ｄａの略中央部にメモリチップ３が搭載されており、詳細には、ダイパッド４ｄの一つの辺（図３で言う下辺）側に寄せて配置されている。すなわち、図４に示すように、メモリチップ３の一方の短辺とダイパッド４ｄの一辺（図３で言う下辺）との距離（間隔）がメモリチップ３の他方の短辺とダイパッド４ｄの一辺（図３で言う上辺）との距離（間隔）よりも小さくなるように、メモリチップ３はダイパッド４ｄ上に搭載されている。そして、このメモリチップ３上にロジックチップ１が積層されている。このとき、図３に示すように、メモリチップ３の複数のパッド（パッド群３ｄ）３ｃがロジックチップ１から露出するように、ロジックチップ１はメモリチップ３上に搭載（積層）されている。言い換えると、ロジックチップ１は、図４に示すように、ロジックチップ１の一部がメモリチップ（メモリチップの他方の短辺）３から迫り出すように、メモリチップ３上に搭載（積層）されている。
一方、電源ＩＣチップ２は、平面視において、メモリチップ３（またはロジックチップ１）の隣に配置されている。言い換えると、電源ＩＣチップ２は、平面視において、ダイパッド４ｄの角部の位置に搭載されている。また、電源ＩＣチップ２の搭載（配置）箇所についてメモリチップ３を比較対象にして説明すると、図３および図４に示すように、メモリチップ３は、電源ＩＣチップ２の近接するダイパッド４ｄの辺（図３で言う上辺）と対向する辺（図３で言う下辺）側にメモリチップ３の短辺（パッド３ｃが形成されてた辺）を向けて（対向させて）、ダイパッド４ｄ上に搭載されている。言い換えると、メモリチップ３上に積層されたロジックチップ１は、図４に示すように、電源ＩＣチップ２の近接するダイパッド４ｄの辺（図３で言う上辺）側に迫り出す。これにより、ロジックチップ１とダイパッド４ｄの間に生じる隙間は、主に、電源ＩＣチップ２の近接するダイパッド４ｄの辺（図３で言う上辺）側に形成される。
なお、各半導体チップは、接着材（ダイボンド材）７を介して搭載されている。なお、本実施の形態の接着材７は、例えば、フィルム状の接着材７であるが、ペースト状の接着材７を用いても良い。
また、各半導体チップは、複数のワイヤ５を介して各リード４ａやダイパッド４ｄと電気的に接続されている。なお、本実施の形態では、複数のワイヤ５のうち、ロジックチップ１とダイパッド４ｄを電気的に接続するワイヤ（ダウンボンド用ワイヤ）は、ロジックチップ１の各辺に形成されている。また、本実施の形態では、チップ間もワイヤ５を介して電気的に接続されている。
また、図２および図４に示すように、３つの半導体チップ、複数のワイヤ５、複数のリード４ａのそれぞれの一部、ダイパッド４ｄの一部および４本の吊りリード４ｃのそれぞれの一部は、樹脂から成る封止体６によって封止されている。
本実施の形態のＱＦＮ９は、ダイパッド４ｄが封止体６から露出する構造（ダイパッド露出型）であるため、図２および図４に示すように、ダイパッド４ｄの下面４ｄｂおよび複数のリード４ａの下面４ａｂが封止体６の下面（裏面）６ｂに露出している。したがって、ダイパッド４ｄの下面４ｄｂおよび複数のリード４ａの下面４ａｂは、それぞれ封止体６の下面（裏面）６ｂに露出する露出面であり、また、ＱＦＮ９の実装面でもある。なお、リード４ａについては、図４に示すように、封止体の側面（上面６ａと下面６ｂの間の面）６ｃからも露出している。
さらに、図２に示すように、封止体６の下面（裏面、実装面）６ｂの周縁部には、複数のリード４ａのそれぞれの下面４ａｂが外部接続用として露出している。
一方、図１に示すように、封止体６の上面（表面、マーク形成面）６ａには、製品名等のマーク６ｄが付されている。
また、ダイパッド４ｄを支持する吊りリード４ｃは、ダイパッド４ｄの各角部でダイパッド４ｄと連結している。また、ダイパッド４ｄの対角線に沿って、ダイパッド４ｄから封止体６の各角部に向かって延びている。さらに、４本の吊りリード４ｃのそれぞれのダイパッド４ｄと反対側の端部は、二股に分かれた分岐部４ｃａを備えており、封止体６のそれぞれの側面６ｃ（図４参照）に到達している。また、各吊りリード４ｃのそれぞれの厚さは、図１１に示すように、ハーフエッチング等によってダイパッド４ｄやリード４ａに比べて厚さが薄く形成されている。そのため、図２に示すように、各吊りリード４ｃは、封止体６の下面６ｂから露出していない。すなわち、各吊りリード４ｃの上面（ダイパッド４ｄの上面４ｄａと同一面側の面）と下面（ダイパッド４ｄの下面４ｄｂと同一面側の面）は、封止体６で覆われている。なお、吊りリード４ｃの形状については、例えば、各吊りリード４ｃのうちの、ダイパッド４ｄと繋がる部分から分岐点までの領域（第１部分）の厚さを、ダイパッド４ｄやリード４ａに比べて薄く形成し、上記分岐点から吊りリード４の端部（封止体６ｃの側面６ｃから露出する部分）までの領域（第２部分、分岐部４ｃａ）の厚さをダイパッド４ｄやリード４ａと同じ厚さで形成し、図３８に示すように封止体６の下面６ｂから露出させてもよい。
また、封止体６の下面６ｂに露出するダイパッド４ｄの下面４ｄｂや各リード４ａの下面４ａｂには、図４に示すように、外装メッキ（メッキ膜、メッキ層）８が形成されている。なお、上記のように、吊りリード４ｃの端部を封止体６の下面６ｂから露出させる構造の場合は、この吊りリード４ｃの端部（封止体６から露出面）にも外装メッキ８が形成される。また、ワイヤ５が接続されるダイパッド４ｄの上面（チップ搭載面）４ｄａやリード４ａの上面（ワイヤ接続面）４ａａにおいては、図示しないメッキ層が形成されており、ワイヤ５との接続性を高めている。
≪半導体チップ≫
次に、各半導体チップの詳細な構成について、以下に説明する。
まず、ロジックチップ１は、図３に示すように、平面形状が四角形から成る図４の表面（主面）１ａと、表面１ａの各辺に沿ってそれぞれ形成された複数のパッド（電極、ボンディングパッド）１ｃからなるパッド群１ｄと、表面１ａとは反対側の図４に示す裏面１ｂとを有しており、厚さは、例えば１５０μｍである。さらに、図４に示すように、裏面１ｂがダイパッド４ｄの上面４ｄａと対向し、かつ平面視（図３参照）において表面１ａの各辺がダイパッド４ｄの上面４ｄａの各辺と（に沿って）それぞれ並ぶように、ダイパッド４ｄの上面４ｄａ上にメモリチップ３を介して搭載（積層）されており、かつ平面視においてダイパッド４ｄの中央部に配置（搭載）されている。
なお、ロジックチップ１が有する複数のパッド１ｃ（パッド群１ｄ）は、リード４ａと電気的に接続するパッド１ｃと、ダイパッド４ｄと電気的に接続するダウンボンド用のパッド１ｃとを含んでいる。
また、ロジックチップ１が、平面視におけるダイパッド４ｄの中央部に配置されているというのは、図５に示すように、ロジックチップ１の各辺に沿って形成された複数のパッド１ｃで囲まれる第１領域１ｅが、ダイパッド４ｄを支持する複数の吊りリード４ｃのそれぞれの延長線Ｕが交わる点Ｐと平面視で重なるように、ダイパッド４ｄの上面４ｄａ上に配置されているということである。
次に、電源ＩＣチップ２は、図３に示すように、平面形状が四角形から成る図４の表面（主面）２ａと、表面２ａに形成された複数のパッド（電極、ボンディングパッド）２ｃからなるパッド群２ｄと、表面２ａとは反対側の裏面２ｂとを有しており、厚さは、例えば１５０μｍである。さらに、図４に示すように裏面２ｂがダイパッド４ｄの上面４ｄａと対向するようにダイパッド４ｄの上面４ｄａ上に、かつ平面視（図３参照）においてロジックチップ１の隣（ダイパッド４ｄの角部）に配置（搭載）されている。
なお、電源ＩＣチップ２が有する複数のパッド２ｃ（パッド群２ｄ）も、リード４ａと電気的に接続するパッド２ｃと、ダイパッド４ｄと電気的に接続するダウンボンド用のパッド２ｃとを含んでいる。
次に、メモリチップ３は、図３に示すように、図４の表面（主面）３ａと、表面３ａに形成された複数のパッド（電極、ボンディングパッド）３ｃからなるパッド群３ｄと、表面３ａとは反対側の裏面３ｂとを有しており、厚さは、例えば９０μｍである。さらに、裏面３ｂがダイパッド４ｄの上面４ｄａと対向するように、図４に示す接着材７を介してダイパッド４ｄの上面４ｄａ上に配置（搭載）されている。
なお、メモリチップ３が有する複数のパッド３ｃ（パッド群３ｄ）は、チップ間を電気的に接続するパッド３ｃと、ダイパッド４ｄと電気的に接続するダウンボンド用のパッド３ｃとを含んでいる。
ここで、ＱＦＮ９におけるワイヤ５について説明すると、複数のワイヤ５は、主に３つの種類に分類され、さらに上記３つの種類の中でも、ループ高さが異なるワイヤ５が存在している。まず、複数のワイヤ５は、半導体チップとリード４ａを接続するリード用ワイヤ５ａと、半導体チップとダイパッド４ｄを接続するダウンボンド用ワイヤ５ｂと、半導体チップ間で接続するチップ間ワイヤ５ｃとに分けられる。
そのうち、リード用ワイヤ５ａは、ロジックチップ１とリード４ａとを接続するワイヤ５が、そのループ高さによって第１リード用ワイヤ５ａａ，５ａｂ，５ａｃを有し、電源ＩＣチップ２とリード４ａとを接続するワイヤ５が、第２リード用ワイヤ５ａｄとなっている。
また、ダウンボンド用ワイヤ５ｂは、ロジックチップ１とダイパッド４ｄとを接続する第１ダウンボンド用ワイヤ５ｂａ、電源ＩＣチップ２とダイパッド４ｄとを接続する第２ダウンボンド用ワイヤ５ｂｂ、およびメモリチップ３とダイパッド４ｄとを接続する第３ダウンボンド用ワイヤ５ｂｃを有している。
さらに、チップ間ワイヤ５ｃは、ロジックチップ１と電源ＩＣチップ２を接続するチップ間ワイヤ５ｃａ、およびロジックチップ１とメモリチップ３を接続するチップ間ワイヤ５ｃｂを有している。
なお、図５に示すように、ロジックチップ１の複数のパッド１ｃ（パッド群１ｄ）と、これに対応するダイパッド４ｄの複数のダウンボンド領域４ｄｃとを、それぞれ電気的に接続する複数の第１ダウンボンド用ワイヤ５ｂａからなる第１ダウンボンドワイヤ群５ｂｄが含まれている。
また、ＱＦＮ９では、図３に示すように、ロジックチップ１から電源ＩＣチップ２を飛び越えてリード４ａに接続された第１リード用ワイヤ５ａｂ１が設けられている。
なお、第１リード用ワイヤ５ａｂ１が接続されたリード４ａには、一端が電源ＩＣチップ２のパッド２ｃと接続された第２リード用ワイヤ５ａｄ１も接続されている。
これは、ロジックチップ１と電源ＩＣチップ２には、クロック用の電源を供給しているが、共に同じ電源電位であるため、使用するリード４ａを共通化することにより、リード４ａの本数を低減化している。
なお、リード４ａの本数を低減化する他の手段として、電源ＩＣチップ経由でロジックチップ１にクロック用の電源電位を供給することも考えられるが、その経路上でノイズが載り易いため、別々のワイヤ５を用いて同じリード４ａに接続している。
したがって、本実施の形態のＱＦＮ９では、電源ＩＣチップ２を飛び越えてロジックチップ１からリード４ａに接続されるワイヤ５（第１リード用ワイヤ５ａｂ１）が存在している。
次に、図５および図６に示す本実施の形態のＱＦＮ９のダイパッド４ｄ上のチップレイアウトの基本概念を説明する。なお、図５および図６は、主にダイパッド４ｄ上のチップレイアウトを分かり易く示すものであるため、ワイヤ５については、ダイパッド４ｄに接続されるワイヤ５ｂのうち、説明する上で必要最低限の本数のみを表示している。
まず、電源ＩＣチップ２の表面２ａの平面形状の一辺（表面２ａの平面形状が長方形の場合は、短辺）の長さをＬ２とすると、長さ（Ｌ２）は、ダイパッド４ｄの複数のダウンボンド領域４ｄｃのうちの第１ダウンボンド領域４ｄｄと、ダイパッド４ｄの上面４ｄａの複数の辺のうちの第１ダウンボンド領域４ｄｄに最も近い第１辺４ｄｅとの距離（ＬＤ）よりも大きくなっている（Ｌ２＞ＬＤ）。なお、電源ＩＣチップ２の表面２ａの平面形状が正方形の場合は、４つの辺のうちの１つの辺の長さをＬ２とする。
また、電源ＩＣチップ２は、平面視において、ダイパッド４ｄの第１辺４ｄｅに沿って設けられた第１ダウンボンド領域４ｄｄと、第１辺４ｄｅと交差する第２辺４ｄｆに沿って設けられた第２ダウンボンド領域４ｄｉとの間の角部領域４ｄｊに配置されている。
言い換えると、ロジックチップ１と電源ＩＣチップ２は、ロジックチップ１の何れの辺を見ても、Ｌ２＞ＬＤの関係が成り立つように搭載されている。
これにより、本実施の形態のＱＦＮ９では、メモリチップ３上に積層されたロジックチップ１は、平面視でダイパッド４ｄの中央部に配置され、一方、電源ＩＣチップ２は、平面視でダイパッド４ｄの角部領域４ｄｊに配置されている。
ここで、ＱＦＮ９におけるチップレイアウトについて詳しく説明する。
ＱＦＮ９では、ロジックチップ１の電源（例えば、基準電位）を強化するために、このロジックチップ１の表面１ａの各辺には、電源（基準電位）用の電極（ボンディング用のパッド１ｃ）が形成されている。そのため、この電源用の電極と接続されるワイヤ（第１ダウンボンド用ワイヤ５ｂａ）は、ダイパッド４ｄの上面（チップ搭載面）４ｄａにおいて、ロジックチップ１の周囲（平面視において、主に、ロジックチップ１の辺の隣の領域）に接続（ダウンボンド）されることから、平面視において、このロジックチップ１をダイパッド４ｄの上面４ｄａにおけるほぼ中央部に配置（搭載）している。
このロジックチップ１の配置箇所について詳細に説明すると、ロジックチップ１の中央部（各辺に沿って形成された複数のパッド１ｃで囲まれる第１領域１ｅ）が、ダイパッド４ｄの各角部をそれぞれ支持する複数の吊りリード４ｃのそれぞれの延長線Ｕが交わる点Ｐと平面視で重なるように、ロジックチップ１をダイパッド４ｄの上面上に搭載している。
言い換えると、まず、ダイパッド（タブ）４ｄにおいて第１ダウンボンド用ワイヤ５ｂａが接続される部分（ダウンボンド点）同士を繋ぐことで規定される仮想線Ｋ１と、平面形状が四角形から成るダイパッド４ｄの上面（チップ搭載面）４ｄａの４つの辺のうちの上記の仮想線Ｋ１に最も隣接する第１辺４ｄｅとの間隔をＬ１とする。この間隔Ｌ１は、仮想線Ｋ１に直交する仮想線Ｋ２上の長さ（距離）でもある。
次に、平面視において上記のロジックチップ１の隣に配置（搭載）される電源ＩＣチップ２の表面２ａの辺のうちの最も短い辺（正方形の場合は各辺、長方形の場合は短辺）の長さをＬ２とする。さらに、ダイパッド４ｄの第２辺４ｄｆと反対側の第４辺４ｄｈ側に位置する第２ダウンボンド領域４ｄｉに接続される複数の第１ダウンボンド用ワイヤ５ｂｅのダウンボンド点同士を繋ぐことで規定される仮想線Ｋ３（第１方向Ｘに沿った方向に延びる仮想線）と、第４辺４ｄｈとの距離をＬ３とすると、Ｌ３＜Ｌ１＜Ｌ２の関係となっている。
そして、ダイパッド４ｄ（あるいはロジックチップ１）のどの辺においても、距離（間隔）Ｌ１が長さＬ２よりも小さく（短く）なるような位置に、ロジックチップ１を配置している。そのため、電源ＩＣチップ２を、ロジックチップ１の辺１ｆとダイパッド４ｄの第１辺４ｄｅとの間、簡略すれば、ロジックチップ１と電気的に接続される複数の第１ダウンボンド用ワイヤ５ｂａの各ダウンボンド点同士を結ぶ仮想線Ｋ１（第２方向Ｙに沿った方向に延びる仮想線）と、この仮想線Ｋ１と並ぶダイパッド４ｄの隣接辺（第１辺４ｄｅ）との間に配置（搭載）することが困難になる。
そこで、本実施の形態のＱＦＮ９では、平面視において、ロジックチップ１の隣に配置する電源ＩＣチップ２を、平面視でダイパッド４ｄの角部領域４ｄｊ（ダイパッド４ｄの第１辺４ｄｅに沿って設けられた第１ダウンボンド領域４ｄｄと、第２辺４ｄｆに沿って設けられた第２ダウンボンド領域４ｄｉとの間の領域）に配置することにより、ダイパッド４ｄ（特に、上面４ｄａ）の外形サイズを小さくすることができる。換言すれば、平面視におけるダイパッド４ｄの各辺とロジックチップ１の各辺の距離（間隔）を小さくできる。これにより、ＱＦＮ９の小型化を図ることができる。
すなわち、ロジックチップ１の電源を強化しつつ、複数の半導体チップが組み込まれるＱＦＮ（半導体装置）９の小型化を図ることができる。
なお、上記した課題（複数の半導体チップを搭載しつつ、ダウンボンディングを４辺に行う）に対する別の対応策として、ダイパッド４ｄの外形サイズを大きくすることが考えられる。しかし、ダイパッドの外形サイズを大きくすることが困難なのは、上記した以外にも、以下の理由がある。
すなわち、ダイパッド４ｄの下面４ｄｂを封止体６から露出させる構造（所謂、タブ露出構造（ダイパッド露出構造））の場合は、完成した半導体装置が実装される実装基板（マザーボード）にも、このダイパッド４ｄに合わせて、大きな電極（ランド）を設ける必要がある。
そこで、本願発明者は、ダイパッド４ｄの上面（チップ搭載面）４ｄａの外形サイズをダイパッド４ｄの下面（実装面）４ｄｂよりも大きくする、すなわち、周縁部に形成される迫り出し部（後述する図１０の段差部４ｆ）の幅（ダイパッド４ｄの辺と交差する方向の長さ）をさらに大きくすることを検討した。しかし、この場合は、後述する樹脂封止工程において、この段差部４ｆの下方に樹脂が供給され難くなることがわかった。
つまり、ダイパッド４ｄの上面４ｄａの大きさに制約があり、かつ４辺に亘ってダウンボンドが行われる半導体チップを搭載する半導体装置では、本実施の形態のＱＦＮ９のように、平面視で、ダイパッド４ｄの中央部にロジックチップ１を配置し、かつ角部領域４ｄｊに電源ＩＣチップ２を配置するチップレイアウトを採用することが、ＱＦＮ９の小型化を図る上で非常に有効である。特に、タブ露出構造のＱＦＮ９では、上記実装条件との兼ね合いから得られる効果も非常に大きい。
次に、図５および図６を用いて本実施の形態のＱＦＮ９におけるチップレイアウト（電源ＩＣチップ２を配置するダイパッド４ｄの角部領域）を、別の表現で説明する。
図５に示すように、ロジックチップ１の表面１ａは、一対の辺１ｆと、辺１ｆと交差する一対の辺１ｇと、辺１ｆと辺１ｇが交差する角部１ｈとを有している。また、複数のダウンボンド用ワイヤ５ｂは、ロジックチップ１の辺１ｆに沿って形成された複数の第１ダウンボンド用ワイヤ５ｂａと、ロジックチップ１の辺１ｇに沿って形成された複数の第１ダウンボンド用ワイヤ５ｂｅとを有している。
また、複数の第１ダウンボンド用ワイヤ５ｂａは、他の第１ダウンボンド用ワイヤ５ｂａよりもロジックチップ１の角部１ｈに最も近い隣接ワイヤＷ１を有しており、一方、複数の第１ダウンボンド用ワイヤ５ｂｅは、他の第１ダウンボンド用ワイヤ５ｂｅよりもロジックチップ１の角部１ｈに最も近い隣接ワイヤＷ２を有している。
さらに、ダイパッド４ｄは、図５に示すように、第１辺４ｄｅと対向する第３辺４ｄｇと、第２辺４ｄｆと対向する第４辺４ｄｈとを有している。また、他の角部よりもロジックチップ１の角部１ｈに最も近い角部４ｅを有しており、電源ＩＣチップ２は、平面視においてロジックチップ１の角部１ｈと、ダイパッド４ｄの角部４ｅと、隣接ワイヤＷ１と、隣接ワイヤＷ２とによって囲まれる領域Ｑ内に配置されている。
なお、ダイパッド４ｄにおいて、２つの隣接ワイヤＷ１，Ｗ２が接続されるそれぞれのダウンボンド点は、ロジックチップ１の幅（１つの辺１ｆまたは辺１ｇ）内に位置している。ここで、上記幅内とは、隣接ワイヤＷ１（または隣接ワイヤＷ２）と、平面視において交差するロジックチップ１の辺１ｆの両端に繋がる２つの辺１ｇのそれぞれの延長線Ｓ（図６参照）に挟まれるダイパッド４ｄ上の領域Ｒ内を意味している。
ただし、電源ＩＣチップ２の外形サイズが小さい場合、隣接ワイヤＷ１，Ｗ２は、ロジックチップ１の上記幅内に位置していなくてもよい。すなわち、隣接ワイヤＷ１，Ｗ２は、ダイパッド４ｄの上面４ｄａにおける角部に接続されてもよい。
また、図５に示すように、電源ＩＣチップ２は、その表面２ａの複数の辺に沿って形成された複数のパッド２ｃで囲まれる第２領域２ｅが、平面視において、ダイパッド４ｄの上面４ｄａの２つの対角線Ｔ（封止体６の対角線Ｔ、吊りリード４ｃの延長線Ｕ）の何れかの一部と重なるようにダイパッド４ｄの上面４ｄａに搭載（配置）されている。ただし、ダイパッド４ｄの上面４ｄａが比較的大きな面積を有している場合には、必ずしも電源ＩＣチップ２の第２領域２ｅは、ダイパッド４ｄの上面４ｄａの２つの対角線Ｔ（封止体６の対角線Ｔ、吊りリード４ｃの延長線Ｕ）の何れかの一部と重なるように搭載されていなくてもよい。
なお、仮想線Ｋ１と第１辺４ｄｅとの間隔をＬ１とし、電源ＩＣチップ２の短辺の長さをＬ２として、Ｌ１＜Ｌ２の関係の場合であっても、ロジックチップ１とダイパッド４ｄの第１辺４ｄｅの間隔が電源ＩＣチップ２の短辺Ｌ２よりも大きい場合には、図６に示すように、電源ＩＣチップ２の一部が、平面視において、ロジックチップ１とダイパッド４ｄの上面４ｄａの第１辺４ｄｅとの間に位置していてもよい。
この場合においても、電源ＩＣチップ２は、その表面２ａの複数の辺に沿って形成された複数のパッド２ｃで囲まれる第２領域２ｅ（図５参照）が、平面視において、ダイパッド４ｄの上面４ｄａの２つの対角線Ｔ（封止体６の対角線Ｔ、吊りリード４ｃの延長線Ｕ）の何れかの一部と重なるようにダイパッド４ｄの上面４ｄａに搭載（配置）されている。
このようにロジックチップ１の隣に配置する電源ＩＣチップ２を、平面視において、ロジックチップ１の角部１ｈと、ダイパッド４ｄの角部４ｅと、隣接ワイヤＷ１と、隣接ワイヤＷ２とによって囲まれる領域Ｑ内に配置することにより、複数の半導体チップが搭載されたＱＦＮ９の小型化を図ることができる。
なお、ＱＦＮ９において、各リード４ａや吊りリード４ｃ、およびダイパッド４ｄは、例えば、銅合金から成るが、銅合金以外の鉄−ニッケル合金等から成ってもよく、また、ワイヤ５は、例えば、金線（金ワイヤ）等である。さらに、封止体６は、例えば、エポキシ系樹脂等の封止用樹脂によって形成されている。
≪半導体装置の製造方法≫
次に、本実施の形態のＱＦＮ（半導体装置）９の製造方法について説明する。
図７は実施の形態の半導体装置の製造において使用する基材（リードフレーム）の平面図、図８は図７に示す基材の１つのデバイス領域における上面（チップ搭載面）側の平面図、図９は図７に示す基材の１つのデバイス領域における下面（実装面）側の平面図、図１０は図８に示すＸ−Ｘ線に沿った断面図、図１１は図８に示すＹ−Ｙ線に沿った断面図である。さらに、図１２は実施の形態のダイボンディング工程後の状態を説明する平面図、図１３は図１２に示すＸ−Ｘ線に沿った断面図、図１４は実施の形態のワイヤボンディング工程後の状態を説明する平面図、図１５は図１４に示すＸ−Ｘ線に沿った断面図である。
１．リードフレーム準備
まず、図７に示すようなデバイス領域４ｇが複数形成された薄板状のリードフレーム（基材）４を準備する。デバイス領域４ｇは、１つのＱＦＮ９が形成される領域であり、ここでは、複数のデバイス領域４ｇが一括して樹脂で封止される、所謂一括モールド方式を採用した組み立てについて説明する。なお、各工程では、便宜上、１つのデバイス領域４ｇのみを取り上げた図を用いて説明する。
図８に示すように、１つのデバイス領域４ｇには、１つのダイパッド（チップ搭載部、タブ）４ｄと、このダイパッド４ｄを支持する複数の吊りリード４ｃと、ダイパッド４ｄの隣（周囲）に配置され、かつ複数の吊りリード４ｃのうちの互いに隣り合う吊りリード４ｃ間に配置された複数のリード４ａとが形成されている。すなわち、ダイパッド４ｄは、複数のリード４ａの間に位置している。
そこで、複数のデバイス領域４ｇを有する図７に示すリードフレーム４を準備する。
なお、各デバイス領域４ｇは、枠部４ｈによって囲まれている。すなわち、枠部４ｈは、複数のデバイス領域４ｇを囲むように設けられており、複数のリード４ａや複数の吊りリード４ｃが枠部４ｈによって支持されている。
また、リードフレーム４には、ダイシング領域４ｉが形成されている。このダイシング領域４ｉは、リードフレーム４において、互いに隣り合うデバイス領域４ｇの間の領域であり、樹脂モールド後にダイサーで切断して個片化する領域である。
また、図８に示すように、各吊りリード４ｃのダイパッド４ｄ側の端部とは反対側の端部は、二股に分かれた分岐部４ｃａとなっている。さらに、図１１に示すように、各吊りリード４ｃそれぞれにおいて、ダイパッド４ｄから分岐部４ｃａまでの領域は、ハーフエッチング等によってダイパッド４ｄや図１０のリード４ａに比べて厚さが薄く形成されている。
また、ダイパッド４ｄには、図９〜図１１に示すように、その周縁部の厚さが薄くなるように段差部（迫り出し部）４ｆが形成されている。本実施の形態では、ダイパッド４ｄの下面４ｄｂの周縁部をハーフエッチすることにより、図９に示すように、ダイパッド４ｄの下面４ｄｂ側の周縁部全体に亘って段差部４ｆを形成している。これにより、ダイパッド４ｄにおいては、その上面（チップ搭載面）４ｄａが下面４ｄｂより突出して、上面４ｄａの面積の方が下面４ａｂより大きくなっており、複数の半導体チップを搭載するのに有効になっている。
なお、リード４ａの一部として、例えば、ダイパッド４ｄと対向する先端部の厚さも、ダイパッド４ｄと同様に、薄く形成してもよい。
また、段差部４ｆは、例えばハーフエッチングにより形成されるものであるが、プレス加工等によって形成してもよい。
また、リードフレーム４のそれぞれのリードパターンは、エッチング加工によって形成されたものである。
２．ダイボンド
その後、ダイボンディングを行う。ダイボンディング工程では、図１２および図１３に示すように、ダイボンド材である接着材７を介して各半導体チップをダイパッド４ｄの上面４ｄａに搭載する。接着材７は、フィルム状の接着材７を採用することが好ましいが、ペースト状の接着材７を使用してもよい。
本ダイボンディング工程では、まず、ダイパッド４ｄの上面４ｄａに電源ＩＣチップ２を搭載し、その後、メモリチップ３を搭載し、最後にロジックチップ１をメモリチップ３上に搭載する。この時、電源ＩＣチップ２は、図６に示す平面視において、ダイパッド４ｄの上面４ｄａの角部（領域Ｑ）内に搭載する。もしくは、電源ＩＣチップ２を、図５に示す平面視において、その第２領域２ｅが、ダイパッド４ｄの上面４ｄａの２つの対角線Ｔ（封止体６の対角線Ｔ、吊りリード４ｃの延長線Ｕ）の何れかの一部と重なるような位置に搭載（配置）する。
その後、図１２に示すように、メモリチップ３をダイパッド４ｄの略中央部に搭載し、さらにメモリチップ３上にロジックチップ１を搭載（積層）する。
この時、ロジックチップ１は、図５に示す平面視において、その第１領域１ｅが、ダイパッド４ｄを支持する複数の吊りリード４ｃのそれぞれの延長線Ｕが交わる点Ｐと重なるように搭載する。さらに、図１２および図１３に示すように、下段のメモリチップ３の複数のパッド３ｃ（パッド群３ｄ）が露出するようにロジックチップ１を搭載する。すなわち、ダイパッド４ｄの電源ＩＣチップ２が搭載された側と反対側に向けて上段側のロジックチップ１から迫り出すように、メモリチップ３を搭載する。これにより、メモリチップ３の複数のパッド３ｃは、にロジックチップ１から露出する。
ただし、３つの半導体チップの搭載順は、最初にメモリチップ３を搭載し、その後、電源ＩＣチップ２を搭載し、最後にロジックチップ１を搭載する順番としてもよい。
３．ワイヤボンド
その後、図１４および図１５に示すように、ワイヤボンディングを行う。
本実施の形態におけるワイヤボンディング工程では、まず、チップ間接続を行う。ここでは、ロジックチップ１のパッド１ｃとメモリチップ３のパッド３ｃをワイヤ（チップ間ワイヤ）５ｃｂを介して電気的に接続し、ロジックチップ１のパッド１ｃと電源ＩＣチップ２のパッド２ｃをワイヤ（チップ間ワイヤ）５ｃａを介して電気的に接続する。このとき、本実施の形態では、ロジックチップ１側をワイヤの１ｓｔ側とし、電源ＩＣチップ２およびメモリチップ３側のそれぞれをワイヤの２ｎｄ側としている。すなわち、ロジックチップ１のパッド１ｃにワイヤの一部を接続した後、電源ＩＣチップ２およびメモリチップ３側のそれぞれのパッド２ｃ、３ｃにワイヤの他部を接続している。なお、本実施の形態では、メモリチップ３とロジックチップ１の接続を行った後、電源ＩＣチップ２とロジックチップ１の接続を行う順番について説明したが、電源ＩＣチップ２とロジックチップ１の接続を行った後、メモリチップ３とロジックチップ１の接続を行ってもよい。
次に、各半導体チップのダウンボンディング（半導体チップとダイパッド４ｄを電気的に接続するワイヤボンディング）を行う。ここでは、まず、電源ＩＣチップ２とメモリチップ３のダウンボンディングを行う。すなわち、メモリチップ３のパッド３ｃとダイパッド４ｄとを第２ダウンボンド用ワイヤ５ｂｂを介して電気的に接続し、電源ＩＣチップ２のパッド２ｃとダイパッド４ｄとを第３ダウンボンド用ワイヤ５ｂｃを介して電気的に接続する。その後、ロジックチップ１のパッド１ｃとダイパッド４ｄとを第１ダウンボンド用ワイヤ５ｂａを介して電気的に接続する。なお、本実施の形態では、メモリチップ３とダイパッド４ｄの接続を行った後、電源ＩＣチップ２とダイパッド４ｄの接続を行う順番について説明したが、電源ＩＣチップ２とダイパッド４ｄの接続を行った後、メモリチップ３とダイパッド４ｄの接続を行ってもよい。このとき、本実施の形態では、各半導体チップ１、２、３側をワイヤの１ｓｔ側とし、ダイパッド４ｄ側のそれぞれをワイヤの２ｎｄ側としている。すなわち、各半導体チップ１、２、３にワイヤの一部を接続した後、ダイパッド４ｄにワイヤの他部を接続している。
なお、ワイヤの２ｎｄ側の傾斜角度（ワイヤが接続される表面に対する角度）は、ワイヤの１ｓｔ側の傾斜角度よりも小さい。そのため、複数のパッド３ｃのうち、ダイパッド４ｄと繋がるワイヤ５ｂｃが接続されるパッド３ｃと、ロジックチップ１と繋がるワイヤ５ｃｂが接続されるパッド３ｃの間隔（距離）が小さい（近い）場合において、メモリチップ３とダイパッド４ｄの接続を行ってから、ロジックチップ１とメモリチップ３の接続を行うと、ワイヤボンディング工程で使用する、キャピラリ（図示省略）がワイヤ５ｂｃと接触し、このワイヤ５ｂｃを変形させる恐れがある。しかしながら、本実施の形態では、上記のように、ロジックチップ１とメモリチップ３の接続を行ってから、メモリチップ３とダイパッド４ｄの接続を行っているため、上記のパッド３ｃの間隔（距離）が小さい（近い）場合であっても、ワイヤの変形を抑制できる。
次に、電源ＩＣチップ２とリード４ａ間の接続を行う。すなわち、電源ＩＣチップ２のパッド２ｃとこれに対応するリード４ａとを第２リード用ワイヤ５ａｄや第２リード用ワイヤ５ａｄ１を介して電気的に接続する。
そして、ロジックチップ１とリード４ａ間の接続を行う。すなわち、ロジックチップ１のパッド１ｃとこれに対応するリード４ａとを第１リード用ワイヤ５ａａ，５ａｂ，５ａｂ１，５ａｃを介して電気的に接続する。この時、ループ高さが低い方から、第１リード用ワイヤ５ａｃ，５ａｂ，５ａａの順に接続する。なお、第１リード用ワイヤ５ａｂ１は、電源ＩＣチップ２を飛び越えさせ、かつ第２リード用ワイヤ５ａｄ１を接続したリード４ａと同じリード４ａに接続する（図１４に示す例では２箇所）。
これにより、チップ−リード４ａ間におけるループ高さは、低い方から順に、第２リード用ワイヤ５ａｄ（５ａｄ１）、第１リード用ワイヤ５ａｃ、５ａｂ（５ａｂ１）、５ａａとなっている。
４．モールド
その後、樹脂モールドを行う。
図１６は実施の形態のモールド（樹脂封止）工程において、各デバイス領域に対するゲートの位置を示す平面図、図１７は図１６に示す基材が配置されたキャビティ内に樹脂が供給される状態を説明する断面図、図１８は図７のリードフレームのデバイス領域に対するゲートの位置に関する実施の形態の上位思想を説明する平面図である。さらに、図１９は図１８に示す基材が配置されたキャビティ内に樹脂が供給される状態を説明する断面図、図２０は図７のリードフレームのデバイス領域に対するゲートの位置に関する実施の形態の上位思想を説明する平面図、図２１は図２０のＺ１部をＡ方向から眺めた概念図である。
また、図２２は図７のリードフレームのデバイス領域に対するゲートの位置に関する実施の形態の上位思想を説明する平面図、図２３は図２２のＺ２部をＡ方向から眺めた概念図、図２４は図７のリードフレームのデバイス領域に対するゲートの位置に関する実施の形態の上位思想を説明する平面図、図２５は図２４のＺ３部をＡ方向から眺めた概念図である。さらに、図２６は図７のリードフレームのデバイス領域に対するゲートの位置に関する実施の形態の上位思想を説明する平面図、図２７は図２６のＺ４部をＡ方向から眺めた概念図、図２８は図７のリードフレームのデバイス領域に対するゲートの位置に関する実施の形態の上位思想を説明する平面図、図２９は図２８のＺ５部をＡ方向から眺めた概念図である。
本樹脂モールド工程では、３つの半導体チップ（ロジックチップ１、電源ＩＣチップ２、メモリチップ３）や複数のワイヤ５を図１７に示す樹脂１０で封止する。その際、本実施の形態の樹脂モールドは、一括モールド方式であるため、複数の半導体チップを１つのキャビティ内に配置し、この複数の半導体チップを纏めて樹脂１０で封止するものである。
また、ＱＦＮ９は、タブ露出型であるため、図１６および図１７に示すように、複数のリード４ａのそれぞれの下面４ａｂが、図２に示すように封止体６の下面６ｂから露出するように、樹脂１０で３つの半導体チップ、リード４ａとダイパッド４ｄの一部および複数のワイヤ５を封止する。
また、ダイパッド４ｄの下面４ｄｂやリード４ａの下面４ａｂを露出させるために、図１７に示すように、リードフレーム４の下面（実装面、ダイパッド４ｄの下面４ｄｂやリード４ａの下面４ａｂ）にテープ１１を貼り付けた状態で樹脂モールドを行う。
なお、テープ１１は、基材（基材層）１１ａと、基材１１ａの表面に形成された接着層１１ｂから成り、樹脂充填時に、ダイパッド４ｄの下面（実装面）４ｄｂやリード４ａの下面（実装面）４ａｂに樹脂１０が回り込むのを抑制するものである。
まず、一対の上型１２と下型１３を備えたモールド金型の下型１３上にワイヤボンディング工程を終えたリードフレーム４を、下型１３とリードフレーム４の間にテープ１１が介在するように配置する。
その際、図１６および図１７に示すように、ダイパッド４ｄの電源ＩＣチップ２が搭載された側からその反対側に対して樹脂流動方向１４が形成されるように、下型１３上にリードフレーム４をセットする。
言い換えると、ロジックチップ１において、メモリチップ３が迫り出した辺１ｇとは反対側の辺１ｇ（図１６ではロジックチップ１の上辺）側から樹脂１０が供給されて樹脂流動方向１４が形成されるようにリードフレーム４をセットする。
セット後、上型１２のキャビティ１２ａによって複数のデバイス領域４ｇを覆うように、下型１３と上型１２をクランプし、その後、ゲート１２ｂからエアベント１２ｃに向けて樹脂１０をキャビティ１２ａ内に供給（注入）する。
なお、ダイパッド４ｄには、その上面（チップ搭載面）４ｄａが下面４ｄｂより突出した段差部４ｆが周縁部に設けられているため、樹脂１０がこの段差部４ｆに回り込んで封止体６が形成される。
この段差部４ｆが形成されていることにより、ダイパッド４ｄの露出する下面４ｄｂの面積を抑えて実装基板に対する実装条件を向上させることができる。また、上面４ｄａの面積を大きくして複数の半導体チップを搭載するのに効果を生み出している。
本実施の形態の樹脂モールドでは、図１８および図１９に示すように、ロジックチップ１のメモリチップ３が迫り出した辺１ｇとは反対側の辺１ｇ側から樹脂１０が供給されて樹脂流動方向１４が形成されるようになっている。したがって、図１９に示す下段のメモリチップ３から上段のロジックチップ１が迫り出したことにより形成されるロジックチップ１とダイパッド４ｄの間の隙間１５に樹脂１０を充填することができる。
すなわち、隙間１５の開口している側に向けて樹脂１０が流れていくため、隙間１５に樹脂１０を充填することができ、この隙間１５におけるボイドの発生を低減することができる。このことは、電源ＩＣチップ２の搭載の有無に関わらず、電源ＩＣチップ２が搭載されている場合であっても、もしくは搭載されていない場合であってもボイド発生の低減化の効果を得ることができる。
次に、図２０は、同一のリード４ａに対してロジックチップ１と電源ＩＣチップ２からワイヤ接続が行われた箇所（Ｚ１部）におけるワイヤショート対策を説明するものであり、ロジックチップ１が半導体チップを介さずに直接ダイパッド４ｄに搭載されている構造を対象とした図である。
なお、ＱＦＮ９では、ロジックチップ１と電源ＩＣチップ２には、クロック用の電源を供給しているが、共に同じ電源電位であるため、使用するリード４ａを共通化してリード４ａの本数を低減化するものである。したがって、ＱＦＮ９では、電源ＩＣチップ２を飛び越えて（跨いで）ロジックチップ１からリード４ａに接続される第１リード用ワイヤ５ａｂ１が存在している。この第１リード用ワイヤ５ａｂ１は、図２１に示すように電源ＩＣチップ２を跨いでおり、かつ、第１リード用ワイヤ５ａｂ１が接続されるリード４ａの上面（ワイヤ接続面）４ａａが、ロジックチップ１が搭載されるダイパッド４ｄの上面（チップ搭載面）４ｄａと同じ高さに位置しているため、ワイヤ長が非常に長い。また、同じリード４ａに接続された第２リード用ワイヤ５ａｄ１に比較してワイヤループの高さを高くしている。
さらに、図１９に示す上型１２のキャビティ１２ａ内において、ゲート１２ｂ側における樹脂１０の充填圧力は、エアベント１２ｃ側における樹脂１０の充填圧力よりも低い。したがって、樹脂モールド工程では、図２０に示すように第１リード用ワイヤ５ａｂ１がゲート１２ｂ側に位置するように、リードフレーム４を上型１２のキャビティ１２ａ内に配置して樹脂１０の供給を行う。言い換えると、第１リード用ワイヤ５ａｂ１が配置された側から樹脂１０を供給する。
これにより、ワイヤ長が長い第１リード用ワイヤ５ａｂ１が配置された箇所においても、ワイヤ流れによるワイヤショートの発生を抑えることができる。
また、図２２は、ロジックチップ１がメモリチップ３上に積層された構造において、上記同様に同一のリード４ａに対してロジックチップ１と電源ＩＣチップ２からワイヤ接続が行われた箇所（Ｚ２部）におけるワイヤショート対策を説明するものである。
図２２に示す構造では、ロジックチップ１がメモリチップ３上に積層されているため、図２３に示すように、ロジックチップ１と第１リード用ワイヤ５ａｂ１の接続点（本実施の形態では１ｓｔボンド点）は、電源ＩＣチップ２と第２リード用ワイヤ５ａｄ１との接続点（本実施の形態では１ｓｔボンド点）よりも高い位置となっている。
したがって、図２３に示すように、第１リード用ワイヤ５ａｂ１のワイヤ長は、図２０のＺ１部（図２１参照）の第１リード用ワイヤ５ａｂ１に比較して短くなっているが、それでもワイヤ流れが発生し易い。しかしながら、本実施の形態では、図２２に示すように、第１リード用ワイヤ５ａｂ１がゲート１２ｂ側に位置するように、リードフレーム４を上型１２のキャビティ１２ａ内に配置して樹脂１０の供給を行っている。さらに、本実施の形態では、同じリード４ａに接続された第２リード用ワイヤ５ａｄ１に比較してワイヤループの高さを高くしている。そのため、ワイヤ流れによるワイヤショートの発生を抑制することができる。
また、ロジックチップ１のメモリチップ３が迫り出した辺１ｇとは反対側の辺１ｇ側から樹脂１０が供給されて樹脂流動方向１４が形成されるようになっているため、ロジックチップ１とダイパッド４ｄの間の隙間１５に樹脂１０を充填することができ、この隙間１５におけるボイドの発生を抑制することができる。
次に、図２４に示す構造は、樹脂モールド時のエアベント１２ｃ側でのワイヤショート対策を示すものであり、ロジックチップ１が半導体チップを介さずに直接ダイパッド４ｄに搭載されている構造を対象とするとともに、ロジックチップ１以外の半導体チップは搭載されていない構造を示す図である。
なお、樹脂充填時、図１９に示す上型１２のキャビティ１２ａ内において、エアベント１２ｃ側では、様々な方向から樹脂１０が流れてくる。また、エアベント１２ｃ側では、樹脂１０の硬化がゲート１２ｂ側に比較して進んでいる。そのため、樹脂１０の充填圧力が高く、その結果、ワイヤ５が倒され易いという課題が発生する。
そこで、図２５（図２４のＺ３部）に示すように、互いに隣り合うワイヤ同士でそのループ高さに差をつけることにより、ワイヤ５が倒されても互いに接触しないようにするものである。
すなわち、図２４のロジックチップ１の辺１ｆ（樹脂流動方向１４）に沿って設けられたパッド１ｃに接続されたワイヤ５を対象として（反対側の辺１ｆについても同様）、特にエアベント１２ｃ側に形成されるワイヤ５に対して、図２５に示すようにループ高さに差をつけている。具体的には、それぞれ隣り合うリード４ａに接続する隣り合った第１リード用ワイヤ５ａａと第１リード用ワイヤ５ａｂとでは、第１リード用ワイヤ５ａａのループ高さを高くし、さらに、第１リード用ワイヤ５ａａの隣の第１ダウンボンド用ワイヤ５ｂａともなるべく大きな高低差がつくような配置となっている。
これにより、ワイヤ流れが発生し易いエアベント１２ｃ側においてもワイヤショートの発生を抑制することができる。
また、図２６は、ロジックチップ１がメモリチップ３上に積層され、かつロジックチップ１とメモリチップ３以外の半導体チップは搭載されていない構造において、上記同様に樹脂モールド時のエアベント１２ｃ側でのワイヤショート対策を示すものである。
すなわち、図２７（図２６のＺ４部）に示すように、図２６のロジックチップ１の辺１ｆ（樹脂流動方向１４）に沿って設けられたパッド１ｃに接続されたワイヤ（ワイヤ流れと交差する方向に形成されたワイヤ）５を対象として（反対側の辺１ｆについても同様）、特にエアベント１２ｃ側に形成されるワイヤ５に対して、図２７に示すようにループ高さに差をつけている。
具体的には、図２５と同様に、それぞれ隣り合うリード４ａに接続する隣り合った第１リード用ワイヤ５ａａと第１リード用ワイヤ５ａｂとでは、第１リード用ワイヤ５ａａのループ高さを高くし、さらに、第１リード用ワイヤ５ａａの隣の第１ダウンボンド用ワイヤ５ｂａともなるべく大きな高低差がつくような配置となっている。
つまり、エアベント１２ｃ側に形成されたワイヤ５であることに対してと、樹脂流動方向１４に交差する方向に形成されたワイヤ５であることに対してと、両者に対してワイヤ流れによるワイヤショートの抑制の効果を得ることができる。
また、図２８に示す構造は、図２６の構造の変形例であり、ロジックチップ１のエアベント１２ｃ側の辺１ｇのパッド１ｃに接続された複数のワイヤ５を対象としてのワイヤショート対策を示すものである。
すなわち、樹脂流動方向１４と交差する方向に形成されたワイヤ５とは異なるものの、エアベント１２ｃ側ではワイヤ流れによるワイヤショートが発生し易いため、図２９（図２８のＺ５部）に示すように、図２８のロジックチップ１のエアベント１２ｃ側の辺１ｇに設けられたパッド１ｃに接続された複数のワイヤ５に対して、ループ高さに差をつけたものである。
具体的には、それぞれ隣り合うリード４ａに接続する隣り合った第１リード用ワイヤ５ａｃと第１リード用ワイヤ５ａｂとでは、第１リード用ワイヤ５ａｂのループ高さを高くし、さらに、第１リード用ワイヤ５ａｂの隣の第１ダウンボンド用ワイヤ５ｂａともなるべく大きな高低差がつくような配置となっている。
これにより、エアベント１２ｃ側に形成された複数のワイヤ５（樹脂流動方向１４に沿った方向に形成されたワイヤ５）に対しても、ワイヤショートの抑制の効果を得ることができる。
樹脂１０の充填完了後、樹脂１０を硬化させることで、後述する図３０〜図３２に示す封止体６を形成し、これにより、樹脂モールド工程を完了する。
図３０は実施の形態のモールド工程後の構造を封止体を透過させた透過平面図、図３１は図３０の裏面（実装面）側の平面図、図３２は図３０に示すＸ−Ｘ線に沿った断面図、図３３は実施の形態のメッキ工程後の構造の裏面（実装面）側の下面図、図３４は図３３に示すＸ−Ｘ線に沿った断面図である。
５．マーク
樹脂モールド終了後、マークを付す。本マーク工程では、図１に示すように封止体６の表面６ａに、製品名等のマーク６ｄを形成する。マーク６ｄは、例えば、印刷もしくはレーザー等を照射して形成する。
マーク形成後、封止体６の下面６ｂ（リードフレーム４の下面）から図１９に示すテープ１１を剥離する。これにより、図３１および図３２に示すように、封止体６の下面６ｂに各リード４ａの下面４ａｂおよびダイパッド４ｄの下面４ｄｂが露出した状態となる。
なお、マーク形成の前にテープ１１の剥離を行ってもよく、その場合には、テープ剥離後に、封止体６の表面６ａにマーク６ｄを付す。
６．メッキ
その後、メッキ形成を行う。本メッキ工程では、図３３および図３４に示すように、封止体６から露出する各リード４ａの下面４ａｂおよびダイパッド４ｄの下面４ｄｂのそれぞれに外装メッキ（メッキ膜、メッキ層）８を形成する。ここで、本実施の形態の外装メッキ８は、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田メッキからなり、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−インジウム（Ｓｎ−Ｉｎ）等である。
これにより、環境汚染問題にも対応できる。なお、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances)指令の基準として定められている。
７．個片化
その後、個片化を行う。本個片化工程では、図７に示すリードフレーム４のダイシング領域４ｉと、先の封止（樹脂モールド）工程において形成された図３２の封止体（樹脂ブロック）６のうち、このダイシング領域４ｉ上に形成された部分（封止体６の一部）を切断することで、繋がった複数のデバイス領域４ｇを個々に分割する。
なお、本実施の形態では、切断手段として回転する図示しないブレード（ダイシングブレード、回転刃）を用いており、このブレードをリードフレーム４のダイシング領域４ｉ内に走行させることで、リードフレーム４の枠部４ｈの一部およびタイバーを除去し、その結果、デバイス領域４ｇをリードフレーム４から切り離す。
これにより、ＱＦＮ９の組み立てを終了する。
なお、本実施の形態では、各部（ダウンボンド領域、辺、領域等）の箇所（対応関係）を明確にするために、「第１」、「第２」といった用語を各名詞の前に記載したが、必ずしも、その符号に相当する名詞が「第１」、「第２」という意味ではない。例えば、「ダウンボンド領域４ｄｄ」は、必ずしも「第１ダウンボンド領域」ではなく、説明する順番によっては、「ダウンボンド領域４ｄｄ」は「第２ダウンボンド領域」と説明してもよい。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
（変形例１）
上記実施の形態の半導体装置は、ロジックチップと電源ＩＣチップのチップレイアウト、および樹脂モールド時のロジックチップの下部の隙間のボイド対策（メモリチップのパッド（ボンディングパッド：ワイヤ接続される部分）が形成された辺とは反対の辺側から樹脂を供給する）については、ワイヤ流れによるワイヤショート対策を考慮しなければ、ＱＦＮ以外の半導体装置であってもよい。
つまり、上記のようにワイヤ流れによるワイヤショート対策を考慮しなければ、例えば半導体装置は、ＱＦＰ（Quad Flat Package)等であってもよい。この場合、半導体装置の構造（形態）としては、ダイパッドが封止体から露出しない、すなわちダイパッドの上面（チップ搭載面）がリードの上面（ワイヤ接続面）よりも上方に位置するように吊りリードがオフセット（アップセット）加工された、所謂タブ内蔵型のＱＦＮや、リードの上面（ワイヤ接続面）とダイパッドの上面（チップ搭載面）が面一（同じ高さ）ではないＱＦＰであってもよい。
（変形例２）
図３５は図７のリードフレームのデバイス領域に対するゲートの位置に関する変形例２を説明する平面図、図３６は図３５に示す基材が配置されたキャビティ内に樹脂が供給される状態を説明する断面図である。なお、図３５では、便宜上、図を見易くするために最低限のワイヤ５のみを表示している。
図３５に示す変形例２は、ダイパッド４ｄの電源ＩＣチップ２が搭載された側であるゲート１２ｂ側の段差部（迫り出し部）４ｆの突出量（迫り出し量）を、その反対側であるエアベント側より大きく形成したものである。
この場合、図３６に示すように、段差部（迫り出し部）４ｆの突出量（迫り出し量）が大きくても、樹脂充填時に段差部（迫り出し部）４ｆの下方部分にも樹脂１０を回り込ませる（充填する）ことができる。
したがって、段差部（迫り出し部）４ｆの下方部分に樹脂１０を充填して上記下方部分における樹脂未充填不良を抑制しながら、図３５に示すように、ある半導体チップ（例えば、ロジックチップ１）の真横（ダウンボンド点Ｖとこのダウンボンド点Ｖに隣接するダイパッド４ｄの辺Ｈとの間の領域）に別の半導体チップ（例えば、電源ＩＣチップ２）を配置（搭載）することができる。
（変形例３）
図３７は図７のデバイス領域に対するゲートの位置に関する変形例３を説明する平面図である。
上記実施の形態では、半導体装置の組み立てにおける樹脂モールドを一括モールド方式で行う場合を説明したが、上記樹脂モールドは、一括モールド方式に限らず、個片モールド方式で行ってもよい。上記個片モールド方式は、複数の半導体チップを複数のキャビティ内にそれぞれに配置し、この複数の半導体チップを金型の各キャビティに供給された樹脂でそれぞれ封止する方式（金型の各キャビティとリードフレームの各デバイス領域とが１対１となるように各キャビティで各デバイス領域を覆って樹脂モールドする方式）である。
なお、個片モールド方式により上記した各課題を考慮した場合は、図３７に示すように、デバイス領域４ｇの角部のうち、電源ＩＣチップ２に最も近い角部に金型のゲート１２ｂ（樹脂を供給する部分）を配置して樹脂モールドを行うことが好ましい。
その他、実施の形態に記載された内容の一部を以下に記載する。
［項１］
以下の工程を含む、半導体装置の製造方法：
（ａ）平面形状が四角形から成るダイパッド、前記ダイパッドを支持する複数の吊りリード、及び前記ダイパッドの周囲に配置され、かつ前記複数の吊りリードのうちの互いに隣り合う吊りリード間に配置された複数のリードを有するリードフレームを準備する工程；
（ｂ）前記（ａ）工程の後、平面形状が四角形から成る第１主面、前記第１主面に形成された複数の第１ボンディングパッド、および前記第１主面とは反対側の第１裏面を有する第１半導体チップを前記ダイパッド上に搭載する工程；
（ｃ）前記（ｂ）工程の後、平面形状が四角形から成る第２主面、前記第２主面に形成された複数の第２ボンディングパッド、および前記第２主面とは反対側の第２裏面を有する第２半導体チップを前記第１半導体チップの前記第１主面上に搭載する工程；
（ｄ）前記（ｃ）工程の後、前記第１および第２半導体チップを樹脂で封止する工程；
ここで、
前記（ｃ）工程では、前記第１半導体チップの前記複数の第１ボンディングパッドが前記第２半導体チップから露出し、かつ前記第２半導体チップの一部が前記第１半導体チップから迫り出すように、前記第２半導体チップを前記第１半導体チップ上に搭載し、
前記（ｄ）工程では、前記第２半導体チップの前記一部側から前記樹脂を供給する。
１ ロジックチップ
１ａ 表面（主面）
１ｂ 裏面
１ｃ パッド
１ｄ パッド群
１ｅ 第１領域
１ｆ，１ｇ 辺
１ｈ 角部
２ 電源ＩＣチップ
２ａ 表面（主面）
２ｂ 裏面
２ｃ パッド
２ｄ パッド群
２ｅ 第２領域
３ メモリチップ
３ａ 表面（主面）
３ｂ 裏面
３ｃ パッド
３ｄ パッド群
４ リードフレーム
４ａ リード
４ａａ 上面
４ａｂ 下面
４ｂ リード群
４ｃ 吊りリード
４ｃａ 分岐部
４ｄ ダイパッド
４ｄａ 上面
４ｄｂ 下面
４ｄｃ，４ｄｄ ダウンボンド領域
４ｄｅ，４ｄｆ，４ｄｇ，４ｄｈ 辺
４ｄｉ ダウンボンド領域
４ｄｊ 角部領域
４ｅ 角部
４ｆ 段差部
４ｇ デバイス領域
４ｈ 枠部
４ｉ ダイシング領域
５ ワイヤ
５ａ，５ａａ，５ａｂ，５ａｂ１，５ａｃ，５ａｄ，５ａｄ１ リード用ワイヤ
５ｂ，５ｂａ，５ｂｂ，５ｂｃ ダウンボンド用ワイヤ
５ｂｄ ダウンボンドワイヤ群
５ｂｅ ダウンボンド用ワイヤ
５ｃ，５ｃａ，５ｃｂ チップ間ワイヤ
６ 封止体
６ａ 表面
６ｂ 下面
６ｃ 側面
６ｄ マーク
７ 接着材
８ 外装メッキ
９ ＱＦＮ（半導体装置）
１０ 樹脂
１１ テープ
１１ａ 基材
１１ｂ 接着層
１２ 上型
１２ａ キャビティ
１２ｂ ゲート
１２ｃ エアベント
１３ 下型
１４ 樹脂流動方向
１５ 隙間

Claims (8)

  1. 平面形状が四角形から成る上面、および前記上面とは反対側の下面を有するダイパッドと、
    前記ダイパッドの各角部をそれぞれ支持する複数の吊りリードと、
    平面視において前記ダイパッドの各辺に沿ってそれぞれ配置された複数のリード群と、
    平面形状が四角形から成る第１主面、前記第１主面の各辺に沿ってそれぞれ形成された複数の第１パッド群、および前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記ダイパッドの前記上面と対向し、かつ、平面視において前記第１主面の各辺が前記ダイパッドの前記上面の各辺とそれぞれ並ぶように、前記ダイパッドの前記上面上に、かつ、平面視において前記ダイパッドの中央部に配置された第１半導体チップと、
    平面形状が四角形から成る第２主面、前記第２主面に形成された第２パッド群、および前記第２主面とは反対側の第２裏面を有し、前記ダイパッドの前記上面上に、かつ、平面視において前記第１半導体チップの隣に配置された第２半導体チップと、
    前記第１半導体チップの前記複数の第１パッド群と前記ダイパッドの複数のダウンボンド領域を、それぞれ電気的に接続する複数の第１ダウンボンドワイヤ群と、
    を含み、
    前記第２半導体チップの前記第２主面の辺の長さは、前記ダイパッドの前記複数のダウンボンド領域のうちの第１ダウンボンド領域と、前記ダイパッドの前記上面の複数の辺のうちの前記第１ダウンボンド領域に最も近い第１ダイパッド辺との距離よりも大きく、
    前記第２半導体チップは、平面視において、前記ダイパッドの前記第１ダイパッド辺に沿って設けられた前記第１ダウンボンド領域と、前記第１ダイパッド辺と交差する第２ダイパッド辺に沿って設けられた第２ダウンボンド領域との間の角部領域に配置されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２半導体チップの一部は、平面視において、前記第１半導体チップと前記ダイパッドの前記上面の辺との間に位置する、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１半導体チップは、前記第１半導体チップの前記第１主面の各辺に沿って形成された複数の第１パッドで囲まれる第１領域が、平面視において、前記複数の吊りリードのそれぞれの延長線が交わる点と重なるように前記ダイパッドの前記上面に搭載されている、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第２半導体チップは、前記第２半導体チップの前記第２主面の複数の辺に沿って形成された複数の第２パッドで囲まれる第２領域が、平面視において、前記ダイパッドの前記上面の２つの対角線の何れかの一部と重なるように前記ダイパッドの前記上面に搭載されている、半導体装置。
  5. 請求項３に記載の半導体装置において、
    前記第１半導体チップは、前記ダイパッドの前記上面に搭載された第３半導体チップ上に積層され、
    前記第３半導体チップは、前記ダイパッドの前記第２半導体チップが搭載された側と反対側に向けて前記第１半導体チップから迫り出している、半導体装置。
  6. 請求項３に記載の半導体装置において、
    前記ダイパッドに、前記上面が前記下面より突出した段差部が形成されている、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記段差部は、その突出量が、前記ダイパッドの前記第２半導体チップが搭載された側の方がその反対側より大きく形成されている、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第１，２および３半導体チップを封止する封止体が形成され、前記封止体の裏面に前記ダイパッドの前記下面が露出している、半導体装置。
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