JP2013197264A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】熱伝導性支持基板を使用するＬＥＤ素子等の半導体素子の製造における半導体層と熱伝導性支持基板との接合において、半導体ウェハと支持基板との低温でボイドの少ない均一な貼り合わせを可能としかつ接合処理及びその後の成長基板除去による半導体ウェハ及び支持基板の反りまたは破壊を防止し、生産性、歩留まり及び信頼性に優れた半導体素子の製造方法を提供する。
【解決手段】第１の基板１１上に半導体層を含む素子構造層１３を形成するステップと、素子構造層上に第１の接合層１５を形成するステップと、第２の基板２１上に第２の接合層２３を形成するステップと、第１の接合層と第２の接合層とを対向させつつ加熱圧着するステップとを含み、第１の接合層及び第２の接合層はいずれか一方がＡｕからなる層であり、他方がＡｕＳｎからなる層であり、前記ＡｕＳｎからなる層はＳｎの含有量が８５ｗｔ％以上９５ｗｔ％以下の範囲内である表面層を有する。
【選択図】図４ａ

Description

本発明は、半導体素子、特に、発光ダイオード（ＬＥＤ：Light Emitting Diode）の製造方法に関する。
ＬＥＤ素子を搭載した発光装置が、照明、バックライト、産業機器等に従来から用いられてきた。このような発光装置では、発光素子の高輝度化が進められている。ＬＥＤ素子は、ＧａＡｓ基板またはサファイヤ基板等の成長基板上にＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition）法等を用いてＡｌＧａＩｎＰまたはＧａＮ等の半導体層をエピタキシャル成長させることで製造される。このようにして製造されたＬＥＤ素子においては、発光層からの発光が成長基板に吸収等されて、光の取り出し効率が低下するという問題や、成長基板の熱伝導率の低さ故に放熱効率が悪いという問題があった。
上記問題を解決すべく、成長基板上に成長した半導体層を、光反射性材料を介して熱伝導率の高い支持基板に貼り合わせた後、成長基板を除去した構成のＬＥＤ素子が製造されている（特許文献１）。
特開２００６−２３７４１９号公報
上述のような支持基板を用いる半導体素子の製造においては、ＡｕＳｎ、ＩｎＡｕ等の共晶を利用して半導体層と熱伝導性の高い支持基板とを接合していた（共晶接合）。共晶接合においては、接合部の空隙（ボイド）の少ない良好な接合を行うために２８０℃以上の高温で共晶材料を溶解または軟化させなければならない上に、ウェハ面内で温度のムラが存在すると、溶解または軟化にムラが生じて、接合部に数μｍ以上の大きなボイドが発生する。また、高温で処理しなければならないので、半導体層と熱伝導性支持基板との熱膨張係数の差の故に接合時のウェハの反り、その後の成長基板のレーザリフトオフ（ＬＬＯ）等によるにおけるウェハの破壊も発生する。そのため、共晶結合における発光素子の歩留まりや信頼性の低下が問題になっていた。
本発明は、上述の点に鑑みてなされたものであり、熱伝導性支持基板を使用するＬＥＤ素子等の半導体素子の製造における半導体ウェハと熱伝導性支持基板との接合において、半導体ウェハと支持基板との低温でボイドの少ない均一な貼り合わせを可能としかつ接合処理及びその後の成長基板除去による半導体ウェハ及び支持基板の反りまたは破壊を防止し、生産性、歩留まり及び信頼性に優れた半導体素子の製造方法を提供することを目的とする。
本発明の半導体素子の製造方法は、第１の基板上に半導体層を含む素子構造層を形成するステップと、素子構造層上に第１の接合層を形成するステップと、第２の基板上に第２の接合層を形成するステップと、第１の接合層と第２の接合層とを対向させつつ加熱圧着するステップと、を含み、第１の接合層及び第２の接合層はいずれか一方がＡｕからなる層であり、他方がＡｕＳｎからなる層であり、前記ＡｕＳｎからなる層は、Ｓｎの含有量が８５ｗｔ％以上９５ｗｔ％以下の範囲内である表面層を有していることを特徴とする。
本発明の半導体素子の製造方法によれば、半導体ウェハと支持基板との低温でボイドの少ない貼り合わせによる接合が可能であり、かつ半導体ウェハ及び支持基板の接合後の反りまたは破壊の発生を防止することが可能であり、ＬＥＤ素子等の半導体素子の生産性及び信頼性を向上させることが可能である。
本発明の実施例１に係る製造方法で接合する半導体ウェハの断面図である。 本発明の実施例１に係る製造方法で接合する支持構造体の断面図である。 Ａｕ−Ｓｎ系合金状態図である。 本発明の実施例１に係る製造方法を用いて製造される発光素子の断面図である。 本発明の実施例１に係る製造方法の一工程を示す断面図である。 本発明の実施例１に係る製造方法の一工程を示す断面図である。 本発明の実施例１に係る製造方法の一工程を示す断面図である。 本発明の実施例１に係る製造方法の加熱圧着接合後の接合部の断面ＳＥＭ画像である。
＜実施例１＞
以下に、本発明の実施例１に係る発光素子の製造方法について、図１ａ、図１ｂ、図２、及び図３を参照しつつ説明する。図１ａ及び図１ｂは、それぞれ本発明の実施例１に係る発光素子の製造方法で接合される半導体ウェハ及び支持構造体の断面図である。図２は、Ａｕ−Ｓｎ系合金状態図である。図３は、半導体ウェハと支持構造体とを接合して完成した発光素子の断面図である。
図１ａに示すように、半導体ウェハ１０は、成長基板１１、成長基板１１上に成長された素子構造層（デバイス層）１３、及び素子構造層１３の上面に形成された第１の接合層１５からなっている。
最初に、素子構造層１３の成長方法を説明する。まず、例えば、厚さ４３０μｍ、直径２インチのサファイヤ基板１１の（００１）面上に、ｎ型クラッド層３１として層厚が５．０μｍのＧａＮ層、層厚７５ｎｍの発光層３２、組成がＡｌ0.2Ｇａ0.8Ｎで層厚が４０ｎｍのｐ型バリア層３３、ｐ型クラッド層３４として層厚が１００ｎｍのＧａＮ層をＭＯＣＶＤ法により、成長温度を成長させる層に応じて約５００℃−１１００℃として順次エピタキシャル成長させて半導体層を形成する。なお、発光層は多重量子井戸(ＭＱＷ)、単一量子井戸(ＳＱＷ)、あるいは単層（いわゆるバルク層）でもよい。
多重量子井戸構造は、例えば、井戸層をＩｎxＧａ1―xＮ層（組成ｘ＝０．３５、厚さ２ｎｍ）、バリア層をＧａＮ層（厚さ１４ｎｍ）とし、５ペアの井戸層とバリア層から構成される。なお、井戸層のＩｎ組成ｘは発光波長に合わせて０≦ｘ≦１．０の範囲で調整される。
次に、ｐクラッド層３４上に、Ｎｉ及びＡｇからなる反射電極層３５を形成する。反射電極層３５は、Ｐ型クラッド層３４上に、例えば、ＥＢ蒸着法にてＮｉを０．５ｎｍ、Ａｇを３００ｎｍ順次成膜して形成する。ＥＢ蒸着法の他にも、抵抗加熱蒸着法、スパッタ法等を用いることが可能である。
次に、発光領域とすべき領域上の反射電極層３５の表面にレジストマスクを形成し、硝酸１：水１：酢酸８：リン酸１０の割合で混合されてなるエッチャントを用いて、２５℃で２０秒エッチングを行い、その後、酸素が含まれる雰囲気下で４００℃、２分間加熱処理する。
最後に、反射電極層３５を形成するＡｇの拡散防止のために、反射電極層３５上に拡散防止バリア層３６として、ＥＢ蒸着法等でＴｉ層を１００ｎｍ、Ｐｔ層を２００ｎｍ順次成膜する。
なお、ここでは、ｐ型半導体層、ｎ型半導体層、発光層等から構成された半導体構造層、及び／または半導体構造層に電極、絶縁層、反射層等のデバイス要素を付加したものの全体を素子構造層またはデバイス層と称する。
以上のように形成された素子構造層１３上に、第１の接合層１５を形成する。第１の接合層１５は、後述する支持体構造２０との共晶接合において用いられる層であり、ＡｕをＥＢ蒸着法により２００ｎｍ成膜することにより形成する。なお、後の共晶接合においては、第１の接合層１５の表面が平坦であるのが好ましいので、Ａｕ層の層厚は、素子構造層１３表面の凹凸を緩和すべく５０ｎｍ以上であるのが好ましい。
図１ｂに示すように、支持構造体２０は、支持基板２１、及び支持基板２１上に形成された第２の接合層２３からなっている。
支持基板２１は、Ｓｉ等の熱伝導性の高い基板及び当該基板の表面にＰｔを２００ｎｍ、Ｔｉを１５０ｎｍ、Ｎｉを５０ｎｍ、Ａｕを１００ｎｍ、Ｐｔを２００ｎｍ、蒸着等で順に形成してなるオーミック金属層（図示せず）からなっている。なお、支持基板２１は、熱伝導率が高い材料であれば、Ｇｅ、Ａｌ、Ｃｕ等の他の材料を用いてもよい。
第２の接合層２３は、下地層２３Ａ及び表面層２３Ｂからなっている。下地層２３Ａは、支持基板２１上に、Ｓｎが２５ｗｔ％含まれているＡｕＳｎを、抵抗加熱器を用いた共蒸着により５００ｎｍ蒸着することで形成する。表面層２３Ｂは、下地層２３Ａ上に、下地層２３Ａと同様に抵抗加熱器を用いた共蒸着によりＡｕＳｎを１００ｎｍ蒸着して形成する。
表面層２３ＢはＳｎを多く含むＡｕＳｎ組成（いわゆるＳｎリッチ組成）とし、例えば、Ｓｎを９０ｗｔ％含有する組成とする。これは、表面層２３Ｂの延展性を高めることで後述する接合における接合面の密着度を高め、かつ表面層２３Ｂの溶融温度を低くして、接合時に低温下で共晶接合反応を促進するためである、ここで、図２にＡｕ−Ｓｎ系合金状態図（相図）を示す（「ナノ粒子における自発的合金化（物質科学への応用、ハミルトン力学系とカオス、研究会報告）」、物性研究７０（４）、５４１−５４５、１９９８−０７−２０、物性研究刊行会）。図２を参照すると、Ｓｎが９０ｗｔ％含まれるＡｕＳｎは、約２２０℃で溶融を開始することがわかる。なお、後述する接合工程における第１の接合層との密着性を高めるために、第２の接合層２３の表面、すなわち表面層２３Ｂの表面は平坦であるのが好ましいので、下地層２３Ａ及び表面層２３Ｂを合わせた第２の接合層の層厚は、支持基板表面の凹凸を緩和すべく５０ｎｍ以上であるのが好ましい。
以上のように形成された半導体ウェハ１０と支持構造体２０とを、第１の接合層１５及び第２の接合層２３を介して接合して、その後、成長基板１１を除去し、図３に示す半導体素子４０を製造する。
以下に半導体ウェハ１０と支持構造体２０とを接合して、半導体素子４０を製造する方法について、図４ａ−ｃ及び図５を用いて説明する。図４ａ−ｃは、本発明の実施例１に係る発光素子の製造方法の各工程における断面図である。図５は、半導体ウェハ１０と支持構造体２０とを接合した後の接合部の断面ＳＥＭ（Scanning Electron Microscopy）画像（２０，０００倍）である。図４ａ−ｃにおいて、素子構造層１３内の層構造は省略している。
まず、図４ａに示すように、半導体ウェハ１０と支持構造体２０とを、各々の接合層１５、２３が互いに向き合うように配置する。次に、図４ｂに示すように、真空雰囲気下において半導体ウェハ１０及び支持構造体２０を２５０℃に加熱し、第１の接合層１５の表面と第２の接合層２３との表面を接触させて互いに対向する方向（矢印で示す方向）に６ｋＮ（Ｎ：ニュートン）の力を印加して３０分間維持して圧着接合処理する。
この際、上述したように、表面層２３ＢがＳｎを非常に多く含む組成故に高い延展性を有することにより、表面層２３Ｂと半導体ウェハ１０側の第１の接合層１５の表面とが加圧により密着する。さらに、表面層２３Ｂが約２２０℃という低温で融解する故に、また、表面層２３Ｂと第１の接合層とのＳｎ濃度の勾配が大きい故に、表面層２３Ｂと第１の接着層との界面での固相拡散を含む物質拡散が低温下においても非常に活発に発生するので、表面層２３Ｂと第１の接合層との低温でボイドの少ない接合が可能となる。上記条件下で圧着接合処理を行った結果、半導体ウェハ１０及び支持体構造２０の反りは約２５μｍとなった。これは、発光素子の製造において、半導体ウェハ及び支持体構造の割れ等が発生せず歩留まりが良好であるとされる反りの値である３０〜４０μｍ以下である。
この圧着接合処理は、窒素雰囲気下で行ってもよい。また、圧着接合処理は、接合のための加熱後に半導体ウェハ１０及び支持体構造２０の反りが大きくならないように、第１の接合層及び下地層の融点以下の温度、例えば２２０℃〜２５０℃で行ってもよく、接合層１５及び２３に生成されるボイドが比較的少なくなる２３０℃〜２５０℃で行うのが好ましい。また、加熱時間は、加熱温度によって１０分以上６０分以下とし、素子構造体等の劣化を防止するために３０分以下であるのが好ましい。
また、この加熱圧着の際に印加される圧力は、接合層１５の表面と表面層２３Ｂの表面とを密着させるために、高いことが望ましいが、半導体ウェハ１０及び支持構造体２０の損傷を防止するために、２．５ｋＮ〜１２ｋＮの範囲であるのが好ましい。
この圧着接合処理の後の接合部断面のＳＥＭ画像を図５に示す。図５からわかるように、第１の接合層及び第２の接合層は、固相拡散または液相拡散を含む相互拡散の故に融合して１つの接合部となり、全体としてＳｎ含有率が約１５〜２５ｗｔ％の範囲のＡｕＳｎとなっている。図２のＡｕ−Ｓｎ系合金状態図を参照すると、例えば、Ｓｎが２０ｗｔ％程度のＡｕＳｎの溶解温度は約２８０℃となっており、後述する電極形成工程等の高温処理に耐え得る接合部が形成されていることがわかる。
半導体ウェハ１０と支持構造体２０との接合の後、図４ｃに示すように、例えば、レーザリフトオフ（ＬＬＯ）装置にて基板１１の裏面側からエキシマレーザを照射することにより基板１１を除去して、発光素子４０が完成する。なお、成長基板１１の除去は、レーザリフトオフ（ＬＬＯ）に限らず、ウェットエッチング、ドライエッチング、機械研磨法、もしくは化学機械研磨（ＣＭＰ）、またはこれらの方法の少なくとも１つを組み合わせた方法によって行ってもよい。
基板１１をＬＬＯで除去した場合は、基板１１を除去した後、ＬＬＯで発生したＧａを、熱水等を用いて除去し、基板１１を除去した後の除去面を塩酸で表面処理する。なお、ＬＬＯ後に行う表面処理に使用する薬剤としては窒化物半導体をエッチングできるものであればよく、リン酸、硫酸、ＫＯＨ、ＮａＯＨなどの酸やアルカリ溶液でもよい。また、表面処理はＡｒプラズマや塩素系プラズマを用いたドライエッチングや、研磨等で行ってもよい。
上記処理の終了後、成長基板の除去によって露出したデバイス層１３の表面のｎ型クラッド層上に、ｎ型クラッド層とオーミック接合をする光取り出し面側のオーミック電極すなわちｎ電極（図示せず）を形成する。ｎ電極は、Ｔｉ（１ｎｍ）／Ａｌ（２００ｎｍ）／Ｔｉ（１００ｎｍ）／Ｐｔ（２００ｎｍ）／Ａｕ（１０００ｎｍ）を蒸着等で順に成膜することで形成する。ｎ電極は、ｎ型半導体とオーミック接合を形成することが可能な材料で形成されていればよく、Ａｌ／Ｒｈ、Ａｌ／Ｐｔ等を用いて形成してもよい。
オーミック電極は、たとえばリフトオフ法を用いて形成され、蒸着方法は、抵抗加熱蒸着法のほか、ＥＢ蒸着法、スパッタ法などを用いてもよい。さらに、ｎ型クラッド層と光取り出し面側オーミック電極との間の良好なオーミック接合を構成する為に、窒素雰囲気下、約４００℃での熱処理による合金化を行ってもよい。以上の工程を経て、発光素子４０が完成する。
実施例１に係る発光素子の製造方法によれば、支持体構造２０側の第２の接合層２３の表面層２３Ｂを溶融点の低い、Ｓｎが９０ｗｔ％のＡｕＳｎで形成している。それにより、半導体ウェハ１０と支持体構造２０との接合時に、デバイス層１３の破壊が起きるほどの反りが生ずる高温の処理をすることなく、第１の接合層１５と第２の接合層２３との、ボイドの少ない強固な接合を行うことが可能であり、素子構造層等に高熱に対する耐性がない材料を用いた場合であっても、それらの材料を劣化させることなく強固な接合を行うことが可能である。よって、半導体素子の歩留まり及び半導体素子の品質を向上させることが可能である。
また、半導体ウェハ１０と支持体構造２０との接合後においては、低い溶融点を有する表面層２３Ｂが、第１の接合層及び下地層２３Ａと融合して１つの接合部となり、接合部全体として表面層２３ＢのＳｎ比率よりも低いＳｎ比率（本実施例では１５〜２５ｗｔ％）のＡｕＳｎ層が形成される。従って、図２の合金状態図からわかるように、第１の接合層１５及び第２の接合層２３との共晶接合によって形成された接合部は、全体として、電極形成処理等の接合後の高温処理に耐え得る融点（本実施例では約２８０℃以上）を有する層となる。
上記実施例では、発光素子を例に説明をしたが、本発明の製造方法は、他の電子デバイスの製造にも応用可能である。
上記実施例では、半導体ウェハ側の第１の接合層として２００ｎｍのＡｕ層を形成し、第２の接合層の下地層としてＳｎの含有率が２５％のＡｕＳｎ層を形成し、接合部全体のＳｎ含有率を約１５〜２５ｗｔ％としたが、第１の接合層及び第２の接合層が低温で（２５０℃以下）ボイドの少ない接合強度の良好な接合部を形成することが可能な範囲で、例えば、第１の接合層１５または下地層２３Ａと表面層２３Ｂとの濃度勾配を十分に確保しつつ、第１の接合層１５を純粋なＡｕではなくＳｎを少量（１０ｗｔ％以下）含有するＡｕＳｎにしたり、下地層２３ＢのＳｎ含有率を変更したり、各々の層の層厚を変更したりして接合部全体のＳｎ比率を１５〜２５ｗｔ％から変更してもよい。例えば、接合部全体のＳｎ含有率が３０ｗｔ％になるようにした場合は、溶融点が４００℃前後になり、接合後の熱処理に対してさらに高い耐性を持たせることが可能である。
なお、接合後の接合層全体のＡｕＳｎのＳｎ比率を約６５ｗｔ％以下にすれば、接合部の溶融点は約２８０℃以上となり、接合後の電極形成等の加熱処理に対して良好な耐性を持たせることが可能である。
上記実施例では、第２の接合層を下地層及びＳｎリッチな表面層の２層で形成するとしたが、例えば、接合後の接合部のＳｎの含有率を変更するために、下地層としてＳｎ組成の異なる２以上層を形成してもよい。
また、上記実施例では、半導体ウェハ側の第１の接合層をＡｕの層、支持体構造側の第２の接合層を下地層及びＳｎリッチな表面層で形成するとしたが、この構成を入れ替えて、半導体ウェハ側の第１の接合層を下地層及びＳｎリッチな表面層で形成し、支持構造体側の第２の接合層をＡｕの層で形成してもよい。
また、上記実施例では、サファイヤ基板上にＧａＮ系の半導体層を形成するとしたが、ＧａＡｓ基板上にＡｌＧａＩｎＰ系の半導体層を形成するとしてもよい。その場合、成長基板の除去は、例えば、アンモニア・過酸化水素混合エッチャントを用いたウェットエッチング、またはドライエッチング、機械研磨法、もしくは化学機械研磨（ＣＭＰ）等で行ってもよい。
上述した実施例における種々の数値、寸法、材料等は、例示に過ぎず、用途及び製造される半導体素子等に応じて、適宜選択することができる。
１０ 半導体ウェハ
１１ 成長基板
１３ 素子構造層
１５ 第１の接合層
２０ 支持構造体
２１ 支持基板
２３ 第２の接合層
２３Ａ 下地層
２３Ｂ 表面層

Claims (5)

  1. 第１の基板上に半導体層を含む素子構造層を形成するステップと、
    前記素子構造層上に第１の接合層を形成するステップと、
    第２の基板上に第２の接合層を形成するステップと、
    前記第１の接合層と前記第２の接合層とを対向させつつ加熱圧着するステップと、
    を含み、
    前記第１の接合層及び前記第２の接合層はいずれか一方がＡｕからなる層であり、他方がＡｕＳｎからなる層であり、前記ＡｕＳｎからなる層は、Ｓｎの含有量が８５ｗｔ％以上９５ｗｔ％以下の範囲内である表面層を有していることを特徴とする半導体素子の製造方法。
  2. 前記ＡｕＳｎからなる層は、前記表面層と、前記表面層よりもＳｎ含有率の低い下地層とを有し、前記加熱圧着するステップは、Ａｕ及び前記下地層の融点以下の温度で行われることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記加熱圧着するステップは、第１の接合層及び第２の接合層を２２０〜２５０℃の範囲内の温度に加熱するステップを含むことを特徴とする請求項１または２に記載の半導体素子の製造方法。
  4. 当該加熱圧着する前記第１の接合層及び前記第２の接合層によって形成される接合部のＳｎ含有量が６５ｗｔ％以下となるように前記ＡｕＳｎからなる層のＳｎ含有量が定められていることを特徴とする請求項１乃至３のいずれか１に記載の半導体素子の製造方法。
  5. 前記接合部のＳｎ含有量が、１５ｗｔ％以上２５ｗｔ％以下の範囲となるように前記ＡｕＳｎからなる層のＳｎ含有量が定められていることを特徴とする請求項４に記載の半導体素子の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015211111A (ja) * 2014-04-25 2015-11-24 Tdk株式会社 電子デバイス用の接合構造及び電子デバイス
JP2016039218A (ja) * 2014-08-06 2016-03-22 アルバック成膜株式会社 貫通電極基板の製造方法および貫通電極基板
JPWO2020138278A1 (ja) * 2018-12-26 2021-11-04 京セラ株式会社 電子部品の接合方法および接合構造体

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015109764A1 (de) * 2015-06-18 2016-12-22 Infineon Technologies Ag Eine Laminarstruktur, ein Halbleiterbauelementund Verfahren zum Bilden von Halbleiterbauelementen
US11094865B2 (en) * 2017-01-26 2021-08-17 Suzhou Lekin Semiconductor Co., Ltd. Semiconductor device and semiconductor device package

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002373960A (ja) * 2001-06-14 2002-12-26 Tokuyama Corp 素子接合用基板及びその製造方法
JP2003200289A (ja) * 2001-09-27 2003-07-15 Furukawa Electric Co Ltd:The 部材の接合方法、その方法で得られた接合部材
WO2005020315A1 (ja) * 2003-08-26 2005-03-03 Tokuyama Corporation 素子接合用基板、素子接合基板及びその製造方法
JP2011138839A (ja) * 2009-12-26 2011-07-14 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子及びその製造方法
US20120007117A1 (en) * 2010-07-08 2012-01-12 Andrews Peter S Submount for Electronic Die Attach with Controlled Voids and Methods of Attaching an Electronic Die to a Submount Including Engineered Voids

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005259820A (ja) * 2004-03-09 2005-09-22 Sharp Corp Ｉｉｉ−ｖ族化合物半導体発光素子とその製造方法
JPWO2006038665A1 (ja) * 2004-10-01 2008-05-15 三菱電線工業株式会社 窒化物半導体発光素子およびその製造方法
JP4325571B2 (ja) 2005-02-28 2009-09-02 株式会社日立製作所 電子装置の製造方法
JP5082613B2 (ja) * 2007-06-13 2012-11-28 ウシオ電機株式会社 Ｌｅｄ素子およびその製造方法
JP5426081B2 (ja) 2007-06-20 2014-02-26 スタンレー電気株式会社 基板接合方法及び半導体装置
JP5329341B2 (ja) * 2009-08-19 2013-10-30 スタンレー電気株式会社 光半導体装置及びその製造方法
FR2961945B1 (fr) * 2010-06-23 2012-08-17 Commissariat Energie Atomique Procede de scellement de deux elements par thermocompression a basse temperature
JP5687858B2 (ja) * 2010-07-30 2015-03-25 スタンレー電気株式会社 半導体発光装置
JP2012089828A (ja) 2010-09-22 2012-05-10 Toshiba Corp 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002373960A (ja) * 2001-06-14 2002-12-26 Tokuyama Corp 素子接合用基板及びその製造方法
JP2003200289A (ja) * 2001-09-27 2003-07-15 Furukawa Electric Co Ltd:The 部材の接合方法、その方法で得られた接合部材
WO2005020315A1 (ja) * 2003-08-26 2005-03-03 Tokuyama Corporation 素子接合用基板、素子接合基板及びその製造方法
JP2011138839A (ja) * 2009-12-26 2011-07-14 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子及びその製造方法
US20120007117A1 (en) * 2010-07-08 2012-01-12 Andrews Peter S Submount for Electronic Die Attach with Controlled Voids and Methods of Attaching an Electronic Die to a Submount Including Engineered Voids

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015211111A (ja) * 2014-04-25 2015-11-24 Tdk株式会社 電子デバイス用の接合構造及び電子デバイス
JP2016039218A (ja) * 2014-08-06 2016-03-22 アルバック成膜株式会社 貫通電極基板の製造方法および貫通電極基板
JPWO2020138278A1 (ja) * 2018-12-26 2021-11-04 京セラ株式会社 電子部品の接合方法および接合構造体
JP7223772B2 (ja) 2018-12-26 2023-02-16 京セラ株式会社 電子部品の接合方法および接合構造体

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