JP2013141183A5 - - Google Patents

Description

図１は、本発明の第１の実施の形態に係る送受信システムの構成例を示すブロック図である。 図２は、リンク確立を説明するための図である。 図３は、第１の実施の形態に係る第１及び第２の送受信装置間におけるリンク確立の動作の一例を示すタイミングチャートである。 図４（ａ）は、第１の実施に形態に係る第１の送受信装置の動作の一例を示すフローチャート、図４（ｂ）は、第１の実施の形態に係る第２の送受信装置の動作の一例を示すフローチャートである。 図５は、第１の送受信装置が第２の送受信装置よりも先に電源ＯＮとなった場合のリンク確立の動作の一例を示すタイミングチャートである。 図６は、第２の送受信装置が第１の送受信装置よりも先に電源ＯＮとなった場合のリンク確立の動作の一例を示すタイミングチャートである。 図７は、本発明の第２の実施の形態に係る送受信システムの構成例を示すブロック図である。 図８は、第２の実施の形態に係る第１及び第２の送受信装置間におけるリンク確立の動作の一例を示すタイミングチャートである。

（リンク確立）
ここで、リンク確立を図２を参照し、第１レーン３１及び第２レーン３２のリンクを確立する場合について説明する。使用するＳＥＲＤＥＳによって、パラレル部のビット幅が１０ｂｉｔ、２０ｂｉｔ、３６ｂｉｔ等のように幾つか選択できるものがある。例えば、１６ｂｉｔで使用するように設定した場合、ビット変換部２４Ａ、２４Ｂでは、２つの８Ｂ１０Ｂ変換部２４１、２４２を使用して１６ｂｉｔを２０ｂｉｔ化した後、パラレル／シリアル変換部２６Ａ、２６Ｂにより２０ｂｉｔを１ｂｉｔ化する。この場合は、２０ｂｉｔが１つの固まりとして扱われる。リンク確立を行う場合には、送信側からリンク確立用の情報としてＫ２８．５（１０ｂｉｔ）＋Ｄ２４．３（１０ｂｉｔ）のデータを繰り返し送信してリンク確立の要求を行う。受信側では、シリアル／パラレル変換部４１Ａ、４１Ｂにより１ｂｉｔを１０ｂｉｔ単位に分け、ビット逆変換部４３Ａ、４３Ｂの１０Ｂ８Ｂ変換部４３１、４３２にて上位８ｂｉｔ、下位８ｂｉｔに変換する。受信側のシリアル／パラレル変換部４１Ａ、４１Ｂは、受信データとＫ２８．５＋Ｄ２４．３のデータとを照合し、合致する位置（図２の矢印で示す、先頭２０ｂｉｔと次の２０ｂｉｔとの境目）の頭出し（アライメント調整）を行って、合致した位置に基づいてデータの同期制御等を行ってリンクを確立する。

（第２の実施の形態の動作）
第２の実施の形態の動作を図８を参照して説明する。図８は、第２の実施の形態に係る第１及び第２の送受信装置間におけるリンク確立の動作の一例を示すタイミングチャートである。

Claims (1)

1. 前記第１及び第２の伝送路は、光信号を伝送する光伝送路であり、
   前記第１の送受信装置の前記第１の送信手段は、前記リンク確立用の情報の送信に先立って前記リンク確立用の情報の送信時よりも単位時間当たりの光量が少ない光信号により前記リンク確立用の情報とは異なる確認用の情報を前記複数の第１の伝送路を介してシリアルに送信する複数の光送信部と、前記第２の送受信装置から前記第２の伝送路を介してシリアルに送信された光信号を受信する光受信部とを備え、
   前記第２の送受信装置の前記第２の送信手段は、前記リンク確立用の情報の送信に先立って前記リンク確立用の情報の送信時よりも単位時間当たりの光量が少ない光信号により前記リンク確立用の情報とは異なる確認用の情報を前記第２の伝送路を介してシリアルに送信する光送信部と、前記第１の送受信装置から前記複数の第１の伝送路を介してシリアルに送信された光信号を受信する複数の光受信部とを備えた請求項１又は２に記載の送受信システム。