WO2005029778A1

WO2005029778A1 - 通信制御回路および通信制御方法

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Publication number: WO2005029778A1
Application number: PCT/JP2003/011796
Authority: WO
Inventors: Suehiro Kawanishi
Original assignee: Fujitsu Limited
Priority date: 2003-09-16
Filing date: 2003-09-16
Publication date: 2005-03-31
Also published as: US20060123163A1; JP4040654B2; US7330921B2; JPWO2005029778A1

Abstract

　同期転送モードを用いて、送信したデータに対する応答を一定時間内に受信する処理を外部制御回路を用いずに実行する。許容時間算出部（１０１）は、シリアルバス（１０）に接続された各通信ノードに対して送信する送信データのデータ長と、これらの送信データに対応する応答データのデータ長と、送信データの送信先の通信ノード数とから、送信データに対する応答データを受信するまでの許容時間を、同期転送モードで規定された通信サイクルを基にして算出する。応答時間管理部（１０２）は、シリアルバス（１０）を通じて送信された送信データに対する応答として受信された応答データが、許容時間算出部（１０１）により算出された許容時間内に受信されたか否かを管理する。これにより、送信データに対する応答データを受信するまでの時間が保証される。

Description

明細書通信制御回路および通信制御方法技術分野

本発明は、バスを通じて接続された 1つ以上の通信ノードとの間で、固有の通信サイクルに基づく同期転送モードによりデータの送受信を行う通信制御回路、およびこの通信制御回路における通信制御方法に関し、特に、送信データに対する応答のリアルタイム性を保証することが可能な通信制御回路および通信制御方法に関する。背景技術

近年の F A (Factory Automat ion) システムでは、制御点数や転送データの容量が増加していることから、制御コマンドゃデ一タの転送に用レ、られる通信回線の高速化が必要とされている。これとともに、例えば様々なメーカ製の機器を統合して制御可能とするために、汎用的な規格の通信回線を用いることが要求されている。一方で、主に家庭用の電子機器間で、 1 0 0 M b p s〜4 0 0 M b p sといった比較的大容量のデータを転送することが可能なシリアルインタフエ一ス格として、 I E E E (the Institute of Electrical and Electronic Engi neers) 1 3 9 4インタフェースが知られており、 F Aシステムにおいても、この I E E E 1 3 9 4インタフェースを用いることが検討されている。

ところで、 I E E E 1 3 9 4インタフェースでは、データ転送の動作モードとして、ァイソクロナス転送モードと、ァシンクロナス転送モードとが用意されている。このうち、ァイソクロナス転送モードは、送信要求を発したすべての通信ノードに対してァイソクロナスサイクル内における送信を保証する動作モードであり、主に画像や音声のデータを 1方向にリアルタイムで転送することを目的としている。

これに对して、ァシンクロナス転送モードは、一定の帯域幅を保証しない動作モードであり、データを特定のノードに転送し、受信したノードは応答を返すことが義務づけられている。従って、制御コマンド等は通常、ァシンクロナス転送モードを用いて転送される。しかし、例えば F Aシステムにおいて、制御対象のデバイスにタスク開始のための制御コマンドを送信する場合等には、制御のリァルタイム性を保証する必要があるため、ァイソクロナス転送モードを用いることが要求されている。

なお、従来の関連技術として、管理局に割り当てられた通信ノードが、ァイソクロナス通信フェーズにおいて、通信サイクルの開始を示すサイタリックトリガパケットを周期的に送信する一方、通常局に割り当てられた通信ノードが、アイソクロナス通信フェーズにおいて、管理局に割り当てられた通信ノードから送信されるサイクリックトリガパケットに応答して、ァシンクロナス通信フェーズにおいて送信要求を発して送信機会を得ることにより、目的とするデータを送信するように構成されたサイクリックデータ通信システムがあつた（例えば、特許文献 1参照）。このシステムでは、ァイソクロナス通信フェーズによりデータの送信タイミングを得て、ァシンクロナス通信フェーズにおいてデータを転送することにより、高速転送および高応答の制御を可能としている。

特許文献 1

特開 2 0 0 3— 8 5 7 9号公報（段落番号〔0 1 0 9〕〜〔0 1 1 7〕、図 9 )

上述したように、ァシンクロナス転送モードでは、データ転送のリアルタイム性が保証されないため、ァイソクロナス転送モードを用いてタスク開始のための制御コマンド等の転送を行うことが要求されていた。しカゝし、ァイソクロナス転送モードでは、受信データに対する応答を返すことが義務づけられておらず、応答の送信や応答の受信確認を行うには、制御コマンドの送信側および受信側ともに、通信制御 L S I (Large Scale Integration) の外部に M P U (Micro Proc essing Unit) 等の制御装置を設けて、この外部制御装置の処理により通信の制御を行う必要があった。このため、通信システムの製造コストや設置面積が大きくなってしまうとともに、外部制御装置による転送時のオーバへッドが発生する _c 例えば、受信側のノ一ドでは、外部制御装置により受信割り込み発生の検出ゃ応答データのセット、応答データの転送開始命令の発行等が行われる必要がある。このようなオーバへッドの発生により、データ転送のリアルタイム性を保証することが難しかった。発明の開示

本発明はこのような点に鑑みてなされたものであり、同期転送モードを用いて、送信したデータに対する応答を一定時間内に受信する処理を外部制御回路を用レヽずに実行することが可能な通信制御回路を提供することを目的とする。

また、本発明の他の目的は、同期転送モードを用いて、送信したデータに対する応答を一定時間内に受信する処理を外部制御回路を用レ、ずに実行することが可能な通信制御方法を提供することである。

本発明では上記課題を解決するために、図 1に示すような通信制御回路が提供される。この通信制御回路は、シリアルバス 1 0を通じて接続された 1つ以上の通信ノードとの間で、固有の通信サイクルに基づく同期転送モードにより行われるデータの送受信を制御する通信制御回路であり、前記各通信ノードに対して送信する送信データのデータ長と、前記送信データに対応する応答データのデータ長と、前記送信データの送信先の通信ノード数とから、前記送信データに対する前記応答データを受信するまでの許容時間を前記通信サイクルを基にして算出する許容時間算出部 1 0 1と、前記シリアルバス 1 0を通じて送信された前記送信データに対する応答として受信された応答データが、前記許容時間算出部 1 0 1 により算出された前記許容時間内に受信されたか否かを管理する応答時間管理部 1 0 2とを有することを特徴とする。

このような通信制御回路は、例えば他の通信ノードの動作を制御するための制御データ等を送信する送信側の通信ノード 1に設けられる。ここで、許容時間算出部 1 0 1は、シリアルバス 1 0に接続された各通信ノードに対して送信する送信データのデータ長と、これらの送信データに対応する応答データのデータ長と、送信データの送信先の通信ノード数と力ゝら、送信データに対する応答データを受信するまでの許容時間を通信サイクルを基にして算出する。応答時間管理部 1 0 2は、シリアルバス 1 0を通じて送信された送信データに対する応答として受信された応答データが、許容時間算出部 1 0 1により算出された許容時間内に受信されたか否かを管理する。これにより、送信データに対する応答を受信するまでの時間が、同期転送モードで規定された通信サイクルを基にして管理され、例えば、許容時間内に応答を受信した場合には次の送信データを送信し、応答を受信するまでに許容時間を超えた場合にはエラーを通知するといつた処理を行うことができる。

また、本発明ではさらに、図 1に示すような通信制御回路が提供される。この通信制御回路は、シリアルバス 1 0を通じて接続された 1つ以上の通信ノードとの間で、固有の通信サイクルに基づく同期転送モードにより行われるデータの送受信を制御する通信制御回路であり、前記シリアルバス 1 0上の所定の前記通信ノードから送信される送信データに対応する応答データをあらかじめ保持する応答データ保持部 2 0 1と、前記シリアルバス 1 0を通じて受信された前記送信データから自分宛てのものを抽出する受信データ抽出部 2 0 2と、前記受信データ抽出部 2 0 2により抽出された前記送信データに対する応答データを前記応答データ保持部 2 0 1から取得して、前記送信データの送信元への送信を要求する応答データ出力部 2 0 3とを有することを特徴とする。

このような通信制御回路は、例えばこの通信制御回路に接続された機器の動作を制御する制御ホストからの制御データ等を受信する受信側の通信ノード 2に設けられる。ここで、応答データ保持部 2 0 1は、この制御ホストに該当する所定の通信ノードから送信される送信データに対応する応答データをあらかじめ保持する。受信データ抽出部 2 0 2は、シリアルバス 1 0を通じて受信された送信データから自分宛てのものを抽出する。応答データ出力部 2 0 3は、受信データ抽出部 2 0 2により自分宛ての送信データが抽出された場合に、この送信データに対する応答データを応答データ保持部 2 0 1から取得して、送信データの送信元への送信を要求する。これにより、受信された送信データに対応する応答データ、シリアルバス 1 0を通じて送信元の通信ノード 1に送信される。

本発明の通信制御回路では、シリアルバス上の通信ノードに送信した送信データに対して、送信先の通信ノードからの応答を受信するまでの時間が、同期転送モードで規定された通信サイクルを基にして管理されるので、データ転送のリァルタイム性を保証することができる。また、通信サイクルを基にして応答時間を管理することで、ネットワークプロトコル上の下位層での処理により上記のリアルタイム性が実現されるので、外部の制御回路を用いる必要がなくなり、処理のオーバへッドを低減して、リアルタイムのデータ転送をより正確に行うことが可能となる。

また、本発明の通信制御回路では、シリアルバス上の所定の通信ノードからの送信データを受信した際に、この送信データに対する応答データを、あらかじめ保持していた応答データから取得して、送信元に対して返信するように制御するので、応答の処理のオーバヘッドが低減される。これにより、送信元の通信ノードにおいて応答を短時間で受信することができ、データ転送のリアルタイム性を保証することが可能となる。

本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。図面の簡単な説明

図 1は、本発明の原理を示す原理構成図である。

図 2は、本発明が適用される通信システムの構成例を示す図である。

図 3は、制御ホストとなる通信ノードのハードウエア構成例を示すブロック図である。

図 4は、制御ホストに設けられた 1 3 9 4 I Z Fモジュールの内部構成を示すブロック図である。

図 5は、制御対象となる通信ノードのハードウエア構成例を示すプロック図でめる。

図 6は、制御対象の通信ノードに設けられた 1 3 9 4 I / Fモジュールの内部構成を示すプロック図である。

図 7は、制御ホストである通信ノードから制御コマンドが送信される際のパケット構成例を示す図である。

図 8は、タイムァゥト時間がァイソクロナスサイクルの 1周期分の時間に設定された場合におけるシリアルバス上のデータ送受信タイミングを示す図である。図 9は、タイムァゥト時間がァイソクロナスサイクルの 2周期分の時間に設定された場合におけるシリアルバス上のデータ送受信タイミングを示す図である。図 1 0は、制御ホストである通信ノードにおける制御コマンド送信時の処理の流れを示すフローチャートである。

図 1 1は、制御コマンドの受信側の通信ノ一ドにおける制御コマンド受信時の処理の流れを示すフローチャートである。発明を実施するための最良の形態

以下、本発明の実施の形態を図面を参照して詳細に説明する。

図 2に示すように、本発明は、複数の通信ノード 1〜5が、シリアルバス 1 0 を通じて接続された通信システムに適用される。各通信ノード 1〜5は、例えばコンピュータ機器や家電製品、 F Aシステム内の製造装置等として実現される。なお、図 1では一例として 5つの通信ノードがシリアルバス 1 0に接続された例を示しているが、本発明は 2つ以上の通信ノードが存在する場合に適用可能である。

シリアルバス 1 0上の通信では、固有の通信サイクルに基づく同期転送モードによりデータの送受信を行うことが可能となっている。例えば、いずれかの通信ノードを同期転送のための管理局に割り当て、この管理局が通信サイクルの開始を示す信号をシリアルバス 1 0上に定期的に送信することにより、同期転送が実現される。

本発明は、いずれかの通信ノードから、他の通信ノードに対してデータを送信したときに、送信先の通信ノードから送信元に応答を返す場合に適用される。そして、このような通信を同期転送モードを利用して実行することにより、データ転送とこれに対する応答のリアルタイム性を保証する。例えば、いずれかの通信ノードを制御ホストとし、他の通信ノードを制御対象の機器とした場合に、ある通信サイクルにおいて、制御ホストから複数の制御対象の機器に対して一斉に制御データを転送し、制御データからの応答を所定時間内に受信したことを確認して、次の制御に移行するようなシステムに適用可能である。

図 1は、本発明の原理を示す原理構成図である。なお、図 1では例として、通信ノード 1をデータの送信側とした場合を想定する。また、データの受信側を代表して、通信ノード 2を示している。

図 1に示すように、送信側の通信ノード 1は、許容時間算出部 1 0 1、応答時間管理部 1 0 2、下位層制御部 1 0 3および I Z F (インタフェース）回路 1 0 4を具備している。また、受信側の通信ノード 2は、応答データ保持部 2 0 1、受信データ抽出部 2 0 2、応答データ出力部 2 0 3、下位層制御部 2 0 4および I Z F回路 2 0 5を具備している。

通信ノード 1において、許容時間算出部 1 0 1、応答時間管理部 1 0 2、下位層制御部 1 0 3および I Z F回路 1 0 4は、例えば、シリアルバス 1 0と接続して通信を行うための通信 I / Fモジュール内に設けられる。また、これらのうち、許容時間算出部 1 0 1、応答時間管理部 1 0 2および下位層制御部 1 0 3は、例えば同一基板上に集積されて設けられる。

許容時間算出部 1 0 1は、シリアルバス 1 0に接続された各通信ノード 2〜 5 に対して送信する送信データのデータ長と、これらの送信データに対応する応答データのデータ長と、送信データの送信先の通信ノード数とから、送信データに対する応答データを受信するまでの許容時間を、同期転送モードで規定された通信サイクルを基にして算出する。

応答時間管理部 1 0 2は、シリアルバス 1 0を通じて送信された送信データに対する応答として受信された応答データが、許容時間算出部 1 0 1により算出された許容時間内に受信されたか否かを管理する。

下位層制御部 1 0 3は、送信データのシリアルバス 1 0への送信、および応答データのシリアルバス 1 0からの受信のために、 I 回路 1 0 4に対する電気的インタフェースの規定や、パケット送受信、通信サイクル等に対する制御を含むネットワークプロトコル上の下位層の制御処理を行う。この下位層には例えば、電気的インタフェース、パケット送受信および通信サイクルのそれぞれに対する制御等が含まれる。

I Z F回路 1 0 4は、シリアルバス 1 0に電気的に接続して、下位層制御部 1 0 3から出力された信号をシリアルバス 1 0上に送信する。また、シリアルバス 1 0を通じて受信した信号を、下位層制御部 1 0 3に供給する。一方、通信ノード 2において、応答データ保持部 2 0 1、受信データ抽出部 2 0 2、応答データ出力部 2 0 3、下位層制御部 2 0 4および I / F回路 2 0 5は、例えば、シリアルバス 1 0と接続して通信を行うための通信 I / Fモジュール内に設けられる。また、これらのうち、応答データ保持部 2 0 1、受信データ抽出部 2 0 2および応答データ出力部 2 0 3は、例えば同一基板上に集積されて設けられる。

応答データ保持部 2 0 1は、通信ノード 1からのデータ受信に先立って、送信される送信データに対応する応答データをあらかじめ保持する。受信データ抽出部 2 0 2は、シリアルバス 1 0を通じて受信された送信データから、通信ノード 2宛てのものを抽出する。応答データ出力部 2 0 3は、受信データ抽出部 2 0 2 により抽出された送信データに対する応答データを応答データ保持部 2 0 1から取得して、送信元である通信ノード 1への送信を下位層制御部 2 0 4に対して要求する。

下位層制御部 2 0 4は、下位層制御部 1 0 3の機能に対応し、送信データのシリアルバス 1 0からの受信、および応答データのシリアルバス 1 0への送信のために、 I Z F回路 2 0 5に対する電気的インタフェースの規定や、パケット送受信、通信サイクル等に対する制御を含むネットワークプロトコル上の下位層の制御処理を行う。

1 ？回路2 0 5は、 I Z F回路 1 0 4の機能に対応し、シリアルバス 1 0に電気的に接続して、下位層制御部 2 0 4から出力された信号をシリアルバス 1 0 上に送信する。また、シリアルバス 1 0を通じて受信した信号を、下位層制御部 2 0 4に供給する。

以下、通信ノード 1および 2における動作について説明する。

通信ノード 1では、上位層のアプリケーションの処理により、例えば通信ノード 2〜 5に対してそれぞれ所定のデータを送信する要求が発せられる。このとき、許容時間算出部 1 0 1は、要求された送信データから、この送信データのデータ長、この送信データに対応する応答データのデータ長の情報を取得する。これらのデータは、例えば記録媒体にあらかじめ対応付けて記憶しておけばよ、。

許容時間算出部 1 0 1は、これらの各データ長と、送信先の通信ノード数とから、送信データの送信後に各通信ノード 2〜 5からの応答を受信するまでの許容時間を、同期転送モードで規定された通信サイクルを基にして算出する。ここで、許容時間算出部 1 0 1は、送信データのデータ長に応じたデータ送信に必要な時間や、受信した各通信ノード 2〜 5がシリアルバス 1 0上でデータ通信を行う権利を取得するための調停時間、および、応答データのデータ長に応じた各通信ノ一ド 2〜 5からの応答データ送信に要する時間等から、応答データの受信までに最低限必要な時間を算出することが可能であるので、これらの時間の経過後に現れるいずれかの通信サイクルの開始時（例えば最初に現れる通信サイクルの開始時）までを、許容時間として算出することができる。

また、上位層のアプリケーションプログラムの処理部から要求された送信データは、下位層制御部 1 0 3においてバケツトに格納されて I Z F回路 1 0 4に出力され、シリアルバス 1 0に送出される。これとともに、応答時間管理部 1 0 2 は、 I F回路 1 0 4および下位層制御部 1 0 3を通じて受信されるデータを監視して、応答データが受信されるまでの時間をカウントする。

一方、受信側の各通信ノード 2〜 5は、シリアルバス 1 0に送信されたデータを受信する。通信ノード 2では、 I ZF回路 2 0 5においてデータが受信されて下位層制御部 2 0 4に渡され、データがパケットから取り出される。受信データ抽出部 2 0 2は、取り出されたデータから、この通信ノード 2宛ての送信データを抽出する。

送信データが抽出されると、応答データ出力部 2 0 3は、抽出された送信データに対して返信すべき応答データを、応答データ保持部 2 0 1から取得し、この応答データを下位層制御部 2 0 4に出力して、通信ノード 1への送信を要求する。これにより、応答データは下位層制御部 2 0 4において所定のバケツトに格納され、シリアルパス 1 0上への送信権利が得られると、このパケットが I / F回路 2 0 5を介してシリアルバス 1 0上に送出される。

通信ノード 1では、シリアルバス 1 0に送出された応答データが、 I / F回路 1 0 4により受信される。応答時間管理部 1 0 2は、受信された応答データを下位層制御部 1 0 3を介して取得し、送信先のすべての通信ノード 2〜 5からの応答データについて、許容時間内に受信したか否かを判断する。許容時間内に受信された場合は、上位層のアプリケーションプログラム処理部に対してその旨を通知し、次に送信すべき送信データの出力を要求する。また、許容時間内に受信されなかった場合には、例えば上位層のアプリケーションプログラム処理部に対してエラーを通知する。

以上の処理により、データ送信側の通信ノード 1では、同期転送モードを利用した通信により、送信したデータに対する応答を受信することができ、この応答までの時間を通信サイクルを基にして管理することができる。従って、送信データを受信側の通信ノードが決められた時間内に受信したか否かを認識することができ、データ転送のリアルタイム性を確保することができる。

また、通信サイクルを基にして応答時間を管理することで、ネットワークプロトコル上の下位層での処理により上記のリアルタイム性が実現されるので、外部の制御回路を用いずに、これらの処理機能を通信 I ZFモジュール内の制御回路に実装することが可能となる。従って、製造コストや設定面積を縮小できるとともに、処理のオーバヘッドが低減されて、リアルタイムのデータ転送をより正確に行うことが可能となる。

また、データ受信側の通信ノード 2では、送信データを受信した際に、この送信データに対する応答データを、応答データ保持部 2 0 1にあら力じめ保持していた応答データから取得して、送信元に対して返信するように制御される。従つて、このような機能を通信 I ZFモジュール内の制御回路に実装することにより、外部の制御回路による上位層のアプリケーションでの処理を行わずに、オーバへッドの少ない高速な応答処理を行うことができ、データ転送のリアルタイム性をより容易に確保することが可能となる。

次に、上記の通信システムの通信 I Z F規格として I E E E 1 3 9 4を用いるとともに、通信ノード 1を制御ホスト、通信ノード 2〜 5を制御対象の機器とし、通信ノード 1から送信される制御コマンドにより通信ノード 2〜 5の動作を制御する場合を想定して、本発明の実施の形態例について具体的に説明する。

まず、図 3は、制御ホストとなる通信ノード 1のハードウェア構成例を示すブ口ック図である。

図 3では、通信ノード 1が P C等のコンピュータ機器として実現された場合の構成例を示している。この通信ノード 1は、 CPU (Central Processing Uni t) 1 10、 RAM (Random Access Memory) 1 20、 HDD (Hard Disk Driv e) 1 30、グラフィック処理部 140、入力 Iノ F 1 50、および 1 394 1 /Fモジュール 160によって構成され、これらは内部バス 1 70を介して相互に接続されている。

CPU 1 10は、 HDD 1 30に格納されたプログラムを実行して、通信ノード 1全体の動作を制御する。 RAMI 20は、 C PU 1 10に実行させるプログラムの少なくとも一部や、このプログラムによる処理に必要な各種データを一時的に記憶する。

HDD 1 30には、 OS (Operating System) やアプリケーションプログラム、各種データが格納される。アプリケーションプログラムとしては、他の通信ノード 2〜 5の動作を制御するためのプログラムや、 I EEE 1 394バス（ここではシリアルバス 10) の通信プロトコルのうち上位層に対する制御を行う通信制御プログラム等が含まれる。

グラフィック処理部 140には、モニタ 141が接続されている。このグラフィック処理部 140は、 CPU1 10からの命令に従って、モニタ 141の画面上に画像を表示させる。入力 IZF 1 50には、キーボード 1 51やマウス 15 2が接続されている。この入力 IZF 1 50は、キーボード 1 51やマウス 15 2からの信号を、内部バス 1 70を介して CPU1 10に送信する。

1 394 I /Fモジユーノレ 160は、通信ノード 2〜 5に対する制御信号の送信側の通信 IZFであり、 I EEE 1394規格に従って、シリアルバス 10を通じて他の通信ノード 2〜5との間でデータの送受信を行う。

図 4は、 1 394 1 /Fモジュール 160の内部構成を示すブロック図である ₍ 1 394 I /Fモジュール 160は、図 4に示すように、 I,F回路 161と通信制御 L S I 162とを具備する。 I 回路 161は、シリアルバス 10に電気的に接続して信号の送受信を行う。通信制御 LS 1 1 62は、 CPU1 10 により実行される上位層のアプリケーシヨンプログラムの処理に従って、 I ZF 回路 16 1の動作を制御する。この通信制御 LS I 162には、他の通信ノード 2〜 5に対する制御コマンドの送信制御、およびこの制御コマンドに対する応答データの受信タイミングの管理を行う制御回路が実装されている。

通信制御 L S I 1 6 2は、物理層制御回路 6 2 1、リンク層制御回路 6 2 2、トランザクション層制御回路 6 2 3、送信用メモリ 6 2 4、受信用メモリ 6 2 5、バスリセット制御回路 6 2 6、タイムアウト管理回路 6 2 7、および応答データ管理回路 6 2 8を具備している。

物理層制御回路 6 2 1は、シリアルバス 1 0を介して送受信される電気信号と、リンク層制御回路 6 2 2で使用する論理的な信号との間の信号変換処理を行う。具体的には、リンク層制御回路 6 2 2が使用する論理信号のェンコ一ドおよびデコード、電気信号のレベル等の電気的 I / Fの規定、シリアルバス 1 0の使用権に対するアービトレーションの実行、通信クロックの再同期制御等の処理を行う。リンク層制御回路 6 2 2は、物理層制御回路 6 2 1とトランザクション層制御回路 6 2 3との間で信号処理を行う。具体的には、トランザクション層制御回路 6 2 3からデータや命令を受け取って、 I E E E 1 3 9 4規格に基づく標準パケットを生成して、物理層制御回路 6 2 1に送信を要求するとともに、物理層制御回路 6 2 1から出力されるデータに対して、データチェック、データのフレーム分け等を行ってバケツトからデータを抽出し、トランザクション層制御回路 6 2 3に引き渡す。また、ルートノードとなった場合には、ァイソクロナスサイクルの制御処理を行う。

トランザクション層制御回路 6 2 3は、送信用メモリ 6 2 4および受信用メモリ 6 2 5を介して、 C P U 1 1 0により実行される上位層のアプリケーションプログラムと、リンク層制御回路 6 2 2との間で信号処理を行う。例えば、送信用メモリ 6 2 4に格納されたデータや命令をリンク層制御回路 6 2 2に伝達させ、また、リンク層制御回路 6 2 2から受け取ったデータを受信用メモリ 6 2 5に格納する。

送信用メモリ 6 2 4は、ァイソクロナス転送モードによる送信専用の F I F O (First In First Out) 方式のデータバッファであり、上位層のアプリケーシヨンプログラムの処理によって生成されたデータや命令を、内部バス 1 7 0を通じて受け取って保持し、応答データ管理回路 6 2 8の要求等に応じて、保持しているデータや命令をトランザクション層制御回路 6 2 3に出力する。受信用メモリ 6 2 5は、ァイソクロナス転送モ一ドによる受信専用の F I F O 方式のデータバッファであり、トランザクション層制御回路 6 2 3から受け取つたデータを保持して、応答データ管理回路 6 2 8に出力する。

バスリセット制御回路 6 2 6は、シリアルバス 1 0における初期化（バスリセット）動作を制御する回路であり、バスリセットの完了後に、接続ノード数をタィムァゥト管理回路 6 2 7に通知する。

タイムァゥト管理回路 6 2 7は、通信ノード 2 〜 5への制御コマンド送信時にこの制御コマンドに対する応答受信時にタイムアウトとされる時間（以下、タイムアウト時間と呼称する）をァイソクロナスサイクルを基に設定し、受信時間のカウントを行う。タイムアウト管理回路 6 2 7は、上位層のアプリケーションプログラムの処理により発せられるタスク開始要求を内部バス 1 7 0を通じて受信すると、要求されたタスクのための制御コマンドを応答データ管理回路 6 2 8に通知して、これらに対応する応答データのデータ長を取得し、この応答データおよび送信する制御コマンドのデータ長と、バスリセット制御回路 6 2 6から通知されている接続ノード数とに応じて、タイムアウト時間を算出し、設定する。なお、タイムアウト時間は、例えば、この回路に供給されるクロック信号を基に計時しても、あるいは、リンク層制御回路 6 2 2によって出力されるアイソクロナスサイクルをカウントすることにより計時してもよレ、。

応答データ管理回路 6 2 8は、タイムアウト管理回路 6 2 7に対して、送信される制御コマンドに対応する応答データのデータ長を通知するとともに、その後に受信用メモリ 6 2 5に格納される応答データを監視して、その応答データがタィムァゥト時間内に受信されたか否かをタイムァゥト管理回路 6 2 7からの情報に基づいて判断し、正常に受信された場合には、次の制御コマンドの送信を許可する。具体的には、内部バス 1 7 0を通じて判断結果を上位層のアプリケーションプログラム処理部に対して通知して、次の制御コマンドを送信用メモリ 6 2 4 に格納させ、その制御コマンドの読み出しを要求する。

次に、制御ホストの制御対象となる通信ノードの構成について説明する。図 5 は、これらを代表して通信ノード 2のハードウエア構成例を示すプロック図である。なお、他の通信ノード 3 〜 5も、同様のハードウェア構成により実現することができる。

通信ノード 2は、 CPU 210、 ROM (Read Only Memory) /R AM22 0、デバイス I ZF 230、制御対象デバイス 240、および 13941 ZFモジュール 250によって構成され、これらは内部バス 260を介して相互に接続されている。

CPU210は、 ROM/RAM220に格納されたプログラムを実行して、通信ノード 2全体の動作を制御する。 ROMZRAM220は、 CPU210に実行させるアプリケーションプログラムやデータをあらかじめ保持するとともに、このプログラムによる処理に必要な各種データを一時的に記憶する。また、アブリケーシヨンプログラムとしては、制御ホストである通信ノード 1からの制御信号に従って制御対象デバイス 240の動作を制御するためのプログラムや、 I E EE 1394バス（ここではシリアルバス 10) の通信プロトコルのうち上位層に対する制御を行う通信制御プログラム等が含まれる。

制御対象デバイス 240は、制御ホストである通信ノード 1によってその動作が制御されるデバイスである。例えば、本システムが F Aシステムに適用された場合、制御対象デバイス 240は、製品を製造するための製造機械、またはその一部として構成される。

13941 ZFモジュール 250は、通信ノード 1からの制御信号の受信側の通信 IZFであり、 I EEE 1394規格に従って、シリアルバス 10を通じて他の通信ノード 1および 3〜 5との間でデータの送受信を行う。

図 6は、 1394 IZFモジュール 250の内部構成を示すブロック図である。 1394 IZFモジュール 250は、図 6に示すように、 I/F回路 251と、通信制御 L S I 252とを具備する。 IノF回路251は、シリアルバス 10に電気的に接続して信号の送受信を行う。通信制御 LS 1252は、 CPU210 により実行される上位層のアプリケーションプログラムの処理に従って、 IZF 回路 251の動作を制御する。この通信制御 L S I 252には、通信ノード 1力ら受信した制御コマンドに対する応答データの送信を制御する制御回路が実装されている。

通信制御 L S I 252は、物理層制御回路 521、リンク層制御回路 522、トランザクション層制御回路 5 2 3、送信用メモリ 5 2 4、受信用メモリ 5 2 5、およびデータフィルタ回路 5 2 6を具備している。

物理層制御回路 5 2 1、リンク層制御回路 5 2 2およびトランザクション層制御回路 5 2 3は、それぞれ通信ノード 1の物理層制御回路 6 2 1、リンク層制御回路 6 2 2およびトランザクション層制御回路 6 2 3と同様の機能を有する。すなわち、物理層制御回路 5 2 1は、シリアルバス 1 0を介して送受信される電気信号と、リンク層制御回路 5 2 2で使用する論理的な信号との間の信号変換処理を行う。リンク層制御回路 5 2 2は、物理層制御回路 5 2 1とトランザクション層制御回路 5 2 3との間で、パケット送受信の制御等の処理を行う。トランザクシヨン層制御回路 5 2 3は、送信用メモリ 5 2 4および受信用メモリ 5 2 5 を介して、 C P U 2 1 0により実行される上位層のアプリケーションプログラム処理部とリンク層制御回路 5 2 2との間で信号処理を行う。

送信用メモリ 5 2 4は、ァイソクロナス転送モードによる送信専用メモリであり、通信ノード 1からの送信される制御コマンドに対する応答データをあらかじめ保持し、データフィルタ回路 5 2 6からの要求に応じて、対応する応答データをトランザクション層制御回路 5 2 3に出力する。

受信用メモリ 5 2 5は、ァイソクロナス転送モードによる受信専用の F I F O 方式のデータバッファであり、トランザクション層制御回路 5 2 3からのデータを一時的に保持して、そのデータをデータフィルタ回路 5 2 6に出力する。

データフィルタ回路 5 2 6は、通信ノード 1から受信され、受信用メモリ 5 2 5に格納された制御コマンドから、自ノード宛てのものを抽出して、内部バス 2 6 0を通じて上位層のアプリケーシヨンプログラム処理部に通知するとともに、この制御コマンドに対応する応答データの送信を送信用メモリ 5 2 4に対して要求する。

次に、制御ホストである通信ノード 1から送信される制御コマンドについて説明する。図 7は、通信ノード 1から制御コマンドが送信される際のパケット構成例を示す図である。

通信ノード 1では、 C P U 1 1 0により実行されるアプリケーションプロダラムの処理により、制御対象の通信ノード 2〜 5のそれぞれに対する制御コマンドの送信が要求されるが、この際に、同じタイミングで同期させる複数の通信ノードの動作を 1つのタスクとして制御する。すなわち、 1つのタスクの開始を要求すると、このタスクで制御対象となる 1つ以上の通信ノードのそれぞれに対する制御コマンドが、一度にまとめて送信される。そして、シリアルバス 1 0上には、ァイソクロナスサイクルに同期して、各通信ノード 2〜 5に対する制御コマンドがタスクごとに送信される。

図 7では、 1つのタスクの開始が要求された場合に送信されるデータバケツトの例を示している。このデータバケツトはリンク層制御回路 6 2 2において、 I E E E 1 3 9 4規格に基づくァイソクロナスバケツトとして生成され、先頭部には、送信先の通信ノードを示すチャネル等が指定されるヘッダ部が設けられる。ここで、へッド部では宛て先として接続されたすベての通信ノードが指定されるように、チャネル番号として「3 F」が指定される。これにより、図 7のデータバケツトは、シリアルバス 1 0上にブロードキャスト転送される。

また、このようなヘッダ部に続いて、接続された各通信ノードに対する制御コマンドが順に格納される。制御コマンドとしては、各通信ノードに対して独自のものが用意されるので、制御コマンドのみにより制御対象の通信ノードが特定される。

ここで、通信ノード 1は、バスリセットが実行された際に、バスリセット制御回路 6 2 6において、接続されている通信ノードの数を認識することができ、へッダ部の後には、接続されたノード数分の制御コマンド格納領域が設けられる。そして、各タスクで、各通信ノードに対して送信すべき制御コマンドがある場合に、対応する領域にそれらの制御コマンドが格納される。従って、送信すべき制御コマンドが存在しない通信ノードに対応する領域には、例えば各領域の先頭を示す同期データ等以外はデータが格納されない。

このような単純なデータパケットの構造により、各通信ノードに対して送信されるデータバケツトのデータ長を抑制することができ、受信側の受信処理も単純化することができる。また、各通信ノードに対して送信する制御コマンドのデータ長がわかれば、送信されるデータバケツトのデータ長を算出することが可能となる。一方、受信側の通信ノード 2〜5からは、応答としてのデータパケットがそれぞれ異なるチャネルを用いて送信される。これらのデータパケットは、上記と同様に、宛て先として通信ノード 1を指定する情報等が格納されたヘッダ情報と、応答データが格納されるデータ領域とから構成される。従って、応答データのデータ長がわかれば、返送されるデータパケットのデータ長を算出することが可能である。

ここで、通信ノード 1におけるタイムァゥト時間の算出について説明する。上述したように、通信ノード 1では、制御コマンドの送信時に、タイムアウト管理回路 6 2 7においてタイムァゥト時間が算出され、応答受信までの時間が力ゥントされる。タイムアウト時間は、送信される制御コマンドおよびこれらに対する応答データの各データ長と、接続ノード数とに応じて、ァイソクロナスサイクルを基にして算出される。

図 8は、タイムァゥト時間がアイソクロナスサイクルの 1周期分の時間に設定された場合におけるシリアルバス 1 0上のデータ送受信タイミングを示す図である。

ァイソクロナス転送モードでは、ルートノードから送信されるサイクルスタート信号（C S ) により、 1 2 5 μ s e cのァイソクロナスサイクルが開始される。サイクルスタート信号の送信後には、まず通信ノード 1から、要求されたタスクに対応する制御コマンドが格納されたデータバケツトがブロードキャスト転送される。

受信側の通信ノ一ドでは、受け取ったデータパケット内に自ノード宛ての制御コマンドを抽出した後、そのデータパケットを他の通信ノードに転送する。これにより、接続されたすベての通信ノード 2〜 5に対して通信ノード 1からのデータパケットが行き渡る。自ノード宛ての制御コマンドを抽出した通信ノードは、シリアルバス 1 0上の使用権を取得する処理の実行後に、それぞれ異なるチヤネルを使用して応答データを返送する。 1つの通信ノードによる転送が終了した後、次にバスの使用権を取得した他の通信ノードによつて応答データの返送が行われる。

ここで、シリアルバス 1 0上で規定された転送速度や、通信ノード 1から送信されるデータバケツトのデータ長、および応答として返送されるデータバケツトのデータ長から、これらのデータ転送に必要な時間は計算することができる。また、サイクルスタート信号の送信から通信ノード 1によるデータ送信までの処理時間や、受信側の各通信ノードにおけるバス使用権の取得のために要する処理時間もほぼ一定となる。従って、通信ノード 1のタイムアウト管理回路 6 2 7は、これらの時間を考慮して、 1つのタスク開始要求の際に制御コマンドを送信したすべての通信ノ一ドから応答データを受信するまでに必要な時間を推測することができ、この時間からタイムアウト時間を算出することができる。すなわち、タィムアウト管理回路 6 2 7は、接続されたノード数と、 1つのタスク開始を要求するために送信される各制御コマンドのデータ長と、これらの制御コマンドに対応する応答データのデータ長とから、タイムァゥト時間を算出することができることになる。

図 9は、タイムァゥト時間がァイソクロナスサイクルの 2周期分に設定された場合におけるシリアルバス 1 0上のデータ送受信タイミングを示す図である。タイムアウト管理回路 6 2 7は、 1つのタスク開始を要求した際に制御コマンドを送信したすべての通信ノードから応答データを受信するまでの時間が、例えば 1つのアイソクロナスサイクル内に収まるようであれば、図 8に示したように、送信後の次のサイクルスタート信号の出力までの時間をタイムァゥト時間に設定すればよい。また、受信までの時間がァイソクロナスサイクルの 1周期分を超える場合には、例えば図 9に示すように、ァイソクロナスサイクルの複数周期分の時間をタイムアウト時間に設定すればよい。なお、図 9では他の例として、受信側の通信ノードが 6つ接続された場合を示している。このようにタイムァゥト時間を設定することにより、ァイソクロナス転送モードで規定されたデータ転送周期に同期して、応答データの受信確認を行うことが可能となり、制御のリアルタィム性が保証される。

次に、図 1 0は、通信ノード 1における制御コマンド送信時の処理の流れを示すフローチヤ一トである。

ステップ S 1 0 0 1において、バスリセット処理時において、バスリセット制御回路 6 2 6は接続ノード数をタイムァゥト管理回路 6 2 7に対して通知する。ステップ S 1 0 0 2において、上位層のアプリケーションプログラムの処理部からの、タスク開始を要求するデータの転送を待機し、転送された場合にステツプ S 1 0 0 3に進む。このとき、要求されたタスクに対応する制御コマンドが送信用メモリ 6 2 4に格納される。

ステップ S 1 0 0 3において、タイムアウト管理回路 6 2 7は、タスクに対応する制御コマンドのデータ長を設定する。これとともに、応答データ管理回路 6 2 8に対して、各制御コマンドに対応する応答データのデータ長を問い合わせ、これらのデータ長を取得して設定する。

ステップ S 1 0 0 4において、タイムアウト管理回路 6 2 7は、送信される制御コマンドと応答データの各データ長、および接続ノード数から、タイムアウト時間を算出する。

ステップ S 1 0 0 5において、送信用メモリ 6 2 4から制御コマンドを読み出して、呼び出された制御コマンドが、トランザクション層制御回路 6 2 3、リンク層制御回路 6 2 2、および物理層制御回路 6 2 1を介して I Z F回路 1 6 1に出力され、制御コマンドが格納されたデータパケットがシリアルバス 1 0上に送信される。これとともに、タイムアウト管理回路 6 2 7は、計時を開始する。ステップ S 1 0 0 6において、送信先の通信ノードからの応答データが受信され、物理層制御回路 6 2 1、リンク層制御回路 6 2 2、およびトランザクション層制御回路 6 2 3を介して受信用メモリ 6 2 5に格納される。そして、応答データ管理回路 6 2 8は、格納されたデータが送信したタスク開始要求に対する応答データであると判断すると、ステップ S 1 0 0 7に進む。また、受信用メモリ 6 2 5に応答データが存在しなくなった場合はステップ S 1 0 1 0に進む。

ステップ S 1 0 0 7において、受信用メモリ 6 2 5から読み出した応答データの受信をタイムァゥト管理回路 6 2 7に通知し、この応答データがタイムァゥト時間内に受信されたか否かを問い合わせる。この結果、タイムアウト時間内である場合はステップ S 1 0 0 8に進み、タイムァゥト時間を超えていた場合にはステツプ S 1 0 0 9に進む。

ステップ S 1 0 0 8において、応答データ管理回路 6 2 8は、内部バス 1 7 0 を通じて、上位層のアプリケーションプログラム処理部に対して、次のタスク開始を指示するデータを要求し、ステップ S 1 0 0 6に戻って、受信用メモリ 6 2 5を監視し、次に受信される応答データを待機する。従って、ステップ S 1 0 0 6〜S 1 0 0 8は、送信先のすべての通信ノードからの応答データが受信されるまで繰り返される。

一方、ステップ S 1 0 0 9において、受信時間がタイムアウト時間を超えているため、上位層のアプリケーションプログラム処理部に対して、内部バス 1 7 0 を通じてエラーを通知し、ステップ S 1 0 1 0に進む。

ステップ S 1 0 1 0において、上位層のアプリケーションプログラム処理部から処理の終了が通知されるか否かを判断し、通知されない場合はステップ S 1 0 0 2に戻り、通知された場合は処理を終了する。

次に、図 1 1は、制御コマンドの受信側を代表して通信ノード 2における制御コマンド受信時の処理の流れを示すフローチャートである。

ステップ S 1 1 0 1において、制御ホスト（通信ノード 1 ) からのデータパケットの受信を待機し、受信するとステップ S 1 1 0 2に進む。受信したデータパケットは、物理層制御回路 5 2 1、リンク層制御回路 5 2 2およびトランザクシヨン層制御回路 5 2 3によって処理され、抽出された制御コマンドやデータが受信用メモリ 5 2 5に順次格納される。

ステップ S 1 1 0 2において、データフィルタ回路 5 2 6は、受信したデータを受信用メモリ 5 2 5から 1つ読み出す。

ステップ S 1 1 0 3において、データフィルタ回路 5 2 6は、受信用メモリ 5 2 5から読み出したデータが自ノード宛ての制御コマンドである場合にはステツプ S 1 1 0 4に進み、そうでない場合にはステップ S 1 1 0 7に進む。なお、受信されるデータバケツトはブロードキャストバケツトであるため、通信ノード 2 は、受信したデータバケツトを他の通信ノードに対して転送する。

ステップ S 1 1 0 4において、データフィルタ回路 5 2 6を、自ノード宛ての制御コマンドを受信したことを、上位層のアプリケ一ションプログラムの処理部に対して内部バス 2 6 0を通じて通知する。

ステップ S 1 1 0 5において、受信した制御コマンドに対応する応答データが格納されたァドレスを送信用メモリ 5 2 4に対して指定し、この応答データの読み出しを要求する。

ステップ S 1 1 0 6において、指定された応答データが送信用メモリ 5 2 4から読み出され、トランザクション層制御回路 5 2 3、リンク層制御回路 5 2 2および物理層制御回路 5 2 1による処理を経て I Z F回路 2 5 1に供給され、シリアルバス 1 0を通じて通信ノード 1に対して送信される。そして、送信後にステップ S 1 1 0 7に進む。ここで、物理層制御回路 5 2 1は、リンク層制御回路 5

2 2によって生成されたデータバケツトの送信が要求されると、シリアルバス 1 0の使用権をルートノード（例えば通信ノード 1 ) に対して要求し、使用権を取得すると、 I Z F回路 2 5 1を通じて送信を行う。これにより、シリアルバス 1 0上では、制御コマンドを受け取った各通信ノードからの応答データが順次通信ノード 1に送信される。

ステップ S 1 1 0 7において、上位層のアプリケーションプログラム処理部から処理の終了が指示された場合は処理を終了する。また、指示されない場合はステツプ S 1 1 0 1に戻って、通信ノード 1からの次のデータバケツトの受信を待機する。

以上のように、制御ホスト側の通信ノード、および制御対象の通信ノードの 1

3 9 4 I Z Fモジュール内に、上記の通信制御 L S I 1 6 2および 2 5 2のような回路がそれぞれ実装されることにより、 C P Uによる上位層のアプリケーションプログラムの処理を必要とすることなく、タスク開始指示とそれに対する応答とが周期的に完了されるシステムを構築することが可能となる。

制御ホスト側の通信制御 L S Iでは、送信される制御コマンドとそれらに対応する応答データの各データ長とを認識可能としておくことにより、送信した各制御コマンドに対応する応答データの受信までのタイムァゥト時間を算出して、ァイソクロナスサイクルを基準に受信時間を管理することができるため、制御のリアルタイム性を容易に確保することが可能となる。また、ァイソクロナスサイクルの制御はリンク層レベルで行われるため、このサイクルを基準とした受信時間の管理は、外部の C P Uの処理に関係することなく、下位層の処理として実行されるので、オーバへッドの少ない高速な処理が実現される。

また、複数ノードでの動作を 1つのタスクに含め、これらの通信ノードへの制御コマンドをブロードキャスト転送する構成により、同期動作の必要な複数の通信ノードへのタスク開始指示および応答の受信動作を、特定の時間内に完了させることが可能となる。

一方、制御対象の通信ノードでは、制御コマンドに対する応答データを通信制御 L S I内にあらかじめ保持しておくことにより、制御コマンドを受信した際に、外部の C P Uの処理によるオーバへッドが発生することなく、応答データを短時間で返送することが可能となる。従って、制御のリアルタイム性をより確実に保持することが可能となる。

上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項おょぴその均等物による本発明の範囲とみなされる。

Claims

請求の範囲

1 . シリアルバスを通じて接続された 1つ以上の通信ノードとの間で、固有の通信サイクルに基づく同期転送モードにより行われるデータの送受信を制御する通信制御回路において、

前記各通信ノードに対して送信する送信データのデータ長と、前記送信データに対応する応答データのデータ長と、前記送信データの送信先の通信ノード数とから、前記送信データに対する前記応答データを受信するまでの許容時間を前記通信サイクルを基にして算出する許容時間算出部と、

前記シリアルバスを通じて送信された前記送信データに対する応答として受信された応答データが、前記許容時間算出部により算出された前記許容時間内に受信されたか否かを管理する応答時間管理部と、

を有することを特徴とする通信制御回路。

2 . 前記許容時間算出部は、前記送信データのデータ長と、前記送信データに対する前記応答データのデータ長と、前記送信データの送信先の通信ノード数とに応じて、前記送信データの送信時以後のいずれかの前記通信サイクルの開始時までの時間を前記許容時間として算出することを特徴とする請求の範囲第 1項記載の通信制御回路。

3 . 前記送信データの前記シリアルバスへの送信および前記応答データの前記シリアルバスからの受信のために、電気的インタフェース、パケット送受信および前記通信サイクルのそれぞれに対する制御を含むネットワークプロトコル上の下位層の制御処理を行う下位層制御部をさらに有し、

前記許容時間算出部、前記応答時間管理部および前記下位層制御部が、同一基板上に集積されたことを特徴とする請求の範囲第 1項記載の通信制御回路。

4 . 前記下位層制御部は、所定のヘッダに続いて、前記シリアルバスに接続された前記各通信ノードに送信する前記送信データを順に格納した送信バケツトを生成して前記シリアルバス上に同報送信するように制御することを特徴とする請求の範囲第 3項記載の通信制御回路。

5 . 前記送信データは、前記各通信ノードの動作を制御するための制御データであることを特徴とする請求の範囲第 1項記載の通信制御回路。

6 . シリアルバスを通じて接続された 1つ以上の通信ノードとの間で、固有の通信サイクルに基づく同期転送モードにより行われるデータの送受信を制御する通信制御回路において、

前記シリアルバス上の所定の前記通信ノードから送信される送信データに対応する応答データをあらかじめ保持する応答データ保持部と、

前記シリアルバスを通じて受信された前記送信データから自分宛てのものを抽出する受信データ抽出部と、

前記受信データ抽出部により抽出された前記送信データに対する応答データを前記応答データ保持部から取得して、前記送信データの送信元への送信を要求する応答データ出力部と、

を有することを特徴とする通信制御回路。

7 . 前記送信データの前記シリアルバスからの受信および前記応答データの前記シリアルバスへの送信のために、電気的インタフェース、パケット送受信および前記通信サイクルのそれぞれに対する制御を含むネットワークプロトコル上の下位層の制御処理を行う下位層制御部をさらに有し、

前記応答データ保持部、前記受信データ抽出部、前記応答データ出力部および前記下位層制御部が、同一基板上に集積されたことを特徴とする請求の範囲第 6 項記載の通信制御回路。

8 . シリアルバスを通じて接続された 1つ以上の通信ノードとの間で、固有の通信サイクルに基づく同期転送モードにより行われるデータの送受信を制御するための通信制御方法において、

前記各通信ノードに対して送信する送信データのデータ長と、前記送信データに対応する応答データのデータ長と、前記送信データの送信先の通信ノード数とから、前記送信データに対する前記応答データを受信するまでの許容時間を前記通信サイクルを基にして算出し、

前記シリアルバスを通じて送信された前記送信データに対する応答として受信された応答データが、前記許容時間内に受信されたか否かを管理する、

ことを特徴とする通信制御方法。

9 . シリアルバスを通じて接続された 1つ以上の通信ノードとの間で、固有の通信サイクルに基づく同期転送モードにより行われるデータの送受信を制御するための通信制御方法において、

前記シリアルバス上の所定の前記通信ノードから送信される送信データに対応する応答データをあらかじめ保持し、

前記シリアルバスを通じて受信された前記送信データから自分宛てのものを抽出し、

抽出された前記送信データに対する応答データを、あら力じめ保持していた応答データの中から取得して、前記送信データの送信元への送信を要求する、ことを特徴とする通信制御方法。