JP2013115424A - 積層セラミック電子部品及びその製造方法 - Google Patents

Abstract

【課題】一定水準のＥＳＲを具現しながら、同一容量の積層セラミック電子部品におけるＱ値の選択幅を広げる。
【解決手段】複数の誘電体層１１１が積層されたセラミック素体１１０と、セラミック素体１１０の内部に形成された第１及び第２内部電極１３１、１３２とを含み、第１及び第２内部電極１３１、１３２は、銅が８０から９９．９ｗｔ％、及び、ニッケルが０．１から２０ｗｔ％を含み、周波数が１０００ＭＨｚ以下である積層セラミック電子部品を形成する。
【選択図】図２

Description

本発明は、積層セラミック電子部品及びその製造方法に関する。

セラミック材料を使用する電子部品には、キャパシタ、インダクター、圧電素子、バリスタ又はサーミスターなどがある。

このようなセラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は小型でありながら高容量が保障され、実装が容易であるという長所を有する。

このような積層セラミックキャパシタは、コンピューター、個人携帯用端末機（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）又は携帯電話など、多くの電子製品の回路基板に装着され、電気を充電又は放電させる重要な役割をするチップ形態のコンデンサーであり、用途及び容量により、多様なサイズと積層形態を有する。

最近では、電子製品が小型化するにつれ、このような電子製品に用いられる積層セラミックキャパシタも超小型化及び超高容量化が求められている。

そこで、製品の超小型化のために誘電体層及び内部電極を薄くし、超高容量化のために数多くの誘電体層を積層した積層セラミックキャパシタが製造されている。

特に、スマートフォン（Ｓｍａｒｔ ｐｈｏｎｅ）、タブレットＰＣ（Ｔａｂｌｅｔ ＰＣ）、ノート型パソコン（Ｌａｐｔｏｐ）及びモバイルステーション（Ｍｏｂｉｌｅ ｓｔａｔｉｏｎ）などのように高周波装置に用いられるＭＬＣＣのうち、５００ＭＨｚから３ＧＨｚの領域でインピーダンスマッチング（Ｉｍｐｅｄａｎｃｅ ｍａｔｃｈｉｎｇ）のために用いられているＲＦキャパシタの場合、向上したＱ値（Ｑｕａｌｉｔｙ ｆａｃｔｏｒ）及び容量帯別の多様なＱ値が求められてきた。

しかしながら、内部電極を形成する金属の種類によって等価直列抵抗（ＥＳＲ）の水準が決まり、その金属成分によりＱ値の差が大きいため、特定容量帯におけるＱ値の変化率は大分部２００％以下の水準で、内部電極の容量を変えずにＱ値を自由に設計するには限界があった。

当技術分野では、一定水準のＥＳＲを具現しながら、同一容量の積層セラミック電子部品におけるＱ値の選択幅を広げることができる新しい方案が求められていた。

本発明の一つの側面は、複数の誘電体層が積層されたセラミック素体と、上記セラミック素体の内部に形成された第１及び第２内部電極とを含み、上記第１及び第２内部電極は銅（Ｃｕ）８０から９９．９ｗｔ％及びニッケル（Ｎｉ）０．１から２０ｗｔ％を含み、周波数が１０００ＭＨｚ以下である積層セラミック電子部品を提供することである。

本発明の一実施例における上記積層セラミック電子部品は、等価直列抵抗が、上記第１及び第２内部電極が銅１００ｗｔ％からなる場合より大きく、上記第１及び第２内部電極がパラジウム１００ｗｔ％からなる場合より小さく形成されてよい。

本発明の一実施例における上記等価直列抵抗は、上記第１及び第２内部電極のニッケルの含量に比例し、周波数１００ＭＨｚにおいて２５から１８８ｍΩであってよい。

本発明の一実施例における上記等価直列抵抗は、上記第１及び第２内部電極のニッケルの含量に比例し、周波数５００ＭＨｚにおいて２８から２０８ｍΩであってよい。

本発明の一実施例における上記等価直列抵抗は、上記第１及び第２内部電極のニッケルの含量に比例し、周波数１０００ＭＨｚにおいて７０から２２８ｍΩであってよい。

本発明の一実施例において、上記セラミック素体の両側面に形成され、上記第１及び第２内部電極と電気的に連結された第１及び第２外部電極をさらに含んでよい。

本発明の一実施例における上記第１及び第２内部電極は、上下方向に沿って上記セラミック素体の両側面を通じて交互に露出してよい。

本発明の一実施例における上記セラミック素体の上下部には、誘電体カバー層がさらに形成されてよい。

本発明の一実施例における上記積層セラミック電子部品は、高周波用積層セラミックキャパシタであってよい。

本発明の他の側面は、第１及び第２セラミックシートの少なくとも一面に、銅８０から９９．９ｗｔ％及びニッケル０．１から２０ｗｔ％を含む導電性ペーストを印刷して、第１及び第２内部電極膜を形成する段階と、上記第１及び第２内部電極膜が形成された上記第１及び第２セラミックシートを、相互に複数個積層して、周波数が１０００ＭＨｚである積層体を形成する段階と、上記積層体を焼成する段階と、上記積層体の上記第１及び第２内部電極膜が露出した面を覆うように、第１及び第２外部電極を形成する段階とを含む積層セラミック電子部品の製造方法を提供する。

本発明の一実施例における上記積層体は、等価直列抵抗が上記第１及び第２内部電極膜が銅１００ｗｔ％からなる場合より大きく、上記第１及び第２内部電極膜がパラジウム（Ｐｄ）１００ｗｔ％からなる場合より小さく形成してよい。

本発明の一実施例における上記第１及び第２内部電極膜を形成する段階は、上記第１及び第２内部電極膜が上下方向に沿って上記積層体の両側面を通じて交互に露出するように形成してよい。

本発明の一実施例において、上記積層体の上下に誘電体カバー層を形成する段階をさらに含んでよい。

本発明の一実施例によると、銅に微量のニッケルを添加して、内部電極の比抵抗（ρ）を変化させて使用することで、パラジウム内部電極と銅内部電極を使用するときの中間領域の等価直列抵抗を具現しながら、同一容量の積層セラミック電子部品におけるＱ値の選択幅を拡張させるという効果がある。

本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示した斜視図である。 図１のＡ−Ａ’線の断面図である。 表１の内部電極の成分による積層セラミックキャパシタの等価直列抵抗を示したグラフである。 表２の内部電極の成分による積層セラミックキャパシタのＱ値を示したグラフである。

以下、本発明の属する技術分野で通常の知識を有する者が本発明を容易に実施できるように、添付の図面を参照して本発明の好ましい実施形態について詳しく説明する。

しかし、本発明の実施形態は様々な他の形態に変形させることができ、本発明の範囲は、以下に説明する実施形態に限定されるものではない。

また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に対して、本発明をより完全に説明するために提供されるものである。

従って、図面における要素の形状及び大きさなどは、より明確な説明のために誇張されることがあり、図面上に同じ符号で示される要素は同じ要素である。

また、類似する機能及び作用をする部分に対しては、図面全体にわたって同じ符号を使用する。

さらに、明細書の全体において、ある構成要素を「含む」とは特に反対する記載がない限り、他の構成要素を除くのではなく他の構成要素をさらに含むことができるということを意味する。

本発明はセラミック電子部品に関し、本発明の一実施形態によるセラミック電子部品には、積層セラミックキャパシタ、インダクター、圧電体素子、バリスタ、チップ抵抗又はサーミスターなどがあり、以下では、セラミック電子製品の一例として積層セラミックキャパシタに関して説明する。

また、本実施形態では、説明の便宜のために、セラミック素体の第１及び第２外部電極が形成された面を左右側面と設定して説明する。

図１及び図２を参照すると、本実施形態による積層セラミックキャパシタ１００は、複数の誘電体層１１１が積層されたセラミック素体１１０と、誘電体層１１１の少なくとも一面に形成され、セラミック素体１１０の内部に備えられた複数の第１及び第２内部電極１３１、１３２とを含む。

第１及び第２内部電極１３１、１３２は、導電性金属を含む導電性ペーストで形成され、該導電性金属は銅８０から９９．９ｗｔ％及びニッケル０．１から２０ｗｔ％を含んでよい。

このとき、積層セラミックキャパシタ１００の等価直列抵抗は、第１及び第２内部電極１３１、１３２が銅１００ｗｔ％からなる場合より大きく、第１及び第２内部電極１３１、１３２がパラジウム１００ｗｔ％からなる場合より小さく形成してよい。

また、セラミック素体１１０の両側面には、第１及び第２内部電極１３１、１３２が露出した部分に接続されるように、第１及び第２外部電極１２１、１２２を形成してよい。

このとき、第１及び第２外部電極１２１、１２２は第１及び第２内部電極１３１、１３２とそれぞれ電気的に連結され、外部端子の役割を行うことができる。

セラミック素体１１０は、複数の誘電体層１１１を積層して形成することができる。

このとき、セラミック素体１１０を構成する複数の誘電体層１１１は、焼結された状態であって、隣接する誘電体層１１１間の境界が確認できないほど一体化されている。

また、セラミック素体１１０の形状は、特に制限されないが、一般的に直方体状とすることができる。

また、セラミック素体１１０の寸法は、特に制限されないが、例えば、０．６ｍｍ×０．３ｍｍなどのサイズで、１．０μＦ以上の高容量を有する積層セラミックキャパシタ１００とすることができる。

また、必要に応じて、セラミック素体１１０の最外郭面、即ち、図面上の上下部には所定の厚さの誘電体カバー層（不図示）をさらに形成してよい。

誘電体カバー層（不図示）は、内部電極が形成されない誘電体層であって、必要に応じて、その２個以上を上下方向に積層して、厚さを調節して形成してもよい。

このようなセラミック素体１１０を構成する誘電体層１１１は、セラミック粉末、例えば、ＢａＴｉＯ_３系セラミック粉末などを含んでよい。

ＢａＴｉＯ_３系セラミック粉末は、ＢａＴｉＯ_３にカルシウム（Ｃａ）又はジルコニウム（Ｚｒ）などが一部固溶された、（Ｂａ_１−ｘＣａ_ｘ）ＴｉＯ_３、Ｂａ（Ｔｉ_１−ｙＣａ_ｙ）Ｏ_３、（Ｂａ_１−ｘＣａ_ｘ）（Ｔｉ_１−ｙＺｒ_ｙ）Ｏ_３又はＢａ（Ｔｉ_１−ｙＺｒ_ｙ）Ｏ_３などがあるが、これらに限定されない。

また、誘電体層１１１は、必要に応じて、セラミック粉末とともに遷移金属酸化物、炭化物、希土類元素、マグネシウム（Ｍｇ）又はアルミニウム（Ａｌ）のうち少なくとも一つをさらに含んでもよい。

また、誘電体層１１１の厚さは、積層セラミックキャパシタ１００の容量設計により任意に変更することができる。

第１及び第２内部電極１３１、１３２は、誘電体層１１１を形成するセラミックグリーンシート上に、スクリーン印刷法又はグラビア印刷法のような印刷法により、銅ニッケルペーストで内部電極層を印刷し、該内部電極層が印刷されたセラミックグリーンシートを交互に積層した後、焼成してセラミック素体１１０を形成することができ、このように第１及び第２内部電極１３１、１３２が重畳された領域により、積層セラミックキャパシタ１００の静電容量が形成される。

このとき、第１及び第２内部電極１３１、１３２は異なる極性を有するように構成し、セラミック素体１１０の上下方向に沿ってセラミック素体１１０の両側面に交互に露出するように構成してよい。

また、第１及び第２内部電極１３１、１３２の厚さは、用途によって決まるが、例えば、セラミック素体１１０のサイズを考慮し、０．２から１．０μｍの範囲内で決定してよい。しかし、本発明はこれに限定されない。

次に、上記のように構成された本実施形態の積層セラミックキャパシタ１００の作用について説明する。

積層セラミックキャパシタ１００では、一般的に銅、銀（Ａｇ）、ニッケル又はパラジウムなどの金属を用いて内部電極が形成される。

このうち、電気伝導度に優れた銅や銀を用いて内部電極を形成すると、高周波領域で相当高いＱ値を具現することができる。

また、パラジウムは、電気伝導度が相対的に高いため、高周波領域で銅や銀より著しく低いＱ値を示す。

また、ニッケルは、強磁性体で、透磁率（μ）が非常に高いため、高周波領域で電流の流れる表皮厚さ（Ｓｋｉｎ ｄｅｐｔｈ）が薄い。これにより、等価直列抵抗が増加するため、高周波用積層セラミック電子部品への使用には適さない。

即ち、内部電極を形成する金属成分により積層セラミックキャパシタ１００の等価直列抵抗の水準が決まり、このような等価直列抵抗により高周波領域での積層セラミックキャパシタ１００のＱ値が決定される。このとき、内部電極の金属成分により、積層セラミックキャパシタ１００のＱ値に大きな差が出ることがある。

従って、積層セラミックキャパシタ１００の特定容量帯でＱ値を変化させるために、内部電極の設計や内部電極の厚さを変えるなどの方法を用いているが、このような方法では、Ｑ値の変化率が２００％以下に過ぎないため、内部電極の容量を変えずにＱ値を自由に設計することには限界がある。

本実施形態では、０．６ｍｍ×０．３ｍｍのサイズの２０ｐＦの高容量積層セラミックキャパシタ１００を使用する。

このとき、積層セラミックキャパシタ１００の第１及び第２内部電極１３１、１３２を銅又はパラジウム成分だけで形成した場合、周波数を１０ＭＨｚから１０ＧＨｚに徐々に増加させると、第１及び第２内部電極１３１、１３２の材料が有する比抵抗の差により、Ｑ値の差も２倍から６倍まで発生する。

また、上記のように、第１及び第２内部電極１３１、１３２を、銅又はパラジウム成分１００％で形成した場合、第１及び第２内部電極１３１、１３２の構造や厚さの変化によって変わるＱ値は１０から３０％程度に過ぎず、このような第１及び第２内部電極１３１、１３２の構造や厚さを変更するだけでは、使用者が所望するＱ値である２００から６００％の水準まで増加させることが困難である。

高周波で等価直列抵抗に影響を及ぼす内部電極の表皮抵抗（Ｒｓ）は、下の数学式１のように電気伝導度（σ）に比例するため、電気材料比抵抗（ρ）には反比例する。

本実施形態では、銅ニッケル内部電極を利用して同一容量のチップを製作してから等価直列抵抗及びＱ値を測定した結果、銅８０から９９．９ｗｔ％にニッケルを０．１から２０％の範囲で含んだ場合、周波数１００ＭＨｚから１ＧＨｚの領域で銅内部電極を利用して製作された同一容量のチップと、パラジウム内部電極を利用して製作された同一容量のチップの中間範囲に該当するＱ値を具現することができた。

即ち、容量の変化や内部電極の設計を変えずに、内部電極の組成のみを変更して比抵抗を変えることで、積層セラミックキャパシタの高周波での等価直列抵抗及びＱ値を容易に調整することができる。

従って、このような原理を利用し、同一容量の積層セラミックキャパシタにおいて、所望する周波数で、所望するＱ値を設計することができる。

下記表１及び表２に、本発明のより具体的な実施例とそれらに対する比較例を挙げて詳しく説明する。

本実施形態では、銅にニッケルを、それぞれ０．１、５、１０、１５及び２０％添加して銅ニッケル内部電極を構成した。

サンプル１及びサンプル２は、本発明に対する比較例であって、サンプル１は、第１及び第２内部電極１３１、１３２を銅で形成した積層セラミックキャパシタ、また、サンプル２は第１及び第２内部電極１３１、１３２をパラジウムで形成した積層セラミックキャパシタである。

サンプル３からサンプル７は、本発明の実施例であって、セラミック素体１１０の内部に位置した複数の第１及び第２内部電極１３１、１３２を、銅８０から９９．９ｗｔ％とニッケル０．１から２０ｗｔ％とで形成した積層セラミックキャパシタである。

そして、上記サンプルの周波数を１００ＭＨｚ、５００ＭＨｚ、１０００ＭＨｚ及び３０００ＭＨｚと設定した後、それぞれの周波数毎に積層セラミックキャパシタの等価直列抵抗を測定して下記表１及び図３に示した。

図３は、表１の内部電極の成分による積層セラミックキャパシタの等価直列抵抗を示したグラフである。

＜内部電極の成分による積層セラミックキャパシタの等価直列抵抗＞

表１及び図３を参照すると、比較例であるサンプル１は、周波数が１００ＭＨｚから３０００ＭＨｚに増加するに従って等価直列抵抗が１１ｍΩから２８ｍΩに増加し、サンプル２は、周波数が１００ＭＨｚから３０００ＭＨｚに増加するに従って等価直列抵抗が２５４ｍΩから２８６ｍΩに増加することが分かる。

また、実施例であるサンプル３からサンプル６は、周波数が１００ＭＨｚから３０００ＭＨｚに増加するに従って等価直列抵抗が２５〜１３９ｍΩから５６〜１６４ｍΩに増加する。このとき、上記サンプル３からサンプル６の等価直列抵抗は上記サンプル１とサンプル２の数値の間にあることが分かる。

但し、サンプル７において、周波数が１０００ＭＨｚに増加するまでは等価直列抵抗が２２８ｍΩと、サンプル２の範囲内であったが、周波数が３０００ＭＨｚに増加すると、等価直列抵抗がサンプル２の範囲から外れることが分かる。

下記表２は内部電極の成分による積層セラミックキャパシタのＱ値を示したもので、図４は上記表２のＱ値を示したグラフである。

＜内部電極の成分による積層セラミックキャパシタのＱ値＞

表２及び図４を参照すると、比較例であるサンプル１は、周波数が１００ＭＨｚから３０００ＭＨｚに増加するに従ってＱ値が３７０３から５０に減少し、サンプル２は、周波数が１００ＭＨｚから３０００ＭＨｚに増加するに従ってＱ値が１６５から５に減少することが分かる。

また、実施例であるサンプル３からサンプル６は、周波数が１００ＭＨｚから３０００ＭＨｚに増加するに従って、Ｑ値が３２３０〜３０１から４８〜７に減少する。このとき、上記サンプル３からサンプル６のＱ値は、上記サンプル１とサンプル２の数値の間にあることが分かる。

但し、サンプル７は、周波数が１０００ＭＨｚに増加するまではＱ値が１８と、サンプル２より大きいが、周波数が３０００ＭＨｚに増加すると、Ｑ値がサンプル２より小さいことが分かる。

即ち、本実施形態のように、内部電極を銅８０から９９．９ｗｔ％とニッケル０．１から２０ｗｔ％で構成すると、内部電極の比抵抗を変化させて既存の銅で構成された内部電極とパラジウムで構成された内部電極の中間領域の等価直列抵抗、例えば、１００ＭＨｚにおいて２５から１８８ｍΩ、５００ＭＨｚにおいて２８から２０８ｍΩ、１０００ＭＨｚにおいて７０から２２８ｍΩの等価直列抵抗を具現することができる。

但し、周波数が１０００ＭＨｚを超えると、ニッケルの含量が２０％の場合、等価直列抵抗がパラジウム内部電極より高く、Ｑ値はパラジウム内部電極より低いため、周波数の範囲は１０００ＭＨｚ以下に設定することが好ましい。

従って、内部電極の設計又は厚さを変えずに同一容量の積層セラミックキャパシタにおけるＱ値を多様に変更することができるという効果が期待できる。

以下では、本発明の一実施形態による積層セラミックキャパシタ１００の製造方法を説明する。

複数のセラミックグリーンシートを用意する。

上記セラミックグリーンシートはセラミック素体１１０の誘電体層１１１を形成するためのもので、セラミック粉末、ポリマー及び溶剤を混合してスラリーを製造し、上記スラリーをドクターブレードなどの工法により数μｍ厚さのシート（ｓｈｅｅｔ）状に製作してよい。

その後、上記それぞれのセラミックグリーンシートの少なくとも一面に所定の厚さ、例えば、０．２から１．０μｍの厚さで導電性ペーストを印刷して第１及び第２内部電極膜を形成する。

上記導電性ペーストは銅８０から９９．９ｗｔ％とニッケル０．１から２０ｗｔ％を含んで形成してよい。

このとき、第１内部電極膜は第１セラミックシートの一側面を通じて露出し、第２内部電極膜は第２セラミックシートの一側面を通じて露出する。

このような導電性ペーストの印刷方法は、スクリーン印刷法又はグラビア印刷法などを使用することができ、上記導電性ペーストは金属粉末、セラミック粉末及びシリカ（ＳｉＯ_２）粉末などを含んでよい。

上記導電性ペーストの平均粒径は５０から４００ｎｍであってよく、本発明はこれに限定されない。

その後、第１及び第２内部電極膜が形成された第１及び第２セラミックシートを相互に複数積層し、積層方向から加圧して積層された複数のセラミックグリーンシートと、セラミックグリーンシート上に形成された導電性ペーストとを、互いに圧着させて積層体を構成することができる。

このとき、積層体の等価直列抵抗は、上記第１及び第２内部電極膜が銅１００ｗｔ％からなる場合より大きく、上記第１及び第２内部電極膜がパラジウム１００ｗｔ％からなる場合より小さく形成してよい。

また、積層体の上下には、少なくとも１個以上の誘電体カバー層（不図示）をさらに積層してもよい。

この誘電体カバー層は、積層体の内部に位置した誘電体層１１１と同じ組成からなるものでよいが、内部電極を含まないという点で誘電体層１１１とは差異がある。

その後、上記積層体を１個のキャパシタに対応する領域ごとに切断してチップ化した後、高温で焼成してセラミック素体１１０を完成させる。

次に、セラミック素体１１０の両側面に露出した第１及び第２内部電極膜の露出部分を覆って第１及び第２内部電極膜と電気的に連結されるように、第１及び第２外部電極１２１、１２２を形成してよい。

このとき、第１及び第２外部電極１２１、１２２の表面には、必要に応じて、ニッケル又はスズなどでメッキ処理をしてもよい。

本発明は上述した実施形態及び添付の図面により限定されるものではなく、添付の請求範囲により限定される。

従って、請求範囲に記載された本発明の技術的思想から外れない範囲内で当技術分野の通常の知識を有する者により多様な形態の置換、変形及び変更が可能で、これも本発明の範囲に属する。

１００ 積層セラミックキャパシタ
１１０ セラミック素体
１１１ 誘電体層
１２１、１２２ 第１及び第２外部電極
１３１、１３２ 第１及び第２内部電極

Claims (13)

1. 複数の誘電体層が積層されたセラミック素体と、
   前記セラミック素体の内部に形成された第１及び第２内部電極と、を含み、
   前記第１及び第２内部電極は銅８０から９９．９ｗｔ％及びニッケル０．１から２０ｗｔ％を含み、
   周波数が１０００ＭＨｚ以下である積層セラミック電子部品。
2. 等価直列抵抗が、前記第１及び第２内部電極が銅１００ｗｔ％からなる場合より大きく、前記第１及び第２内部電極がパラジウム１００ｗｔ％からなる場合より小さいことを特徴とする請求項１に記載の積層セラミック電子部品。
3. 前記等価直列抵抗は、前記第１及び第２内部電極のニッケルの含量に比例し、周波数１００ＭＨｚにおいて２５から１８８ｍΩであることを特徴とする請求項２に記載の積層セラミック電子部品。
4. 前記等価直列抵抗は、前記第１及び第２内部電極のニッケルの含量に比例し、周波数５００ＭＨｚにおいて２８から２０８ｍΩであることを特徴とする請求項２に記載の積層セラミック電子部品。
5. 前記等価直列抵抗は、前記第１及び第２内部電極のニッケルの含量に比例し、周波数１０００ＭＨｚにおいて７０から２２８ｍΩであることを特徴とする請求項２に記載の積層セラミック電子部品。
6. 前記セラミック素体の両側面に形成され、前記第１及び第２内部電極と電気的に連結される第１及び第２外部電極をさらに含むことを特徴とする請求項１に記載の積層セラミック電子部品。
7. 前記第１及び第２内部電極は、上下方向に沿って前記セラミック素体の両側面を通じて交互に露出することを特徴とする請求項１に記載の積層セラミック電子部品。
8. 前記セラミック素体の上下部に形成された誘電体カバー層をさらに含むことを特徴とする請求項１に記載の積層セラミック電子部品。
9. 前記積層セラミック電子部品は、高周波用積層セラミックキャパシタであることを特徴とする請求項１に記載の積層セラミック電子部品。
10. 第１及び第２セラミックシートの少なくとも一面に銅８０から９９．９ｗｔ％及びニッケル０．１から２０ｗｔ％を含む導電性ペーストを印刷して第１及び第２内部電極膜を形成する段階と、
    前記第１及び第２内部電極膜が形成された前記第１及び第２セラミックシートを相互に複数個積層し、周波数が１０００ＭＨｚ以下である積層体を形成する段階と、
    前記積層体を焼成する段階と、
    前記積層体の前記第１及び第２内部電極膜が露出した面を覆うように第１及び第２外部電極を形成する段階と、
    を含む積層セラミック電子部品の製造方法。
11. 前記積層体を形成する段階は、等価直列抵抗が、前記第１及び第２内部電極が銅１００ｗｔ％からなる場合より大きく、前記第１及び第２内部電極がパラジウム１００ｗｔ％からなる場合より小さく形成する請求項１０に記載の積層セラミック電子部品の製造方法。
12. 前記第１及び第２内部電極膜を形成する段階は、前記第１及び第２内部電極膜が上下方向に沿って前記積層体の両側面を通じて交互に露出するように形成することを特徴とする請求項１０に記載の積層セラミック電子部品の製造方法。
13. 前記積層体の上下に誘電体カバー層を形成する段階をさらに含むことを特徴とする請求項１０に記載の積層セラミック電子部品の製造方法。

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