JP2013065902A - キャパシタおよびその製造方法並びにキャパシタユニット - Google Patents

キャパシタおよびその製造方法並びにキャパシタユニット Download PDF

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芳高 佐々木
Tatsuji Shimizu
達司 清水
Takehiro Horinaka
雄大 堀中
Kazuo Ishizaki
和夫 石崎
Shigeki Tanemura
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Abstract

【課題】 所望の静電容量を確保し易いキャパシタ及びその製造方法並びにキャパシタユニットを提供する。
【解決手段】
第１の電極層９と、第１の電極層９の表面上に積層された導電性の第１の凸部１４ａと、第１の凸部１４ａの表面及び第１の電極層９の表面に成膜された第１の誘電体層６と、第１の誘電体層６を介して第１の凸部１４ａ及び第１の電極層９に重なるように設けられた第２の電極層７と、を備えるキャパシタ１Ａを製造可能な構成を有している。
【選択図】 図１

Description

本発明は、静電容量により電荷を保持し、また放出する受動素子であるキャパシタおよびその製造方法並びにキャパシタユニットに関する。
電子機器の精密化などにより、電子機器に用いられるチップコンデンサなどのキャパシタの小型化、大容量化の強い要請がある。そこで、近年では、チップコンデンサの薄層化、多層化を図ると共に、粒子サイズでの超微細化を図って小型化、大容量化を可能にする技術の開発が進められている。
また、ＤＲＡＭについても、ＤＲＡＭセルの細分化などに伴い、小型化、大容量化が進められている。ＤＲＡＭセルの場合、例えば、ＮＭＯＳトランジスタ領域においてＰ型シリコン基板にゲートトレンチを形成し、ゲートトレンチの内壁面に絶縁膜を形成した後、その上にゲート電極を形成して製造する方法がある。
ＤＲＡＭセルの製造技術では、Ｐ型シリコン基板に絶縁膜を形成するためにチップコンデンサとしての適用は困難である。さらに、ＤＲＡＭセルでは、Ｐ型シリコン基板にゲートトレンチを形成して絶縁膜を形成するので、この技術を誘電体層の形成に利用したとしても、ゲートトレンチの深さは基板の厚さに依存し、所望の静電容量の確保が困難である。
本発明は、上記課題を解決するためになされたもので、所望の静電容量を確保し易いキャパシタ及びその製造方法並びにキャパシタユニットを提供することを目的とする。
上記課題を解決するため、本発明に係るキャパシタは、第１の電極層と、第１の電極層の表面上に積層された導電性の第１の凸部と、第１の凸部の表面及び第１の電極層の表面に成膜された第１の誘電体層と、第１の誘電体層を介して第１の凸部及び第１の電極層に重なるように設けられた第２の電極層と、を備える。
このキャパシタでは、第１の電極層の表面上に第１の凸部が設けられており、第１の凸部の表面と第１の電極層の表面とに誘電体層が設けられている。従って、平坦な誘電体層に比べて誘電体層の表面積は大きくなる。さらに、誘電体層を形成するための第１の凸部は、第１の電極層の表面上に積層されているため、トレンチを形成する場合に比べて、表面積を拡大させ易く、静電容量の拡大に有利である。さらに、静電容量の拡大により高周波特性を良好にできる。
さらに、第１の誘電体層は、Ａｌ２Ｏ３、ＳｉＯ２、チタンオキサイド、ＳｉＣ、タンタルオキサイド、ハフニウムオキサイド及びＢａＴｉＯ３の少なくとも一つからなると好適である。
さらに、第１の誘電体層は、Ｔａ膜と、前記Ｔａ膜上に形成された陽極酸化膜とを含む多層構造であると好適である。
さらに、本発明に係るキャパシタは、第２の電極層の表面上に積層された導電性の第２の凸部と、第２の凸部の表面及び第２の電極層の表面に成膜された第２の誘電体層と、第２の誘電体層を介して第２の凸部及び第２の電極層に重なるように設けられた第３の電極層と、を備えると好適である。このような構成では、誘電体層を重ねるように設けることができ、複層化によって静電容量を拡大できる。
さらに、第１の誘電体層及び第２の誘電体層の少なくとも一方は、Ａｌ２Ｏ３、ＳｉＯ２、チタンオキサイド、ＳｉＣ、タンタルオキサイド、ハフニウムオキサイド及びＢａＴｉＯ３の少なくとも一つからなると好適である。
さらに、第１の誘電体層及び第２の誘電体層の少なくとも一方は、Ｔａ膜と、Ｔａ膜上に形成された陽極酸化膜とを含む多層構造であると好適である。
また、本発明は、以下の（１）〜（４）に示す各工程を有するキャパシタの製造方法を提供する。
（１）第１の電極層を形成する工程と、
（２）第１の電極層の表面上に導電性材料を積層して第１の凸部を形成する工程と、
（３）第１の凸部の表面及び第１の電極層の表面に絶縁膜を成膜して第１の誘電体層を形成する工程と、
（４）第１の誘電体層を介して第１の凸部及び前記第１の電極層に重なるように導電性材料を積層して第２の電極層を形成する工程。
このキャパシタの製造方法によれば、第１の電極層の表面上に第１の凸部を形成し、第１の凸部の表面と第１の電極層の表面とに誘電体層を形成する。従って、平坦な誘電体層に比べて誘電体層の表面積が大きなキャパシタを製造できる。さらに、この製造方法では、誘電体層を形成するための第１の凸部を、第１の電極層の表面上に積層して形成するため、トレンチを形成する場合に比べて、表面積を拡大させ易く、静電容量の拡大に有利なキャパシタを製造できる。さらに、静電容量の拡大により、良好な高周波特性を有するキャパシタを製造できる。
さらに、第１の誘電体層を形成する工程において、ＣＶＤ法またはアトミックレイヤー法によって前記絶縁膜を成膜すると好適である。
さらに、上記の絶縁材料は、Ａｌ２Ｏ３、ＳｉＯ２、チタンオキサイド、ＳｉＣ、タンタルオキサイド、ハフニウムオキサイド及びＢａＴｉＯ３の少なくとも一つからなると好適である。
さらに、第１の誘電体層を形成する工程において、第１の凸部の表面及び第１の電極層の表面にＴａ膜を成膜し、Ｔａ膜の表面を陽極酸化すると好適である。
さらに、本発明は、以下の（５）〜（７）に示す各工程を更に備えるキャパシタの製造方法を提供する。
（５）第２の電極層の表面上に導電性材料を積層して第２の凸部を形成する工程と、
（６）第２の凸部の表面及び第２の電極層の表面に絶縁材料を成膜して第２の誘電体層を形成する工程と、
（７）第２の誘電体層を介して第２の凸部及び第２の電極層に重なるように導電性材料を積層して第３の電極層を形成する工程。
このキャパシタの製造方法によれば、誘電体層が重なっているキャパシタを製造でき、誘電体層の複層化によって静電容量を拡大させ易いキャパシタを製造できる。
さらに、上記のキャパシタ製造方法では、第１の誘電体層を形成する工程及び第２の誘電体層を形成する工程の少なくとも一方の工程において、ＣＶＤ法またはアトミックレイヤー法によって前記絶縁膜を成膜すると好適である。
さらに、上記の絶縁材料は、Ａｌ２Ｏ３、ＳｉＯ２、チタンオキサイド、ＳｉＣ、タンタルオキサイド、ハフニウムオキサイド及びＢａＴｉＯ３の少なくとも一つからなると好適である。
さらに、第１の誘電体層を形成する工程及び第２の誘電体層を形成する工程の少なくとも一方の工程において、第１の凸部の表面及び第１の電極層の表面にＴａ膜を成膜し、前記Ｔａ膜の表面を陽極酸化すると好適である。
また、複数のキャパシタを用いてブリッジ回路を形成したキャパシタユニットであって、複数のキャパシタのうち、一のキャパシタは、第１の電極層と、第１の電極層の表面上に積層された導電性の第１の凸部と、第１の凸部の表面及び第１の電極層の表面に成膜された第１の誘電体層と、第１の誘電体層を介して第１の凸部及び第１の電極層に重なるように設けられた第２の電極層と、を備えることを特徴とする。
このキャパシタユニットに用いられるキャパシタは、第１の電極層の表面上に第１の凸部が設けられており、第１の凸部の表面と第１の電極層の表面とに誘電体層が設けられている。従って、平坦な誘電体層に比べて誘電体層の表面積は大きくなる。さらに、誘電体層を形成するための第１の凸部は、第１の電極層の表面上に積層されているため、トレンチを形成する場合にくらべて、表面積を拡大させ易く、静電容量の拡大に有利である。さらに、静電容量の拡大により、高周波特性を良好にできる。
さらに、第１の誘電体層は、Ａｌ２Ｏ３、ＳｉＯ２、チタンオキサイド、ＳｉＣ、タンタルオキサイド、ハフニウムオキサイド及びＢａＴｉＯ３の少なくとも一つからなると好適である。
さらに、第１の誘電体層は、Ｔａ膜と、Ｔａ膜上に形成された陽極酸化膜とを含む多層構造であると好適である。
さらに、一のキャパシタは、第２の電極層の表面上に積層された導電性の第２の凸部と、第２の凸部の表面及び第２の電極層の表面に成膜された第２の誘電体層と、第２の誘電体層を介して第２の凸部及び第２の電極層に重なるように設けられた第３の電極層と、を更に備えると好適である。このような構成では、誘電体層を重ねるように設けることができ、複層化によって静電容量を拡大できる。
さらに、第１の誘電体層及び第２の誘電体層の少なくとも一方は、Ａｌ２Ｏ３、ＳｉＯ２、チタンオキサイド、ＳｉＣ、タンタルオキサイド、ハフニウムオキサイド及びＢａＴｉＯ３の少なくとも一つからなると好適である。
さらに、第１の誘電体層及び第２の誘電体層の少なくとも一方は、Ｔａ膜と、Ｔａ膜上に形成された陽極酸化膜とを含む多層構造であると好適である。
本発明によれば、所望の静電容量を確保し易いキャパシタ並びにキャパシタユニットを提供することができる。
第１実施形態に係るキャパシタの断面図である。 図１のＩＩ―ＩＩ線に沿った断面図である。 本発明に係るキャパシタの製造方法の一工程における断面図である。 図３の後続の工程における断面図である。 図４の後続の工程における断面図である。 第２実施形態に係るキャパシタの製造工程の一工程における断面図である。 図６の後続の工程を示し、第２実施形態に係るキャパシタの断面図である。 第３実施形態に係るキャパシタの製造工程の一工程における断面図である。 図８の後続の工程における断面図である。 図９の後続の工程における断面図である。 図１０の後続の工程における断面図である。 図１１の後続の工程における断面図である。 図１２の後続の工程における断面図である。 第４実施形態に係るキャパシタの断面図である。 本発明に係るキャパシタユニットを示し、キャパシタンスブリッジの概略を示す回路図である。
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
（キャパシタの構造）
まず、図１及び図２を参照して、本発明の第１実施形態に係るキャパシタについて説明する。ここで、図１は、第１実施形態に係るキャパシタの断面図であり、図２は、図１のＩＩ−ＩＩ線に沿った断面図である。
キャパシタ１Ａは、基板３上に設けられた第１電極部５と、第１電極部５の上面（表面）に成膜された誘電体層６と、誘電体層６を挟むようにして第１電極部５の上側に設けられた第２電極部７と、を備えている。キャパシタ１Ａは、誘電体層６の静電容量により電荷を蓄えたり、放出したりする受動素子である。
第１電極部５は、平坦な基板３上に積層された底面電極層９と、底面電極層９の上面（表面）に積層された中間電極層１０と、中間電極層１０の上面に設けられた電極パッド接続部１１と、を備える。底面電極層９は、第１の電極層に相当する。
底面電極層９は、導電性の金属材料、例えばＣｕやＮｉなどからなる被膜であり、めっき法によって形成される。また、電極パッド接続部１１は、導電性の金属材料、例えばＣｕやＮｉなどからなり、中間電極層１０の上面の端に設けられ、電極パッド１２が取り付けられている。
中間電極層１０は、底面電極層９の上面に積層された導電性の金属材料、例えばＣｕやＮｉなどからなり、電極パッド接続部１１に接続された下部通電領域１３と、誘電体層６によって覆われた下部凹凸領域１４とを有する。下部凹凸領域１４には、底面電極層９の一部を露出させる複数の隙間１５（図３参照）が形成されており、下部凹凸領域１４は、隙間１５を挟むようにして立設された複数の壁部１４ａを有する。壁部１４ａは、上端が下端よりも縮径したテーパ状になっている。壁部１４ａは、第１の凸部に相当する。
壁部１４ａの周面（表面）及び隙間１５の底から露出する底面電極層９の上面（表面）には、電気的な絶縁材料、例えば、Ａｌ２Ｏ３などの絶縁材料からなる被膜（絶縁膜）によって誘電体層６が成膜されている。誘電体層６は、下部凹凸領域１４の外側である下部通電領域１３の一部及び基板３上にも広がっており、下部凹凸領域１４の外側に設けられた誘電体層６の上面には、Ａｌ２Ｏ３膜１７が形成されている。なお、誘電体層６としては、ＣｕやＮｉなどの導電性材料を酸化させた酸化被膜によって形成することもできる。また、誘電体層６としての絶縁膜は、ＳｉＯ２、チタンオキサイド（ＴｉＯ２）、ＳｉＣ、タンタルオキサイド（Ｔａ２Ｏ５）、ハフニウムオキサイド（ＨｆＯ２）、ＢａＴｉＯ３などであってもよく、特に、ハフニウムオキサイドが好ましい。誘電体層６は、第１の誘電体層に相当する。
第２電極部７は、導電性の金属材料、例えばＣｕやＮｉなどからなり、めっき法によって形成される。第２電極部７は、電極パッド１８が取り付けられる上部通電領域１９と、下部凹凸領域１４に重なるように配置された上部凹凸領域２０と、を備える。第２電極部７は、第２の電極層に相当する。
上部通電領域１９は、誘電体層６及びＡｌ２Ｏ３膜１７を介して基板３上に設けられている。上部凹凸領域２０は、下部凹凸領域１４に形成された隙間１５を埋めるように形成されており、凹凸状の誘電体層６を介して、下部凹凸領域１４の壁部１４ａ及び底面電極層９に重なるように設けられている。
以上のキャパシタ１Ａでは、底面電極層９の上面に複数の壁部１４ａが設けられており、壁部１４ａの周面及び底面電極層９の上面に誘電体層６が成膜されている。さらに、第２電極部７は、誘電体層６を介して壁部１４ａ及び底面電極層９に重なるように設けられている。従って、キャパシタ１Ａによれば、平坦な誘電体層に比べて誘電体層６の表面積は大きくなる。さらに、壁部１４ａは、底面電極層９の上面に積層されているため、トレンチを形成する場合に比べて、表面積を拡大させ易く、静電容量の拡大に有利である。さらに静電容量の拡大により高周波特性を良好にできる。
（キャパシタの製造方法）
次に、上述の図３〜図５を参照して、キャパシタ１Ａの製造方法について説明する。ここで、図３〜図５は、製造方法の各工程における断面図である。
本実施の形態に係る製造方法では、まず、図３に示されるように、基板３の上に図示しないシード電極層を形成し、めっき法によって基板３上にＣｕやＮｉなどからなる底面電極層９を形成する（第１の工程）。第１の工程は、第１の電極層を形成する工程に相当する。
次に、底面電極層９の上面にフォトレジストを塗布した上で、所定のフォトマスクを用いたパターニングを行い、底面電極層９の上面に中間電極層１０に対応する所定の形状、例えば、下部凹凸領域１４に対応した形状に露出させるレジストパターンを形成する。そして、そのレジストパターンをマスクにして、めっき法によって底面電極層９の上面にＣｕまたはＮｉなどの導電性の金属材料を積層して中間電極層１０を形成する（第２の工程）。特に、第２の工程では、下部凹凸領域１４の複数の壁部１４ａを形成する。この場合に形成される壁部１４ａの肉厚ｄ１は１．５μｍ程度であり、高さｄ２は５．０μｍ程度である。また、隣接の壁部１４ａ同士の隙間１５の幅ｄ３は２．０μｍ程度である。その後、中間電極層１０を形成するために利用したレジストパターンを除去する。第２の工程は、第１の凸部を形成する工程に相当する。
次に、中間電極層１０にフォトレジストを塗布した上で、所定のフォトマスクを用いたパターニングを行い、誘電体層６に対応する所定の形状に露出させるレジストパターンを形成する。次に、アトミックレイヤー法によってＣＶＤ−Ａｌ２Ｏ３膜からなる誘電体層６を、レジストパターンで被覆されていない部分に３００〜１０００Å成膜し、その後にレジストパターンを除去する（第３の工程）。誘電体層６としての絶縁膜は、ＣＶＤ法によって成膜することもできる。誘電体層６としての絶縁膜は、Ａｌ２Ｏ３の他に、ＳｉＯ２、チタンオキサイド（ＴｉＯ２）、ＳｉＣ、タンタルオキサイド（Ｔａ２Ｏ５）、ハフニウムオキサイド（ＨｆＯ２）、ＢａＴｉＯ３などであってもよく、特に、ハフニウムオキサイドが好ましい。第３の工程は、第１の誘電体層を形成する工程に相当する。なお、誘電体層６の成膜後には、中間電極層１０の外側の所定の領域にスパッタ法によってＡｌ２Ｏ３膜１７を形成し、その後、Ａｌ２Ｏ３膜１７を形成するために利用されたレジストパターンを除去する。
次に、中間電極層１０の上面にコンタクトホールを形成するためのレジストパターンを形成した後に、ＩＢＥ（Ion Beam Etching）によってコンタクトホールを形成する（第４の工程）。
次に、誘電体層６及び誘電体層６の外側に広がっている中間電極層１０及びＡｌ２Ｏ３膜１７上にスパッタ法によってシード電極膜（図示せず）を形成する。その後、シード電極膜の上にフォトレジストを塗布した上で、所定のフォトマスクを用いたパターニングを行い、第２電極部７に対応する所定の形状を露出させるレジストパターンを形成する。次に、レジストパターンで被覆されていない部分にめっき法によってＣｕまたはＮｉからなる導電性の金属材料を積層し、５．０〜７．０μｍ程度の肉厚の第２電極部７を形成する（第５の工程）。第２電極部７は、誘電体層６を介して中間電極層１０の壁部１４ａ及び底面電極層９に重なるように形成される。第５の工程は、第２の電極層を形成する工程に相当する。
なお、この積層によって中間電極層１０の下部通電領域１３の上部にも導体部が形成され、この導体部によって電極パッド接続部１１が形成される。電極パッド接続部１１は、中間電極層１０に通電可能に接続されている。なお、電極パッド接続部１１と第２電極部７とは、絶縁膜を介して絶縁されている。
その後、電極パッド接続部１１に電極パッド１２を取り付け、第２電極部７の上部通電領域１９に電極パッド１８を取り付けることで、キャパシタ１Ａが製造される。
上記製造方法によって、平坦な誘電体層に比べて表面積の大きな誘電体層６を備えるキャパシタ１Ａを製造できる。さらに、この製造方法では、誘電体層６を形成するための壁部１４ａを、底面電極層９の上面に積層して形成するため、トレンチを形成する場合に比べて表面積を拡大させ易く、静電容量の拡大に有利なキャパシタ１Ａを製造できる。さらに、静電容量の拡大により、良好な高周波特性を有するキャパシタ１Ａを製造できる。
次に、図７を参照して本発明の第２実施形態に係るキャパシタについて説明する。キャパシタ１Ｂは、下層部３１と上層部３２とに分かれており、下層部３１は、第１実施形態に係るキャパシタ１Ａと同様の構成を備えている。従って、下層部３１についてはキャパシタ１Ａと同一の符号を記して説明を省略する。
上層部３２は、下層部３１の第２電極部７の上面に積層された第３電極部３３と、第３電極部３３の上面に成膜された誘電体層３５と、誘電体層３５を挟むようにして第３電極部３３の上側に設けられた第４電極部３６と、を備えている。キャパシタ１Ｂは、下層部３１の誘電体層６及び上層部３２の誘電体層３５の静電容量により電荷を蓄えたり、放出したりする受動素子である。キャパシタ１Ｂは、下層部３１の誘電体層６に加えて上層部３２にも誘電体層３５を形成して複層化を実現しており、静電容量の拡大を図っている。
第３電極部３３は、第２電極部７の上面に積層された導電性の金属材料、例えばＣｕやＮｉなどからなり、電極パッド接続部１１に接続された下部通電領域３７と、誘電体層３５に覆われた下部凹凸領域３８とを有する。下部凹凸領域３８には、第２電極部１０の一部を露出させる複数の隙間３９（図６参照）が形成されており、下部凹凸領域３８は、隙間３９を挟むようにして立設された複数の壁部３８ａを有する。壁部３８ａは、上端が下端よりも縮径したテーパ状になっている。壁部３８ａは、第２の凸部に相当する。
壁部３８ａの周面（表面）及び隙間３９の底から露出する第２電極部７の上面（表面）には、電気的な絶縁材料、例えば、Ａｌ２Ｏ３の絶縁膜が誘電体層３５として成膜されている。誘電体層３５は、コンタクトホール内に設けられたＡｌ２Ｏ３膜２１によって誘電体層６に接続している。誘電体層３５は、下部凹凸領域３８の外側にも広がっており、下部凹凸領域３８の外側の上部誘電体層６の上面には、Ａｌ２Ｏ３膜４１が形成されている。なお、誘電体層３５としては、ＣｕやＮｉなどの導電性材料を酸化させた酸化被膜によって形成することもできる。また、誘電体層３５としての絶縁膜は、ＳｉＯ２、チタンオキサイド（ＴｉＯ２）、ＳｉＣ、タンタルオキサイド（Ｔａ２Ｏ５）、ハフニウムオキサイド（ＨｆＯ２）、ＢａＴｉＯ３などであってもよく、特に、ハフニウムオキサイドが好ましい。誘電体層３５は、第２の誘電体層に相当する。
第４電極部３６は、導電性の金属材料、例えばＣｕやＮｉなどからなり、めっき法によって形成される。第４電極部３６は、電極パッド１８が取り付けられる上部通電領域４３と、下部凹凸領域３８に重なるように配置された上部凹凸領域４４と、を備える。第４電極部３６は、第３の電極層に相当する。
上部凹凸領域４４は、下部凹凸領域３８に形成された隙間３９を埋めるように形成されており、凹凸状の誘電体層３５を介して、下部凹凸領域３８の壁部３８ａ及び第２電極部７に重なるように設けられている。
以上のキャパシタ１Ｂによれば、下層部３１の誘電体層６に加えて、上層部３２にも誘電体層３５を形成するために、誘電体層６と誘電体層３５とを重ねるように設けることができ、複層化によって静電容量の拡大を実現できる。
次に、上述の図６及び図７を参照して、第２実施形態に係るキャパシタ１Ｂの製造方法について説明する。ここで、図６及び図７は、製造方法の各工程における断面図である。なお、キャパシタ１Ｂは、上記第１〜第５の工程の後に、別の工程を実施することで製造されるため、図３〜図５に示される第１〜第５の各工程の説明は省略する。
第２電極部７（図５参照）を形成した後に、図６に示されるように、第２電極部７の表面にスパッタ法によってシード電極層４５を形成する。次に、シード電極層４５にフォトレジストを塗布した上で、所定のフォトマスクを用いたパターニングを行い、第３電極部３３に対応する所定の形状を露出させるレジストパターンを形成する。次に、レジストパターンで被覆されていない部分にめっき法によってＣｕまたはＮｉからなる導電性の金属材料を積層し、その後にレジストパターンを除去する。次に、図７に示されるように、ＩＢＥによって隙間３９の底で露出しているシード電極層４５を削除する（第６の工程）。この工程によって、第３電極部３３の下部凹凸領域部３８が形成され、第２電極部７の上面に積層された複数の壁部３８ａが形成される。第６の工程は、第２の凸部を形成する工程に相当する。
次に、壁部３８ａの周面（表面）と第２電極部７の上面、すなわち下部凹凸領域部３８の上面に、アトミックレイヤー法によってＣＶＤ−Ａｌ２Ｏ３膜からなる誘電体層３５を３００〜１０００Å成膜する（第７の工程）。誘電体層３５としての絶縁膜は、ＣＶＤ法によって成膜することもできる。誘電体層３５としての絶縁膜は、Ａｌ２Ｏ３の他に、ＳｉＯ２、チタンオキサイド（ＴｉＯ２）、ＳｉＣ、タンタルオキサイド（Ｔａ２Ｏ５）、ハフニウムオキサイド（ＨｆＯ２）、ＢａＴｉＯ３などであってもよく、特に、ハフニウムオキサイドが好ましい。なお、誘電体層３５を成膜した後に、所定の領域にスパッタ法によってＡｌ２Ｏ３膜４１を形成する。第７の工程は、第２の誘電体層を形成する工程に相当する。
次に、スパッタ法によってシード電極層を形成した後、誘電体層３５の上面に所定のフォトマスクを用いたパターニングを行い、第４電極部３６に対応する所定の形状を露出させるレジストパターンを形成する。その後、レジストパターンで被覆されていない部分にめっき法によってＣｕまたはＮｉからなる導電性の金属材料を被覆し、第４電極部３６を形成する（第８の工程）。第４電極部３６は、壁部３８ａ及び第２電極部７に重なるように形成される。第８の工程は、第３の電極層を形成する工程に相当する。
その後、第４電極部３６に電極パッド１２を取り付け、第３電極部３３に電極パッド１８を取り付けることでキャパシタ１Ｂを製造する。
以上の方法により、下層部３１の誘電体層６に加えて、上層部３２にも誘電体層３５を形成し、誘電体層６と誘電体層３５とを重ねるように設けることができ、誘電体層６、誘電体層３５の複層化による静電容量の拡大を実現できるキャパシタ１Ｂを製造できる。
次に、上述の図８〜図１３を参照して、第３実施形態に係るキャパシタ１Ｃの製造方法について説明する。ここで、図８〜図１３は、製造方法の各工程における断面図である。
本実施の形態に係る製造方法では、まず、図８に示されるように、基板６１の上に図示しないシード電極層を形成し、めっき法によって基板６１上にＣｕからなる底面電極層６２を形成する（第１の工程）。第１の工程は、第１の電極層を形成する工程に相当する。その後、底面電極層６２の上面にフォトレジスト６３を塗布した上で、所定のフォトマスクを用いたパターニングを行い、底面電極層６２の上面に中間電極層６５に対応する所定の形状に露出させるレジストパターンを形成する。
その後、図９に示されるように、そのレジストパターンをマスクにして、めっき法によって底面電極層６２の上面にＣｕなどの導電性の金属材料を積層して中間電極層６５を形成する（第２の工程）。特に、第２の工程では、中間電極層６５に凹凸形状を形成するための複数の壁部６５ａを形成する。その後、中間電極層６５を形成するために利用したレジストパターンを除去する。壁部６５ａは、第１の凸部に相当する。その後、図１０に示されるように、中間電極層６５の複数の壁部６５ａをテーパ状にするためのＩＢＥ（IonBeam Etching）を施す（第３の工程）。第２及び第３の工程は、第１の凸部を形成する工程に相当する。
次に、図１１に示されるように、中間電極層６５の複数の壁部６５ａの表面及び壁部６５ａで被覆されていない底面電極層６２の表面にアトミックレイヤー法によって、４００Å程度のＴａ膜６６を成膜し、さらに、図１２に示されるように、Ｔａ膜６６の表面を陽極酸化またはプラズマ酸化して、１００Å〜４００Å程度のＴａ２Ｏ５の陽極酸化膜６７を形成する（第４の工程）。第４の工程によって、Ｔａ膜６６と陽極酸化膜６７との二層構造の誘電体層６８（第１の誘電体層）を形成する。第４の工程は、第１の誘電体層を形成する工程に相当する。なお、Ｔａ膜６６の成膜はＣＶＤ法によって行うこともできる。
次に、誘電体層６８の表面にめっき法によってＣｕからなる導電性の金属材料を積層し、５．０〜７．０μｍ程度の肉厚の第２電極部６９（第２の電極層）を形成する（第５の工程）。第２電極部６９は、誘電体層６８を介して壁部６５ａ及び底面電極層６２に重なるように形成されている。第５の工程は、第２の電極層を形成する工程に相当する。
以上の方法により、キャパシタ１Ｃを製造できる。キャパシタ１Ｃによれば、平坦な誘電体層に比べて誘電体層６８の表面積は大きくなる。さらに、壁部６５ａは、底面電極層６２の上面に積層されているため、トレンチを形成する場合に比べて、表面積を拡大させ易く、静電容量の拡大に有利である。さらに静電容量の拡大により高周波特性を良好にできる。特に、キャパシタ１Ｃでは、Ｔａ膜と、Ｔａ膜上に形成されたＴａ２Ｏ５の陽極酸化膜とからなる二層構造の誘電体層６８を備えるため、高い誘電率を実現できる。
次に、上述の図１４を参照して、第４実施形態に係るキャパシタ１Ｄについて説明する。キャパシタ１Ｄは、下層部８１と上層部８２とに分かれており、下層部８１は、第３実施形態に係るキャパシタ１Ｃと同様の構成を備えている。従って、下層部８１についてはキャパシタ１Ｃと同一の符号を記して説明を省略する。以下、キャパシタ１Ｄの製造方法及びその構造について説明する。
キャパシタ１Ｄを製造する際には、まず、キャパシタ１Ｃを製造する場合と同様の第１〜第５の工程を行って下層部８１を形成する。その後、下層部８１の第２電極部６９の上面にフォトレジストを塗布した上で、所定のフォトマスクを用いたパターニングを行い、第２電極部６９の上面に第３電極部７１に対応する所定の形状に露出させるレジストパターンを形成する。そのレジストパターンをマスクにして、めっき法によって第２電極部６９の上面にＣｕなどの導電性の金属材料を積層して第３電極部７１を形成する（第６の工程）。特に、第６の工程では、第３電極部７１に凹凸形状を形成するための複数の壁部７１ａを形成する。壁部７１ａは、第２の凸部に相当する。その後、第３電極部７１を形成するために利用したレジストパターンを除去する。その後、第３電極部７１の複数の壁部７１ａをテーパ状にするためのＩＢＥ（Ion Beam Etching）を施す（第７の工程）。第６及び第７の工程は、第２の凸部を形成する工程に相当する。
次に、第３電極部７１の複数の壁部７１ａの表面及び壁部７１ａで被覆されていない第２電極部６９の表面にアトミックレイヤー法によってＴａ膜７２を成膜し、さらに、Ｔａ膜７２の表面を陽極酸化またはプラズマ酸化して、１００Å〜４００Å程度のＴａ２Ｏ５の陽極酸化膜７３を形成する（第８の工程）。第８の工程によって、Ｔａ膜７２と陽極酸化膜７３との二層構造の誘電体層７４（第２の誘電体層）を形成する。第８の工程は、第２の誘電体層を形成する工程に相当する。なお、Ｔａ膜７２の成膜はＣＶＤ法によって行うこともできる。
次に、誘電体層７４の表面にめっき法によってＣｕからなる導電性の金属材料を積層し、５．０〜７．０μｍ程度の肉厚の第４電極部７５（第３の電極層）を形成する（第９の工程）。第４電極部７５は、誘電体層７４を介して壁部７１ａ及び第２電極部６９に重なるように形成されている。第９の工程は、第３の電極層を形成する工程に相当する。
以上の製造方法によって、下層部８１と上層部８２とを備えた二層構造のキャパシタ１Ｄが製造される。キャパシタ１Ｄによれば、下層部８１の誘電体層６８に加えて、上層部８２にも誘電体層７４を形成し、誘電体層６８と誘電体層７４とを重ねるように設けることができ、誘電体層６８、誘電体層７４の複層化による静電容量の拡大を実現できる。
本発明に係るキャパシタについて、第１〜第４の実施形態に係るキャパシタ１Ａ，１Ｂ，１Ｃ，１Ｄを例にして説明した。しかしながら、本発明に係るキャパシタは、この例に限定されない。例えば、キャパシタ１Ｂの上層部３２に代えて、キャパシタ１Ｄの上層部８２を適用してもよい。逆に、キャパシタ１Ｄの上層部８２に代えて、キャパシタ１Ｂの上層部３２を適用してもよい。
（キャパシタユニット）
次に、図１５を参照してキャパシタユニットについて説明する。キャパシタユニット５１は、第１実施形態に係るキャパシタ１Ａを用いてキャパシタンスブリッジを形成する。なお、キャパシタユニット５１は、第２実施形態に係るキャパシタ１Ｂ、第３実施形態に係るキャパシタ１Ｃ及び第４実施形態に係るキャパシタ１Ｄを用いてキャパシタンスブリッジを形成するようにしてもよい。
キャパシタユニット５１は、キャパシタ１Ａ、誘電体損がきわめて小さく静電容量の値が周波数によって変化しない可変コンデンサ５２、第一の抵抗器５３、第２の抵抗器５４、低周波発信器５５、ディジタルマルチメータ５６などを有し、これらの構成部品をブリッジ接続し、キャパシタ１Ａの静電容量の変化を検出するようにブリッジ回路を構成して各種のセンサなどに利用される。
以上のキャパシタユニット５１ではキャパシタ１Ａを用いるため、平坦な誘電体層に比べて誘電体層６の表面積は大きくなる。さらに、壁部１４ａが形成された中間電極層１０は、底面電極層９に被覆された金属材料からなるため、トレンチを形成する場合にくらべて、表面積を拡大させ易く、静電容量の拡大に有利である。さらに、中間電極層１０は導電性の金属材料からなるため、高い高周波特性を維持できる。
１Ａ，１Ｂ…キャパシタ、６…誘電体層（第１の誘電体層）、７…第２電極部（第２の電極層）、９…底面電極層（第１の電極層）、１４ａ…壁部（第１の凸部）、３５…誘電体層（第２の誘電体層）、３６…第４電極部（第３の電極層）、３８ａ…壁部（第２の凸部）、５１…キャパシタユニット、７１ａ…壁部（第２の凸部）、７４…誘電体層（第２の誘電体層）、７５…第４電極部（第３の電極層）。

Claims (20)

  1. 第１の電極層と、
    前記第１の電極層の表面上に積層された導電性の第１の凸部と、
    前記第１の凸部の表面及び前記第１の電極層の表面に成膜された第１の誘電体層と、
    前記第１の誘電体層を介して前記第１の凸部及び前記第１の電極層に重なるように設けられた第２の電極層と、を備えるキャパシタ。
  2. 前記第１の誘電体層は、Ａｌ２Ｏ３、ＳｉＯ２、チタンオキサイド、ＳｉＣ、タンタルオキサイド、ハフニウムオキサイド及びＢａＴｉＯ３の少なくとも一つからなる、請求項１記載のキャパシタ。
  3. 前記第１の誘電体層は、Ｔａ膜と、前記Ｔａ膜上に形成された陽極酸化膜とを含む多層構造である、請求項１記載のキャパシタ。
  4. 前記第２の電極層の表面上に積層された導電性の第２の凸部と、
    前記第２の凸部の表面及び前記第２の電極層の表面に成膜された第２の誘電体層と、
    前記第２の誘電体層を介して前記第２の凸部及び前記第２の電極層に重なるように設けられた第３の電極層と、を更に備える、請求項１記載のキャパシタ。
  5. 前記第１の誘電体層及び前記第２の誘電体層の少なくとも一方は、Ａｌ２Ｏ３、ＳｉＯ２、チタンオキサイド、ＳｉＣ、タンタルオキサイド、ハフニウムオキサイド及びＢａＴｉＯ３の少なくとも一つからなる、請求項４記載のキャパシタ。
  6. 前記第１の誘電体層及び前記第２の誘電体層の少なくとも一方は、Ｔａ膜と、前記Ｔａ膜上に形成された陽極酸化膜とを含む多層構造である、請求項４記載のキャパシタ。
  7. 第１の電極層を形成する工程と、
    前記第１の電極層の表面上に導電性材料を積層して第１の凸部を形成する工程と、
    前記第１の凸部の表面及び前記第１の電極層の表面に絶縁膜を成膜して第１の誘電体層を形成する工程と、
    前記第１の誘電体層を介して前記第１の凸部及び前記第１の電極層に重なるように導電性材料を積層して第２の電極層を形成する工程と、を備えるキャパシタの製造方法。
  8. 前記第１の誘電体層を形成する工程において、ＣＶＤ法またはアトミックレイヤー法によって前記絶縁膜を成膜する、請求項７記載のキャパシタの製造方法。
  9. 前記絶縁膜は、Ａｌ２Ｏ３、ＳｉＯ２、チタンオキサイド、ＳｉＣ、タンタルオキサイド、ハフニウムオキサイド及びＢａＴｉＯ３の少なくとも一つからなる、請求項７記載のキャパシタの製造方法。
  10. 前記第１の誘電体層を形成する工程において、前記第１の凸部の表面及び前記第１の電極層の表面にＴａ膜を成膜し、前記Ｔａ膜の表面を陽極酸化する、請求項７記載のキャパシタの製造方法。
  11. 前記第２の電極層の表面上に導電性材料を積層して第２の凸部を形成する工程と、
    前記第２の凸部の表面及び前記第２の電極層の表面に絶縁膜を成膜して第２の誘電体層を形成する工程と、
    前記第２の誘電体層を介して前記第２の凸部及び前記第２の電極層に重なるように導電性材料を積層して第３の電極層を形成する工程と、を更に備える、請求項７記載のキャパシタの製造方法。
  12. 前記第１の誘電体層を形成する工程及び前記第２の誘電体層を形成する工程の少なくとも一方の工程において、ＣＶＤ法またはアトミックレイヤー法によって前記絶縁膜を成膜する、請求項１１記載のキャパシタの製造方法。
  13. 前記絶縁膜は、Ａｌ２Ｏ３、ＳｉＯ２、チタンオキサイド、ＳｉＣ、タンタルオキサイド、ハフニウムオキサイド及びＢａＴｉＯ３の少なくとも一つからなる、請求項１１記載のキャパシタの製造方法。
  14. 前記第１の誘電体層を形成する工程及び前記第２の誘電体層を形成する工程の少なくとも一方の工程において、前記第１の凸部の表面及び前記第１の電極層の表面にＴａ膜を成膜し、前記Ｔａ膜の表面を陽極酸化する、請求項１１記載のキャパシタの製造方法。
  15. 複数のキャパシタを用いてブリッジ回路を形成したキャパシタユニットであって、
    複数の前記キャパシタのうち、一の前記キャパシタは、
    第１の電極層と、
    前記第１の電極層の表面上に積層された導電性の第１の凸部と、
    前記第１の凸部の表面及び前記第１の電極層の表面に成膜された第１の誘電体層と、
    前記第１の誘電体層を介して前記第１の凸部及び前記第１の電極層に重なるように設けられた第２の電極層と、を備えるキャパシタユニット。
  16. 前記第１の誘電体層は、Ａｌ２Ｏ３、ＳｉＯ２、チタンオキサイド、ＳｉＣ、タンタルオキサイド、ハフニウムオキサイド及びＢａＴｉＯ３の少なくとも一つからなる、請求項１５記載のキャパシタユニット。
  17. 前記第１の誘電体層は、Ｔａ膜と、前記Ｔａ膜上に形成された陽極酸化膜とを含む多層構造である、請求項１５記載のキャパシタユニット。
  18. 前記一のキャパシタは、
    前記第２の電極層の表面上に積層された導電性の第２の凸部と、
    前記第２の凸部の表面及び前記第２の電極層の表面に成膜された第２の誘電体層と、
    前記第２の誘電体層を介して前記第２の凸部及び前記第２の電極層に重なるように設けられた第３の電極層と、を更に備える請求項１５記載のキャパシタユニット。
  19. 前記第１の誘電体層及び前記第２の誘電体層の少なくとも一方は、Ａｌ２Ｏ３、ＳｉＯ２、チタンオキサイド、ＳｉＣ、タンタルオキサイド、ハフニウムオキサイド及びＢａＴｉＯ３の少なくとも一つからなる、請求項１８記載のキャパシタユニット。
  20. 前記第１の誘電体層及び前記第２の誘電体層の少なくとも一方は、Ｔａ膜と、前記Ｔａ膜上に形成された陽極酸化膜とを含む多層構造である、請求項１８記載のキャパシタユニット。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8432662B2 (en) * 2009-01-30 2013-04-30 Headway Technologies, Inc. Ceramic capacitor and method of manufacturing same
US8462482B2 (en) * 2009-01-30 2013-06-11 Headway Technologies, Inc. Ceramic capacitor and method of manufacturing same
US8171607B2 (en) * 2009-01-30 2012-05-08 Headway Technologies, Inc. Method of manufacturing ceramic capacitor
TWI467610B (zh) * 2009-07-23 2015-01-01 Ind Tech Res Inst 電容結構
US8599533B2 (en) * 2010-09-07 2013-12-03 International Business Machines Corporation Nanostructure electrode for pseudocapacitive energy storage
US8502340B2 (en) 2010-12-09 2013-08-06 Tessera, Inc. High density three-dimensional integrated capacitors
US8742541B2 (en) 2010-12-09 2014-06-03 Tessera, Inc. High density three-dimensional integrated capacitors
JP6097540B2 (ja) * 2012-01-17 2017-03-15 ローム株式会社 チップコンデンサおよびその製造方法
CN105431830B (zh) 2013-06-12 2018-09-18 耐克创新有限合伙公司 能够缓解由于部件故障导致的数据丢失的可穿戴装置组件
US10102977B2 (en) * 2014-06-10 2018-10-16 Smart Hybrid Systems Incorporated High energy density capacitor with micrometer structures and nanometer components
KR101933419B1 (ko) * 2017-04-25 2018-12-28 삼성전기 주식회사 커패시터 및 그 제조 방법
US10283274B2 (en) 2017-07-17 2019-05-07 Headway Technologies, Inc. Capacitor including dielectric structure formed of sintered body, and manufacturing method thereof
JPWO2021079566A1 (ja) 2019-10-24 2021-04-29
US11823992B2 (en) * 2021-09-24 2023-11-21 Nanya Technology Corporation Semiconductor device with uneven electrode surface and method for fabricating the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01139454U (ja) * 1988-03-16 1989-09-22
JPH06224070A (ja) * 1993-01-27 1994-08-12 Sumitomo Electric Ind Ltd Ｍｉｍ型コンデンサおよびその製造方法
JPH10149946A (ja) * 1996-11-15 1998-06-02 Ngk Spark Plug Co Ltd キャパシタの製造方法及びキャパシタを備える基板
JPH10256458A (ja) * 1997-03-17 1998-09-25 Toshiba Corp 半導体装置
JP2000223362A (ja) * 1999-02-02 2000-08-11 Nec Corp 薄膜コンデンサ、薄膜コンデンサ内蔵基板および薄膜コンデンサの製造方法
JP2003045739A (ja) * 2001-07-12 2003-02-14 Ind Technol Res Inst 積層式マイクロ構造大容量コンデンサ
JP2003045741A (ja) * 2001-07-30 2003-02-14 Murata Mfg Co Ltd 多端子型電子部品
JP2006066626A (ja) * 2004-08-26 2006-03-09 Kyocera Corp 複合体及び複合体の製造方法並びに、複合シートの製造方法、積層体の製造方法、積層部品の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3964315A (en) * 1974-01-11 1976-06-22 The Anaconda Company Apparatus including novel bridge circuit
JPH09120909A (ja) * 1995-10-24 1997-05-06 Murata Mfg Co Ltd バリスタの外部電極形成方法
KR0157912B1 (ko) * 1995-11-28 1998-12-15 문정환 반도체 장치의 축전기 전극구조 및 제조 방법
JP3031268B2 (ja) * 1996-11-20 2000-04-10 株式会社村田製作所 磁器コンデンサ
US6075691A (en) * 1997-03-06 2000-06-13 Lucent Technologies Inc. Thin film capacitors and process for making them
US6562217B1 (en) * 1997-04-17 2003-05-13 Sekisui Chemical Co., Ltd. Method and device for manufacturing conductive particles
US6452776B1 (en) * 2000-04-06 2002-09-17 Intel Corporation Capacitor with defect isolation and bypass
US6407929B1 (en) * 2000-06-29 2002-06-18 Intel Corporation Electronic package having embedded capacitors and method of fabrication therefor
FR2813142B1 (fr) * 2000-08-17 2002-11-29 St Microelectronics Sa Fabrication de condensateurs a armatures metalliques
US6542351B1 (en) * 2001-06-28 2003-04-01 National Semiconductor Corp. Capacitor structure
US6559004B1 (en) * 2001-12-11 2003-05-06 United Microelectronics Corp. Method for forming three dimensional semiconductor structure and three dimensional capacitor
KR100471164B1 (ko) * 2002-03-26 2005-03-09 삼성전자주식회사 금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그제조방법
KR100464650B1 (ko) * 2002-04-23 2005-01-03 주식회사 하이닉스반도체 이중 유전막 구조를 가진 반도체소자의 캐패시터 및 그제조방법
JP3563730B2 (ja) * 2002-06-07 2004-09-08 松下電器産業株式会社 フレキシブルプリント回路基板
US20060042832A1 (en) * 2004-08-27 2006-03-02 Kiyoshi Sato Multilayer circuit board and method of producing the same
KR100596602B1 (ko) * 2005-03-30 2006-07-04 삼성전기주식회사 적층 세라믹 콘덴서 및 그 제조 방법
US7336501B2 (en) * 2006-06-26 2008-02-26 Ibiden Co., Ltd. Wiring board with built-in capacitor

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01139454U (ja) * 1988-03-16 1989-09-22
JPH06224070A (ja) * 1993-01-27 1994-08-12 Sumitomo Electric Ind Ltd Ｍｉｍ型コンデンサおよびその製造方法
JPH10149946A (ja) * 1996-11-15 1998-06-02 Ngk Spark Plug Co Ltd キャパシタの製造方法及びキャパシタを備える基板
JPH10256458A (ja) * 1997-03-17 1998-09-25 Toshiba Corp 半導体装置
JP2000223362A (ja) * 1999-02-02 2000-08-11 Nec Corp 薄膜コンデンサ、薄膜コンデンサ内蔵基板および薄膜コンデンサの製造方法
JP2003045739A (ja) * 2001-07-12 2003-02-14 Ind Technol Res Inst 積層式マイクロ構造大容量コンデンサ
JP2003045741A (ja) * 2001-07-30 2003-02-14 Murata Mfg Co Ltd 多端子型電子部品
JP2006066626A (ja) * 2004-08-26 2006-03-09 Kyocera Corp 複合体及び複合体の製造方法並びに、複合シートの製造方法、積層体の製造方法、積層部品の製造方法

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