JPH09120909A - バリスタの外部電極形成方法 - Google Patents
バリスタの外部電極形成方法Info
- Publication number
- JPH09120909A JPH09120909A JP7300776A JP30077695A JPH09120909A JP H09120909 A JPH09120909 A JP H09120909A JP 7300776 A JP7300776 A JP 7300776A JP 30077695 A JP30077695 A JP 30077695A JP H09120909 A JPH09120909 A JP H09120909A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film electrode
- varistor
- forming
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Details Of Resistors (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【課題】 バリスタ素体を劣化させることなく、はんだ
付性、はんだ耐熱性、サージ耐量に優れた外部電極を形
成することを可能にする。 【解決手段】 バリスタ素体３の所定の位置に厚膜電極
４を形成した後、該厚膜電極４上に、乾式メッキ法によ
り薄膜電極５を形成する。また、乾式メッキ方法とし
て、スパッタリング法、蒸着法、ＣＶＤ法、金属溶射法
からなる群より選ばれるいずれか一つの方法を用いる。
乾式メッキ法により種類の異なる複数の薄膜を順次成膜
して、複層構造の薄膜電極を形成する。
付性、はんだ耐熱性、サージ耐量に優れた外部電極を形
成することを可能にする。 【解決手段】 バリスタ素体３の所定の位置に厚膜電極
４を形成した後、該厚膜電極４上に、乾式メッキ法によ
り薄膜電極５を形成する。また、乾式メッキ方法とし
て、スパッタリング法、蒸着法、ＣＶＤ法、金属溶射法
からなる群より選ばれるいずれか一つの方法を用いる。
乾式メッキ法により種類の異なる複数の薄膜を順次成膜
して、複層構造の薄膜電極を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電極形成方法に関
し、詳しくは、酸やアルカリに侵されやすいバリスタ素
体に、ダメージを与えることなく良好な外部電極を形成
することが可能なバリスタの外部電極形成方法に関す
る。
し、詳しくは、酸やアルカリに侵されやすいバリスタ素
体に、ダメージを与えることなく良好な外部電極を形成
することが可能なバリスタの外部電極形成方法に関す
る。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来、
チップ型積層セラミックコンデンサなどのセラミック電
子部品に外部電極を形成する場合、素体上に銀や銀−パ
ラジウムなどを導電成分とする導電ペーストを塗布、焼
付けして銀や銀−パラジウムの厚膜電極を形成した後、
その上にニッケルやスズなどを湿式メッキすることによ
り外部電極を形成している。
チップ型積層セラミックコンデンサなどのセラミック電
子部品に外部電極を形成する場合、素体上に銀や銀−パ
ラジウムなどを導電成分とする導電ペーストを塗布、焼
付けして銀や銀−パラジウムの厚膜電極を形成した後、
その上にニッケルやスズなどを湿式メッキすることによ
り外部電極を形成している。
【０００３】しかし、例えば、サージ吸収素子として用
いられるバリスタは、バリスタ素体が酸やアルカリに侵
されやすく、上述のような湿式メッキ工程を含む方法を
用いることができないため、バリスタ素体に導電ペース
トを塗布、焼付けすることにより形成した銀−パラジウ
ム厚膜電極をそのまま外部電極としたり、バリスタ素体
にニッケル系合金−銀などを直接スパッタリング法や蒸
着法などにより乾式メッキした薄膜電極をそのまま外部
電極としたりしているのが実情である。
いられるバリスタは、バリスタ素体が酸やアルカリに侵
されやすく、上述のような湿式メッキ工程を含む方法を
用いることができないため、バリスタ素体に導電ペース
トを塗布、焼付けすることにより形成した銀−パラジウ
ム厚膜電極をそのまま外部電極としたり、バリスタ素体
にニッケル系合金−銀などを直接スパッタリング法や蒸
着法などにより乾式メッキした薄膜電極をそのまま外部
電極としたりしているのが実情である。
【０００４】しかし、銀−パラジウム電極を塗布、焼付
けした厚膜電極を外部電極とした場合には、はんだ付性
不良やはんだ耐熱性不良を発生しやすいという問題点が
ある。また、スパッタリング法や蒸着法などの乾式メッ
キ法で形成した薄膜電極を外部電極とした場合には、は
んだ付性やはんだ耐熱性には優れているが、バリスタが
吸収するサージ電流により電極が熱破壊を起こすという
問題点がある。
けした厚膜電極を外部電極とした場合には、はんだ付性
不良やはんだ耐熱性不良を発生しやすいという問題点が
ある。また、スパッタリング法や蒸着法などの乾式メッ
キ法で形成した薄膜電極を外部電極とした場合には、は
んだ付性やはんだ耐熱性には優れているが、バリスタが
吸収するサージ電流により電極が熱破壊を起こすという
問題点がある。
【０００５】本発明は、上記の問題点を解決するもので
あり、バリスタ素体を劣化させることなく、はんだ付
性、はんだ耐熱性、サージ耐量などに優れた外部電極を
確実に形成することが可能なバリスタの外部電極形成方
法を提供することを目的とする。
あり、バリスタ素体を劣化させることなく、はんだ付
性、はんだ耐熱性、サージ耐量などに優れた外部電極を
確実に形成することが可能なバリスタの外部電極形成方
法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のバリスタの外部電極形成方法は、バリスタ
素体の所定の位置に厚膜電極を形成する厚膜電極形成工
程と、前記厚膜電極形成工程において形成された厚膜電
極上に、乾式メッキ法により薄膜電極を形成する薄膜電
極形成工程とを具備することを特徴としている。
に、本発明のバリスタの外部電極形成方法は、バリスタ
素体の所定の位置に厚膜電極を形成する厚膜電極形成工
程と、前記厚膜電極形成工程において形成された厚膜電
極上に、乾式メッキ法により薄膜電極を形成する薄膜電
極形成工程とを具備することを特徴としている。
【０００７】また、前記乾式メッキ法が、スパッタリン
グ法、蒸着法、ＣＶＤ法、金属溶射法からなる群より選
ばれるいずれかの乾式成膜方法であることを特徴として
いる。
グ法、蒸着法、ＣＶＤ法、金属溶射法からなる群より選
ばれるいずれかの乾式成膜方法であることを特徴として
いる。
【０００８】さらに、乾式メッキ法により種類の異なる
複数の薄膜を順次成膜して、複層構造の薄膜電極を形成
することを特徴としている。
複数の薄膜を順次成膜して、複層構造の薄膜電極を形成
することを特徴としている。
【０００９】
【作用】バリスタ素体の所定の位置に厚膜電極を形成し
た後、その上に、乾式メッキ法により薄膜電極を形成す
ることによって、上層電極である薄膜電極によりはんだ
付性やはんだ耐熱性を向上させ、かつ、下層電極である
厚膜電極によりサージ耐量を向上させることが可能にな
る。したがって、バリスタ素体を劣化させることなく、
はんだ付性やはんだ耐熱性が良好で、サージ耐量にも優
れた外部電極を確実に製造することができるようにな
る。
た後、その上に、乾式メッキ法により薄膜電極を形成す
ることによって、上層電極である薄膜電極によりはんだ
付性やはんだ耐熱性を向上させ、かつ、下層電極である
厚膜電極によりサージ耐量を向上させることが可能にな
る。したがって、バリスタ素体を劣化させることなく、
はんだ付性やはんだ耐熱性が良好で、サージ耐量にも優
れた外部電極を確実に製造することができるようにな
る。
【００１０】また、乾式メッキ法として、スパッタリン
グ法、蒸着法、ＣＶＤ法、金属溶射法などの乾式成膜方
法を用いることにより、上層電極である薄膜電極を効率
よく形成することが可能になる。
グ法、蒸着法、ＣＶＤ法、金属溶射法などの乾式成膜方
法を用いることにより、上層電極である薄膜電極を効率
よく形成することが可能になる。
【００１１】また、前記乾式メッキ法により種類の異な
る複数の薄膜を順次成膜して、複層構造の薄膜電極を形
成することにより、はんだ喰われのない外部電極を形成
して、本発明をより実効あらしめることが可能になる。
すなわち、例えば、厚膜電極（下層電極）がＡｇ電極で
ある場合に、厚膜電極上に、ＮｉＣｒ薄膜、ＮｉＣｕ薄
膜、Ａｇ薄膜を順次成膜して複層構造の薄膜電極を形成
することにより、はんだ喰われのない外部電極を確実に
形成することが可能になる。
る複数の薄膜を順次成膜して、複層構造の薄膜電極を形
成することにより、はんだ喰われのない外部電極を形成
して、本発明をより実効あらしめることが可能になる。
すなわち、例えば、厚膜電極（下層電極）がＡｇ電極で
ある場合に、厚膜電極上に、ＮｉＣｒ薄膜、ＮｉＣｕ薄
膜、Ａｇ薄膜を順次成膜して複層構造の薄膜電極を形成
することにより、はんだ喰われのない外部電極を確実に
形成することが可能になる。
【００１２】
【発明の実施の形態】以下、本発明のバリスタの外部電
極形成方法の実施形態を、図に基づいて説明する。
極形成方法の実施形態を、図に基づいて説明する。
【００１３】この実施形態においては、まず、図１に示
すように、セラミック１中に複数の内部電極２が配設さ
れた焼成後のバリスタ素体３の両端部に、銀を導電成分
とする導電ペーストを塗布し、８００〜９００℃で焼付
けを行い、厚膜電極４を形成した。
すように、セラミック１中に複数の内部電極２が配設さ
れた焼成後のバリスタ素体３の両端部に、銀を導電成分
とする導電ペーストを塗布し、８００〜９００℃で焼付
けを行い、厚膜電極４を形成した。
【００１４】それから、厚膜電極４以外の部分をマスキ
ングした後、スパッタリング法により、図２に示すよう
に、厚膜電極（下層電極）４の上に、ＮｉＣｒ薄膜、Ｎ
ｉＣｕ薄膜、Ａｇ薄膜の順に着膜させて複層構造の薄膜
電極（上層電極）５を形成することにより、厚膜電極４
と薄膜電極５とからなる外部電極６を形成した。
ングした後、スパッタリング法により、図２に示すよう
に、厚膜電極（下層電極）４の上に、ＮｉＣｒ薄膜、Ｎ
ｉＣｕ薄膜、Ａｇ薄膜の順に着膜させて複層構造の薄膜
電極（上層電極）５を形成することにより、厚膜電極４
と薄膜電極５とからなる外部電極６を形成した。
【００１５】そして、上述の方法により外部電極を形成
してなるチップ型バリスタ（実施例）と、従来の方法
で、銀の厚膜電極のみからなる外部電極を形成したチッ
プ型バリスタ（比較例）についてはんだ耐熱性試験を行
ったところ、比較例のバリスタの外部電極には喰われが
発生し、バリスタ素体の部分的な露出が認められたが、
厚膜電極上にスパッタリング法で薄膜電極を形成した本
発明の実施例のバリスタの外部電極には喰われの発生は
まったく認められなかった。
してなるチップ型バリスタ（実施例）と、従来の方法
で、銀の厚膜電極のみからなる外部電極を形成したチッ
プ型バリスタ（比較例）についてはんだ耐熱性試験を行
ったところ、比較例のバリスタの外部電極には喰われが
発生し、バリスタ素体の部分的な露出が認められたが、
厚膜電極上にスパッタリング法で薄膜電極を形成した本
発明の実施例のバリスタの外部電極には喰われの発生は
まったく認められなかった。
【００１６】なお、はんだ耐熱性試験は、試料をロジン
のエタノ−ル２５重量％溶液に浸漬し、１５０℃で１分
間予熱した後、(ａ)２３０℃×２秒、(ｂ)２７０℃×２
０秒の条件ではんだ浸漬を行い、外部電極の状態を観察
することにより行った。
のエタノ−ル２５重量％溶液に浸漬し、１５０℃で１分
間予熱した後、(ａ)２３０℃×２秒、(ｂ)２７０℃×２
０秒の条件ではんだ浸漬を行い、外部電極の状態を観察
することにより行った。
【００１７】また、上記のようにして外部電極を形成し
たバリスタについて、サージ耐量を調べた。その結果を
表１に示す。なお、表１のサージ耐量の値は、８／２０
μｓ標準電流波形を５分間隔で２回印加した場合におい
て、バリスタ電圧の変化率が±１０％以内で、かつ、外
観異常の認められない電流値である。
たバリスタについて、サージ耐量を調べた。その結果を
表１に示す。なお、表１のサージ耐量の値は、８／２０
μｓ標準電流波形を５分間隔で２回印加した場合におい
て、バリスタ電圧の変化率が±１０％以内で、かつ、外
観異常の認められない電流値である。
【００１８】
【表１】
【００１９】なお、表１には、比較のため、銀−パラジ
ウムペーストを塗布、焼付けすることにより形成した厚
膜電極のみからなる外部電極を有する試料（従来例１）
と、スパッタリング法により形成したニッケル系合金−
銀薄膜電極のみからなる外部電極を有する試料（従来例
２）について測定したサージ耐量を併せて示している。
ウムペーストを塗布、焼付けすることにより形成した厚
膜電極のみからなる外部電極を有する試料（従来例１）
と、スパッタリング法により形成したニッケル系合金−
銀薄膜電極のみからなる外部電極を有する試料（従来例
２）について測定したサージ耐量を併せて示している。
【００２０】表１より、従来例２の薄膜電極のみからな
る試料では、サージ耐量が２０Ａであるのに対して、厚
膜と薄膜電極からなる外部電極を有する実施例の試料に
おいては、厚膜電極を外部電極とする従来例１と同じ
く、サージ耐量が５００Ａと、実用上十分な特性が得ら
れていることがわかる。
る試料では、サージ耐量が２０Ａであるのに対して、厚
膜と薄膜電極からなる外部電極を有する実施例の試料に
おいては、厚膜電極を外部電極とする従来例１と同じ
く、サージ耐量が５００Ａと、実用上十分な特性が得ら
れていることがわかる。
【００２１】なお、上記の実施形態では、厚膜電極とし
て、銀の厚膜電極を形成した場合について説明したが、
厚膜電極の構成材料の種類は銀に限られるものではな
く、銀−パラジウム合金、ニッケル合金、銅、アルミニ
ウムなどの種々の材料を用いることが可能である。
て、銀の厚膜電極を形成した場合について説明したが、
厚膜電極の構成材料の種類は銀に限られるものではな
く、銀−パラジウム合金、ニッケル合金、銅、アルミニ
ウムなどの種々の材料を用いることが可能である。
【００２２】また、上記実施形態では、薄膜電極とし
て、ＮｉＣｒ層、ＮｉＣｕ層、Ａｇ層を順に着膜させた
複層構造を有する薄膜電極を形成した場合について説明
したが、薄膜電極は必ずしも複層構造としなければなら
ないものではなく、場合によっては単層構造とすること
も可能である。また、薄膜電極の形状や構造、構成材料
などについても特別の制約はない。
て、ＮｉＣｒ層、ＮｉＣｕ層、Ａｇ層を順に着膜させた
複層構造を有する薄膜電極を形成した場合について説明
したが、薄膜電極は必ずしも複層構造としなければなら
ないものではなく、場合によっては単層構造とすること
も可能である。また、薄膜電極の形状や構造、構成材料
などについても特別の制約はない。
【００２３】本発明は、さらにその他の点においても上
記実施形態に限定されるものではなく、発明の要旨の範
囲内において、種々の応用、変形を加えることが可能で
ある。
記実施形態に限定されるものではなく、発明の要旨の範
囲内において、種々の応用、変形を加えることが可能で
ある。
【００２４】
【発明の効果】上述のように、本発明のバリスタの外部
電極形成方法は、バリスタ素体の所定の位置に厚膜電極
を形成した後、その上に、乾式メッキ法により薄膜電極
を形成するようにしているので、上層電極である薄膜電
極によりはんだ付性やはんだ耐熱性を向上させ、かつ、
下層電極である厚膜電極によりサージ耐量を向上させる
ことが可能になる。したがって、バリスタ素体を劣化さ
せることなく、はんだ付性やはんだ耐熱性が良好で、サ
ージ耐量にも優れた外部電極を確実に製造することがで
きる。
電極形成方法は、バリスタ素体の所定の位置に厚膜電極
を形成した後、その上に、乾式メッキ法により薄膜電極
を形成するようにしているので、上層電極である薄膜電
極によりはんだ付性やはんだ耐熱性を向上させ、かつ、
下層電極である厚膜電極によりサージ耐量を向上させる
ことが可能になる。したがって、バリスタ素体を劣化さ
せることなく、はんだ付性やはんだ耐熱性が良好で、サ
ージ耐量にも優れた外部電極を確実に製造することがで
きる。
【００２５】また、乾式メッキ法として、スパッタリン
グ法、蒸着法、ＣＶＤ法、金属溶射法などの乾式薄膜成
膜方法を用いることにより、上層電極である薄膜電極を
効率よく形成することができる。
グ法、蒸着法、ＣＶＤ法、金属溶射法などの乾式薄膜成
膜方法を用いることにより、上層電極である薄膜電極を
効率よく形成することができる。
【００２６】また、前記乾式メッキ法により種類の異な
る複数の薄膜を順次成膜して、複層構造の薄膜電極を形
成することにより、はんだ喰われのない外部電極を形成
して、本発明をより実効あらしめることが可能になる。
すなわち、例えば、厚膜電極がＡｇ電極である場合に、
厚膜電極上に、ＮｉＣｒ薄膜、ＮｉＣｕ薄膜、Ａｇ薄膜
を順次成膜して複層構造の薄膜電極を形成することによ
り、はんだ喰われのない外部電極を確実に形成すること
が可能になる。
る複数の薄膜を順次成膜して、複層構造の薄膜電極を形
成することにより、はんだ喰われのない外部電極を形成
して、本発明をより実効あらしめることが可能になる。
すなわち、例えば、厚膜電極がＡｇ電極である場合に、
厚膜電極上に、ＮｉＣｒ薄膜、ＮｉＣｕ薄膜、Ａｇ薄膜
を順次成膜して複層構造の薄膜電極を形成することによ
り、はんだ喰われのない外部電極を確実に形成すること
が可能になる。
【図１】本発明のバリスタの外部電極形成方法の一実施
形態を示す断面図である。
形態を示す断面図である。
【図２】本発明のバリスタの外部電極形成方法により製
造されたバリスタを示す断面図である。
造されたバリスタを示す断面図である。
１ セラミック ２ 内部電極 ３ バリスタ素体 ４ 厚膜電極 ５ 薄膜電極 ６ 外部電極
Claims (3)
- 【請求項１】 バリスタ素体の所定の位置に厚膜電極を
形成する厚膜電極形成工程と、 前記厚膜電極形成工程において形成された厚膜電極上
に、乾式メッキ法により薄膜電極を形成する薄膜電極形
成工程とを具備することを特徴とするバリスタの外部電
極形成方法。 - 【請求項２】 前記乾式メッキ法が、スパッタリング
法、蒸着法、ＣＶＤ法、金属溶射法からなる群より選ば
れるいずれかの乾式成膜方法であることを特徴とする請
求項１記載のバリスタの外部電極形成方法。 - 【請求項３】 乾式メッキ法により種類の異なる複数の
薄膜を順次成膜して、複層構造の薄膜電極を形成するこ
とを特徴とする請求項１又は２記載のバリスタの外部電
極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7300776A JPH09120909A (ja) | 1995-10-24 | 1995-10-24 | バリスタの外部電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7300776A JPH09120909A (ja) | 1995-10-24 | 1995-10-24 | バリスタの外部電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09120909A true JPH09120909A (ja) | 1997-05-06 |
Family
ID=17888959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7300776A Pending JPH09120909A (ja) | 1995-10-24 | 1995-10-24 | バリスタの外部電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09120909A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8085522B2 (en) * | 2007-06-26 | 2011-12-27 | Headway Technologies, Inc. | Capacitor and method of manufacturing the same and capacitor unit |
-
1995
- 1995-10-24 JP JP7300776A patent/JPH09120909A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8085522B2 (en) * | 2007-06-26 | 2011-12-27 | Headway Technologies, Inc. | Capacitor and method of manufacturing the same and capacitor unit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4792781A (en) | Chip-type resistor | |
| US4615908A (en) | Method for the manufacture of plasma-polymer multilayer capacitors | |
| JP3845030B2 (ja) | チップ抵抗器の製造方法 | |
| JPS58178903A (ja) | 導電性ペ−スト | |
| JPH09120909A (ja) | バリスタの外部電極形成方法 | |
| JPH0136243B2 (ja) | ||
| JPH09129417A (ja) | バリスタの外部電極形成方法 | |
| JPH08138969A (ja) | 電子部品の製造方法 | |
| JP2000077253A (ja) | 電子部品、チップ型セラミック電子部品、およびそれらの製造方法 | |
| JPH0722268A (ja) | チップ型電子部品 | |
| JP2626329B2 (ja) | 電子部品 | |
| JPS634327B2 (ja) | ||
| JPH0790675A (ja) | 電子部品の製造方法 | |
| JP2001110601A (ja) | 抵抗器およびその製造方法 | |
| JPH0423401B2 (ja) | ||
| JP3019568B2 (ja) | セラミック電子部品及びその製造方法 | |
| JPH0245996A (ja) | 混成集積回路の製造方法 | |
| JPH08111349A (ja) | チップ部品 | |
| JP2976048B2 (ja) | チップ型セラミック電子部品の製造方法 | |
| JP3031026B2 (ja) | チップ型セラミック電子部品の製造方法 | |
| JP2504309B2 (ja) | 磁器半導体素子の電極形成方法 | |
| JP3031025B2 (ja) | チップ型セラミック電子部品の製造方法 | |
| JPH0974003A (ja) | セラミック電子部品 | |
| JP2975805B2 (ja) | メッキ電極を有する電子部品及びその製造方法 | |
| JPH04188801A (ja) | チップ型正特性サーミスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020820 |