JP2013062981A - 電子制御装置及び車両制御システム - Google Patents

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Abstract

【課題】監視対象であるＣＰＵ等の処理部の起動時間の遅延を発生させることなく、ウォッチドッグタイマの故障診断を行う。
【解決手段】スリープ状態への移行機能を有する処理部１１と、前記処理部から一定周期で出力されるパルス信号によってリセットされるタイムカウンタを有すると共にオーバーフロー発生の有無によってレベルが反転する信号を出力するウォッチドッグタイマ１２と、を備えた電子制御装置において、前記ウォッチドッグタイマの出力信号をラッチし、当該ラッチによって得られた信号を第１の出力イネーブル信号として出力するラッチ回路１３を備え、前記処理部は、前記スリープ状態への移行前に前記パルス信号の出力を停止し、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第１の出力イネーブル信号を基に前記ウォッチドッグタイマの故障診断を行う。
【選択図】図２

Description

本発明は、電子制御装置及び車両制御システムに関する。
周知のように、ＷＤＴ(Watch Dog Timer)とは、ＣＰＵ(Central Processing Unit)の状態を監視するために用いられるハードウェアタイマであり、ＣＰＵによって一定周期で更新され、一定周期内で更新されないとタイムアウトを検出して異常を出力するものである。このＷＤＴが故障すると、ＣＰＵの異常を検出することができないため、システムの信頼性を確保することが困難となる虞がある。
下記特許文献１には、電源供給直後にＣＰＵが自らプログラム暴走状態を発生させ、そのプログラム発生の所定時間後に暴走検知回路（ＷＤＴ）からリセット信号の供給を受けたか否かを判断することにより、ＷＤＴの故障診断を行う技術が開示されている。
特開平８−１４２７９４号公報
上記従来技術では、ＣＰＵの起動時にＷＤＴの故障診断を行うが、ＣＰＵの起動とスリープの頻度が比較的高いシステムにこの技術を適用する場合、毎回のＣＰＵの起動時間が遅れ、システムの信頼性に悪影響を与える虞がある。
本発明は、上述した事情に鑑みてなされたものであり、監視対象であるＣＰＵ等の処理部の起動時間の遅延を発生させることなく、ＷＤＴの故障診断を行うことを目的とする。
上記目的を達成するために、本発明では、電子制御装置に係る第１の解決手段として、スリープ状態への移行機能を有する処理部と、前記処理部から一定周期で出力されるパルス信号によってリセットされるタイムカウンタを有すると共にオーバーフロー発生の有無によってレベルが反転する信号を出力するウォッチドッグタイマと、を備えた電子制御装置において、前記ウォッチドッグタイマの出力信号をラッチし、当該ラッチによって得られた信号を第１の出力イネーブル信号として出力するラッチ回路を備え、前記処理部は、前記スリープ状態への移行前に前記パルス信号の出力を停止し、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第１の出力イネーブル信号を基に前記ウォッチドッグタイマの故障診断を行う、という手段を採用する。
また、本発明では、電子制御装置に係る第２の解決手段として、上記第１の解決手段において、前記ラッチ回路から出力される前記第１の出力イネーブル信号と、前記処理部から出力される第２の出力イネーブル信号との論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号として出力するＡＮＤ回路を備え、前記処理部は、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第１の出力イネーブル信号及び前記ＡＮＤ回路から出力される前記出力イネーブル信号を基に前記ウォッチドッグタイマの故障診断を行う、という手段を採用する。
また、本発明では、電子制御装置に係る第３の解決手段として、上記第１の解決手段において、前記ラッチ回路から出力される前記第１の出力イネーブル信号と、前記処理部から出力される第２の出力イネーブル信号との論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号として出力するＡＮＤ回路と、前記処理部と出力インターフェイスとの間に介挿され、前記ＡＮＤ回路から出力される前記出力イネーブル信号に応じて、前記処理部の出力信号を前記出力インターフェイスへと出力する３ステートバッファと、を備え、前記処理部は、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第１の出力イネーブル信号及び前記３ステートバッファの出力信号を基に前記ウォッチドッグタイマの故障診断を行う、という手段を採用する。
また、本発明では、電子制御装置に係る第４の解決手段として、上記第１〜第３のいずれかの解決手段において、前記ラッチ回路は、前記処理部の起動要因信号またはリセット信号のいずれか一方の入力によってリセットされる、という手段を採用する。
さらに、本発明では、車両制御システムに係る第１の解決手段として、モータを動力源とする車両に搭載される車両制御システムにおいて、前記モータの駆動用の高圧バッテリと、前記高圧バッテリの接続先を切り替える接続先切替器と、前記接続先切替器を制御して前記高圧バッテリの接続先を切り替えることにより、前記高圧バッテリの充放電制御を行う上述のいずれかの電子制御装置とを備えることを特徴とする。
本発明によれば、スリープ状態への移行機能を有する処理部が、スリープ状態への移行前にウォッチドッグタイマの故障診断を行うので、監視対象であるＣＰＵ等の処理部の起動時間の遅延を発生させることなく、ＷＤＴの故障診断を行うことが可能となる。
本実施形態に係る車両制御システムＡの概略構成図である。 本実施形態に係るバッテリＥＣＵ８のブロック構成図である。 バッテリＥＣＵ８の動作を表すタイミングチャートである。 ＣＰＵ１１のスリープ移行前におけるＷＤＴ１２の故障診断処理を表すフローチャートである。 本実施形態に係る車両制御システムＡの変形例である。
以下、本発明の一実施形態について、図面を参照しながら説明する。
図１は、本実施形態に係る車両制御システムＡの概略構成図である。本車両制御システムＡは、例えば電気自動車またはプラグインハイブリッド車等のモータを動力源とする車両に搭載されて、主に高圧バッテリの充放電制御及びモータ制御を行うものであり、高圧バッテリ１、低圧バッテリ２、バッテリチャージャ３、ジャンクションボックス４、インバータ５、モータ６、モータＥＣＵ(Electric Control Unit)７及びバッテリＥＣＵ８から構成されている。
高圧バッテリ１は、直列接続された複数の電池セル（例えば、リチウムイオン電池セルやニッケル水素電池セル等）で構成され、例えば数百ボルトの高圧直流電圧を出力するモータ駆動用のバッテリである。この高圧バッテリ１の両端子（正極端子及び負極端子）は、ジャンクションボックス４に接続されている。低圧バッテリ２は、バッテリＥＣＵ８にシステム電源電圧Ｖｓ（例えば１２ボルト）を供給するために設けられたバッテリである。
バッテリチャージャ３は、高圧バッテリ１の充電時に、車両外部に設置された交流電源Ｂに接続される充電回路であり、バッテリＥＣＵ８による制御の下、交流電源Ｂから供給される交流電圧を所定電圧値の直流電圧に変換してジャンクションボックス４に出力する。ジャンクションボックス４（接続先切替器）は、バッテリＥＣＵ８による制御の下、高圧バッテリ１の両端子の接続先を、充電時にはバッテリチャージャ３の両出力端子に切替え、放電時（モータ６の駆動時）にはインバータ５の両入力端子に切替える。
インバータ５は、モータＥＣＵ７から入力されるＰＷＭ(Pulse Width Modulation)信号に応じてスイッチング動作を行うことにより、高圧バッテリ１からジャンクションボックス４を介して入力される高圧直流電圧を、所定周波数の交流電圧に変換してモータ６に出力する。モータ６は、車両の動力源として用いられる例えば三相ブラシレスモータであり、インバータ５から供給される交流電圧に応じて回転する。
モータＥＣＵ７は、バッテリＥＣＵ８と通信可能に接続されており、バッテリＥＣＵ８からモータ６の駆動要求を受けた時（高圧バッテリ１の接続先がインバータ５に切替わった時）に、インバータ５に供給すべきＰＷＭ信号を生成する。なお、このモータＥＣＵ７は、上位ＥＣＵ（図示省略）とも通信可能に接続されており、上位ＥＣＵから送信される運転情報（例えばアクセルの踏込み量等）に応じてＰＷＭ信号のデューティ比及び周波数を変化させることにより、モータ６の回転状態を制御する。
バッテリＥＣＵ８は、高圧バッテリ１の充放電制御を行う電子制御装置であり、ジャンクションボックス４を制御して、高圧バッテリ１の接続先を、充電時にはバッテリチャージャ３に、放電時にはインバータ５に切替える。このバッテリＥＣＵ８は、高圧バッテリ１の充電時には、高圧バッテリ１の電圧状態を監視しながらバッテリチャージャ３を制御することで、高圧バッテリ１が適正な電圧値まで充電されるようにする。
図２は、バッテリＥＣＵ８のブロック構成図である。この図２に示すように、バッテリＥＣＵ８は、ＣＰＵ１１、ウォッチドッグタイマ（ＷＤＴ）１２、ラッチ回路１３、ＡＮＤ回路１４、３ステートバッファ１５、出力インターフェイス１６、パワーオンリセット回路１７、ＯＲ回路１８及びタイマ１９を備えている。
ＣＰＵ１１（処理部）は、不図示の不揮発性メモリに記憶されている制御プログラムに従って高圧バッテリ１の充放電制御に必要な処理を実行する中央演算処理装置である。つまり、このＣＰＵ１１が、バッテリチャージャ３及びジャンクションボックス４の制御や、モータＥＣＵ７に対してモータ６の駆動要求を行う。
このＣＰＵ１１は、各種処理によって得られた信号を３ステートバッファ１５を介して出力インターフェイス１６へ出力する。また、このＣＰＵ１１は、一定周期でＷＤＴパルス信号WDTPLSをＷＤＴ１２へ出力すると共に、出力禁止レベル（例えばハイレベル）と出力許可レベル（例えばローレベル）の２つの状態を有するＣＰＵ出力イネーブル信号CPUOE（第２の出力イネーブル信号）をＡＮＤ回路１４へ出力する。
詳細は後述するが、このＣＰＵ１１には、ラッチ回路１３から出力されるＷＤＴ出力イネーブル信号WDTOEが割込み信号として入力されると共に、３ステートバッファ１５の出力信号が入力されており、ＣＰＵ１１は、これら割込み信号（ＷＤＴ出力イネーブル信号WDTOE）及び３ステートバッファ１５の出力信号を基にＷＤＴ１２の故障診断を行う。
また、ＣＰＵ１１は、省電力状態であるスリープ状態への移行機能を有しており、起動要因の発生状況（各起動要因信号の状態）に応じてスリープ状態と通常動作状態とのいずれか一方の状態に切り替わる。なお、ＣＰＵ１１には起動要因信号として、例えば、イグニションスイッチのオン／オフ状態を示す第１起動要因信号IG-SW、急速充電スイッチのオン／オフ状態を示す第２起動要因信号QCPL、及び通常充電スイッチのオン／オフ状態を示す第３起動要因信号CPLが外部入力されている。
ＷＤＴ１２は、ＣＰＵ１１の状態を監視するために用いられるハードウェアタイマであり、ＣＰＵ１１から一定周期で入力されるＷＤＴパルス信号WDTPLSによってリセットされるタイムカウンタを備えている。このタイムカウンタは、ＣＰＵ１１からＷＤＴ１２へのＷＤＴパルス信号WDTPLSの出力が停止した後もカウントアップを続け、一定時間の経過後にオーバーフローとなる。ＷＤＴ１２は、オーバーフロー発生の有無によってレベルが反転する信号をオーバーフローリセット信号RSTとしてラッチ回路３１へ出力する。具体的には、ＷＤＴ１２は、オーバーフローが発生した時に、このオーバーフローリセット信号RSTのレベルをハイレベルからローレベルへと一定期間だけ反転させる。
ラッチ回路１３は、ＷＤＴ１２から出力されるオーバーフローリセット信号RSTをラッチし、当該ラッチによって得られた信号をＷＤＴ出力イネーブル信号WDTOE（第１の出力イネーブル信号）としてＣＰＵ１１の割込み端子INT及びＡＮＤ回路１４へ出力する。なお、このＷＤＴ出力イネーブル信号WDTOEは、ＣＰＵ出力イネーブル信号CPUOEと同様に、出力禁止レベル（例えばハイレベル）と出力許可レベル（例えばローレベル）の２つの状態を有する信号である。
ＡＮＤ回路１４は、ラッチ回路１３から入力されるＷＤＴ出力イネーブル信号WDTOEと、ＣＰＵ１１から入力されるＣＰＵ出力イネーブル信号CPUOEとの論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号OEとして３ステートバッファ１５の制御端子へ出力する。３ステートバッファ１５は、ＣＰＵ１１と出力インターフェイス１６との間に介挿され、ＡＮＤ回路１４から制御端子に入力される出力イネーブル信号OEに応じて、ＣＰＵ１１から入力された出力信号を出力インターフェイス１６へと出力する。
具体的には、この３ステートバッファ１５は、出力イネーブル信号OEが出力許可レベルの場合、ＣＰＵ１１の出力信号を出力インターフェイス１６へとそのまま出力し、出力イネーブル信号OEが出力禁止レベルの場合、出力端子をハイインピーダンス状態として出力を停止する。つまり、出力イネーブル信号OEが出力許可レベルの場合には、３ステートバッファ１５の出力も出力許可レベルとなり、出力イネーブル信号OEが出力禁止レベルの場合には、３ステートバッファ１５の出力も出力禁止レベルとなる。
出力インターフェイス１６は、ＣＰＵ１１の出力信号（３ステートバッファ１５の出力信号）を、バッテリＥＣＵ８と接続された外部装置へ送信する通信インターフェイスである。パワーオンリセット回路１７は、バッテリＥＣＵ８の電源投入時において、電源電圧VBUがＣＰＵ１１の正常動作を保証する規定電圧VBU_thに達するまではローレベル、電源電圧VBUが規定電圧VBU_thに達した以降はハイレベルとなるパワーオンリセット信号P_RESをＣＰＵ１１のリセット端子RES_C、ＷＤＴ１２のリセット端子RES_W及びＯＲ回路１８へ出力する。
つまり、バッテリＥＣＵ８の電源投入時において、電源電圧VBUが規定電圧VBU_thに達するまで、ＣＰＵ１１及びＷＤＴ１２がリセット状態に維持されることになる。
ＯＲ回路１８は、パワーオンリセット回路１７から入力されるパワーオンリセット信号P_RESと、外部入力される各起動要因信号（IG-SW、QCPL、CPL）との論理和を演算し、その演算結果を示す信号をタイマ１９を介してラッチ回路１３のリセット端子RES_Lへ出力する。タイマ１９は、ＯＲ回路１８の出力信号を一定時間遅らせてラッチ回路１３のリセット端子RES_Lへ出力する。
つまり、ラッチ回路１３は、ＣＰＵ１１の起動要因信号（IG-SW、QCPL、CPL）またはパワーオンリセット信号P_RESのいずれか一方の入力によってリセットされ、且つＣＰＵ１１及びＷＤＴ１２よりも一定時間遅れてリセットが解除されることになる。
次に、上記のように構成されたバッテリＥＣＵ８の動作について、図３及び図４を参照しながら詳細に説明する。
図３は、電源電圧VBUと、パワーオンリセット信号P_RESと、第１起動要因信号IG-SWと、ＣＰＵ１１の状態と、ＣＰＵ出力イネーブル信号CPUOEと、ＷＤＴパルス信号WDTPLSと、ＷＤＴ１２のリセット端子RES_Wの電位と、オーバーフローリセット信号RSTと、ＷＤＴ出力イネーブル信号WDTOEと、ラッチ回路１３のリセット端子RES_Lの電位と、３ステートバッファ１５の出力レベルとの時間的な対応関係を表すタイミングチャートである。
図３の時刻ｔ０からｔ１までの期間では、バッテリＥＣＵ８に電源電圧VBUが供給されておらず、ＣＰＵ１１はスリープ状態にあると想定する。ここで、時刻ｔ１に電源投入が為されたとすると、電源電圧VBUは一定の時間をかけて徐々に最大電圧まで上昇する。電源投入がイグニションスイッチのオン操作に起因するものだとすると、時刻ｔ１から第１起動要因信号IG-SWがハイレベルに向かって立ち上り始めるが、電源電圧VBUが規定電圧VBU_thに達する時刻ｔ２までパワーオンリセット信号P_RESがローレベルに維持されるため、時刻ｔ１から時刻ｔ２までの期間ではＣＰＵ１１はリセット状態に維持される。
また、この時刻ｔ１から時刻ｔ２までの期間では、ＷＤＴ１２のリセット端子RES_Wの電位と、ラッチ回路１３のリセット端子RES_Lの電位とが共にローレベルに維持されるため、ＷＤＴ１２のタイムカウンタのリセット、及びラッチ回路１３のリセットが行われる。
時刻ｔ２に電源電圧VBUが規定電圧VBU_thに達すると、パワーオンリセット信号P_RESがハイレベルに反転するため、ＣＰＵ１１及びＷＤＴ１２のリセットが解除される。なお、ラッチ回路１３はＣＰＵ１１及びＷＤＴ１２よりも一定時間遅れてリセットが解除される（ラッチ回路１３のリセット端子RES_Lの電位を参照）。
時刻ｔ２にリセットが解除されると、ＣＰＵ１１は、スリープ状態から起動し、時刻ｔ３から一定周期でＷＤＴパルス信号WDTPLSをＷＤＴ１２へ出力し始める一方、時刻ｔ２以降、出力禁止レベル（ハイレベル）に設定していたＣＰＵ出力イネーブル信号CPUOEを、時刻ｔ３より遅い時刻ｔ４（起動が完了し、通常動作状態に完全移行した時刻）から出力許可レベル（ローレベル）に反転させる。
時刻ｔ３以降、ＷＤＴパルス信号WDTPLSがＷＤＴ１２へ出力され続けている間では、ＷＤＴ１２のタイムカウンタが正常にリセットされてオーバーフローが発生しないため、ＷＤＴ１２から出力されるオーバーフローリセット信号RSTはハイレベルに維持される。この間、ラッチ回路１３から出力されるＷＤＴ出力イネーブル信号WDTOEは出力許可レベル（ローレベル）に維持されることになる。
つまり、時刻ｔ４以降、ＣＰＵ１１から出力されるＣＰＵ出力イネーブル信号CPUOEと、ラッチ回路１３から出力されるＷＤＴ出力イネーブル信号WDTOEとが共に出力許可レベルとなるため、ＡＮＤ回路１４から出力される出力イネーブル信号OEが出力許可レベルとなり、その結果、３ステートバッファ１５の出力レベルも出力許可レベルとなる。
通常動作時では、ＷＤＴ１２が故障していない限り、ＣＰＵ１１からＷＤＴ１２へのＷＤＴパルス信号WDTPLSの出力を継続することにより、上記のように３ステートバッファ１５の出力レベルが出力許可レベルに維持されるため、ＣＰＵ１１が制御プログラムに従って実行した各種処理によって得られた信号を、問題なく、出力インターフェイス１６を介して外部装置へ出力することができる。
ここで、ＣＰＵ１１が暴走して、時刻ｔ５以降、ＷＤＴ１２へのＷＤＴパルス信号WDTPLSの出力が停止したと想定する。ＷＤＴ１２のタイムカウンタは、ＷＤＴパルス信号WDTPLSの出力が停止した後もカウントアップを続け、一定時間の経過後にオーバーフローとなる。時刻ｔ６にオーバーフローが発生したとすると、ＷＤＴ１２は、この時刻ｔ６において、オーバーフローリセット信号RSTのレベルをハイレベルからローレベルへと一定期間だけ反転させる。
すると、ラッチ回路１３は、上記のようなオーバーフローリセット信号RSTのレベル変化をトリガとしてオーバーフローリセット信号RSTをラッチする。これにより、時刻ｔ６以降、ラッチ回路１３から出力されるＷＤＴ出力イネーブル信号WDTOEは出力禁止レベル（ハイレベル）に反転することになる。ＷＤＴ出力イネーブル信号WDTOEはＣＰＵ１１の割込み端子INTに入力されているので、ＣＰＵ１１は、割込み端子INTに入力されたＷＤＴ出力イネーブル信号WDTOEに基づいて、ＷＤＴ１２のオーバーフローが発生したか否かを判断する。
ＣＰＵ１１は、ＷＤＴ出力イネーブル信号WDTOEを基にＷＤＴ１２のオーバーフローが発生したと判断すると、ＣＰＵ出力イネーブル信号CPUOEのレベルを出力禁止レベル（ハイレベル）に反転させる。これにより、時刻ｔ６以降、ＣＰＵ１１から出力されるＣＰＵ出力イネーブル信号CPUOEと、ラッチ回路１３から出力されるＷＤＴ出力イネーブル信号WDTOEとが共に出力禁止レベルとなるため、ＡＮＤ回路１４から出力される出力イネーブル信号OEが出力禁止レベルとなり、その結果、３ステートバッファ１５の出力レベルも出力禁止レベルとなる。
つまり、ＣＰＵ１１の暴走時には、３ステートバッファ１５から出力インターフェイス１６への信号伝達が遮断されるので、異常な信号が出力インターフェイス１６を介して外部装置へ出力されてしまうことを防止することができる。
このように、ＷＤＴ１２が正常の場合、ＣＰＵ１１からＷＤＴ１２へのＷＤＴパルス信号WDTPLSの出力が停止すると、ＷＤＴ出力イネーブル信号WDTOE、ＣＰＵ出力イネーブル信号CPUOE、出力イネーブル信号OE及び３ステートバッファ１５の出力レベルの全てが出力禁止レベルとなる。これを利用すれば、以下で説明する手法によってＷＤＴ１２の故障診断を行うことが可能となる。
ＣＰＵ１１は、通常動作中（図３の時刻ｔ４以降の期間）に起動要因の消滅（例えば第１起動要因信号IG-SWがローレベルになる等）を検知すると、図４に示すフローチャートに従ってスリープ移行処理を実行し、このスリープ移行処理の中でＷＤＴ１２の故障診断を行う。
図４に示すように、ＣＰＵ１１は、起動要因の消滅を検知してスリープ移行処理を開始すると、まず、レジスタ待避等のスリープ移行前準備を行った後（ステップＳ１）、ＷＤＴ１２へのＷＤＴパルス信号WDTPLSの出力を停止し（ステップＳ２）、ソフトウェアタイマである故障監視タイマをセットする（ステップＳ３）。ここで、故障監視タイマの設定時間は、少なくとも、図３中の時刻ｔ５から時刻ｔ６までの時間、つまりＷＤＴ１２へのＷＤＴパルス信号WDTPLSの出力を停止してからＷＤＴ１２にてオーバーフローが発生するまでの時間に設定することが望ましい。
そして、ＣＰＵ１１は、割込み端子INTに入力されるＷＤＴ出力イネーブル信号WDTOEのレベルからＷＤＴ１２にてオーバーフローが発生したか否かを判断する（ステップＳ４）。ＣＰＵ１１は、ステップＳ４にて「Ｎｏ」の場合（ＷＤＴ出力イネーブル信号WDTOEが出力許可レベルでオーバーフローは発生していないと判断した場合）、故障監視タイマの設定時間が経過したか否かを判断する（ステップＳ５）。
ＣＰＵ１１は、上記ステップＳ５にて「Ｎｏ」の場合、上記ステップＳ４の処理に戻る一方、上記ステップＳ５にて「Ｙｅｓ」の場合、つまりＷＤＴ１２へのＷＤＴパルス信号WDTPLSの出力を停止したにも関わらず、故障監視タイマの設定時間を越えてもオーバーフローが発生しない場合には、ＷＤＴ１２の故障と判断する（ステップＳ６）。
また、ＣＰＵ１１は、上記ステップＳ４にて「Ｙｅｓ」の場合、つまりＷＤＴパルス信号WDTPLSの出力停止後、故障監視タイマの設定時間内にオーバーフローが発生した場合、３ステートバッファ１５の出力レベルが出力禁止レベルか否かを判断する（ステップＳ７）。前述のように、ＷＤＴ１２が正常ならば、ＷＤＴパルス信号WDTPLSの出力停止後、３ステートバッファ１５の出力レベルが出力禁止レベルになるはずである。
そこで、ＣＰＵ１１は、上記ステップＳ７にて「Ｙｅｓ」の場合（３ステートバッファ１５の出力レベルが出力禁止レベルの場合）、ＷＤＴ１２が正常と判断し（ステップＳ８）、一方、上記ステップＳ７にて「Ｎｏ」の場合（３ステートバッファ１５の出力レベルが出力許可レベルの場合）、ＷＤＴ１２の故障と判断する（ステップＳ９）。
そして、ＣＰＵ１１は、上記ステップＳ６、Ｓ８或いはＳ９にてＷＤＴ１２が故障か正常かを判断すると、それらの故障診断結果をメモリに保存した後、図３に示すようにスリープ状態へと移行する（ステップＳ１０）。
以上説明したように、本実施形態によれば、スリープ状態への移行機能を有するＣＰＵ１１が、スリープ状態への移行前にＷＤＴ１２の故障診断を行うので、従来技術のようにＣＰＵ１１の起動時間の遅延を発生させることなく、ＷＤＴ１２の故障診断を行うことが可能となる。
なお、本発明は上記実施形態に限定されず、以下のような変形例が挙げられる。
（１）上記実施形態では、図４のステップＳ７の処理において、３ステートバッファ１５の出力レベルが出力禁止レベルか否かを判断する場合を例示したが、前述のように、ＷＤＴ１２が正常ならば、ＡＮＤ回路１４から出力される出力イネーブル信号OEも出力禁止レベルとなるので、ステップＳ７にて、出力イネーブル信号OEが出力禁止レベルか否かを判断するようにしても良い。
（２）上記実施形態では、ＷＤＴ１２へのＷＤＴパルス信号WDTPLSの出力を停止させてから規定時間内にオーバーフローが発生したか否かを判断し、オーバーフローが発生した場合でも３ステートバッファ１５の出力レベルが出力禁止レベルとなったか否かを判断することで、ＷＤＴ１２の故障診断を行っていたが、ＷＤＴ１２へのＷＤＴパルス信号WDTPLSの出力を停止させてから規定時間内にオーバーフローが発生したか否かを判断することのみで、ＷＤＴ１２の故障診断を行うようにしても良い。
この場合、ＷＤＴ１２へのＷＤＴパルス信号WDTPLSの出力を停止させてから規定時間内にオーバーフローが発生すれば、ＷＤＴ１２は正常であると判断し、規定時間内にオーバーフローが発生しなければ、ＷＤＴ１２は故障であると判断すれば良い。
（３）上記実施形態では、本発明に係る電子制御装置として、例えば電気自動車やプラグインハイブリッド車等のモータを動力源とする車両に搭載された高圧バッテリ１の充放電制御を行うバッテリＥＣＵ８を例示したが、本発明はこれに限定されず、スリープ状態への移行機能を有する処理部と、この処理部から一定周期で出力されるパルス信号によってリセットされるタイムカウンタを有すると共にオーバーフロー発生の有無によってレベルが反転する信号を出力するウォッチドッグタイマとを備えた電子制御装置に広く適用することができる。
（４）上記実施形態では、電気自動車またはプラグインハイブリッド車等の外部から高圧バッテリ１の充電が可能な車両に搭載される車両制御システムＡを例示したが、本発明はこれに限定されず、ハイブリッド車など、エンジンとモータを動力源とし、外部からの高圧バッテリ１の充電が不可能な車両に搭載される車両制御システムにも適用できる。
図５は、ハイブリッド車に搭載される車両制御システムＡ１の一例を示す構成概略図である。図５において、車両制御システムＡと同じ構成要素には同一符号を付している。この図５に示すように、車両制御システムＡ１は、モータ６とエンジン９が同一軸にて連結され、両方が車輪１０の動力源として使用されるパラレル方式を採用したハイブリッドシステムである。なお、パラレル方式以外のハイブリッドシステムとしても良い。
エンジン９は、エンジンＥＣＵ１１によって燃料噴射量、燃料噴射タイミング、点火タイミング等が制御される。このエンジンＥＣＵ１１と、モータＥＣＵ７及びバッテリＥＣＵ８は通信可能に接続されており、互いに情報を共有しながら、モータ６とエンジン９の協調制御による車両の走行を実現している。
Ａ・車両制御システム、１・高圧バッテリ、２・低圧バッテリ、３・バッテリチャージャ、４・ジャンクションボックス、５・インバータ、６・モータ、７・モータＥＣＵ、８・バッテリＥＣＵ、１１・ＣＰＵ（処理部）、１２・ＷＤＴ（ウォッチドッグタイマ）、１３・ラッチ回路、１４・ＡＮＤ回路、１５・３ステートバッファ、１６・出力インターフェイス、１７・パワーオンリセット回路、１８・ＯＲ回路、１９・タイマ

Claims (5)

  1. スリープ状態への移行機能を有する処理部と、
    前記処理部から一定周期で出力されるパルス信号によってリセットされるタイムカウンタを有すると共にオーバーフロー発生の有無によってレベルが反転する信号を出力するウォッチドッグタイマと、を備えた電子制御装置において、
    前記ウォッチドッグタイマの出力信号をラッチし、当該ラッチによって得られた信号を第１の出力イネーブル信号として出力するラッチ回路を備え、
    前記処理部は、前記スリープ状態への移行前に前記パルス信号の出力を停止し、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第１の出力イネーブル信号を基に前記ウォッチドッグタイマの故障診断を行う、
    ことを特徴とする電子制御装置。
  2. 前記ラッチ回路から出力される前記第１の出力イネーブル信号と、前記処理部から出力される第２の出力イネーブル信号との論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号として出力するＡＮＤ回路を備え、
    前記処理部は、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第１の出力イネーブル信号及び前記ＡＮＤ回路から出力される前記出力イネーブル信号を基に前記ウォッチドッグタイマの故障診断を行う、
    ことを特徴とする請求項１に記載の電子制御装置。
  3. 前記ラッチ回路から出力される前記第１の出力イネーブル信号と、前記処理部から出力される第２の出力イネーブル信号との論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号として出力するＡＮＤ回路と、
    前記処理部と出力インターフェイスとの間に介挿され、前記ＡＮＤ回路から出力される前記出力イネーブル信号に応じて、前記処理部の出力信号を前記出力インターフェイスへと出力する３ステートバッファと、を備え、
    前記処理部は、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第１の出力イネーブル信号及び前記３ステートバッファの出力信号を基に前記ウォッチドッグタイマの故障診断を行う、
    ことを特徴とする請求項１に記載の電子制御装置。
  4. 前記ラッチ回路は、前記処理部の起動要因信号またはリセット信号のいずれか一方の入力によってリセットされることを特徴とする請求項１〜３のいずれか一項に記載の電子制御装置。
  5. モータを動力源とする車両に搭載される車両制御システムにおいて、
    前記モータの駆動用の高圧バッテリと、
    前記高圧バッテリの接続先を切り替える接続切替器と、
    前記接続切替器を制御して前記高圧バッテリの接続先を切り替えることにより、前記高圧バッテリの充放電制御を行う請求項１〜４のいずれか一項に記載の電子制御装置と、
    を備えることを特徴とする車両制御システム。
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