WO2018159072A1 - 半導体集積回路装置 - Google Patents

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WO2018159072A1
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switching
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晋一郎 中田
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株式会社デンソー
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    • H03K2005/00234—Layout of the delay element using circuits having two logic levels

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device.
  • a semiconductor IC integrated circuit
  • a crystal oscillator mounted outside and a CR oscillator with low accuracy existing inside the semiconductor IC are mutually monitored.
  • the operation of the microcomputer can be backed up by detecting this and switching to the other oscillator.
  • the switching power supply is driven by the clock of the first oscillator, and the second oscillator is driven by a power supply generated by driving another power supply circuit with a DC power supply from the switching power supply.
  • the present disclosure has been made in consideration of the above circumstances, and a purpose thereof is a semiconductor integrated circuit device used in an external DC power source for in-vehicle use or the like, and includes two oscillation circuits inside and is driven by one oscillation circuit.
  • a semiconductor integrated circuit device capable of suppressing the occurrence of operation stop due to a failure of an operating oscillation circuit even when the other oscillation circuit is driven by the power supply of the power supply circuit.
  • a semiconductor integrated circuit device includes a first oscillation circuit that is supplied with an external DC power supply and generates a first clock, and a switching operation that is supplied with the external DC power supply and based on the first clock.
  • a power supply circuit that generates a DC power supply for output, a second oscillation circuit that generates a second clock, a load circuit that is supplied with the DC power supply and operates based on the second clock, and the first and second oscillation circuits
  • a monitoring circuit that monitors the operation of the first oscillation circuit based on the second clock in the operating state, and when the monitoring circuit detects a failure of the first oscillation circuit, the first power supply circuit is switched to the first clock. Instead, a switching circuit for switching to supply the second clock is provided.
  • the first oscillation circuit when an external DC power supply is supplied, the first oscillation circuit generates a first clock, and the power supply circuit converts the external DC power supply into an output DC voltage based on the first clock and outputs it. To do.
  • the power supply circuit applies the output DC voltage to the second oscillation circuit to generate the second clock.
  • the load circuit operates based on the power supply from the power supply circuit and the second clock.
  • the monitoring circuit monitors the operation of the first oscillation circuit based on the second clock.
  • the switching circuit supplies the second clock instead of the first clock to the first power supply circuit.
  • FIG. 1 is an electrical block diagram showing the first embodiment.
  • FIG. 2 is an electrical block diagram of the clock monitoring circuit.
  • FIG. 3 is an electrical configuration diagram illustrating an example of a clock monitoring circuit.
  • FIG. 4 is a flowchart of the monitoring operation.
  • FIG. 5 is a time chart showing signal states of each part of the clock monitoring circuit.
  • FIG. 6 is an electrical block diagram showing the second embodiment.
  • FIG. 7 is an electrical configuration diagram of the clock monitoring circuit.
  • FIG. 8 is a flowchart of the monitoring operation.
  • FIG. 9 is a time chart showing signal states of each part of the clock monitoring circuit
  • FIG. 10 is an electrical block diagram showing the third embodiment.
  • FIG. 11 is an electrical block diagram showing the fourth embodiment.
  • FIG. 12 is an electrical block diagram showing the fifth embodiment.
  • FIG. 13 is an electrical configuration diagram showing the sixth embodiment.
  • FIG. 14 is an electrical configuration diagram illustrating a different example of the clock monitoring circuit according to the seventh embodiment.
  • FIG. 1 shows the overall block configuration.
  • the power supply system is indicated by a thick solid line
  • the signal system is indicated by a thin solid line.
  • a semiconductor IC 1 as a semiconductor integrated circuit device is fed from an in-vehicle battery VB that is an external DC power supply, and feeds a predetermined voltage to an external load circuit 2. Further, the semiconductor IC 1 has a function of monitoring the operating state of the load circuit 2.
  • the series power supply circuit 3 is supplied with power from the in-vehicle battery VB, generates a predetermined DC voltage VD 0, and supplies power to the first clock circuit 4 as the first oscillation circuit.
  • the first clock circuit 4 starts operating when the DC voltage VD0 is supplied, and outputs the first clock CLK1 having a predetermined frequency.
  • the switching power supply circuit 5 functions as a power supply circuit or a first power supply circuit.
  • the switching power supply circuit 5 is supplied with power from the in-vehicle battery VB and is supplied with the first clock CLK1 from the first clock circuit 4 via the switching circuit 6.
  • a switching element provided therein is driven and controlled by the first clock CLK1 from the first clock circuit 4, thereby generating a predetermined DC voltage VD1.
  • the switching power supply circuit 5 is configured with an external circuit 5a provided with, for example, a coil provided outside. Further, the switching power supply circuit 5 adjusts the capacitance of the capacitor provided in the output stage so that the output voltage can be held for a predetermined time corresponding to a predetermined number of clocks even when the first clock CLK1 is not supplied. Yes.
  • This capacitor may be provided in the external circuit 5a.
  • the series power supply circuit 7 functions as a power supply circuit or a second power supply circuit, and generates a DC voltage VD2 as a DC voltage for output based on the DC voltage VD1 from the switching power supply circuit 5.
  • the series power supply circuit 7 supplies the DC voltage VD2 to the external load circuit 2, the internal load circuit 8, and the second clock circuit 9 as the second oscillation circuit.
  • the second clock circuit 9 starts operating when the DC voltage VD2 is supplied, and outputs a second clock CLK2 having a predetermined frequency.
  • the second clock circuit 9 also inputs the second clock CLK2 to the switching circuit 6.
  • the load circuit 8 in the semiconductor IC 1 is, for example, a watchdog timer circuit, and monitors the operation of the external load circuit 2 by the second clock CLK2 supplied from the second clock circuit 9.
  • the clock monitoring circuit 10 monitors the operation of the first clock circuit 4, and receives the first clock CLK1 from the first clock circuit 4 and the second clock CLK2 from the second clock circuit 9.
  • the clock monitoring circuit 10 starts a monitoring operation when the first clock circuit 4 and the second clock circuit 9 are activated.
  • the clock monitoring circuit 10 outputs a detection signal S from the output terminal OUT to the switching circuit 6.
  • the switching circuit 6 performs a switching operation so as to output the second clock CLK2 to the switching power supply circuit 5.
  • the clock monitoring circuit 10 also outputs a detection signal S output from the output terminal OUT when the first clock CLK1 is abnormal to a diagnosis detection circuit 11 provided outside the semiconductor IC1.
  • the diagnosis detection circuit 11 recognizes that the first clock circuit 4 has failed.
  • FIG. 2 shows a functional block configuration of the clock monitoring circuit 10.
  • the clock monitoring circuit 10 includes a filter unit 10a, a clock interruption determination circuit 10b, and a determination timer circuit 10c.
  • the first clock CLK1 and the second clock CLK2 are respectively input to the clock interruption determination circuit 10b via the filter unit 10a.
  • the clock interruption determination circuit 10b detects this and outputs it to the determination timer circuit 10c.
  • the determination timer circuit 10c outputs a detection signal S when a certain timer time elapses when the first clock CLK1 is interrupted.
  • FIG. 3 shows a specific electrical configuration of the clock monitoring circuit 10.
  • the input portion of the first clock CLK1 is provided with a filter circuit 20 and an inverter 21 constituting a low-pass filter (LPF) by a resistor 20a and a capacitor 20b.
  • a filter circuit 22 and an inverter 23 that form a low-pass filter (LPF) are provided at the input portion of the second clock CLK2 by a resistor 22a and a capacitor 22b.
  • a filter unit 10 a is configured by the filter circuits 20 and 22 and the inverters 21 and 23.
  • DFF Three D flip-flop circuits (hereinafter referred to as DFF) 24a to 24c as latch circuits are provided as a counter circuit 24 in cascade connection.
  • the DC power supply VD2 is connected to the D input terminal of the DFF 24a, and the output terminal of the inverter 23 is connected to the C input terminal.
  • the Q output terminal of the FDD 24a is connected to the D input terminal of the FDD 24b, and the Q output terminal of the FDD 24b is connected to the D input terminal of the FDD 24c.
  • the Q output terminal of the FDD 24 c is connected to the output terminal OUT of the counter circuit 24.
  • the output terminal of the inverter 21 is connected to each reset terminal R of the FDDs 24a to 24c via the pulse generation circuit 25.
  • the pulse generation circuit 25 outputs a constant pulse when the first clock circuit 4 is normal, the first clock circuit is in an abnormal state such as an oscillation state, and the first clock CLK1 is oscillating at a high frequency. This circuit prevents the counter circuit 24 from being reset when the state is reached.
  • the pulse generation circuit 25 includes an AND circuit 26, a delay 27, and an inverter 28.
  • the output terminal of the inverter 21 is connected to one input terminal of the AND circuit 26, and is connected to the other input terminal of the AND circuit 26 via the delay circuit 27 and the inverter 28.
  • the delay circuit 27 constitutes a delay circuit composed of a resistor 27a and a capacitor 27b.
  • the pulse generation circuit 25 In the state where the first clock CLK1 is normally input, the pulse generation circuit 25 outputs a high level signal when the input changes from low level to high level. When the set delay time elapses, the output of the AND circuit 26 changes to a low level.
  • a part of the counter circuit 24 and the pulse generation circuit 25 constitute a clock interruption determination circuit 10b.
  • the remaining part of the counter circuit 24 constitutes the determination timer circuit 10c.
  • FIG. 4 shows the start of the monitoring processing operation by the clock monitoring circuit 10 to be described later and the monitoring contents, including the operation after the semiconductor IC 1 is powered.
  • the semiconductor IC 1 When external DC power is supplied from the in-vehicle battery VB, the semiconductor IC 1 is first supplied with power to the series power supply circuit 3 and the switching power supply circuit 5.
  • the series power supply circuit 3 generates a predetermined DC voltage VD0 and supplies power to the first clock circuit 4.
  • the first clock circuit 4 generates the first clock CLK1 and supplies it to the switching power supply circuit 5 via the switching circuit 6.
  • the first clock circuit 4 also supplies the first clock CLK1 to the clock monitoring circuit 10.
  • the switching power supply circuit 5 drives and controls an internal switching element based on the first clock CLK1, generates a predetermined DC voltage VD1, and outputs it to the series power supply circuit 7. This operation corresponds to step A1 in FIG.
  • the series power supply circuit 7 generates a predetermined DC voltage VD2 and supplies power to the load circuit 8 and the second clock circuit 9, and also supplies power to the load circuit 2 connected to the outside. This operation corresponds to step A2 in FIG.
  • the second clock circuit 9 when the DC voltage VD2 is supplied, the second clock circuit 9 generates the second clock CLK2 and supplies it to the load circuit 9.
  • the second clock circuit 9 supplies the second clock CLK2 also to the clock monitoring circuit 10 and the switching circuit 6.
  • the load circuit 8 performs a function as a watchdog timer circuit based on the second clock CLK2, and monitors the operating state of the external load circuit 2.
  • the clock monitoring circuit 10 starts the monitoring operation when the first clock circuit 4 and the second clock circuit 9 are started.
  • the clock monitoring circuit 10 monitors the output state of the first clock CLK1 by the first clock circuit 4.
  • the above-described counter circuit 24 is in a high level “H” input state because the DC power supply VD2 is applied to the D input terminal of the FDD 24a. Since the counter circuit 24 is supplied with the second clock CLK2 to the C input terminals of the FDDs 24a to 24c, if there is no reset input, the high level detection signal S is counted when three pulses of the second clock CLK2 are counted. Will be output. However, during the period when the first clock CLK1 is input to the reset terminal R (period t1 and t2 in FIG. 5), the data of the Q output terminals of the FDDs 24a to 24c is reset to the low level. S is kept at a low level.
  • This state corresponds to a state in which the second clock CLK2 has not been counted up in step A4 in FIG. 4, and therefore, NO is determined here, and in a state where the operation continues, NO is further determined in step A5. Thereafter, steps A4 and A5 are repeatedly executed until the operation is completed.
  • the first clock CLK1 is not normally output.
  • the counter circuit 24 is reset. No action is taken.
  • the counter circuit 24 counts the clock pulses of the second clock CLK2.
  • FIG. 5C at time t5 when the third clock pulse is input from time t3 at which the count starts, as shown in FIG. 5B, a high level detection signal is obtained. S is output.
  • the clock monitoring circuit 10 becomes YES in Step A4 of FIG. 4 and proceeds to Step A6, determines that the first clock CLK1 is in an abnormal state, and detects the high level when the abnormal state is detected.
  • the signal S is output.
  • the switching circuit 6 switches the switching power supply circuit 5 from the state in which the first clock CLK1 has been supplied to the state in which the second clock CLK2 is supplied.
  • the detection signal S is also output from the clock monitoring circuit 10 to the external diagnosis detection circuit 11. Thereby, the diagnosis detection circuit 11 can warn the driver by displaying the state of occurrence of the abnormality of the first clock circuit 4 on the display unit inside the vehicle.
  • the switching power supply circuit 5 cannot output the predetermined DC voltage VD1 because the first clock CLK1 stops during the power generation operation and the operation starts to stop. However, in the switching power supply circuit 5, the output voltage is held for a certain time until the clock is switched by the capacitor provided in the output stage, and the circuit operation of the subsequent stage can be maintained.
  • the clock monitoring circuit 10 detects anomalies in a period in which three second clocks CLK2 are counted from the time when the first clock CLK1 is stopped, and the switching power supply circuit 5 is detected by the second clock CLK2 in a short period. It can be switched to the power generation operation. As a result, the switching power supply circuit 5 can continuously perform the power generation operation even when the operation of the first clock circuit 4 is stopped.
  • the semiconductor IC 1 can continuously operate in a state where power is supplied from the in-vehicle battery VB. Therefore, for example, when the semiconductor IC 1 supplies power to drive the load circuit 2 that controls driving of the vehicle, the period until the power is stopped even if an abnormality occurs in the first clock circuit 4 During this time, the vehicle can be continuously controlled. As a result, even when a failure occurs, it is possible to perform an evacuation procedure such as moving the vehicle to a safe place.
  • the delay circuit 27 sets the high level “H”.
  • the inverter 28 is fixed at the low level “L”.
  • the counter circuit 24 is in the same state as when the first clock CLK1 is stopped, and the detection signal S is output when three second clocks CLK2 are counted.
  • the switching circuit 6 supplies the second clock CLK2 to the switching power supply circuit 5, and the operation state of the semiconductor IC 1 is maintained and the operation of the load circuit 2 is continued until the power supply is stopped and terminated. Can be made.
  • the semiconductor IC 1 When the semiconductor IC 1 is next supplied with power from the vehicle-mounted battery VB, the first power supply circuit 5 cannot be driven because the first clock circuit 4 has failed. Becomes impossible, and the vehicle cannot be driven. However, in this case, since it is a state before driving, it is possible to notify the driver of a state in which driving cannot be performed by displaying the state of occurrence of abnormality on the display unit inside the vehicle.
  • the second clock circuit 9 is operated from the power source generated based on the first clock circuit 4 and the first clock CLK1 in the semiconductor IC 1, and the first clock is generated by the second clock CLK2.
  • a clock monitoring circuit 10 for monitoring CLK1 is provided.
  • the clock monitoring circuit 10 detects an abnormality in the first clock circuit 4, the operation is performed with the second clock CLK2, so that the operation of the switching power supply circuit 5 can be continued while the semiconductor IC 1 is operating.
  • the monitoring operation of the external load circuit 2 can be continued.
  • the clock monitoring circuit 10 detects the abnormal state and second It can be switched to the clock CLK2.
  • the accuracy of the first clock CLK1 of the first clock circuit 4 is set to be relatively high, but the accuracy of the second clock CLK2 of the second clock circuit 9 is low. Even if the accuracy is somewhat lowered due to switching by the switching circuit 6, it is sufficient if it can be secured as a power source.
  • FIGS. 6 to 9 show the second embodiment, and different parts from the first embodiment will be described below.
  • the operation of the second clock circuit 9 is simultaneously monitored by the first clock CLK1.
  • the first clock circuit 4 and the second clock circuit 9 can monitor each other.
  • the semiconductor IC 30 as a semiconductor integrated circuit device includes a clock monitoring circuit 31 instead of the clock monitoring circuit 10 and a switching circuit 32.
  • the switching circuit 32 receives the first clock CLK1 from the first clock circuit 4 and receives the second clock CLK2 from the second clock circuit 9.
  • the switching circuit 32 normally supplies the second clock CLK2 to the load circuit 8.
  • the switching circuit 32 supplies the first clock CLK1 to the load circuit 8.
  • the switching circuit 6 functions as a first switching circuit
  • the switching circuit 32 functions as a second switching circuit.
  • the load circuit 8 performs the monitoring operation of the load circuit 2 based on the second clock CLK2 input from the second clock circuit 9, even if the second clock CLK2 is missing for several clocks during the monitoring operation, It is configured not to interfere with the monitoring operation.
  • the load circuit 8 has a configuration in which the monitoring operation can be continued by shifting to a state in which the first clock CLK1 is supplied after a predetermined number of clocks after the failure of the second clock circuit 9.
  • the clock monitoring circuit 31 mutually monitors the operation of the first clock circuit 4 and the second clock circuit 9, and receives the first clock CLK1 from the first clock circuit 4, and the second clock CLK2 from the second clock circuit 9. Is entered.
  • the clock monitoring circuit 31 starts a monitoring operation described later.
  • the clock monitoring circuit 31 outputs the detection signal S1 from the output terminal OUT1 to the switching circuit 6 when the first clock CLK1 becomes abnormal.
  • the switching circuit 6 performs a switching operation so as to output the second clock CLK2 to the switching power supply circuit 5. Further, when the second clock CLK2 becomes abnormal, the clock monitoring circuit 31 outputs a detection signal S2 from the output terminal OU2 to the switching circuit 32.
  • the switching circuit 32 performs a switching operation so as to output the first clock CLK1 to the load circuit 8.
  • FIG. 7 shows the electrical configuration of the clock monitoring circuit 31.
  • a counter circuit 29 and a pulse generation circuit 25b are newly added in addition to the counter circuit 24 and the pulse generation circuit 25a. .
  • the pulse generation circuits 25a and 25b have the same configuration as the pulse generation circuit 25 shown in the first embodiment, and include an AND circuit 26, a delay circuit 27, and an inverter 28.
  • the counter circuit 29 is formed by cascading three DFFs 29 a to 29 c as latch circuits, and has the same configuration as the counter circuit 24.
  • the counter circuit 24 outputs the detection signal S1 from the Q output terminal of the DFF 24c via the output terminal OUT1. Further, the counter circuit 29 outputs the detection signal S2 from the Q output terminal of the DFF 29c via the output terminal OUT2.
  • the output terminal of the inverter 21 is connected to the C input terminal of the DFF 29 a of the counter circuit 29.
  • the output terminal of the inverter 23 is connected to each reset terminal R of the FDDs 29a to 29c via the pulse generation circuit 25b.
  • the pulse generation circuit 25b is a circuit that prevents the counter circuit 29 from being reset when the second clock circuit 9 is in an abnormal state such as an oscillation state and the second clock CLK2 is oscillating at a high frequency. is there.
  • FIG. 8 shows the start and monitoring contents of the monitoring processing operation by the clock monitoring circuit 31 to be described later, including the operation after the semiconductor IC 30 is powered.
  • step A3a instead of step A3 is executed.
  • the semiconductor IC 30 starts operating when external DC power is supplied from the in-vehicle battery VB.
  • the second clock signal CLK2 is input to the clock monitoring circuit 31.
  • step A3a the semiconductor IC starts an operation of mutually monitoring the first clock CLK1 and the second clock CLK2.
  • the load circuit 8 performs a function as a watchdog timer circuit based on the second clock CLK2, and monitors the operating state of the external load circuit 2.
  • the clock monitoring circuit 31 starts the mutual monitoring operation when the first clock circuit 4 and the second clock circuit 9 are activated.
  • the clock monitoring circuit 31 mutually monitors the output states of the first clock CLK1 of the first clock circuit 4 and the second clock CLK2 of the second clock circuit 9.
  • the monitoring operation of the first clock circuit 4 by the second clock CLK2 of the second clock circuit 9 is performed by the monitoring operation as described in the first embodiment.
  • the detection signal from the counter circuit 24 is output from the output terminal OUT1 as S1.
  • the second clock circuit 9 is monitored by the first clock CLK1 of the first clock circuit 4.
  • the counter circuit 29 is in a high level “H” input state because the DC power supply VD1 is applied to the D input terminal of the FDD 29a.
  • the high level detection signal S2 is counted when three pulses of the first clock CLK1 are counted. Will be output.
  • the data of the Q output terminals of the FDDs 29a to 29c is reset to the low level. In S2, the low level state is maintained.
  • This state corresponds to a state where the count-up of the first clock CLK1 has not occurred in step A8 in FIG. 8, so that the answer is NO here, and further NO in step A5 when the operation continues. Thereafter, steps A8, A4, and A5 are repeatedly executed until the operation is completed.
  • the second clock CLK2 is not normally output.
  • the counter circuit 29 is reset. No action is taken.
  • the counter circuit 29 counts the clock pulses of the first clock CLK1.
  • FIG. 9 (a) at time t5 when the third clock pulse is input from time t3 at which counting starts, as shown in FIG. 9 (d), a high level detection signal is obtained. S2 is output.
  • the clock monitoring circuit 31 becomes YES in step A8 of FIG. 8 and proceeds to step A9, determines that the second clock CLK2 is in an abnormal state, and detects the high level when the abnormal state is detected.
  • the signal S2 is output.
  • the switching circuit 32 switches the load circuit 8 from the state in which the second clock CLK2 has been supplied to the state in which the first clock CLK1 is supplied.
  • a warning can be given to the driver, for example, by displaying the state of occurrence of the abnormality of the second clock circuit 9 on the display unit inside the vehicle.
  • the semiconductor IC 30 can continuously operate in a state where power is supplied from the in-vehicle battery VB. Therefore, for example, when the semiconductor IC 30 supplies power to drive the load circuit 2 that controls driving of the vehicle, the period until the power is stopped even if an abnormality occurs in the second clock circuit 9 During this time, the vehicle can be continuously controlled. As a result, even when a failure occurs, it is possible to perform an evacuation procedure such as moving the vehicle to a safe place.
  • the counter circuit 29 is operated by the operation of the pulse generation circuit 25b as described above. Is kept in a state where it cannot be reset. As a result, the counter circuit 29 is in the same state as when the second clock CLK2 is stopped, and the detection signal S2 is output.
  • the first clock circuit 4 When the semiconductor IC 30 is next supplied with power from the in-vehicle battery VB, the first clock circuit 4 operates normally, so that the switching power supply circuit 5 can be driven and power can be supplied to the load circuit 2. It is. In this case, because the second clock circuit 9 is out of order, the clock monitoring circuit 31 determines again the abnormal state of the second clock circuit 9 and the first clock CLK1 is input to the load circuit 8. Become. Thereby, the operation of the load circuit 8 can be performed.
  • the semiconductor IC 30 since the first clock CLK1 and the second clock CLK2 can be mutually monitored by the clock monitoring circuit 31 as in the first embodiment, the semiconductor IC 30 operates. In the state, the operation of the switching power supply circuit 5 and the operation of the load circuit 8 can be continued, and the monitoring operation of the external load circuit 2 can be continuously performed.
  • FIG. 10 shows the third embodiment.
  • the semiconductor IC 1 is configured to not supply power to the load circuit 2 provided outside.
  • the load circuit 2 has a configuration in which power is separately supplied from the in-vehicle battery VB via the series power supply circuit 40.
  • the operation state of the load circuit 2 is monitored by the load circuit 8 in the semiconductor IC 1 in the same manner as described above.
  • the semiconductor IC 1 not only supplies power to the second clock circuit 9 in addition to the load circuit 8 and the series power supply circuit 7 but also supplies power to other power supply target circuits (not shown).
  • the semiconductor IC 1 Since it is configured as described above, when an abnormality of the first clock circuit 4 is detected by the clock monitoring circuit 10 as in the first embodiment, the semiconductor IC 1 operates because the operation is performed with the second clock CLK2. In this state, the operation of the switching power supply circuit 5 can be continued, and the operation of continuously monitoring the external load circuit 2 can be performed.
  • FIG. 11 shows the fourth embodiment.
  • a semiconductor IC 50 having a configuration equivalent to that of the first embodiment is used.
  • the semiconductor IC 50 includes a CAN driver circuit 51 for performing communication via a CAN (Controller Area Network) communication network NW, which is a communication network in the vehicle, as a configuration corresponding to the load circuit 8.
  • NW Controller Area Network
  • the CAN driver circuit 51 includes a configuration for performing CAN communication therein, and also includes an abnormality detection timer circuit 51a for monitoring the internal state.
  • the CAN driver circuit 51 operates by receiving the DC voltage VD2 from the series power supply circuit 7. Further, the abnormality detection timer circuit 51a is configured to use the second clock CLK2 input from the second clock circuit 9 as an operation clock.
  • the CAN driver circuit 51 converts the signal into a signal according to the protocol of the CAN network NW and outputs the signal.
  • the CAN driver circuit 51 converts the signal received from the CAN network NW and outputs the signal to the MCU 52.
  • the MCU 52 is provided as a configuration of the ECU 53 together with the semiconductor IC 50.
  • Other ECUs 54 and 55 are connected to the CAN network NW, and communication is possible through the respective CAN driver circuits 54a and 55a.
  • the abnormality detection timer circuit 51a receives the second clock CLK2 supplied from the second clock circuit 9 in the same manner as the load circuit 8 shown in the first embodiment.
  • the operation inside the driver circuit 51 is monitored.
  • the CAN driver circuit 51 outputs a signal to the CAN network NW
  • the CAN driver circuit 51 controls to occupy the network. If the occupancy state continues due to a failure, the CAN network NW becomes unusable. For this reason, the abnormality detection timer circuit 51a is operated to detect an abnormal state of the operation of the CAN driver circuit 51 and release the occupied state of the CAN network NW.
  • FIG. 12 shows the fifth embodiment, and the following description will be focused on differences from the first embodiment.
  • a semiconductor IC 60 having a configuration equivalent to that of the first embodiment is used.
  • the semiconductor IC 60 is configured to include an abnormality detection timer circuit 61 and an actuator drive circuit 62 as a configuration corresponding to the load circuit 8.
  • the anomaly detection timer circuit 61 operates when the DC voltage VD2 is supplied from the series power supply circuit 7.
  • the abnormality detection timer circuit 61 is configured to use the second clock CLK2 input from the second clock circuit 9 as an operation clock.
  • the abnormality detection timer circuit 61 monitors the operation of the actuator drive circuit 62 based on the second clock CLK2.
  • the actuator drive circuit 62 performs drive control of the actuator 63 as a load circuit provided outside.
  • the actuator drive circuit 62 is configured to supply power to the actuator 63 with the MOSFET 62a, and detects the current with the resistor 62a.
  • a gate drive signal is given from the external MCU 64, the actuator drive circuit 62 gives a gate signal to the MOSFET 62a via the drive circuit 62c and controls on / off operation.
  • the abnormality detection timer circuit 61 monitors the current flowing through the actuator 63 from the terminal voltage of the resistor 62a and also monitors the gate drive signal from the MCU 64.
  • the abnormality detection timer circuit 61 monitors the actuator current corresponding to the gate drive signal based on the second clock CLK2.
  • the fifth embodiment can obtain the same effects as those of the first embodiment.
  • this embodiment showed the case where it applied to 1st Embodiment, it can also be applied to the structure of 2nd Embodiment.
  • FIG. 13 shows the sixth embodiment. Hereinafter, parts different from the first embodiment will be described.
  • a configuration is provided in which a pulse generation circuit 70 is provided in place of the pulse generation circuit 25 shown in the first embodiment.
  • the pulse generation circuit 70 includes a delay circuit 71 instead of the delay circuit 27.
  • the delay circuit 71 has a configuration in which a plurality of, for example, three buffer circuits 71a to 71c are connected in series, thereby generating a delay time. Therefore, the sixth embodiment can obtain the same effects as those of the first embodiment.
  • FIG. 14 shows the seventh embodiment. Hereinafter, parts different from the first embodiment will be described.
  • the clock monitoring circuit 80 is used instead of the clock monitoring circuit 10 shown in the first embodiment.
  • the clock monitoring circuit 80 is provided with the same filter unit 10a as in the first embodiment at the input stage of the first clock CLK1 and the second clock CLK2. That is, the filter circuit 20 and the inverter 21 are provided at the input stage of the first clock CLK1, and the filter circuit 22 and the inverter 23 are provided at the input stage of the second clock CLK2.
  • the first clock CLK ⁇ b> 1 and the second clock CLK ⁇ b> 2 are exchanged up and down.
  • the output terminal of the inverter 23 is connected to one input terminal of the AND circuit 81, and is connected to the set terminal S of the RS flip-flop circuit 82 as a latch circuit via the output terminal of the AND circuit 81.
  • the output terminal of the inverter 21 is connected to the reset terminal R of the RS flip-flop circuit 82 via the pulse generation circuit 70 shown in the sixth embodiment, and is connected to the other inverting input terminal of the AND circuit 81.
  • the AND circuit 81 is provided to give priority to the reset input to the RS flip-flop 81 when the first clock CLK1 and the second clock CLK2 simultaneously become high level.
  • the output terminal Q of the RS flip-flop circuit 82 is connected to the output terminal OUT via the time constant circuit 83 and the buffer circuit 84.
  • the time constant circuit 83 includes a resistor 83a and a capacitor 83b.
  • An N-channel MOSFET 85 is connected to the terminal of the capacitor 83b to form a discharge path.
  • the output terminal QB of the RS flip-flop 82 is connected to the gate of the MOSFET 85.
  • the RS flip-flop 81 changes between a high level and a low level in a clock cycle.
  • the time constant circuit 83 the high level output from the output terminal Q is discharged by the MOSFET 85 before the capacitor 83b is sufficiently charged, so that the buffer circuit 84 is in the low level output state, that is, the detection signal S is low. Holds the level state.
  • the level of the output terminal Q is held at a high level, so that the terminal voltage of the capacitor 83b rises and the high-level detection signal S is output from the buffer circuit 84. It becomes like this. Further, when the first clock CLK1 is in an oscillation state, the output of the pulse generation circuit 70 is held at a low level, so that the high level detection signal is output from the buffer circuit 84 by operating in the same manner as described above. S is output. Therefore, the effect similar to 1st Embodiment can be acquired also by such 7th Embodiment.
  • the series power supply circuit 3 is provided to convert the in-vehicle battery VB into a predetermined voltage and supply it to the first clock circuit 4.
  • the present invention is not limited to this, and external DC power is directly supplied to the first clock circuit 4. It is good also as composition to do.
  • the DC voltage VD1 output from the switching power supply circuit 5 is converted into the DC voltage VD2 as the output DC voltage by the series power supply circuit 7.
  • the present invention is not limited to this, and the series power supply circuit 7 is omitted and the switching power supply circuit 5 directly
  • the DC voltage VD2 may be generated as the output DC voltage and supplied to the load circuit 8 and the second clock circuit 9.
  • the load circuit 8 and the second clock circuit 9 are targeted as the loads of the series power supply circuit 7
  • another load circuit may be provided.
  • the DFFs 24a to 24c or the DFFs 29a to 29c are used as the counter circuits 24 and 29 as latch circuits.
  • other latch circuits can be used, and the number of DFF stages is different. You can also.
  • the pulse generation circuits 25, 25a, and 25b may employ other logic circuits or a configuration that performs software determination.
  • the example in which the first clock circuit 4 and the second clock circuit 9 are clocks having substantially the same frequency that can be simply switched by the switching circuit 6 or 32 has been shown, clocks having different frequencies may be employed. it can. In this case, when switching to the other clock by the switching circuit 6 or 32, it can be replaced by providing a circuit for adjusting the frequency.

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Abstract

半導体集積回路装置は、外部直流電源が供給され第１クロックを生成する第１発振回路（４）と、前記外部直流電源が供給され前記第１クロックに基づいてスイッチング動作により出力用直流電圧を生成する電源回路（５、７）と、第２クロックを生成する第２発振回路（９）と、前記出力用直流電圧が供給され前記第２クロックに基づいて動作する負荷回路（８）と、前記第１および第２発振回路の動作状態で、前記第１発振回路の動作を前記第２クロックに基づいて監視する監視回路（１０、３１、８０）と、前記監視回路が前記第１発振回路の故障を検出すると前記電源回路に第１クロックに代えて第２クロックを供給するように切り換える切換回路（６）とを備える。

Description

半導体集積回路装置 関連出願の相互参照
　本出願は、２０１７年２月２８日に出願された日本出願番号２０１７－３６５６１号に基づくもので、ここにその記載内容を援用する。
　本開示は、半導体集積回路装置に関する。
　従来マイコンなどの一つの電源電圧で動作する半導体ＩＣ（集積回路）では、外部に実装した水晶発振器と半導体ＩＣ内部に存在する精度が低いＣＲ発振器を相互監視させるものがあった。これにより、一方の発振器の停止・暴走があった場合に、これを検知して他方の発振器に切り換えることでマイコンの動作をバックアップすることができる。
　ところが、半導体ＩＣの内部に２つの発振器を備える構成のものでは上記の構成を採用することが難しい場合がある。すなわち、第１発振器のクロックによってスイッチング電源を駆動し、そのスイッチング電源からの直流電源で別の電源回路を駆動して生成した電源で第２発振器を駆動する場合である。
　上記構成の半導体ＩＣでは、起動時においては、スイッチング電源回路が立ち上がってから別の電源回路が立ち上がるため、第１発振回路が動作しない場合にはスイッチング電源回路を駆動できず、第２発振回路が駆動できなくなるため、第１発振回路の監視をすることができず、また、バックアップもすることができないものであった。このため、前述した発振回路の相互監視をしてバックアップする構成を採用することができなかった。
　しかしながら、車載用途などで用いる半導体ＩＣでは、車両走行中に部品の故障などの原因でスイッチング電源回路を駆動するための発振回路が停止すると、これに基づいて生成する別の電源回路が動作停止することになる。この結果、電源回路から給電する負荷回路である例えば駆動系制御ＥＣＵの制御マイコンが電源低下検出によりシステム停止することとなる。このため、車両を退避させる動作が実施できなくなることになるので、別途予備回路を設けるなどの安全対策が必要になるという課題がある。
特開２０１６－１４０１７４号公報
　本開示は、上記事情を考慮してなされたもので、その目的は、車載用途などの外部の直流電源で用いる半導体集積回路装置で、内部に２つの発振回路を備え、一方の発振回路で駆動される電源回路の電源で他方の発振回路が駆動される構成の場合でも、動作中の発振回路の故障に起因して動作停止が発生するのを抑制することができる半導体集積回路装置を提供することにある。
　本開示の第一の態様において、半導体集積回路装置は、外部直流電源が供給され第１クロックを生成する第１発振回路と、前記外部直流電源が供給され前記第１クロックに基づいてスイッチング動作により出力用直流電源を生成する電源回路と、第２クロックを生成する第２発振回路と、前記直流電源が供給され前記第２クロックに基づいて動作する負荷回路と、前記第１および第２発振回路の動作状態で、前記第１発振回路の動作を前記第２クロックに基づいて監視する監視回路と、前記監視回路が前記第１発振回路の故障を検出すると前記第１電源回路に第１クロックに代えて第２クロックを供給するように切り換える切換回路とを備えている。
　上記構成を採用することにより、外部直流電源が供給されると第１発振回路は第１クロックを生成し、電源回路は第１クロックに基づいて外部直流電源を出力用直流電圧に変換して出力する。電源回路は、出力用直流電圧を第２発振回路に与えて第２クロックを生成させる。負荷回路は、電源回路からの給電と第２クロックに基づいて動作する。このとき、監視回路は、第１および第２発振回路が動作状態になると、第１発振回路の動作を第２クロックに基づいて監視するようになる。監視回路により第１発振回路の故障が検出されると、切換回路により第１電源回路に対して第１クロックに代えて第２クロックを供給する。これにより、外部直流電源から給電されている状態では、電源回路の動作を継続させることができ、負荷回路の動作も継続して行うことができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態を示す電気的なブロック構成図であり、 図２は、クロック監視回路の電気的なブロック構成図であり、 図３は、クロック監視回路の一例を示す電気的構成図であり、 図４は、監視動作の流れ図であり、 図５は、クロック監視回路の各部の信号状態を示すタイムチャートであり、 図６は、第２実施形態を示す電気的なブロック構成図であり、 図７は、クロック監視回路の電気的構成図であり、 図８は、監視動作の流れ図であり、 図９は、クロック監視回路の各部の信号状態を示すタイムチャートであり、 図１０は、第３実施形態を示す電気的なブロック構成図であり、 図１１は、第４実施形態を示す電気的なブロック構成図であり、 図１２は、第５実施形態を示す電気的なブロック構成図であり、 図１３は、第６実施形態を示す電気的構成図であり、 図１４は、第７実施形態を示すクロック監視回路の異なる例を示す電気的構成図である。
　（第１実施形態）
　以下、車載用の半導体集積回路装置に適用した場合の第１実施形態について、図１～図５を参照して説明する。
　図１は全体のブロック構成を示すもので、図中、給電系統は太実線で、信号系は細実線で示している。半導体集積回路装置としての半導体ＩＣ１は、外部直流電源である車載バッテリＶＢから給電される構成で、外部の負荷回路２に所定電圧を給電する。また、半導体ＩＣ１は、負荷回路２の動作状態を監視する機能を備えている。
　半導体ＩＣ１において、シリーズ電源回路３は、車載バッテリＶＢから給電され、所定の直流電圧ＶＤ０を生成して第１発振回路としての第１クロック回路４に給電する。第１クロック回路４は、直流電圧ＶＤ０が供給されると動作を開始し、所定周波数の第１クロックＣＬＫ１を出力する。スイッチング電源回路５は、電源回路あるいは第１電源回路として機能するもので、車載バッテリＶＢから給電され、切換回路６を介して第１クロック回路４から第１クロックＣＬＫ１が与えられる。
　スイッチング電源回路５は、内部に設けられたスイッチング素子が第１クロック回路４からの第１クロックＣＬＫ１によって駆動制御され、これによって所定の直流電圧ＶＤ１を生成する。なお、スイッチング電源回路５は、外部に設けた例えばコイルなどを備えた外付け回路５ａと共に構成されている。また、スイッチング電源回路５は、第１クロックＣＬＫ１の供給が無くなった場合でも、所定数クロック分の一定時間は出力電圧を保持することができるように、出力段に設けるコンデンサの容量が調整されている。このコンデンサは外付け回路５ａに設ける構成としても良い。
　シリーズ電源回路７は、電源回路あるいは第２電源回路として機能するもので、スイッチング電源回路５からの直流電圧ＶＤ１に基づいて出力用直流電圧として直流電圧ＶＤ２を生成する。シリーズ電源回路７は、外部の負荷回路２や内部の負荷回路８および第２発振回路としての第２クロック回路９に直流電圧ＶＤ２を供給する。第２クロック回路９は、直流電圧ＶＤ２が供給されると動作を開始し、所定周波数の第２クロックＣＬＫ２を出力する。第２クロック回路９は、切換回路６にも第２クロックＣＬＫ２を入力している。半導体ＩＣ１内の負荷回路８は、例えばウォッチドッグタイマ回路であり、第２クロック回路９から供給される第２クロックＣＬＫ２により、外部の負荷回路２の動作を監視している。
　クロック監視回路１０は、第１クロック回路４の動作を監視するもので、第１クロック回路４から第１クロックＣＬＫ１が入力され、第２クロック回路９から第２クロックＣＬＫ２が入力される。クロック監視回路１０は、第１クロック回路４および第２クロック回路９が起動されると監視動作を開始する。クロック監視回路１０は、第１クロックＣＬＫ１が異常を来すと、出力端子ＯＵＴから切換回路６に検出信号Ｓを出力する。切換回路６は、クロック監視回路１０から検出信号Ｓが与えられると、スイッチング電源回路５に対して、第２クロックＣＬＫ２を出力するように切り換え動作を実施する。
　また、クロック監視回路１０は、第１クロックＣＬＫ１が異常を来したときに出力端子ＯＵＴから出力する検出信号Ｓを、半導体ＩＣ１の外部に設けられるダイアグ検出回路１１にも出力する。ダイアグ検出回路１１は、検出信号Ｓが入力されると、第１クロック回路４が故障したことを認識する。
　図２は、クロック監視回路１０の機能ブロック構成を示している。クロック監視回路１０は、フィルタ部１０ａ、クロック途絶判定回路１０ｂ、判定タイマ回路１０ｃを備えた構成である。第１クロックＣＬＫ１および第２クロックＣＬＫ２は、それぞれフィルタ部１０ａを介してクロック途絶判定回路１０ｂに入力される。クロック途絶判定回路１０ｂは第１クロックＣＬＫ１が途絶するとこれを検出して判定タイマ回路１０ｃに出力する。判定タイマ回路１０ｃは、第１クロックＣＬＫ１の途絶状態が一定のタイマ時間が経過すると検出信号Ｓを出力する。
　図３はクロック監視回路１０の具体的な電気的構成を示している。第１クロックＣＬＫ１の入力部には、抵抗２０ａ、コンデンサ２０ｂによりローパスフィルタ（ＬＰＦ）を構成するフィルタ回路２０とインバータ２１が設けられている。同様に、第２クロックＣＬＫ２の入力部には、抵抗２２ａ、コンデンサ２２ｂによりローパスフィルタ（ＬＰＦ）を構成するフィルタ回路２２とインバータ２３が設けられている。フィルタ回路２０、２２およびインバータ２１、２３によりフィルタ部１０ａが構成される。
　ラッチ回路としての３個のＤフリップフロップ回路（以下ＤＦＦと称する）２４ａ～２４ｃは、カスケード接続してカウンタ回路２４として設けられている。ＤＦＦ２４ａのＤ入力端子には直流電源ＶＤ２が接続され、Ｃ入力端子にはインバータ２３の出力端子が接続されている。ＦＤＤ２４ａのＱ出力端子はＦＤＤ２４ｂのＤ入力端子に接続され、ＦＤＤ２４ｂのＱ出力端子はＦＤＤ２４ｃのＤ入力端子に接続される。ＦＤＤ２４ｃのＱ出力端子はカウンタ回路２４の出力端子ＯＵＴに接続される。
　インバータ２１の出力端子は、パルス生成回路２５を介してＦＤＤ２４ａ～２４ｃの各リセット端子Ｒに接続される。パルス生成回路２５は、第１クロック回路４が正常である場合には一定のパルスを出力し、第１クロック回路が発振状態などの異常状態になって第１クロックＣＬＫ１が高周波で発振している状態となったときに、カウンタ回路２４をリセットできないようにした回路である。
　パルス生成回路２５は、ＡＮＤ回路２６、ディレイ２７、インバータ２８を備えている。インバータ２１の出力端子は、ＡＮＤ回路２６の一方の入力端子に接続されると共に、ディレイ回路２７、インバータ２８を介してＡＮＤ回路２６の他方の入力端子に接続される。ディレイ回路２７は、抵抗２７ａおよびコンデンサ２７ｂからなる遅延回路を構成している。
　パルス生成回路２５は、第１クロックＣＬＫ１が正常に入力される状態では、入力がローレベルからハイレベルに変化した時点で、ＡＮＤ回路２６がハイレベルの信号を出力し、この後ディレイ回路２７により設定された遅延時間が経過するとＡＮＤ回路２６の出力がローレベルに変化する。
　上記構成中、カウンタ回路２４の一部とパルス生成回路２５とによりクロック途絶判定回路１０ｂを構成している。また、カウンタ回路２４の残りの部分により判定タイマ回路１０ｃを構成している。
　次に、上記構成の作用について、図４および図５も参照して説明する。なお、図４は、半導体ＩＣ１が給電されてからの動作を含めて、後述するクロック監視回路１０による監視処理動作の開始および監視内容について示している。
　半導体ＩＣ１は、車載バッテリＶＢから外部直流電源が供給されると、まず、シリーズ電源回路３およびスイッチング電源回路５が給電される。シリーズ電源回路３は、所定の直流電圧ＶＤ０を生成して第１クロック回路４に給電する。これにより、第１クロック回路４は第１クロックＣＬＫ１を生成して切換回路６を介してスイッチング電源回路５に供給する。第１クロック回路４は、この第１クロックＣＬＫ１をクロック監視回路１０も供給するようになる。
　スイッチング電源回路５は、第１クロックＣＬＫ１に基づいて内部のスイッチング素子を駆動制御して所定の直流電圧ＶＤ１を生成してシリーズ電源回路７に出力する。この動作は、図４のステップＡ１に相当する。これを受けて、シリーズ電源回路７は、所定の直流電圧ＶＤ２を生成して負荷回路８および第２クロック回路９に給電すると共に、外部に接続された負荷回路２にも給電するようになる。この動作は、図４のステップＡ２に相当する。
　まず、第２クロック回路９は、直流電圧ＶＤ２が供給されると、第２クロックＣＬＫ２を生成して負荷回路９に供給する。第２クロック回路９は、第２クロックＣＬＫ２をクロック監視回路１０および切換回路６にも供給するようになる。これにより、負荷回路８は、ウォッチドッグタイマ回路としての機能を第２クロックＣＬＫ２に基づいて実施するようになり、外部の負荷回路２の動作状態を監視するようになる。
　上記のように起動後の動作が行われ、クロック監視回路１０は、第１クロック回路４および第２クロック回路９が起動すると、監視動作を開始するようになる。図４のステップＡ３に相当する動作として、クロック監視回路１０は、第１クロック回路４による第１クロックＣＬＫ１の出力状態を監視する。
　上記したカウンタ回路２４は、ＦＤＤ２４ａのＤ入力端子に直流電源ＶＤ２が与えられているので、ハイレベル「Ｈ」の入力状態である。また、カウンタ回路２４は、各ＦＤＤ２４ａ～２４ｃのＣ入力端子に第２クロックＣＬＫ２が与えられるので、リセット入力が無い状態であれば第２クロックＣＬＫ２のパルスを３個カウントするとハイレベルの検出信号Ｓを出力することになる。しかし、第１クロックＣＬＫ１がリセット端子Ｒに入力されている期間中（図５中、ｔ１、ｔ２の期間）は、ＦＤＤ２４ａ～２４ｃのＱ出力端子のデータはローレベルにリセットされるので、検出信号Ｓはローレベルの状態が保持される。
　この状態は、図４のステップＡ４において、第２クロックＣＬＫ２のカウントアップが発生していない状態に相当するので、ここでＮＯとなり、動作が継続している状態ではステップＡ５でさらにＮＯとなって、以下、動作が終了するまでステップＡ４、Ａ５を繰り返し実行する状態となる。
　しかし、第１クロック回路４の動作が異常となった場合には、正常に第１クロックＣＬＫ１が出力されない状態となる。例えば、図５（ａ）に示すように、時刻ｔ３の後に第１クロック回路４の動作が異常となって発振が停止し、３個目から第１クロックＣＬＫ１が消失すると、カウンタ回路２４はリセット動作が行われなくなる。これにより、カウンタ回路２４は、第２クロックＣＬＫ２のクロックパルスをカウントするようになる。この結果、図５（ｃ）に示すように、カウント開始の時刻ｔ３のから３個目のクロックパルスが入力される時刻ｔ５になると、図５（ｂ）に示すように、ハイレベルの検出信号Ｓを出力する。
　この場合には、クロック監視回路１０は、図４のステップＡ４でＹＥＳとなってステップＡ６に移行し、第１クロックＣＬＫ１が異常状態であることを判定し、異常状態を検出したハイレベルの検出信号Ｓを出力する。これを受けて、ステップＡ７で、切換回路６は、スイッチング電源回路５に対して、これまで第１クロックＣＬＫ１を供給していた状態から、第２クロックＣＬＫ２を供給する状態に切り換える。
　なお、上記のように異常が検出された場合には、クロック監視回路１０から検出信号Ｓが外部のダイアグ検出回路１１にも出力される。これにより、ダイアグ検出回路１１は、車両内部の表示部に、第１クロック回路４の異常発生の状況を表示するなどして運転者に警告をすることができる。
　スイッチング電源回路５は、電源生成の動作中に、第１クロックＣＬＫ１が停止して動作が停止し始めるので、所定の直流電圧ＶＤ１を出力できなくなる。しかし、スイッチング電源回路５は、出力段に設けられるコンデンサにより、クロック切り換えまでの一定時間は出力電圧が保持され、後段の回路動作を維持することができる。
　したがって、クロック監視回路１０は、第１クロックＣＬＫ１が停止した時点から第２クロックＣＬＫ２が３個カウントされる期間を存して異常を検出し、短期間でスイッチング電源回路５を第２クロックＣＬＫ２による電源生成動作に切り換えることができる。これにより、スイッチング電源回路５においては、第１クロック回路４が動作停止した状態であっても継続的に電源生成動作を行えるようになる。
　この結果、半導体ＩＣ１は、車載バッテリＶＢから給電されている状態では、継続的に動作を行えるようになる。したがって、例えば、半導体ＩＣ１が車両の駆動制御を行う負荷回路２を駆動する電源を供給している場合には、第１クロック回路４の異常が発生しても、電源が停止されるまでの期間中は、継続的に車両の駆動制御を行えるようになる。これによって、故障が発生した場合でも安全な場所まで車両を移動させるなどの退避処置を行うことができる。
　また、上記した場合以外に、第１クロック回路４が異常発振状態などで第１クロックＣＬＫ１の周波数が異常に高くなった場合には、パルス生成回路２５において、ディレイ回路２７でハイレベル「Ｈ」の固着状態となり、その出力を受けてインバータ２８はローレベル「Ｌ」に固定される。このため、ＡＮＤ回路２６においては、一方の入力信号が高速で「Ｈ」レベルと「Ｌ」レベルが変化する場合でも、他方の入力信号がローレベル「Ｌ」に固定されることで、カウンタ回路２４をリセットできない状態に保持する。
　この結果、カウンタ回路２４は、前述と同様に、第１クロックＣＬＫ１が停止したのと同じ状態となり、第２クロックＣＬＫ２が３個カウントされた時点で検出信号Ｓが出力される。これにより、切換回路６は第２クロックＣＬＫ２をスイッチング電源回路５に供給するようになり、電源が停止されて終了するまでの間、半導体ＩＣ１の動作状態が保持され、負荷回路２の動作を継続させることができる。
　なお、半導体ＩＣ１は、次に車載バッテリＶＢから給電された場合には、第１クロック回路４が故障していることから、スイッチング電源回路５を駆動させることができないので、負荷回路２への給電が不能となり、車両の駆動制御は行えない状態となる。しかし、この場合には、運転する前の状態であるから、車両内部の表示部に、異常発生の状況を表示するなどして運転者に運転ができない状態を通知することができる。
　このような本実施形態によれば、半導体ＩＣ１内に第１クロック回路４および第１クロックＣＬＫ１に基づいて生成する電源から第２クロック回路９を動作させる構成で、第２クロックＣＬＫ２により第１クロックＣＬＫ１を監視するクロック監視回路１０を設ける構成とした。これにより、クロック監視回路１０により第１クロック回路４の異常を検出すると、第２クロックＣＬＫ２で動作させるので、半導体ＩＣ１が動作している状態では、スイッチング電源回路５の動作を継続させることができると共に、外部の負荷回路２の監視動作も継続して行うことができる。
　また、フィルタ回路２０、２２を設けているので、第１クロック回路４が異常発振状態となって第１クロックＣＬＫ１が高周波となった場合でも、クロック監視回路１０により異常状態を検出して第２クロックＣＬＫ２に切り換えることができる。
　スイッチング電源回路５の出力精度を確保するために、第１クロック回路４の第１クロックＣＬＫ１の精度が比較的高い設定であるが、第２クロック回路９の第２クロックＣＬＫ２の精度は低くても、切換回路６による切り換えで多少精度が低下していても電源として確保できる程度であれば良い。
　（第２実施形態）
　図６から図９は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第２クロック回路９の動作を第１クロックＣＬＫ１により監視することも同時に行うようにしている。これによって、第１クロック回路４および第２クロック回路９が相互に監視することができるものである。
　半導体集積回路装置としての半導体ＩＣ３０は、図６に示すように、クロック監視回路１０に代わるクロック監視回路３１を備えると共に、切換回路３２を新たに備える構成である。切換回路３２は、第１クロック回路４から第１クロックＣＬＫ１が入力され、第２クロック回路９から第２クロックＣＬＫ２が入力される。また、切換回路３２は、通常は負荷回路８に対して第２クロックＣＬＫ２を供給し、クロック監視回路３１から検出信号Ｓ２が入力されると、第１クロックＣＬＫ１を負荷回路８に供給する。ここで、切換回路６は、第１切換回路として機能し、切換回路３２は第２切換回路として機能する。
　なお、負荷回路８は、第２クロック回路９から入力される第２クロックＣＬＫ２に基づいて負荷回路２の監視動作を実施するが、監視動作中に第２クロックＣＬＫ２が数クロック分欠落しても監視動作に支障を来さないように構成される。負荷回路８は、第２クロック回路９が故障した後、所定数クロック分の後に、第１クロックＣＬＫ１が供給される状態に移行することで、監視動作を継続させることができる構成である。
　クロック監視回路３１は、第１クロック回路４および第２クロック回路９の動作を相互監視するもので、第１クロック回路４から第１クロックＣＬＫ１が入力され、第２クロック回路９から第２クロックＣＬＫ２が入力される。クロック監視回路３１は、第１クロックＣＬＫ１および第２クロックＣＬＫ２が入力されるようになると、後述する監視動作を開始する。
　クロック監視回路３１は、第１クロックＣＬＫ１が正常でなくなると、出力端子ＯＵＴ１から切換回路６に検出信号Ｓ１を出力する。切換回路６は、クロック監視回路３１から検出信号Ｓ１が与えられると、スイッチング電源回路５に対して、第２クロックＣＬＫ２を出力するように切り換え動作を実施する。また、クロック監視回路３１は、第２クロックＣＬＫ２が正常でなくなると、出力端子ＯＵ２から切換回路３２に検出信号Ｓ２を出力する。切換回路３２は、クロック監視回路３１から検出信号Ｓ２が与えられると、負荷回路８に対して、第１クロックＣＬＫ１を出力するように切り換え動作を実施する。
　図７は、クロック監視回路３１の電気的構成を示している。この構成では、第１実施形態で示したクロック監視回路１０と同等の構成として、カウンタ回路２４、パルス生成回路２５ａなどに加えて、カウンタ回路２９およびパルス生成回路２５ｂを新たに加えた構成としている。
　パルス生成回路２５ａ、２５ｂは、第１実施形態で示したパルス生成回路２５と同じ構成で、ＡＮＤ回路２６、ディレイ回路２７およびインバータ２８を備えている。カウンタ回路２９は、ラッチ回路としての３個のＤＦＦ２９ａ～２９ｃをカスケード接続したもので、カウンタ回路２４と同等の構成である。なお、カウンタ回路２４は、ＤＦＦ２４ｃのＱ出力端子から出力端子ＯＵＴ１を介して検出信号Ｓ１を出力する。また、カウンタ回路２９は、ＤＦＦ２９ｃのＱ出力端子から出力端子ＯＵＴ２を介して検出信号Ｓ２を出力する。カウンタ回路２９のＤＦＦ２９ａのＣ入力端子にはインバータ２１の出力端子が接続されている。
　インバータ２３の出力端子は、パルス生成回路２５ｂを介してＦＤＤ２９ａ～２９ｃの各リセット端子Ｒに接続される。パルス生成回路２５ｂは、第２クロック回路９が発振状態などの異常状態になって第２クロックＣＬＫ２が高周波で発振している状態となったときに、カウンタ回路２９をリセットできないようにした回路である。
　次に、上記構成の作用について、図８および図９も参照して説明する。なお、図８は、半導体ＩＣ３０が給電されてからの動作を含めて、後述するクロック監視回路３１による監視処理動作の開始および監視内容について示している。
　第１実施形態と異なるところは、まず、ステップＡ１、Ａ２を経た後、ステップＡ３に代わるステップＡ３ａを実行するところである。半導体ＩＣ３０は、車載バッテリＶＢから外部直流電源が供給されると動作を開始し、ステップＡ１およびＡ２を実行した後、第２クロック信号ＣＬＫ２がクロック監視回路３１に入力される。この後、半導体ＩＣは、ステップＡ３ａで、第１クロックＣＬＫ１および第２クロックＣＬＫ２を相互監視する動作を開始する。これにより、負荷回路８は、ウォッチドッグタイマ回路としての機能を第２クロックＣＬＫ２に基づいて実施するようになり、外部の負荷回路２の動作状態を監視するようになる。
　上記のように起動後の動作が行われ、クロック監視回路３１は、第１クロック回路４および第２クロック回路９が起動すると、相互監視の動作を開始するようになる。図８のステップＡ３ａに相当する動作として、クロック監視回路３１は、第１クロック回路４の第１クロックＣＬＫ１および第２クロック回路９の第２クロックＣＬＫ２の出力状態を相互に監視する。ここで、クロック監視回路３１においては、第２クロック回路９の第２クロックＣＬＫ２による第１クロック回路４の監視動作は、第１実施形態で説明した通りの監視動作により実施される。なお、カウンタ回路２４による検出信号はＳ１として出力端子ＯＵＴ１から出力される。
　そして、クロック監視回路３１においては、第１クロック回路４の第１クロックＣＬＫ１による第２クロック回路９の監視動作が行われる。カウンタ回路２９は、ＦＤＤ２９ａのＤ入力端子に直流電源ＶＤ１が与えられているので、ハイレベル「Ｈ」の入力状態である。また、カウンタ回路２９は、各ＦＤＤ２９ａ～２９ｃのＣ入力端子に第１クロックＣＬＫ１が与えられるので、リセット入力が無い状態であれば第１クロックＣＬＫ１のパルスを３個カウントするとハイレベルの検出信号Ｓ２を出力することになる。しかし、第２クロックＣＬＫ２がリセット端子Ｒに入力されている期間中（図９中、ｔ１、ｔ２の期間）は、ＦＤＤ２９ａ～２９ｃのＱ出力端子のデータはローレベルにリセットされるので、検出信号Ｓ２はローレベルの状態が保持される。
　この状態は、図８のステップＡ８において、第１クロックＣＬＫ１のカウントアップが発生していない状態に相当するので、ここでＮＯとなり、動作が継続している状態ではステップＡ５でさらにＮＯとなって、以下、動作が終了するまでステップＡ８、Ａ４、Ａ５を繰り返えし実行する状態となる。
　しかし、第２クロック回路９の動作が異常となった場合には、正常に第２クロックＣＬＫ２が出力されない状態となる。例えば、図９（ｃ）に示すように、時刻ｔ２の後に第２クロック回路９の動作が異常となって発振が停止し、３個目から第２クロックＣＬＫ２が消失すると、カウンタ回路２９はリセット動作が行われなくなる。これにより、カウンタ回路２９は、第１クロックＣＬＫ１のクロックパルスをカウントするようになる。この結果、図９（ａ）に示すように、カウント開始の時刻ｔ３のから３個目のクロックパルスが入力される時刻ｔ５になると、図９（ｄ）に示すように、ハイレベルの検出信号Ｓ２を出力する。
　この場合には、クロック監視回路３１は、図８のステップＡ８でＹＥＳとなってステップＡ９に移行し、第２クロックＣＬＫ２が異常状態であることを判定し、異常状態を検出したハイレベルの検出信号Ｓ２を出力する。これを受けて、ステップＡ１０で、切換回路３２は、負荷回路８に対して、これまで第２クロックＣＬＫ２を供給していた状態から、第１クロックＣＬＫ１を供給する状態に切り換える。
　なお、上記のように異常が検出された場合には、車両内部の表示部に、第２クロック回路９の異常発生の状況を表示するなどして運転者に警告をすることができる。
　この結果、半導体ＩＣ３０は、車載バッテリＶＢから給電されている状態では、継続的に動作を行えるようになる。したがって、例えば、半導体ＩＣ３０が車両の駆動制御を行う負荷回路２を駆動する電源を供給している場合には、第２クロック回路９の異常が発生しても、電源が停止されるまでの期間中は、継続的に車両の駆動制御を行えるようになる。これによって、故障が発生した場合でも安全な場所まで車両を移動させるなどの退避処置を行うことができる。
　また、上記した場合以外に、第２クロック回路９が異常発振状態などで第２クロックＣＬＫ２の周波数が異常に高くなった場合においても、前述同様にしてパルス生成回路２５ｂの動作により、カウンタ回路２９をリセットできない状態に保持する。これにより、カウンタ回路２９は、第２クロックＣＬＫ２が停止したのと同じ状態となり、検出信号Ｓ２が出力されるようになる。
　なお、半導体ＩＣ３０は、次に車載バッテリＶＢから給電された場合には、第１クロック回路４は正常に動作するので、スイッチング電源回路５を駆動させることができ、負荷回路２への給電が可能である。この場合には、第２クロック回路９が故障していることで、再びクロック監視回路３１により第２クロック回路９の異常状態が判定され、負荷回路８に第１クロックＣＬＫ１が入力されるようになる。これにより、負荷回路８の動作は実施することができるようになる。
　このような本実施形態によっても、第１実施形態と同様にして、クロック監視回路３１により、第１クロックＣＬＫ１および第２クロックＣＬＫ２を相互に監視することができるので、半導体ＩＣ３０が動作している状態では、スイッチング電源回路５の動作および負荷回路８の動作を継続させることができると共に、外部の負荷回路２の監視動作も継続して行うことができる。
　（第３実施形態）
　図１０は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、半導体ＩＣ１は、外部に設けられる負荷回路２への給電を行わない構成の場合である。負荷回路２は、車載バッテリＶＢから別途シリーズ電源回路４０を介して給電される構成である。
　この場合、負荷回路２の動作状態は、前述同様にして半導体ＩＣ１内の負荷回路８により監視するように構成されている。なお、半導体ＩＣ１は、シリーズ電源回路７により負荷回路８および以外に第２クロック回路９に給電するだけでなく、図示しない他の給電対象となる回路にも給電している。
　そして、上記のように構成しているので、第１実施形態と同様に、クロック監視回路１０により第１クロック回路４の異常を検出すると、第２クロックＣＬＫ２で動作させるので、半導体ＩＣ１が動作している状態では、スイッチング電源回路５の動作を継続させることができ、且つ外部の負荷回路２を継続的に監視する動作を行うことができる。
　（第４実施形態）
　図１１は第４実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態と同等の構成を有する半導体ＩＣ５０を用いる。半導体ＩＣ５０は、負荷回路８に相当する構成として、車両内の通信ネットワークであるＣＡＮ（Controller Area Network）通信ネットワークＮＷで通信を行うためのＣＡＮドライバ回路５１を備えている。
　ＣＡＮドライバ回路５１は、内部にＣＡＮ通信を行うための構成を備えると共に、内部の状態を監視するための異常検出用タイマ回路５１ａを備えている。ＣＡＮドライバ回路５１は、シリーズ電源回路７から直流電圧ＶＤ２が供給されて動作する。また、異常検出用タイマ回路５１ａは、第２クロック回路９から入力される第２クロックＣＬＫ２を動作用のクロックとして用いる構成である。
　ＣＡＮドライバ回路５１は、ＭＣＵ５２から通信用の信号が与えられるとこれをＣＡＮネットワークＮＷのプロトコルに従った信号に変換して出力し、ＣＡＮネットワークＮＷから受信する信号を変換してＭＣＵ５２に出力する。ＭＣＵ５２は半導体ＩＣ５０と共にＥＣＵ５３の構成として設けられている。ＣＡＮネットワークＮＷには、他のＥＣＵ５４、５５などが接続されており、それぞれのＣＡＮドライバ回路５４ａ、５５ａを通じて通信が可能となっている。
　このような構成において、ＣＡＮドライバ回路５１においては、第１実施形態で示した負荷回路８と同様にして、異常検出用タイマ回路５１ａは、第２クロック回路９から与えられる第２クロックＣＬＫ２でＣＡＮドライバ回路５１内部の動作を監視している。ＣＡＮドライバ回路５１は、信号をＣＡＮネットワークＮＷに出力する状態では、ネットワークを占有する状態に制御を行うので、故障によってその占有状態が継続すると、ＣＡＮネットワークＮＷが使用不能となる。このため、異常検出用タイマ回路５１ａは、ＣＡＮドライバ回路５１の動作の異常状態を検出してＣＡＮネットワークＮＷの占有状態を解除するように動作させるものである。
　したがって、このような第４実施形態によっても、第１実施形態と同様の作用効果を得ることができるものである。
　なお、この実施形態は、第１実施形態に適用した場合を示したが、第２実施形態の構成に適用することもできる。
　（第５実施形態）
　図１２は第５実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態と同等の構成を有する半導体ＩＣ６０を用いる。半導体ＩＣ６０は、負荷回路８に相当する構成として、異常検出用タイマ回路６１およびアクチュエータ駆動回路６２を備える構成である。
　異常検出用タイマ回路６１は、シリーズ電源回路７から直流電圧ＶＤ２が供給されて動作する。また、異常検出用タイマ回路６１は、第２クロック回路９から入力される第２クロックＣＬＫ２を動作用のクロックとして用いる構成である。異常検出用タイマ回路６１は、第２クロックＣＬＫ２に基づいてアクチュエータ駆動回路６２の動作を監視する。
　アクチュエータ駆動回路６２は、外部に設けられる負荷回路としてのアクチュエータ６３の駆動制御を行う。アクチュエータ駆動回路６２は、アクチュエータ６３への給電をＭＯＳＦＥＴ６２ａにより行う構成で、電流を抵抗６２ａにより検出している。アクチュエータ駆動回路６２は、外部のＭＣＵ６４からゲート駆動信号が与えられると、駆動回路６２ｃを介してＭＯＳＦＥＴ６２ａにゲート信号を与えてオンオフの動作制御を行う。
　異常検出用タイマ回路６１は、アクチュエータ６３に流れる電流を抵抗６２ａの端子電圧からモニタすると共に、ＭＣＵ６４からのゲート駆動信号をモニタしている。異常検出用タイマ回路６１は、第２クロックＣＬＫ２に基づいてゲート駆動信号に応じたアクチュエータ電流を監視するものである。
　したがって、このような第５実施形態によっても第１実施形態と同様の作用効果を得ることができるものである。
　なお、この実施形態は、第１実施形態に適用した場合を示したが、第２実施形態の構成に適用することもできる。
　（第６実施形態）
　図１３は第６実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態で示したパルス生成回路２５に代わるパルス生成回路７０を設ける構成としたところである。
　パルス生成回路７０は、ディレイ回路２７に代えて、ディレイ回路７１を備えている。ディレイ回路７１は、複数個例えば３個のバッファ回路７１ａ～７１ｃを直列に接続した構成で、これにより遅延時間を生成している。
　したがって、このような第６実施形態によっても第１実施形態と同様の作用効果を得ることができる。
　（第７実施形態）
　図１４は第７実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態で示したクロック監視回路１０に代わるクロック監視回路８０を用いる構成としている。
　クロック監視回路８０は、第１クロックＣＬＫ１および第２クロックＣＬＫ２の入力段に第１実施形態と同様のフィルタ部１０ａが設けられる。すなわち、第１クロックＣＬＫ１の入力段にはフィルタ回路２０およびインバータ２１が設けられ、第２クロックＣＬＫ２の入力段にはフィルタ回路２２およびインバータ２３が設けられている。なお、図１４では、第１クロックＣＬＫ１と第２クロックＣＬＫ２とを上下で入れ替えた状態で示している。
　インバータ２３の出力端子は、ＡＮＤ回路８１の一方の入力端子に接続され、ＡＮＤ回路８１の出力端子を介してラッチ回路としてのＲＳフリップフロップ回路８２のセット端子Ｓに接続されている。インバータ２１の出力端子は、第６実施形態で示したパルス生成回路７０を介してＲＳフリップフロップ回路８２のリセット端子Ｒに接続されると共に、ＡＮＤ回路８１の他方の反転入力端子に接続されている。ここで、ＡＮＤ回路８１は、第１クロックＣＬＫ１および第２クロックＣＬＫ２が同時にハイレベルになったときに、ＲＳフリップフロップ８１に対してリセット入力を優先させるために設けている。
　ＲＳフリップフロップ回路８２の出力端子Ｑは、時定数回路８３およびバッファ回路８４を介して出力端子ＯＵＴに接続されている。時定数回路８３は、抵抗８３ａおよびコンデンサ８３ｂから構成される。コンデンサ８３ｂの端子にはＮチャンネル型のＭＯＳＦＥＴ８５が接続され、放電経路が形成されている。また、ＲＳフリップフロップ８２の出力端子ＱＢは、ＭＯＳＦＥＴ８５のゲートに接続されている。
　上記構成によれば、第１クロックＣＬＫ１および第２クロックＣＬＫ２が共に正常に入力されている状態では、ＲＳフリップフロップ８１は、クロック周期でハイレベルとローレベルが変化する。これにより、時定数回路８３では、出力端子Ｑから出力されるハイレベルがコンデンサ８３ｂを十分に充電する前にＭＯＳＦＥＴ８５により放電されるので、バッファ回路８４はローレベルの出力状態すなわち検出信号Ｓはローレベルの状態を保持している。
　これに対して、第１クロックＣＬＫ１が途絶えると、出力端子Ｑのレベルがハイレベルに保持されるので、コンデンサ８３ｂの端子電圧が上昇し、バッファ回路８４からハイレベルの検出信号Ｓが出力されるようになる。また、第１クロックＣＬＫ１が発振状態となった場合も、パルス生成回路７０の出力がローレベルに保持されるようになるので、前述同様にして動作することでバッファ回路８４からハイレベルの検出信号Ｓが出力されるようになる。
　したがって、このような第７実施形態によっても第１実施形態と同様の効果を得ることができる。
　（他の実施形態）
　なお、本開示は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
　上記各実施形態では、外部直流電源として車載バッテリを用いる場合で示したが、外部直流電源であれば、これ以外のものであっても良い。
　また、シリーズ電源回路３を設けて、車載バッテリＶＢを所定電圧に変換して第１クロック回路４に供給する構成としているが、これに限らず、外部直流電源を直接第１クロック回路４に供給する構成としても良い。
　スイッチング電源回路５より出力した直流電圧ＶＤ１をシリーズ電源回路７で出力用直流電圧として直流電圧ＶＤ２に変換しているが、これに限らず、シリーズ電源回路７を省略してスイッチング電源回路５で直接出力用直流電圧として直流電圧ＶＤ２を生成して負荷回路８および第２クロック回路９に供給する構成としてもよい。
　シリーズ電源回路７の負荷として、負荷回路８および第２クロック回路９を対象とした場合を示しているが、さらに他の負荷回路を設ける構成とすることもできる。
　クロック監視回路１０、３１では、カウンタ回路２４、２９をラッチ回路としてＤＦＦ２４ａ～２４ｃあるいはＤＦＦ２９ａ～２９ｃを用いる構成としたが、他のラッチ回路を用いることもできるし、ＤＦＦの段数を異なる構成とすることもできる。
　パルス生成回路２５、２５ａ、２５ｂは、他のロジック回路やソフト的な判定をする構成を採用することもできる。
　第１クロック回路４と第２クロック回路９とは、切換回路６あるいは３２にて単純に切り換えが可能となるほぼ同じ周波数のクロックとなる例を示したが、異なる周波数のクロックを採用することもできる。この場合には、切換回路６あるいは３２で他方のクロックに切り換えるときに、周波数を調整する回路などを設けることで代替することができる。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (10)

  1. 　外部直流電源が供給され第１クロックを生成する第１発振回路（４）と、
    　前記外部直流電源が供給され前記第１クロックに基づいてスイッチング動作により出力用直流電圧を生成する電源回路（５、７）と、
    　第２クロックを生成する第２発振回路（９）と、
    　前記出力用直流電圧が供給され前記第２クロックに基づいて動作する負荷回路（８）と、
    　前記第１および第２発振回路の動作状態で、前記第１発振回路の動作を前記第２クロックに基づいて監視する監視回路（１０、３１、８０）と、
    　前記監視回路が前記第１発振回路の故障を検出すると前記電源回路に第１クロックに代えて第２クロックを供給するように切り換える切換回路（６）とを備えた半導体集積回路装置。
  2. 　前記電源回路は、前記第１クロックに基づいてスイッチング動作により直流電源を生成する第１電源回路（５）と、前記第１電源回路により生成される直流電圧を前記出力用直流電圧に変換する第２電源回路（７）とを備える請求項１記載の半導体集積回路装置。
  3. 　前記監視回路（３１）は、前記第１クロックに基づいて前記第２発振回路（９）の動作についても監視するように構成され、
    　前記切換回路を第１切換回路（６）とし、
    　前記監視回路が前記第２発振回路の故障を検出した場合には、前記負荷回路に第２クロックに代えて第１クロックを供給するように切り換える第２切換回路（３２）を備えた請求項１または２に記載の半導体集積回路装置。
  4. 　前記第２発振回路（９）は、前記電源回路（５、７）から前記第出力用直流電源が供給される構成の請求項１から３のいずれか一項に記載の半導体集積回路装置。
  5. 　前記監視回路（１０、３１）は、ラッチ回路（２４ａ～２４ｃ、２９ａ～２９ｃ）を用いた構成である請求項１から４のいずれか一項に記載の半導体集積回路装置。
  6. 　前記監視回路（１０、３１）は、ＣＲフィルタ（２０、２２）を用いた構成である請求項１から５のいずれか一項に記載の半導体集積回路装置。
  7. 　前記第２発振回路（９）による前記第２クロックは、前記第１発振回路（４）による前記第１クロックに対して、前記電源回路（５、７）による前記出力用直流電源を生成可能な範囲の精度で生成される構成の請求項１に記載の半導体集積回路装置。
  8. 　前記第２発振回路（９）は、内部もしくは外部に設けられるウォッチドッグタイマ回路（８）に前記第２クロックを供給する構成である請求項１から７のいずれか一項に記載の半導体集積回路装置。
  9. 　前記第２発振回路（９）は、前記負荷回路としての通信用回路（５１）に設けられる異常検出用タイマ回路（５１ａ）に前記第２クロックを供給する構成である請求項１から８のいずれか一項に記載の半導体集積回路装置。
  10. 　前記第２発振回路（９）は、前記負荷回路としてのアクチュエータ駆動回路（６２）の異常検出用タイマ回路（６１）に前記第２クロックを供給する構成である請求項１から９のいずれか一項に記載の半導体集積回路装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10124167A (ja) * 1996-10-17 1998-05-15 Miyagi Oki Denki Kk システムクロック切り換え装置
JP2009246846A (ja) * 2008-03-31 2009-10-22 Fujitsu Ten Ltd 異常検出装置およびこれを備える電子機器
JP2013097496A (ja) * 2011-10-31 2013-05-20 Seiko Epson Corp 半導体集積回路装置及びそれを用いた電子機器
JP2017033325A (ja) * 2015-08-03 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10124167A (ja) * 1996-10-17 1998-05-15 Miyagi Oki Denki Kk システムクロック切り換え装置
JP2009246846A (ja) * 2008-03-31 2009-10-22 Fujitsu Ten Ltd 異常検出装置およびこれを備える電子機器
JP2013097496A (ja) * 2011-10-31 2013-05-20 Seiko Epson Corp 半導体集積回路装置及びそれを用いた電子機器
JP2017033325A (ja) * 2015-08-03 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置

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