JP2013012966A5 - - Google Patents

Description

上記の課題を解決するため、本発明の撮像装置は、入射した光量に応じた画素信号を出力する画素が、二次元の行列状に複数配置された画素部と、前記画素部の１列毎または複数列毎に配置され、対応する列の前記画素から出力された前記画素信号が入力され、入力された画素信号の大きさに応じたｎ（ｎは１以上の自然数）ビットのデジタル信号を出力するｍ（ｍは１より大きい自然数）個のデジタル信号出力回路と、前記デジタル信号出力回路のそれぞれに対応して配置され、対応する前記デジタル信号出力回路から出力されたｎビットの前記デジタル信号の各ビットの信号をそれぞれ保持するｎ個のラッチユニットを具備したｍ個のラッチ回路と、前記デジタル信号における同一ビット目の前記信号を保持するｍ個の前記ラッチユニットのそれぞれの前記ラッチユニットの間に配置され、前記ラッチユニットが保持した前記信号を、隣接する前記ラッチユニットに転送するか転送しないかを切り換えるｎ×（ｍ−１）個のスイッチと、を備えることを特徴とする。
また、本発明の撮像装置は、前記ラッチユニットに保持された前記信号を出力する水平信号線を更に有し、前記ｎ×ｍ個のラッチユニットそれぞれは、前記信号をそれぞれ入力部で入力し、出力部から出力し、前記ｎ×（ｍ−１）個のスイッチそれぞれは、隣接する一方の前記ラッチユニットの前記入力部への入力を、当該ラッチユニットに対応する前記デジタル信号出力回路からの出力から、隣接する他方の前記ラッチユニットの前記出力部からの出力に切換え、前記ラッチユニットのうち、前記入力部側および前記出力部側の両方に前記ラッチユニットが配置されているｎ×（ｍ−２）個の前記ラッチユニットのそれぞれは、前記入力部側に配置されたすべての前記ラッチユニットに保持された前記信号、および前記デジタル信号出力回路から出力された前記デジタル信号において対応する前記信号を前記入力部から順次入力するとともに、前記入力部から入力された前記信号を、前記出力部側に配置された前記ラッチユニットに前記出力部から順次出力する、ことを特徴とする。

Claims (8)

1. 入射した光量に応じた画素信号を出力する画素が、二次元の行列状に複数配置された画素部と、
   前記画素部の１列毎または複数列毎に配置され、対応する列の前記画素から出力された前記画素信号が入力され、入力された画素信号の大きさに応じたｎ（ｎは１以上の自然数）ビットのデジタル信号を出力するｍ（ｍは１より大きい自然数）個のデジタル信号出力回路と、
   前記デジタル信号出力回路のそれぞれに対応して配置され、対応する前記デジタル信号出力回路から出力されたｎビットの前記デジタル信号の各ビットの信号をそれぞれ保持するｎ個のラッチユニットを具備したｍ個のラッチ回路と、
   前記デジタル信号における同一ビット目の前記信号を保持するｍ個の前記ラッチユニットのそれぞれの前記ラッチユニットの間に配置され、前記ラッチユニットが保持した前記信号を、隣接する前記ラッチユニットに転送するか転送しないかを切り換えるｎ×（ｍ−１）個のスイッチと、
   を備えることを特徴とする撮像装置。
2. 前記ラッチユニットに保持された前記信号を出力する水平信号線を更に有し、
   前記ｎ×ｍ個のラッチユニットそれぞれは、
   前記信号をそれぞれ入力部で入力し、出力部から出力し、
   前記ｎ×（ｍ−１）個のスイッチそれぞれは、
   隣接する一方の前記ラッチユニットの前記入力部への入力を、当該ラッチユニットに対応する前記デジタル信号出力回路からの出力から、隣接する他方の前記ラッチユニットの前記出力部からの出力に切換え、
   前記ラッチユニットのうち、前記入力部側および前記出力部側の両方に前記ラッチユニットが配置されているｎ×（ｍ−２）個の前記ラッチユニットのそれぞれは、
   前記入力部側に配置されたすべての前記ラッチユニットに保持された前記信号、および前記デジタル信号出力回路から出力された前記デジタル信号において対応する前記信号を前記入力部から順次入力するとともに、前記入力部から入力された前記信号を、前記出力部側に配置された前記ラッチユニットに前記出力部から順次出力する、
   ことを特徴とする請求項１に記載の撮像装置。
3. 前記デジタル信号出力回路は、
   入力されたパルス信号を所定の時間だけ遅延させて伝播する複数の遅延ユニットを具備し、
   入力された前記画素信号の大きさに応じた遅延時間で、所定のサンプリング期間に前記パルス信号が前記遅延ユニットを伝播した数に基づいた信号を、前記デジタル信号として出力する、
   ことを特徴とする請求項１に記載の撮像装置。
4. 前記デジタル信号出力回路は、
   複数の前記遅延ユニットが円環状に接続されて遅延回路が構成され、
   前記パルス信号が前記遅延ユニットを周回した周回数を計測するカウンタ回路を、さらに具備し、
   前記遅延回路を構成するそれぞれの前記遅延ユニットの出力と、前記カウンタ回路が計測した周回数とを、前記デジタル信号として出力する、
   ことを特徴とする請求項３に記載の撮像装置。
5. 前記デジタル信号出力回路は、
   前記遅延回路を構成するそれぞれの前記遅延ユニットの出力と、前記カウンタ回路が計測した周回数とに基づいて、前記デジタル信号を生成するデジタル信号生成回路を、さらに具備する、
   ことを特徴とする請求項４に記載の撮像装置。
6. 前記デジタル信号出力回路は、
   入力された前記画素信号の電圧と、前記画素信号の最小の電圧から最大の電圧まで変化する参照ランプ信号の電圧との大小関係を比較し、該大小関係を表す信号を出力する比較回路と、
   前記参照ランプ信号が入力されてから、前記大小関係を表す信号が反転するまでの間、基準クロック信号の数を計測するカウンタ回路と、
   を具備し、
   前記カウンタ回路が計測した基準クロック信号の数を、前記デジタル信号として出力する、
   ことを特徴とする請求項１に記載の撮像装置。
7. 前記デジタル信号出力回路は、
   入力された前記画素信号を、前記デジタル信号に変換して出力するＡＤ変換回路である、
   ことを特徴とする請求項４から請求項６のいずれか１の項に記載の撮像装置。
8. 前記ラッチ回路に具備した前記ラッチユニットのそれぞれは、１つのフィードバックループによって、前記デジタル信号を、ビット毎に保持する、
   ことを特徴とする請求項１に記載の撮像装置。