CN102857707B - 摄像装置 - Google Patents
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Abstract
本发明提供一种摄像装置。该摄像装置具有：像素部，其以二维的行列状配置有多个输出与入射光量对应的像素信号的像素；m个数字信号输出电路，其按照像素部的每1列或多个列配置，被输入与对应列的像素的像素信号的大小对应的n比特的数字信号，其中，n为1以上的自然数，m为大于1的自然数；m个锁存电路，其与各个数字信号输出电路对应而配置，具有分别保持从对应的数字信号输出电路的数字信号的各比特的信号的n个锁存器单元；以及m‑1个开关，其与各个锁存器单元对应而配置，将对应的锁存器单元保持的数字信号传送到相邻的锁存电路内的对应的锁存器单元。
Description
技术领域
本发明涉及摄像装置，特别是涉及在每个列具有AD转换电路的固体摄像装置。
背景技术
近年来，固体摄像装置在静态图像用照相机、动态图像用照相机、医疗用内窥镜照相机、工业用内窥镜照相机、机器人用高性能视觉传感器或汽车用周边监视视觉传感器等各种设备中使用。作为在这些设备中使用的固体摄像装置，公知有CCD(Charge CopledDevice：电荷耦合元件)图像传感器以及CMOS(Complementary Metal-OxideSemiconductor：互补型金属氧化物半导体)图像传感器。
此处，由于CMOS图像传感器能够通过与一般的半导体的制造工艺相同的方法来制造，因此通过在传感器内嵌入各种功能电路，从而能够实现CMOS图像传感器的多功能化。作为在该传感器内嵌入了功能电路的图像传感器，例如公开有如日本特开平9-238286号公报所示的、与如下所述的图像传感器有关的技术：该图像传感器在以矩阵状配置的像素矩阵的每个列(栏)具有AD(模拟·数字)转换电路，以行为单位输出进行了AD转换的数字信号。
如上所述的在每个栏具有AD转换电路的图像传感器中，例如，有时在AD转换电路与将数字信号(信号信息)输出到外部的信号线之间，设置以信号的传送为目的的信号传送电路。如上所述目的的信号传送电路例如由暂时保持从AD转换电路输出的数字信号的锁存电路、和用于将数字信号(信号信息)依次输出到图像传感器的外部的开关构成。
图15是示出以往的图像传感器中的有关数字信号传送的结构要素的连接的一例的电路连接图。图15所示的信号传送电路暂时保持从配置在各列的AD转换电路等输出数字信号(信号信息)的数字信号产生电路输出的数字信号，之后将数字信号(信号信息)依次输出到外部。
AD转换电路111配置在图中省略的从像素矩阵的1到m列的各列，将从像素输出的像素模拟信号转换为n比特(bit)的数字信号，对于每个比特信号，通过不同的配线输出到锁存电路211。在以下的说明中，在接着符号的“()：括弧”内所示的数字表示数字信号的比特。例如，数字信号的第2比特表示为“(2)”。
锁存电路211对于每个比特，将从AD转换电路111输出的n比特(bit)的数字信号保持在内部的锁存器单元bit(1)～bit(n)中。
信号传送线311通过开关SW(1)～SW(m)与各列的锁存电路211连接。信号传送线311的各比特分别与各列的锁存电路211内的锁存器单元bit(1)～bit(n)对应，在信号传送线311的同一比特上连接有各列的锁存电路211内的锁存单元的同一比特。
并且，根据来自图中省略的驱动控制电路的开关SW(1)～SW(m)的控制，将在各列的锁存电路211中保持的数字信号依次输出到传感器外部或传感器内的信号处理电路等中。
对如上所述的信号传送电路中的数字信号(信号信息)的传送控制进行说明。图16是示出在以往的图像传感器的信号传送电路中输出数字信号时的驱动定时的时序图。在图16所示的时序图中，示出将在图15所示的信号传送电路的锁存电路211中保持的数字信号(信号信息)依次输出到外部时的驱动定时。
在输出保持在锁存电路211中的数字信号(信号信息)时，在数据传送期间，首先，最初开关SW(1)被接通，第1列的锁存电路211内的锁存器单元bit(1)～bit(n)与信号传送线311连接。由此，在第1列的锁存电路211中保持的数字信号(信号信息)被输出到信号传送线311。之后，通过依次进行开关SW(2)～SW(m)接通的开关动作，从而在对应的锁存电路211中保持的数字信号(信号信息)依次被输出到信号传送线311。
但是，在如上所述的图像传感器中，在从锁存电路211通过信号传送线311输出数字信号(信号信息)的方法中存在如下所述的问题。即，由于在各信号传送线311上分别连接有从1到m列的锁存电路211内的锁存器单元，因此配线长度长，寄生电阻大。另外，与各个信号传送线311连接的多个开关分别成为寄生电容。
因此，从锁存电路211内的各锁存器单元bit(1)～bit(n)观察到的驱动负荷大，在以期望的速度驱动信号传送线311时，为了确保驱动能力，需要扩大电路规模。但是，在图像传感器中，由于各列的配置面积狭小，因此存在很难扩大电路规模的问题。
发明内容
本发明提供一种摄像装置，其具有不用多余地增大锁存电路的电路规模而减轻驱动负荷，能够可靠地传送内部的信号信息的电路结构。
根据本发明的第1方式，摄像装置具有：像素部，其以二维的矩阵状配置有多个输出与入射的光量对应的像素信号的像素；m个数字信号输出电路，其按照所述像素部的每1列或多个列配置，被输入从对应列的所述像素输出的所述像素信号，输出与所输入的像素信号的大小对应的n比特的数字信号，其中，n为1以上的自然数，m为大于1的自然数；m个锁存电路，其与各个所述数字信号输出电路对应配置，具有分别保持从对应的所述数字信号输出电路输出的n比特的所述数字信号的各比特的信号的n个锁存器单元；以及m-1个开关，其与所述锁存电路中具备的各个所述锁存器单元对应配置，将对应的所述锁存器单元保持的数字信号传送到相邻的所述锁存电路内的对应的所述锁存器单元。
根据本发明的第2方式，所述数字信号输出电路具有使所输入的脉冲信号延迟预定时间后传播的多个延迟单元。该延迟单元将如下的信号作为所述数字信号来输出：该信号基于所述脉冲信号按照与输入的所述像素信号的大小对应的延迟时间，在预定的采样期间在所述延迟单元中传播的次数。
根据本发明的第3方式，在所述摄像装置的所述数字信号输出电路中，多个所述延迟单元连接成圆环状而构成延迟电路，所述数字信号输出电路还具有计数器电路，该计数器电路对所述脉冲信号在所述延迟单元中循环的循环数进行计测。所述数字信号输出电路将构成所述延迟电路的各个所述延迟单元的输出和所述计数器电路计测的循环数作为所述数字信号来输出。
根据本发明的第4方式，所述摄像装置的所述数字信号输出电路还具有数字信号生成电路，该数字信号生成电路根据构成所述延迟电路的各个所述延迟单元的输出和所述计数器电路计测的循环数，生成所述数字信号。
根据本发明的第5方式，所述摄像装置的所述数字信号输出电路具有：比较电路，其比较所输入的所述像素信号的电压与从所述像素信号的最小电压变化到最大电压的参照斜波信号的电压之间的大小关系，输出表示该大小关系的信号；以及计数器电路，其在从输入所述参照斜波信号之后到表示所述大小关系的信号反转为止的期间，对基准时钟信号的数量进行计测。所述数字信号输出电路将所述计数器电路计测的基准时钟信号的数量作为所述数字信号来输出。
根据本发明的第6方式，所述摄像装置的所述数字信号输出电路是将所输入的所述像素信号转换为所述数字信号来输出的AD转换电路。
根据本发明的第7方式，在所述摄像装置的所述锁存电路中具备的各个所述锁存器单元藉由1个反馈环路，按照每个比特来保持所述数字信号。
根据上述的摄像装置，能够提供如下所述的摄像装置：其具有不会多余地增大锁存电路的电路规模而能够减轻驱动负荷，能够可靠地传送内部的信号信息的电路结构。
附图说明
图1是示出本发明的第1实施方式的图像传感器的概略结构的框图。
图2是示出该第1实施方式的图像传感器中的有关数字信号传送的结构要素的连接的一例的电路连接图。
图3是示出在该第1实施方式的图像传感器中具备的AD转换电路的动作的时序图。
图4是示出在该第1实施方式的图像传感器中具备的AD转换电路的输入电压与在内部移动的脉冲的传播延迟时间的关系的图。
图5是示出在该第1实施方式的图像传感器中具备的第1锁存器单元的详细结构的一例的电路连接图。
图6是示出在该第1锁存器单元中传送数字信号时的驱动定时的时序图。
图7是示出在该第1实施方式的图像传感器中具备的第2锁存器单元的详细结构的一例的电路连接图。
图8是示出在该第2锁存器单元中传送数字信号时的驱动定时的时序图。
图9是示出在该第2锁存器单元中传送数字信号时的其他驱动定时的时序图。
图10是示出本发明的第2实施方式的图像传感器的概略结构的框图。
图11是示出该第2实施方式的图像传感器中的有关数字信号传送的结构要素的连接的一例的电路连接图。
图12是示出本发明的第3实施方式的图像传感器的概略结构的框图。
图13是示出该第3实施方式的图像传感器中的有关数字信号传送的结构要素的概略的连接例的电路连接图。
图14是示出在该第3实施方式的图像传感器中具备的AD转换电路的动作的时序图。
图15是示出以往的图像传感器中的有关数字信号传送的结构要素的连接的一例的电路连接图。
图16是示出在以往的图像传感器中具备的信号传送电路中输出数字信号时的驱动定时的时序图。
具体实施方式
<第1实施方式>
以下，参照附图对本发明的实施方式进行说明。图1是示出本发明的第1实施方式的图像传感器的概略结构的框图。如图1所示，图像传感器1由像素矩阵102、多个垂直信号线103、多个CDS电路401、多个AD转换电路101、多个锁存电路201、多个水平信号线301、垂直扫描电路601、定时发生器701构成。
定时发生器701根据图像传感器1的驱动模式，输出用于分别驱动CDS电路401、AD转换电路101、锁存电路201以及垂直扫描电路601的驱动控制信号。
垂直扫描电路601根据从定时发生器701输入的驱动控制信号，输出用于以行为单位来驱动配置在像素矩阵102上的单位像素11的像素驱动信号。另外，在垂直扫描电路601输出的像素驱动信号中包含有按照每个行驱动单位像素11的行选择信号。
在像素矩阵102中，包含光电转换元件的多个单位像素11以行方向及列方向的二维矩阵状配置。单位像素11根据从垂直扫描电路601输入的像素驱动信号，将受光的光信号信息转换为模拟信号，将转换后的模拟信号按照像素矩阵102的每个行而输出到像素矩阵102的各列的垂直信号线103。单位像素11按照每个行与垂直扫描电路601的各个行选择信号线连接，通过从垂直扫描电路601输出的行选择信号，按照每个行来驱动像素矩阵102的各行。另外，以下的说明是关于单位像素11配置为m列的情况进行的。
CDS电路401分别与各列的垂直信号线103连接，根据来自定时发生器701的驱动控制信号，进行重置了各单位像素11时的重置电平的信号与光入射时的光电平的信号的差分处理。并且，将差分处理后的信号作为像素模拟信号Vin来输出到AD转换电路101。
AD转换电路101是与各列的CDS电路401对应而分别配置的，根据来自定时发生器701的驱动控制信号，将从CDS电路401输入的像素模拟信号Vin转换为n比特(bit)的数字信号，输出到对应的锁存电路201。另外，有关AD转换电路101的详细的说明将在后面进行。
锁存电路201是与各列的AD转换电路101对应而分别配置的，是传送从AD转换电路101输出的n比特(bit)的数字信号的信号传送电路。锁存电路201在AD转换电路101的AD转换动作结束的同时，按照每个比特将n比特(bit)的数字信号保持(锁存)在起到内部存储器功能的锁存器单元中。并且，根据来自定时发生器701的驱动控制信号，将保持在锁存电路201中的n比特(bit)的数字信号作为图像传感器1的输出信号来输出到向外部输出的n比特(bit)的水平信号线301中。另外，有关锁存电路201的详细的说明将在后面进行。
接着，为了说明图像传感器1的n比特(bit)的数字信号的输出动作，参照图2说明比本发明的第1实施方式的图像传感器1更详细的结构。图2是示出本发明的第1实施方式的图像传感器1中的有关数字信号传送的结构要素的连接的一例的电路连接图。在图2中，示出图1所示的图像传感器1中的像素矩阵102的从第1列到第m列的AD转换电路101、锁存电路201、水平信号线301的电路结构、以及与定时发生器701的连接。
AD转换电路101由脉冲移动电路10、计数器16、编码器999构成。在AD转换电路101中，被输入从CDS电路401输出的像素模拟信号Vin作为模拟/数字转换对象的电压。AD转换电路101根据从CDS电路401输入的像素模拟信号Vin的电压大小，将进行了模拟/数字转换的n比特(bit)的数字信号输出到锁存电路201中。
在脉冲移动（走行）电路10中，在一个输入端子中输入有从定时发生器701输出的脉冲信号StartP，在另一个输入端子中输入有脉冲移动电路10的最后段的缓冲型脉冲延迟电路DU的输出。即，脉冲移动电路10具有启动用的NAND型脉冲延迟电路NAND与多个缓冲型脉冲延迟电路DU连结成环状的结构。NAND型脉冲延迟电路NAND及多个缓冲型脉冲延迟电路DU被供给从CDS电路401输入的像素模拟信号Vin作为各自的电源。并且，脉冲移动电路10使输入到NAND型脉冲延迟电路NAND的一个输入端子的脉冲信号StartP的信号按照与电源(像素模拟信号Vin)的电压值对应的延迟时间来循环。另外，在以下的说明中，在不区别NAND型脉冲延迟电路NAND及多个缓冲型脉冲延迟电路DU的情况下，简单地称为“脉冲延迟电路”。
计数器16根据脉冲移动电路10的最后段的脉冲延迟电路(缓冲型脉冲延迟电路DU)的输出，对在脉冲移动电路10内移动的脉冲信号StartP的循环数进行计测。
编码器999获取(保持)脉冲移动电路10内的脉冲延迟电路(NAND型脉冲延迟电路NAND及多个缓冲型脉冲延迟电路DU)的输出以及计数器16的输出。另外，此处获取的脉冲延迟电路的输出是脉冲信号StartP在脉冲移动电路10内移动时在脉冲移动电路10内的移动位置。并且，编码器999对所获取的脉冲移动电路10内的脉冲延迟电路的输出结果(移动位置)进行编码。之后，编码器999输出将进行了编码的结果作为低位比特、将所获取的计数器16的输出结果(循环数)作为高位比特的n比特(bit)的数字信号。该n比特(bit)的数字信号为AD转换电路101对像素模拟信号Vin进行了模拟/数字转换的结果的信号。
锁存电路201具有保持(锁存)AD转换电路101输出的n比特(bit)的数字信号的各比特的信号的锁存器单元bit(1)～bit(n)。锁存电路201内的锁存器单元bit(1)～bit(n)各自通过开关SW(Lat)与AD转换电路101内的编码器999连接，在从定时发生器701输出的时钟信号Latch的输入定时，保持编码器999输出的n比特(bit)的数字信号的各比特的信号。另外，接着图2所示的锁存器单元bit的符号的“()：括弧”内所示的数字表示对应的数字信号的比特(bit)。例如，与数字信号的第2比特对应的锁存器单元bit表示为“锁存器单元bit(2)”。另外，在以下的说明中，在不区别各个锁存器单元bit(1)～bit(n)的情况下，简单地称为“锁存器单元bit”。
另外，与各列的AD转换电路101分别对应的锁存电路201内的锁存器单元bit在相邻列的锁存电路201的锁存器单元bit彼此之间通过开关SW1(1)～SW1(m-1)连接。另外，第1列的锁存电路201通过开关SW(OUT)与水平信号线301连接，通过从定时发生器701输出的时钟信号Dout，对至水平信号线301的输出进行控制。
图2所示的各开关(开关SW(Lat)、开关SW1(1)～SW1(m-1)以及开关SW(OUT))是分别进行被连接的信号线的连接或切断的切换的信号线连接用的开关，根据从定时发生器701输出的驱动控制信号，切换接通(连接)或断开(切断)。
定时发生器701对图2所示的各结构要素的AD转换动作以及与数据传送动作有关的所有的驱动进行控制，例如，输出脉冲信号StartP、时钟信号Latch、时钟信号Dout等驱动控制信号。
接着，参照图2及图3对AD转换电路101的AD转换动作进行说明。
图3是示出本发明的第1实施方式的图像传感器1中具备的AD转换电路101的动作的时序图。
首先，在作为AD转换对象的像素模拟信号Vin从CDS电路401被作为脉冲移动电路10的电源供给的状态下，当脉冲信号StartP成为“H”电平时，AD转换电路101开始进行AD转换。在脉冲移动期间，脉冲信号StartP的“H”电平的脉冲在与像素模拟信号Vin的电压值对应的延迟时间内，在脉冲移动电路10内循环。
之后，当脉冲移动期间结束时，编码器999在编码期间，获取通过计数器16计测的脉冲信号StartP的循环数、和脉冲移动电路10内的脉冲信号StartP的移动位置。之后，编码器999输出基于所获取的脉冲信号StartP的移动位置和循环数的n比特(bit)的数字信号。
之后，在AD转换期间结束的定时，使时钟信号Latch成为“L”电平，断开开关SW(Lat)，同时锁存电路201将AD转换电路101输出的n比特(bit)的数字信号的各比特的信号分别保持在锁存器单元bit(1)～bit(n)中。
之后，锁存电路201根据从定时发生器701输出的时钟信号Dout，将所保持的n比特(bit)的数字信号作为图像传感器1的输出信号，通过水平信号线301输出到外部。
此处，对输入到AD转换电路的模拟/数字转换的对象的输入电压、与在AD转换电路内移动的脉冲信号的传播延迟时间的关系，即输入到AD转换电路的模拟信号与从AD转换电路输出的数字信号的关系进行说明。图4是示出该第1实施方式的图像传感器1中具备的AD转换电路101中的输入电压与在内部移动的脉冲信号的传播延迟时间的关系的图。图4示出AD转换电路101的输入电压即像素模拟信号Vin的大小与在脉冲移动电路10内移动的脉冲信号StartP的传播延迟时间的关系。
如图4所示，在AD转换电路101中，在像素模拟信号Vin的电压值低时，脉冲移动电路10内的脉冲信号StartP的传播延迟时间Td变大。另外，在像素模拟信号Vin高时，脉冲移动电路10内的脉冲信号StartP的传播延迟时间Td变小。即，根据像素模拟信号Vin的大小，在AD转换电路101内移动的脉冲信号StartP的循环数、和脉冲移动电路10的各脉冲延迟电路的输出发生变化。从AD转换电路101输出与脉冲信号StartP的传播延迟时间Td对应的数字信号。
<第1锁存器单元>
接着，对锁存器单元bit的结构进行说明。图5是示出本发明的第1实施方式的图像传感器1中具备的第1锁存器单元的详细结构的一例的电路连接图。在图5中，示出在配置于图像传感器1的各列中的第1列～第m列的锁存电路201的结构中，保持从AD转换电路101输出的1比特量(在图5中，第1比特：bit(1))的数字信号的锁存器单元bit的结构、和各列的锁存器单元bit的连接。另外，在以下的说明中，以总括了图5所示的第1列～第m列的锁存电路201的1比特量的锁存器单元bit的结构，即总括了m个锁存电路201的结构(以下，称为“第1锁存电路结构”)来进行说明。
图5所示的第1锁存电路结构由与各列对应的m个开关SW(Lat)、与各列对应的m个第1锁存器单元bit(1)、开关SW1(1)～SW1(m-1)、开关SW(OUT)构成。与n比特(bit)的数字信号的其他比特对应的第1锁存电路结构也是分别相同的电路结构。
首先，对第1锁存器单元bit的结构进行说明。第1锁存器单元bit由多个反转电路NOT1～NOT4、多个开关SW2～SW3及开关xSW3构成。在反转电路NOT1的输入端子上连接有开关SW2的输出侧的一端，反转电路NOT1的输出端子与反转电路NOT2的输入端子和开关SW3的输入侧的一端连接。另外，在反转电路NOT2的输入端子上连接有反转电路NOT1的输出端子，反转电路NOT2的输出端子与开关SW2的输入侧的一端连接。另外，在反转电路NOT3的输入端子上连接有开关SW3及开关xSW3的输出侧的一端，反转电路NOT3的输出端子与反转电路NOT4的输入端子连接。另外，在反转电路NOT4的输入端子上连接有反转电路NOT3的输出端子，反转电路NOT4的输出端子与开关xSW3的输入侧的一端连接。
接着，对各列的第1锁存器单元bit的连接进行说明。在第1列～第m列中使用的各个第1锁存器单元bit以如下所述的方式构成：在反转电路NOT1的输入端子上还连接有开关SW(Lat)的输出侧的一端，通过开关SW(Lat)输入从AD转换电路101输出的数字信号的对应比特的信号。另外，在第2列～第m列中使用的各个第1锁存器单元bit在反转电路NOT3的输出端子上连接有开关SW1(1)～SW1(m-1)的输入侧的一端。另外，在第1列～第m-1列中使用的各个第1锁存器单元bit中，在反转电路NOT1的输入端子上还连接有开关SW1(1)～SW1(m-1)的输出侧的一端，第1列～第m列的第1锁存器单元bit全部串联连接。另外，在第1列中使用的第1锁存器单元bit中，在反转电路NOT3的输出端子上连接有开关SW(OUT)的输入侧的一端，通过开关SW(OUT)与水平信号线301连接。
如上所述，在图5所示的第1锁存电路结构中，第1列～第m列的第1锁存器单元bit按照列的编号顺序分别连接，保持在第1列的第1锁存器单元bit中的数字信号通过开关SW(OUT)及水平信号线301输出到外部。
接着，参照图5及图6对第1锁存电路结构中的数字信号的传送动作进行说明。图6是示出在第1锁存器单元中传送数字信号时的驱动定时的时序图。在图6所示的时序图中，示出将AD转换电路101输出的n比特(bit)的数字信号内的1比特量(第1比特：bit(1))的数字信号作为图像传感器1的输出信号，通过水平信号线301输出到外部时的驱动定时。
在第1锁存电路结构的数字信号的传送控制中，通过从未图示的定时发生器701输入的驱动控制信号，对各开关(开关SW(Lat)、开关SW(OUT)、开关SW1～SW3以及开关xSW3)的接通(连接)或断开(切断)进行控制。在以下的说明中，对图5所示的第1锁存电路结构的各开关在来自定时发生器701的驱动控制信号为“H”电平时成为连接(接通)的状态，在“L”电平时成为切断(断开)的状态的情况进行说明。并且，根据各开关的状态(接通或断开)来说明数字信号的传送动作，一并记载从定时发生器701输入的驱动控制信号的电平来进行说明。
在第1锁存电路结构中，AD转换电路101中的AD转换期间为锁存电路201的数据锁存动作期间。此时，在第1锁存电路结构中，开关SW(OUT)及开关SW1(1)～SW1(m-1)断开(时钟信号Dout及时钟信号SW1(1)～SW1(m-1)为“L”电平)。另外，在各列的第1锁存器单元bit内的各开关中，开关SW2断开(时钟信号SW2为“L”电平)，开关SW3断开(时钟信号SW3为“L”电平)，开关xSW3接通(时钟信号xSW3为“H”电平)。在该状态下，使开关SW(Lat)接通(使时钟信号Latch为“H”电平)，进行数字信号的数据锁存动作，直到AD转换电路101的AD转换动作结束(图3所示的AD转换期间结束)为止。通过该数据锁存动作，从各列的AD转换电路101输出的各个数字信号被输入到各列的第1锁存器单元bit(1)的反转电路NOT1的输入端子(定时t1)。
之后，使开关SW(Lat)断开(使时钟信号Latch为“L”电平)，结束数据锁存动作。另外，同时使开关SW2接通(使时钟信号SW2为“H”电平)。由此，通过反转电路NOT1和反转电路NOT2，在各列的第1锁存器单元bit(1)内分别构成反馈环路，从各列的AD转换电路101输出的各个数字信号被保持在反转电路NOT1与反转电路NOT2的反馈环路中(定时t2)。
并且，在数据传送动作期间，首先，作为第1传送动作，使开关SW3接通(使时钟信号SW3为“H”电平)，使开关xSW3断开(使时钟信号xSW3为“L”电平)。由此，反转电路NOT1的输出被输入到反转电路NOT3(定时t3)。之后，使开关SW3断开(使时钟信号SW3为“L”电平)，使开关xSW3接通(使时钟信号xSW3为“H”电平)。由此，通过反转电路NOT3和反转电路NOT4，在各列的第1锁存器单元bit(1)内分别构成反馈环路，由反转电路NOT1与反转电路NOT1的反馈环路保持的数字信号被保持在反转电路NOT3与反转电路NOT4的反馈环路中(定时t4)。
而且，作为第2传送动作，使开关SW(OUT)接通并使开关SW1(1)～SW1(m-1)接通(使时钟信号Dout及时钟信号SW1(1)～SW1(m-1)为“H”电平)，使开关SW2断开(使时钟信号SW2为“L”电平)。由此，反转电路NOT3的输出被输入(传送)到连接的旁边列的第1锁存器单元bit(1)的反转电路NOT1中。另外，第1列的第1锁存器单元bit(1)的反转电路NOT3的输出通过开关SW(OUT)输出到水平信号线301(定时t5)。之后，使开关SW(OUT)及开关SW1(1)～SW1(m-1)断开(使时钟信号Dout及时钟信号SW1(1)～SW1(m-1)为“L”电平)，使开关SW2接通(使时钟信号SW2为“H”电平)。由此，由各列的第1锁存器单元bit(1)内的反转电路NOT1与反转电路NOT2的反馈环路保持被传送来的数字信号(定时t6)。
通过该第2传送动作，例如，第2列的第1锁存器单元bit(1)保持的数字信号被传送(移动)到第1列的第1锁存器单元bit(1)。第3列的第1锁存器单元bit(1)保持的数字信号被传送(移动)到第2列的第1锁存器单元bit(1)。另外，第m列的第1锁存器单元bit(1)保持的数字信号被传送(移动)到第m-1列的第1锁存器单元bit(1)。并且，第1列的第1锁存器单元bit(1)保持的数字信号通过开关SW(OUT)，从水平信号线301输出到外部。
之后，在数据传送动作期间，重复进行上述的第1传送动作及第2传送动作(定时t3～t6的动作)，直到第m列的第1锁存器单元bit(1)保持的数字信号被传送(移动)到第1列的第1锁存器单元bit(1)，通过开关SW(OUT)从水平信号线301输出到外部为止。
由此，各列的第1锁存器单元bit保持的数字信号一边被依次传送(移动)到相邻列的第1锁存器单元bit中，一边通过开关SW(OUT)，从水平信号线301输出到外部。另外，从AD转换电路101输出的其他比特的数字信号也通过同样的结构及控制，从水平信号线301输出到外部。
如上所述，根据第1锁存电路结构，能够可靠地传送从AD转换电路101输出的数字信号(信号信息)。另外，在第1锁存电路结构中，由于在各列的第1锁存器单元bit传送数字信号时连接的电路只有相邻列的第1锁存器单元bit，因此能够缩短第1锁存器单元bit之间的配线长度，能够减小各第1锁存器单元bit之间的信号线的寄生电阻。另外，在第1锁存器单元bit之间连接的开关只有开关SW(Lat)、开关SW(OUT)或开关SW1，因此能够减小各第1锁存器单元bit之间的信号线的寄生电容。因此，在第1锁存电路结构中传送数字信号时的驱动负荷与以往的锁存电路相比大幅减小。其结果，在第1锁存电路结构中，在能够可靠且高速地进行数字信号的传送的同时，与以往的锁存电路相比能够用较小的电路规模来构成各个第1锁存器单元bit。并且，能够用较小的电路规模来构成第1锁存器单元bit在例如如图像传感器1那样，在像素矩阵102的列(栏)那样的狭小的地方配置第1锁存器单元bit时是有效的。
<第2锁存器单元>
接着，对锁存器单元bit的其他结构进行说明。图7是示出本发明的第1实施方式的图像传感器1中具备的第2锁存器单元的详细结构的一例的电路连接图。在图7中，也与图5所示的第1锁存电路结构同样，示出在配置于图像传感器1的各列的第1列～第m列的锁存电路201的结构中，保持从AD转换电路101输出的1比特量(在图7中，第1比特：bit(1))的数字信号的锁存器单元bit的结构、和各列的锁存器单元bit的连接。另外，在以下的说明中，以总括了图7所示的第1列～第m列的锁存电路201的1比特量的锁存器单元bit的结构，即总括了m个锁存电路201的结构(以下，称为“第2锁存电路结构”)来进行说明。
图7所示的第2锁存电路结构由与各列对应的m个开关SW(Lat)、与各列对应的m个第2锁存器单元bit(1)、开关SW1(1)～SW1(m-1)、开关SW(OUT)构成。与n比特(bit)的数字信号的其他比特对应的第2锁存电路结构也是分别相同的电路结构。另外，第2锁存电路结构为具有第2锁存器单元bit(1)的结构，来代替图5所示的第1锁存电路结构内的第1锁存器单元bit(1)。
首先，对第2锁存器单元bit的结构进行说明。第2锁存器单元bit由2个反转电路NOT1及反转电路NOT2、和开关SW2构成。在反转电路NOT1的输入端子上连接有开关SW2的输出侧的一端，反转电路NOT1的输出端子与反转电路NOT2的输入端子连接。另外，在反转电路NOT2的输入端子上连接有反转电路NOT1的输出端子，反转电路NOT2的输出端子与开关SW2的输入侧的一端连接。
接着，对各列的第2锁存器单元bit的连接进行说明。在第1列～第m列中使用的各个第2锁存器单元bit以如下所述的方式构成：其与反转电路NOT1的输入端子连接，并且还连接开关SW(Lat)的输出侧的一端，通过开关SW(Lat)被输入从AD转换电路101输出的数字信号的对应比特的信号。另外，在第2列～第m列中使用的各个第2锁存器单元bit中，在反转电路NOT1的输出端子上连接有开关SW1(1)～SW1(m-1)的输入侧的一端。另外，在第1列～第m-1列中使用的各个第2锁存器单元bit中，在反转电路NOT1的输入端子上还连接有开关SW1(1)～SW1(m-1)的输出侧的一端，第1列～第m列的第2锁存器单元bit全部串联连接。另外，在第1列中使用的第2锁存器单元bit中，在反转电路NOT1的输出端子上连接有开关SW(OUT)的输入侧的一端，通过开关SW(OUT)与水平信号线301连接。
如上所述，在图7所示的第2锁存电路结构中，第1列～第m列的第2锁存器单元bit按照列的编号顺序分别连接，保持在第1列的第2锁存器单元bit中的数字信号通过开关SW(OUT)及水平信号线301输出到外部。
另外，在图5所示的第1锁存电路结构中，第1锁存器单元bit内的相同的开关虽然由定时发生器701在所有的列上同时被控制，但是在第2锁存电路结构中，在第1列～第m列中使用的各个第2锁存器单元bit内的开关SW2分别在不同的定时被控制。因此，在图7所示的第2锁存器单元bit中，在接着开关SW2符号的“()：括弧”内附上表示对应的列的编号的数字来示出。例如，在第2列中使用的第2锁存器单元bit内的开关SW2表示为“开关SW2(2)”。
接着，参照图7及图8对第2锁存电路结构中的数字信号的传送动作进行说明。图8是示出在该第2锁存器单元中传送数字信号时的驱动定时的时序图。在图8所示的时序图中，示出在将AD转换电路101输出的n比特(bit)的数字信号中的1比特量(第1比特：bit(1))的数字信号作为图像传感器1的输出信号，通过水平信号线301输出到外部时的驱动定时。
在第2锁存电路结构中的数字信号的传送控制中，通过从未图示的定时发生器701输入的驱动控制信号，对各开关(开关SW(Lat)、开关SW(OUT)以及开关SW2(1)～SW2(m))的接通(连接)或断开(切断)进行控制。在以下的说明中，对图7所示的第2锁存电路结构的各开关在来自定时发生器701的驱动控制信号为“H”电平时成为连接(接通)的状态，在“L”电平时成为切断(断开)的状态的情况进行说明。并且，根据各开关的状态(接通或断开)对数字信号的传送动作进行说明，一并记载从定时发生器701输入的驱动控制信号的电平来进行说明。
在第2锁存电路结构中，AD转换电路101中的AD转换期间为锁存电路201的数据锁存动作期间。此时，在第2锁存电路结构中，开关SW(OUT)及开关SW1(1)～SW1(m-1)断开(时钟信号Dout及时钟信号SW1(1)～SW1(m-1)为“L”电平)。另外，各列的第2锁存器单元bit内的开关SW2(1)～SW2(m)断开(时钟信号SW2(1)～SW2(m)为“L”电平)。在该状态下，使开关SW(Lat)接通(使时钟信号Latch为“H”电平)，进行数字信号的数据锁存动作，直到AD转换电路101的AD转换动作结束(图3所示的AD转换期间结束)为止。通过该数据锁存动作，从各列的AD转换电路101输出的各个数字信号被输入到各列的第2锁存器单元bit(1)的反转电路NOT1的输入端子(定时t1)。
之后，使开关SW(Lat)断开(使时钟信号Latch为“L”电平)，结束数据锁存动作。另外，同时使开关SW2(1)～SW2(m)接通(使时钟信号SW2(1)～SW2(m)为“H”电平)。由此，通过反转电路NOT1和反转电路NOT2，在各列的第2锁存器单元bit(1)内分别构成反馈环路，从各列的AD转换电路101输出的各个数字信号被保持在反转电路NOT1与反转电路NOT2的反馈环路中(定时t2)。
并且，在数据传送动作期间，首先，作为第1列的数字信号的输出动作，使开关SW(OUT)接通(使时钟信号Dout为“H”电平)。由此，第1列的第2锁存器单元bit(1)的反转电路NOT1的输出通过开关SW(OUT)输出到水平信号线301(定时t3)。之后，在使开关SW(OUT)断开(使时钟信号Dout为“L”电平)之后，使开关SW2(1)断开(使时钟信号SW2(1)为“L”电平)，解除第1列的第2锁存器单元bit(1)内的基于反转电路NOT1与反转电路NOT2的反馈环路，废弃所保持的数字信号(定时t4)。
接着，作为第2列的数字信号的输出动作，使开关SW1(1)接通(使时钟信号SW1(1)为“H”电平)。由此，第2列的第2锁存器单元bit(1)的反转电路NOT1的输出被输入(传送)到所连接的第1列的第2锁存器单元bit(1)的反转电路NOT1中(定时t5)。之后，在使开关SW1(1)断开(使时钟信号SW1(1)为“L”电平)之后，使开关SW2(1)接通(使时钟信号SW2(1)为“H”电平)。
由此，由基于第1列的第2锁存器单元bit(1)内的反转电路NOT1与反转电路NOT2的反馈环路保持被传送来的第2列的数字信号。另外，同时，使开关SW2(2)断开(使时钟信号SW2(2)为“L”电平)，解除第2列的第2锁存器单元bit(1)内的基于反转电路NOT1与反转电路NOT2的反馈环路，废弃所保持的数字信号(定时t6)。
之后，使开关SW(OUT)接通(使时钟信号Dout为“H”电平)。由此，第1列的第2锁存器单元bit(1)的反转电路NOT1的输出即被传送的第2列的数字信号通过开关SW(OUT)输出到水平信号线301(定时t7)。之后，在使开关SW(OUT)断开(使时钟信号Dout为“L”电平)之后，使开关SW2(1)断开(使时钟信号SW2(1)为“L”电平)，解除第1列的第2锁存器单元bit(1)内的基于反转电路NOT1与反转电路NOT2的反馈环路，废弃所保持的第2列的数字信号(定时t8)。
之后，在数据传送动作期间，与上述的第2列的数字信号的输出动作同样，依次进行第3列的数字信号的输出动作～第m列的数字信号的输出动作。重复进行该输出动作，直到第m列的第2锁存器单元bit(1)保持的数字信号被传送(移动)到第1列的第2锁存器单元bit(1)，通过开关SW(OUT)从水平信号线301输出到外部为止。
如上所述，一边将各列的第2锁存器单元bit保持的数字信号一列一列地按照顺序传送到前一列的第2锁存器单元bit中，一边通过开关SW(OUT)从水平信号线301输出到外部。另外，从AD转换电路101输出的其他比特的数字信号也通过相同的结构及控制，从水平信号线301输出到外部。
如上所述，根据第2锁存电路结构，能够可靠地一列一列地传送从AD转换电路101输出的数字信号(信号信息)。另外，在第2锁存电路结构中，各列的第2锁存器单元bit能够分别由2个反转电路NOT1及反转电路NOT2和开关SW2来构成。由此，在第2锁存电路结构中，与图5所示的第1锁存电路结构的第1锁存器单元bit相比，能够以更小的电路规模来构成第2锁存器单元bit。另外，在第2锁存电路结构中，也与图5所示的第1锁存电路结构同样，在各列的第2锁存器单元bit传送数字信号时连接的电路只有相邻列的第2锁存器单元bit。因此，能够缩短第2锁存器单元bit间的配线长度，减小信号线的寄生电阻及寄生电容。而且，在第2锁存器单元bit中，由于开关的数量比图5所示的第1锁存器单元bit少，因此能够进一步减小寄生电容。因此，在第2锁存电路结构中传送数字信号时的驱动负荷比图5所示的第1锁存电路结构更小。其结果，在第2锁存电路结构中，能够可靠地进行数字信号的传送，并且在将第2锁存器单元bit配置在狭小的地方时，相比于图5所示的第1锁存电路结构更有效。
接着，参照图7及图9对第2锁存电路结构中的数字信号的其他传送动作进行说明。图9是示出在第2锁存器单元中传送数字信号时的其他驱动定时(第2传送控制)的时序图。在图9所示的时序图中，与图8所示的时序图同样，示出将AD转换电路101输出的n比特(bit)的数字信号中的1比特量(第1比特：bit(1))的数字信号作为图像传感器1的输出信号，通过水平信号线301输出到外部时的驱动定时。
在图9所示的第2锁存电路结构中的数字信号的第2传送控制中，也通过从未图示的定时发生器701输入的驱动控制信号，对各开关(开关SW(Lat)、开关SW(OUT)、开关SW2)的接通(连接)或断开(切断)进行控制。在以下的说明中，对图7所示的第2锁存电路结构的各开关在来自定时发生器701的驱动控制信号为“H”电平时成为连接(接通)的状态，在为“L”电平时成为切断(断开)的状态的情况进行说明。并且，根据各开关的状态(接通或断开)来说明数字信号的传送动作，一并记载从定时发生器701输入的驱动控制信号的电平来进行说明。
在第2锁存电路结构中，AD转换电路101中的AD转换期间为锁存电路201的数据锁存动作期间。此时，在第2锁存电路结构中，开关SW(OUT)及开关SW1(1)～SW1(m-1)断开(时钟信号Dout及时钟信号SW1(1)～SW1(m-1)为“L”电平)，开关SW2(1)～SW2(m)断开(时钟信号SW2(1)～SW2(m)为“L”电平)。在该状态下，使开关SW(Lat)接通(使时钟信号Latch为“H”电平)，进行数字信号的数据锁存动作，直到AD转换电路101的AD转换动作结束(图3所示的AD转换期间结束)为止。通过该数据锁存动作，从各列的AD转换电路101输出的各个数字信号被输入到各列的第2锁存器单元bit(1)的反转电路NOT1的输入端子(定时t1)。
之后，使开关SW(Lat)断开(使时钟信号Latch为“L”电平)，结束数据锁存动作。另外，同时使开关SW2(1)～SW2(m)接通(使时钟信号SW2(1)～SW2(m)为“H”电平)。由此，通过反转电路NOT1与反转电路NOT2，在各列的第2锁存器单元bit(1)内分别构成反馈环路，将从各列的AD转换电路101输出的各个数字信号保持在反转电路NOT1与反转电路NOT2的反馈环路中(定时t2)。
并且，在数据传送动作期间，首先，作为第1列的数字信号的输出动作，使开关SW(OUT)接通(使时钟信号Dout为“H”电平)。由此，第1列的第2锁存器单元bit(1)的反转电路NOT1的输出通过开关SW(OUT)，输出到水平信号线301(定时t3)。之后，使开关SW2(1)断开(使时钟信号SW2(1)为“L”电平)，解除第1列的第2锁存器单元bit(1)内的基于反转电路NOT1与反转电路NOT2的反馈环路，废弃所保持的数字信号(定时t4)。
接着，作为第2列的数字信号的输出动作，使开关SW1(1)接通(使时钟信号SW1(1)为“H”电平)。此时，开关SW(OUT)维持接通。由此，第2列的第2锁存器单元bit(1)的反转电路NOT1的输出在所连接的第1列的第2锁存器单元bit(1)的反转电路NOT1中传播，通过开关SW(OUT)输出到水平信号线301(定时t5)。之后，使开关SW2(2)断开(使时钟信号SW2(2)为“L”电平)，解除第2列的第2锁存器单元bit(1)内的基于反转电路NOT1与反转电路NOT2的反馈环路，废弃所保持的数字信号(定时t6)。
之后，在数据传送动作期间，与上述的第2列的数字信号的输出动作同样，依次进行第3列的数字信号的输出动作～第m-1列的数字信号的输出动作，第m-1列的第2锁存器单元bit(1)保持的数字信号在第m-2列～第1列的第2锁存器单元bit(1)中按顺序传播，重复进行直到通过开关SW(OUT)从水平信号线301输出到外部为止。
最后，开始第m列的数字信号的输出动作。此时，开关SW(OUT)及开关SW1(1)～SW1(m-2)都维持接通。另外，开关SW2(1)～SW2(m-1)都断开。并且，在第m列的数字信号的输出动作中，在该状态下，使开关SW1(m-1)接通(使时钟信号SW1(m-1)为“H”电平)。由此，第m列的第2锁存器单元bit(1)的反转电路NOT1的输出在所连接的第m-1列～第1列的第2锁存器单元bit(1)的反转电路NOT1中按顺序传播，通过开关SW(OUT)输出到水平信号线301(定时t7)。之后，使开关SW2(m)断开(使时钟信号SW2(m)为“L”电平)，解除第m列的第2锁存器单元bit(1)内的基于反转电路NOT1与反转电路NOT2的反馈环路，废弃所保持的数字信号(定时t8)。
如上所述，使各列的第2锁存器单元bit保持的数字信号一列一列地在前一列的第2锁存器单元bit的反转电路NOT1中按顺序传播(通过)，通过开关SW(OUT)，从水平信号线301输出到外部。另外，从AD转换电路101输出的其他比特的数字信号也通过同样的结构及控制，从水平信号线301输出到外部。
如上所述，在第2锁存电路结构的第2传送控制中，也能够一列一列地可靠地传送从AD转换电路101输出的数字信号(信号信息)。
另外，在第2锁存电路结构的第2传送控制中，通过将各列的第2锁存器单元bit的反转电路NOT1以与配线的缓冲器相同的作用来使用，从而相比于图8所示的第2锁存电路结构的传送控制，能够高速地进行数字信号的传送。
如上所述，根据本发明的第1实施方式的图像传感器1，能够以小的电路规模来构成锁存电路201，能够减小锁存电路201传送数字信号时的驱动负荷。另外，锁存电路201能够可靠地传送从AD转换电路101输出的数字信号(信号信息)。
<第2实施方式>
接着，对本发明的第2实施方式的图像传感器进行说明。图10是示出本发明的第2实施方式的图像传感器的概略结构的框图。如图10所示，图像传感器2由像素矩阵102、多个垂直信号线103、多个CDS电路401、多个AD转换电路102、多个锁存电路201、多个水平信号线301、垂直扫描电路601、定时发生器701、编码器999构成。
本发明的第2实施方式的图像传感器2的不同点在于，代替图1所示的第1实施方式的图像传感器1的AD转换电路101而具有AD转换电路102，而且关于在各个AD转换电路101中具备的编码器999，只具有一个在所有列的AD转换电路102中共享的编码器999。另外，本发明的第2实施方式的图像传感器2中的锁存电路201除了被输入从AD转换电路102而不是AD转换电路101输出的数字信号以外，其他与图1所示的第1实施方式的图像传感器1相同。因此，对于与图1所示的第1实施方式的图像传感器1相同的结构要素标注相同的符号，省略详细的说明。
AD转换电路102是分别与各列的CDS电路401对应而配置的，根据来自定时发生器701的驱动控制信号，将与从CDS电路401输入的像素模拟信号Vin对应的数字信号(脉冲循环数及脉冲移动位置)输出到对应的锁存电路201中。另外，关于AD转换电路102的详细的说明，将在后面叙述。
锁存电路201是分别与各列的AD转换电路102对应而配置的，是将从AD转换电路102输出的数字信号传送到编码器999的信号传送电路。锁存电路201在AD转换电路102的脉冲移动期间(参照图3)结束的同时，按照每个比特将与从AD转换电路102输出的像素模拟信号Vin的电压值对应的n比特(bit)的数字信号保持(锁存)在起到内部存储器功能的锁存器单元中。并且，根据来自定时发生器701的驱动控制信号将保持在锁存电路201中的n比特(bit)的数字信号输出到编码器999。
接着，为了说明图像传感器2的数字信号的输出动作，参照图11对本发明的第2实施方式的图像传感器2的更详细的结构进行说明。图11是示出本发明的第2实施方式的图像传感器2中的有关数字信号传送的结构要素的连接的一例的电路连接图。在图11中，示出在图10所示的图像传感器2中，从像素矩阵102的第1列到第m列的AD转换电路102、锁存电路201、编码器999、水平信号线301的电路结构以及与定时发生器701的连接。
AD转换电路102由脉冲移动电路10和计数器16构成。
在AD转换电路102中被输入从CDS电路401输出的像素模拟信号Vin作为模拟/数字转换对象的电压。AD转换电路102将与从CDS电路401输入的像素模拟信号Vin的电压大小对应的n比特(bit)的数字信号输出到锁存电路201。另外，AD转换电路102内的脉冲移动电路10及计数器16具有与图2所示的AD转换电路101内的脉冲移动电路10及计数器16相同的结构。因此，标注相同的符号，省略详细的说明。
锁存电路201具有与在第1实施方式中所示的锁存电路201相同的结构。
锁存电路201在从定时发生器701输出的时钟信号Latch的输入定时，将AD转换电路102内的脉冲移动电路10输出的脉冲信号StartP的移动位置以及计数器16输出的脉冲信号StartP的循环数的数字信号作为n比特(bit)的数字信号，按照每个比特保持在锁存器单元bit(1)～bit(n)中。另外，接着图11所示的锁存器单元bit的符号的“()：括弧”内所示的数字表示对应的数字信号的比特(bit)。
另外，与各列的AD转换电路102分别对应的锁存电路201内的锁存器单元bit与在第1实施方式中所示的锁存电路201同样，在相邻列的锁存电路201的锁存器单元bit彼此之间通过开关SW1(1)～SW1(m-1)连接。另外，第1列的锁存电路201通过开关SW(OUT)与编码器999连接，通过从定时发生器701输出的时钟信号Dout，控制所保持的数字信号向编码器999的输出。
编码器999与配置在各列的AD转换电路102及锁存电路201共同配置，将对从锁存电路201输出的、脉冲信号StartP的移动位置及循环数的数字信号进行了编码的结果，作为图像传感器2的输出信号，通过水平信号线301输出到外部。另外，基于编码器999的编码处理与在第1实施方式所示的AD转换电路101内具备的编码器999相同。即，输出对从锁存电路201输出的移动位置进行了编码的结果作为低位比特、从锁存电路201输出的循环数作为高位比特的n比特(bit)的数字信号。
在本发明的第2实施方式的图像传感器2中，合并了AD转换电路102、锁存电路201与编码器999的结构相当于第1实施方式的图像传感器1中具备的AD转换电路101。
图11所示的各开关(开关SW(Lat)、开关SW1(1)～SW1(m-1)以及开关SW(OUT))与图2所示的第1实施方式的图像传感器1同样，是分别进行所连接的信号线的连接或切断的切换的信号线连接用的开关，根据从定时发生器701输出的驱动控制信号，切换接通(连接)或断开(切断)。
定时发生器701输出对图11所示的各结构要素的AD转换动作以及有关数据传送动作的所有驱动进行控制的例如脉冲信号StartP、时钟信号Latch、时钟信号Dout等驱动控制信号。
图像传感器2中的AD转换动作与在第1实施方式的图像传感器1中参照图3及图4进行说明的AD转换动作相同。但是，在图像传感器2中，通过上述结构的不同，定时发生器701向锁存电路201输出的时钟信号Latch的输出定时不同。但是，作为图像传感器2中的时钟信号Latch的输出定时，不同点仅在于，在图3所示的AD转换电路101的AD转换动作中，在脉冲移动期间结束的定时输出时钟信号Latch。因此，关于图像传感器2中的AD转换动作，省略详细的说明。
另外，在图像传感器2中具备的锁存电路201的结构与第1实施方式中的图像传感器1中具备的锁存电路201的结构相同。并且，可以认为用于将锁存电路201保持的数字信号输出到编码器999的时钟信号Dout和时钟信号SW1等驱动控制信号的控制与第1实施方式的图像传感器1中的锁存电路201的控制相同。因此，关于本发明的第2实施方式的图像传感器2中的用于控制锁存电路201的驱动控制信号的输出定时、锁存电路201的传送动作，也省略详细的说明。
如上所述，在本发明的第2实施方式中的图像传感器2中，也与第1实施方式的图像传感器1同样，能够以小的电路规模来构成锁存电路201，能够减小锁存电路201传送数字信号时的驱动负荷。另外，锁存电路201能够可靠地传送从AD转换电路102输出的数字信号。并且，同样地，在如像素矩阵102的列(栏)那样的狭小的地方也配置锁存电路201时是有效的。
另外，在本发明的第2实施方式的图像传感器2中，虽然对锁存电路201保持脉冲信号StartP的移动位置及循环数的数字信号的情况进行了说明，但是并不限定于该结构。例如，也可以构成为如下所述的结构：在编码器999对脉冲信号StartP的移动位置进行编码而作为低位比特的数字信号，将脉冲信号StartP的循环数直接作为高位比特的数字信号来输出时，仅将锁存电路201保持的移动位置输出到编码器999，按照编码器999输出低位比特的数字信号的定时，将所保持的循环数作为高位比特的数字信号来输出。
<第3实施方式>
接着，对本发明的第3实施方式的图像传感器进行说明。图12是示出本发明的第3实施方式的图像传感器的概略结构的框图。在图12中，图像传感器3由像素矩阵102、多个垂直信号线103、多个CDS电路401、多个AD转换电路102、多个锁存电路201、多个水平信号线301、垂直扫描电路601、定时发生器701、参照斜波信号生成电路801、基准时钟信号生成电路811构成。
本发明的第3实施方式的图像传感器3的不同点在于，代替图1所示的第1实施方式的图像传感器1的AD转换电路101而具备AD转换电路102，而且，具备参照斜波信号生成电路801和基准时钟信号生成电路811。另外，由于上述结构的不同，定时发生器701还输出用于分别驱动参照斜波信号生成电路801及基准时钟信号生成电路811的驱动控制信号。另外，本发明的第3实施方式的图像传感器3中的锁存电路201除了被输入从AD转换电路102而不是AD转换电路101输出的数字信号以外，其他与图1所示的第1实施方式的图像传感器1相同。因此，对与图1所示的第1实施方式的图像传感器2相同的结构要素标注相同的符号，省略详细的说明。
参照斜波信号生成电路801将用于与像素模拟信号Vin进行比较的参照斜波信号RAMP输出到AD转换电路103。
基准时钟信号生成电路811将用于计测从AD转换动作开始到结束为止的期间的基准时钟信号CLK输出到AD转换电路102。
AD转换电路102与各列的CDS电路401对应而分别配置，根据从参照斜波信号生成电路801输入的参照斜波信号RAMP以及从基准时钟信号生成电路811输入的基准时钟信号CLK，将根据从CDS电路401输入的像素模拟信号Vin的电压大小而进行了模拟/数字转换后的n比特(bit)的数字信号输出到锁存电路201。另外，与AD转换电路102有关的详细说明将在后面叙述。
接着，为了说明图像传感器3的数字信号的输出动作，参照图13对本发明的第3实施方式的图像传感器3的更详细的结构进行说明。图13是示出本发明的第3实施方式的图像传感器3中的有关数字信号传送的结构要素的概略的连接例的电路连接图。在图13中，示出在图12所示的图像传感器3中，与像素矩阵102的1个列(第1列)连接的AD转换电路102、锁存电路201、水平信号线301的电路结构及连接。
AD转换电路103由比较器17和计数器18构成。在比较器17中，在一个输入端子(+端子)被输入从CDS电路401输出的像素模拟信号Vin作为模拟/数字转换对象的电压，在另一个输入端子(-端子)被输入从参照斜波信号生成电路801输出的参照斜波信号RAMP。
并且，比较器17在切换输入到输入端子(+端子)和输入端子(-端子)的电压的大小关系的同时，输出反转信号A。
计数器18根据从基准时钟信号生成电路811输入的基准时钟信号CLK，检测从比较器17输出的反转信号A切换的定时。计数器18在AD转换动作开始的同时，开始基准时钟信号CLK的时钟数的计测，在比较器17的反转信号A切换的定时，结束基准时钟信号CLK的时钟数的计测。
该计数器18计测的基准时钟信号CLK的时钟数的计测结果是AD转换电路102对像素模拟信号Vin进行了模拟/数字转换后的n比特(bit)的数字信号。即，AD转换电路102是不具备编码器，而将计数器18的计测结果作为数字信号输出的结构的AD转换电路。
另外，AD转换电路102的结构不限定于该结构。例如，也可以构成为具备编码器，将对计数器18的计测结果进行了编码的结果作为进行了模拟/数字转换的结果来输出。
锁存电路201具有与在第1实施方式中所示的锁存电路201相同的结构。
锁存电路201分别与计数器18的各位(n比特(bit))的输出信号对应，在从定时发生器701输出的时钟信号Latch的输入定时，将AD转换电路102内的计数器18的输出信号，即n比特(bit)的数字信号按照每个比特保持在锁存器单元bit(1)～bit(n)中。另外，接着图13所示的锁存器单元bit的符号的“()：括弧”内所示的数字表示对应的计数器18的输出信号的比特(bit)。
另外，与各列的AD转换电路102分别对应的锁存电路201内的锁存器单元bit与在第1实施方式中所示的锁存电路201同样，相邻列的锁存电路201的锁存器单元bit彼此之间相连接。并且，图13所示的第1列的锁存电路201根据从定时发生器701输出的时钟信号Dout，经由开关SW(OUT)将所保持的n比特(bit)的数字信号输出到水平信号线301。
在本发明的第3实施方式的图像传感器3中，合并了AD转换电路102与锁存电路201的结构相当于第1实施方式中的图像传感器1中具备的AD转换电路101、或第2实施方式中的图像传感器2中具备的AD转换电路101。
接着，参照图13及图14对AD转换电路102的AD转换动作进行说明。图14是示出本发明的第3实施方式的图像传感器3中具备的AD转换电路102的动作的时序图。
首先，在从CDS电路401向比较器17的输入端子(+端子)输入作为AD转换对象的像素模拟信号Vin的状态下，在AD转换动作开始的同时，从参照斜波信号生成电路801向比较器17的输入端子(-端子)输入从作为像素模拟信号Vin的最小电压的VinMIN变化到作为最大电压的VinMAX的参照斜波信号RAMP。另外，同时，从基准时钟信号生成电路811向计数器18输入基准时钟信号CLK。并且，计数器18开始基准时钟信号CLK的计测。
之后，参照斜波信号RAMP的电压上升，在与像素模拟信号Vin的电压之间的大小关系反转的时刻，从比较器17输出的反转信号A反转。计数器18在反转信号A反转的时刻停止基准时钟信号CLK的时钟数的计测。
之后，在AD转换期间结束之后，使时钟信号Latch成为“L”电平，使开关SW(Lat)断开，同时锁存电路201将AD转换电路102输出的n比特(bit)的数字信号的各比特的信号分别保持在锁存器单元bit(1)～bit(n)中。
之后，锁存电路201根据从定时发生器701输出的时钟信号Dout，将所保持的n比特(bit)的数字信号作为图像传感器1的输出信号，经由水平信号线301输出到外部。
另外，在图像传感器3中具备的锁存电路201的结构与第1实施方式中的图像传感器1中具备的锁存电路201、或第2实施方式中的图像传感器2中的锁存电路201的结构相同。并且，可以认为用于将锁存电路201保持的数字信号输出到水平信号线301的时钟信号Dout和时钟信号SW1等驱动控制信号的控制与第1实施方式的图像传感器1中的锁存电路201的控制相同。因此，关于在本发明的第3实施方式的图像传感器3中的用于控制锁存电路201的驱动控制信号的输出定时、锁存电路201的传送动作，省略详细的说明。
如上所述，在本发明的第3实施方式中的图像传感器3中，也与第1实施方式的图像传感器1及第2实施方式的图像传感器2同样，能够由小的电路规模来构成锁存电路201，能够减小锁存电路201传送数字信号时的驱动负荷。另外，锁存电路201能够可靠地传送从AD转换电路102输出的数字信号。并且，同样地，在如像素矩阵102的列(栏)那样的狭小的地方也配置锁存电路201时是有效的。
如上所述，根据用于实施本发明的方式，能够实现不会使从AD转换电路输出的数字信号恶化，能够可靠地进行传送的锁存电路及传送控制。另外，根据用于实施本发明的方式，由于能够减小锁存电路及存储器电路的电路规模，因此能够可靠且高速地进行信号传送。由此，即使是狭小的区域也能够配置锁存电路。
另外，在本实施方式中，虽然对将锁存电路应用在按照像素矩阵的每个列(栏)配置了AD转换电路的图像传感器中的情况进行了说明，但是配置锁存电路的场所不限定于用于实施本发明的方式，例如在图像传感器以外的情况下也能够应用。特别是，如果应用场所为狭小的区域，则由第1锁存器单元bit或第2锁存器单元bit构成的锁存电路的效果是有效的。
以上，虽然参照附图对本发明的实施方式进行了说明，但是具体的结构不限定于该实施方式，还包含在不脱离本发明的要旨的范围中的各种变更。
Claims (7)
1.一种摄像装置，具有：
像素部，其以二维的矩阵状配置有多个输出与入射的光量对应的像素信号的像素；
m个数字信号输出电路，其按照所述像素部的每1列或多个列配置，被输入从对应列的所述像素输出的所述像素信号，输出与所输入的像素信号的大小对应的n比特的数字信号，其中，n为1以上的自然数，m为大于1的自然数；
m个锁存电路，其与各个所述数字信号输出电路对应配置，分别具有分别保持从各个锁存电路对应的所述数字信号输出电路输出的n比特的所述数字信号的各比特的信号的n个锁存器单元，其中，第1个至第m个锁存电路中的m个对应的锁存器单元按列顺序依次连接；以及
n*(m-1)个开关，其分别配置于第1个至第m个锁存电路中按列顺序连接的两个相邻的锁存器单元之间，将对应的所述锁存器单元保持的所述数字信号的所述各比特的信号分别传送到相邻的所述锁存电路内的对应的所述锁存器单元。
2.根据权利要求1所述的摄像装置，其中，
所述数字信号输出电路具有使所输入的脉冲信号延迟预定时间后传播的多个延迟单元，
所述数字信号输出电路将如下的信号作为所述数字信号来输出：该信号基于所述脉冲信号按照与输入的所述像素信号的大小对应的延迟时间，在预定的采样期间在所述延迟单元中传播的次数。
3.根据权利要求2所述的摄像装置，其中，
在所述数字信号输出电路中，多个所述延迟单元连接成圆环状而构成延迟电路，
所述数字信号输出电路还具有计数器电路，该计数器电路对所述脉冲信号在所述延迟单元中循环的循环数进行计测，
所述数字信号输出电路将构成所述延迟电路的各个所述延迟单元的输出和所述计数器电路计测的循环数作为所述数字信号来输出。
4.根据权利要求3所述的摄像装置，其中，
所述数字信号输出电路还具有数字信号生成电路，该数字信号生成电路根据构成所述延迟电路的各个所述延迟单元的输出和所述计数器电路计测的循环数，生成所述数字信号。
5.根据权利要求1所述的摄像装置，其中，
所述数字信号输出电路具有：
比较电路，其比较所输入的所述像素信号的电压与从所述像素信号的最小电压变化到最大电压的参照斜波信号的电压之间的大小关系，输出表示该大小关系的信号；以及
计数器电路，其在从输入所述参照斜波信号之后到表示所述大小关系的信号反转为止的期间，对基准时钟信号的数量进行计测，
所述数字信号输出电路将所述计数器电路计测的基准时钟信号的数量作为所述数字信号来输出。
6.根据权利要求3至5中的任意一项所述的摄像装置，其中，
所述数字信号输出电路是将所输入的所述像素信号转换为所述数字信号来输出的AD转换电路。
7.根据权利要求1所述的摄像装置，其中，
所述锁存电路中具备的各个所述锁存器单元利用1个反馈环路，按照每个比特来保持所述数字信号。
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Granted publication date: 20171024 Termination date: 20210702 |