JP2012124729A5 - - Google Patents
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一方、列並列ＡＤ変換回路３５−２のフリップフロップ４２は、水平転送期間XHSの第２フェーズの間にリセットされて、そのタイミングで、アクセスの対象となる画素Ａ２の画素データを読み出して、水平転送期間XHSの第３フェーズの間で次のリセットがされるまで、画素Ａ２の画素データを保持する。そして、そのリセット後、順次アクセスの対象となる画素Ｂ１、画素Ｂ３、および画素Ｂ４の画素データを加算して保持する。
このように、フリップフロップ４２では、水平転送期間XHSの３フェーズ間で４画素加算を行う画素のうちの３つの画素の画素データを加算して保持し、次の水平転送期間XHSの１フェーズで、次の画素加算を行う画素のうちの１つの画素の画素データを保持する処理を交互に行う。また、列並列ＡＤ変換回路３５−１のフリップフロップ４２と、列並列ＡＤ変換回路３５−２のフリップフロップ４２とで、３つの画素の画素データの加算と、１つの画素の画素データの保持とを交互に処理を行う。
以下、同様に、水平転送期間XHSの１フェーズごとに、列並列ＡＤ変換回路３５−１と列並列ＡＤ変換回路３５−２とで交互に２回ずつ転送信号ＦＳ１が供給される処理が繰り返される。これにより、フリップフロップ４２で加算および保持されている画素データが、データ保持用ラッチ５２に転送されて保持される。
そして、ロジック回路３２は、現在の水平転送期間XHSのフェーズが、４×Ｋ＋１番目であると判定した場合、列並列ＡＤ変換回路３５−１のフリップフロップ４２にリセット信号を出力し、列並列ＡＤ変換回路３５−１のフリップフロップ４２およびラッチ回路４４に転送信号ＦＳ１を出力する。但し、図７における水平転送期間XHSの第５フェーズに示されるように、ロジック回路３２は、転送信号ＦＳ１を出力した後にリセット信号を出力する。
但し、図７における水平転送期間XHSの第６フェーズに示されるように、ロジック回路３２は、転送信号ＦＳ３を出力した後に選択信号HSELを出力し、転送信号ＦＳ１およびＦＳ２を出力した後に選択信号HSELとリセット信号とを出力する。なお、転送信号ＦＳ１とＦＳ２とが出力されるタイミングや、選択信号HSELとリセット信号とが出力されるタイミングは、それぞれ同時であっても、異なっていてもよい。
また、ロジック回路３２は、現在の水平転送期間XHSのフェーズが、４×Ｋ＋３番目であると判定した場合、列並列ＡＤ変換回路３５−２のフリップフロップ４２にリセット信号を出力し、列並列ＡＤ変換回路３５−２のフリップフロップ４２およびラッチ回路４４に転送信号ＦＳ１を出力する。但し、図７における水平転送期間XHSの第７フェーズに示されるように、ロジック回路３２は、転送信号ＦＳ１を出力した後にリセット信号を出力する。
但し、図７における水平転送期間XHSの第８フェーズに示されるように、ロジック回路３２は、転送信号ＦＳ３を出力した後に選択信号HSELを出力し、転送信号ＦＳ１およびＦＳ２を出力した後に選択信号HSELとリセット信号とを出力する。なお、転送信号ＦＳ１とＦＳ２とが出力されるタイミングや、選択信号HSELとリセット信号とが出力されるタイミングは、それぞれ同時であっても、異なっていてもよい。
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