JP2012249078A - ドライバ集積化回路 - Google Patents
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Abstract
【解決手段】差動入力回路と、レベルシフト回路と、出力回路が、同一のプロセスで製造され、基板電位(サブ電位)が異なる、3つ以上のチップに分割配置されており、それぞれのチップの基板印加電圧が異なるように設定することにより、プロセス耐圧よりも大きい出力電圧を提供する。
【選択図】図2
Description
<一般的なドライバ集積化回路の構成>
図1は、一般的な高電圧出力ドライバ集積化回路の構成を示す図である。高電圧出力ドライバ集積化回路130は、一般的に差動入力回路1311と、レベルシフト回路1312と、高電圧出力段回路1313と、を有している。高電圧出力端子1316の出力電圧を±2Vo、回路への最大印加電圧を±2V1とすると、V1をVoより数V〜十数V高い電圧(デバイスのドロップ電圧)として設定する必要がある。
図2は、本発明の第1の実施形態による、改良された高耐圧ドライバ集積化回路の構成を示す図である。図2の回路構成を採用すれば、耐圧±V2のプロセスを使用して、最大出力電圧を±2V1(V1≒V2)とすることができるようになる。
図3及び4を参照して、高耐圧ドライバ集積化回路の実装構造について説明する。ここでは、上述した3つのチップによって分割された回路を1つ回路として動作するために必要なチップ間配線や、パッケージについて説明する。図3は、3つチップを1つのケースによって実現するハイブリッドパッケージ構成を示す図である。図4は、基板上に実装された高耐圧ドライバ集積化回路の断面構造を示す図である。
図5は、本発明の第2の実施形態による高耐圧ドライバ集積化回路の構成を示す図である。当該回路の構成や放熱の設計に関して、基本的に第1の実施形態と同様である。よって、以下では相違点のみについて説明する。
図6は、本発明の第3の実施形態による高耐圧ドライバ集積化回路の構成を示す図である。本実施形態における高耐圧ドライバ集積化回路の基本構成は、第1及び2の実施形態とほぼ同様であるため、重複する部分についての詳細説明は省略し、ここでは第1及び第2の実施形態と異なる部分についてのみ説明する。
ドライバ集積化回路は、差動入力部と、レベルシフト部と、負荷を駆動する高電圧出力部(出力回路部)の3つの基本機能ブロックから構成される。差動入力部に関する電圧レベルは、基本的に低電圧であるが、レベルシフト部と出力部回路に関する電圧は、ほぼ回路の最大出力電圧に近いレベルとなっている。レベルシフト部と出力部で使用する部品の印加電圧範囲を下げるためには、レベルシフト部と出力回路部を縦接続の3つブロックに分けて、それぞれに印加する電圧の範囲をプロセスの耐圧範囲に限定する。例えば、マージンδVを含む耐圧電圧が±V1(真のプロセス耐圧V2=V1+δV1、δV1がマージンを表す)のプロセスを使用して最大出力電圧が約±2V1のドライバ回路を作ることを考える。同一プロセスで3つのチップチップ1、チップ2、チップ3を作製し、各チップの基板電位Vsub1=V1(±変動分)、Vsub2=0(±変動分)、Vsub3=−V1(±変動分)と、それぞれ異なる電位に設定する。このようにすることにより、現状のプロセスを利用してドライバ集積化回路を構成するので、新規プロセスの開発のために必要とされるコストや時間を節約することができ、プロセス耐圧以上の電圧が出力可能な要求される高耐圧のドライバ集積化回路を実現することができる。
102…チップ2(分割チップ2)
103…チップ3(分割チップ3)
1011…チップ1に配置するレベルシフト回路部
1012…チップ1に配置する高電圧出力回路部
1013…ドライバ集積化回路の正電源
1014…ドライバ集積化回路のチップ1のサブ電位Vsub1
1021…チップ2に配置する差動入力回路部
1022…チップ2にレベルシフト回路部
1023…チップ2に配置する高電圧出力回路部
1024…ドライバ集積化回路のチップ2のサブ電位Vsub2
1025…ドライバ集積化回路の出力端子Vout
1031…チップ3に配置するレベルシフト回路部
1032…チップ3に配置する高電圧出力回路部
1033…ドライバ集積化回路の負電源
1034…ドライバ集積化回路のチップ3サブ電位Vsub3
1311…ドライバ集積化回路の差動入力回路部
1312…ドライバ集積化回路のレベルシフト回路部
1313…ドライバ集積化回路の高電圧出力回路部
1314…ドライバ集積化回路の正電源
1315…ドライバ集積化回路の負電源
1316…ドライバ集積化回路の出力端子
1317…ドライバ集積化回路のチップサブ電位Vsub
104…ハイブリッドパッケージ
105…ビア(接続ビア、ワイヤーボンディング)
106…実装基板(ハイブリッドチップ実装基板)
107…絶縁シート(ハイブリッドチップ実装基板とパッケージ間の絶縁シート)
108…ハイブリッドIC使用時用放熱板
120、121、123…実装基板表面のチップ電位パターン
111…チップ1放熱用ベタ層(分割チップ1のサブ電位ベタパターン層)
112…チップ2放熱用ベタ層(分割チップ2のサブ電位ベタパターン層)
113…チップ3放熱用ベタ層(分割チップ3のサブ電位ベタパターン層)
114…回路クランド用ベタ層(回路のグランド電位ベタパターン層)
115…接続ビア(実装基板表面の分割チップパターン、裏面パターン、及びベタ層の接続ビア)
123、124、125…実装基板裏面のチップ電位パターン、
130…従来の回路チップ構成
141、142、143,144、145…チップ(分割チップ)
150…基板電位可変制御部
151、152、153,154、155…各チップのサブ電位
160…全体集積化回路の電圧出力端子
241、242、243,244、245…チップ(分割チップ)
250…基板電位可変制御部
251、252、253,254、255…各チップのサブ電位
260…全体集積化回路の電圧出力端子
Claims (8)
- 差動入力信号を増幅する差動入力回路と、当該差動入力回路によって増幅された信号を電圧シフトするレベルシフト回路と、当該レベルシフト回路によって電圧シフトされた信号を増幅して出力する出力回路と、を有し、
前記差動入力回路と、前記レベルシフト回路と、前記出力回路とを3つ以上のチップを用いて分割して構成し、前記3つ以上のチップの基板に対して異なる電圧を印加することにより、プロセス耐圧よりも大きい出力電圧を前記出力回路から出力するように構成されたことを特徴とするドライバ集積化回路。 - 請求項1において、
前記差動入力回路と、前記レベルシフト回路と、前記出力回路とを3つのチップを用いて分割して構成する場合、第1のチップを高電圧印加チップ、第2のチップを中間電圧印加チップ、第3のチップを低電圧印加チップとし、前記プロセス耐圧をV2とすると、前記第1のチップの印加電圧をV1±δ(V1はほぼV2に等しい、δは変動要素)、前記第2のチップの印加電圧を0±δ、前記第3のチップの印加電圧を−V1±δに設定し、前記出力電圧の最大値を±2V1とすることを特徴とするドライバ集積化回路。 - 請求項2において、
前記差動入力回路は、前記第1のチップに配置され、
前記レベルシフト回路は、前記第1乃至第3のチップに分割して配置され、
前記第1のチップのレベルシフト回路部分は、前記第2のチップに含まれるレベルシフト回路部分が前記増幅された信号を電圧シフトして生成したHレベル側の信号を保持し、
前記第3のチップのレベルシフト回路部分は、前記第2のチップに含まれるレベルシフト回路部分が前記増幅された信号を電圧シフトして生成したLレベル側の信号を保持し、
前記出力回路は、前記第1乃至第3のチップに分割して配置され、
前記第1のチップの出力回路部分と前記第2のチップの出力回路部分によって前記Hレベル側の信号が増幅され、前記第2のチップの出力部分と前記第3のチップの出力回路部分によって前記Lレベル側の信号が増幅され、これら増幅された信号によって前記出力電圧が生成されることを特徴とするドライバ集積回路。 - 請求項3において、
前記第1のチップのレベルシフト回路部分に対する印加電圧は、V1より大きく、2V1よりも小さく、前記第2のチップのレベルシフト回路部分に対する印加電圧は、−V1より大きく、V1よりも小さく、前記第3のチップのレベルシフト回路部分に対する印加電圧は、−2V1より大きく、−V1よりも小さくなるように設定され、
前記第1のチップの出力回路部分に対する印加電圧は、V1より大きく、2V1よりも小さく、前記第2のチップのレベルシフト回路部分に対する印加電圧は、−V1より大きく、V1よりも小さく、前記第3のチップのレベルシフト回路部分に対する印加電圧は、−2V1より大きく、−V1よりも小さくなるように設定されることを特徴とするドライバ集積化回路。 - 請求項1において、
複数のベタ層を有する多層基板と、当該多層基板のチップ載置面とは反対側の裏面に取り付けられた放熱器と、を有し、
前記多層基板のチップ載置面には、前記3つ以上のチップが分離して配置され、
前記複数のベタ層のうち、前記チップ数分のベタ層から前記3以上のチップのそれぞれの基板に対して基板電位が印加され、
前記多層基板の裏面には、前記基板電圧を印加するためのベタ層から前記3つ以上のチップのそれぞれへの電通を可能にする、前記チップの数に対応する複数のチップ電位パターンが形成され、
前記基板電圧が印加される前記チップ数分のベタ層のそれぞれと、前記複数のチップ電位パターンのそれぞれと、前記3つ以上のチップのそれぞれは、互いのチップが電気的に分離するように複数の接続ビアによって接続され、
前記3つ以上のチップから発せられる熱は、前記複数のチップ電位パターンを介して前記放熱器から前記ドライバ集積回路の外部に放出されることを特徴とするドライバ集積化回路。 - 請求項5において、
前記放熱器と、前記チップ電位パターン及び前記多層基板の裏面と間に、絶縁部材で構成される絶縁層が形成されていることを特徴とするドライバ集積化回路。 - 請求項1において、
前記差動入力回路と、前記レベルシフト回路と、前記出力回路とを3つのチップを用いて分割して構成する場合、第1のチップを高電圧印加チップ、第2のチップを中間電圧印加チップ、第3のチップを低電圧印加チップとし、前記プロセス耐圧をV2とすると、前記第1のチップの印加電圧をV1±δ(V1はほぼV2に等しい、δは変動要素)に設定し、前記第2のチップの印加電圧を前記出力電圧を抵抗分圧によって決定される電位に設定し、前記第3のチップの印加電圧を−V1±δに設定し、前記出力電圧の最大値を±2V1とすることを特徴とするドライバ集積化回路。 - 差動入力信号を増幅する差動入力回路と、当該差動入力回路によって増幅された信号を電圧シフトするレベルシフト回路と、当該レベルシフト回路によって電圧シフトされた信号を増幅して出力する出力回路と、基板電位制御部と、を有し、
前記差動入力回路と、前記レベルシフト回路と、前記出力回路とを5つ以上のチップを用いて分割して構成し、
前記基板電位制御部は、前記出力回路で生成される出力電圧の値に応じて変化する印加電圧であって、前記5つ以上のチップのそれぞれに対して異なる印加電圧を設定することにより、プロセス耐圧よりも大きい前記出力電圧を出力するように構成されたことを特徴とするドライバ集積化回路。
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