WO2012165285A1 - ドライバ集積化回路 - Google Patents

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李　ウェン
中條　徳男
幕内　雅巳
勇仁 上村
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株式会社日立製作所
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Definitions

  • the present invention relates to a driver integrated circuit, for example, a high voltage driver integrated circuit.
  • High-speed, high-voltage driver integrated circuits are widely applied in fields such as semiconductor inspection / measurement equipment and medical equipment.
  • a semiconductor inspection / measurement apparatus scans and irradiates a wafer to be measured and inspected with an electron beam, generates a measurement or detection image from the generated secondary electrons, and performs measurement and inspection based on the measurement or detection image. It is a device that performs.
  • the pattern on the semiconductor wafer is detected at the end of each manufacturing process in order to detect the occurrence of abnormalities and defects in the manufacturing process early or in advance. Measurement and inspection are performed.
  • the amount of secondary electrons generated varies depending on the unevenness of the sample, and therefore, it is possible to grasp the shape change of the sample surface by evaluating the secondary electron signal.
  • the edge position in the semiconductor circuit pattern SEM image is estimated by utilizing the fact that the secondary electron signal rapidly increases at the edge portion of the pattern, and the dimension is measured.
  • the electron beam deflection circuit for controlling the electron beam scan deflects the electron beam accelerated by a voltage of several kV to several tens kV to the inspection / measurement position designated.
  • a deflection voltage of several tens to several hundreds V is applied to the deflection plate to control the deflection of the electron beam.
  • a high-speed and high-voltage deflection voltage is necessary.
  • Patent Document 1 discloses a technique for configuring a circuit without using a high voltage process in a part of the circuit. Specifically, in Patent Document 1, a class D amplifier is realized without using a high voltage process except for the output stage of the circuit.
  • Patent Document 1 a high breakdown voltage process is not necessary for some circuit portions other than the output stage, but a high breakdown voltage process is still essential for the circuit of the output stage. Considering the entire circuit, it is not a means that can output a voltage exceeding the breakdown voltage of the process, and is not a basic solution when considering cost reduction and circuit manufacturing shortening.
  • high-voltage output driver circuits there are two types: an integrated configuration and a discrete configuration.
  • a circuit When a circuit is configured by integration, basically all circuit components are generated on the same chip and packaged as one last component. In this case, the maximum output voltage range of the circuit is determined by the breakdown voltage of the process for manufacturing the chip. If the maximum output voltage required for higher performance of the device cannot satisfy the withstand voltage of the current process, it is necessary to develop a higher withstand voltage process. However, it is not easy to develop a new high pressure resistant process because of the cost and time.
  • the present invention has been made in view of such a situation, and can be manufactured in a short period of time and at low cost using the current process, and can output a voltage exceeding the withstand voltage of the process, and required apparatus performance.
  • a configuration of a driver integrated circuit satisfying (high speed and high voltage) is provided.
  • a driver integrated circuit includes a differential input circuit that amplifies a differential input signal, a level shift circuit that voltage-shifts a signal amplified by the differential input circuit, and And an output circuit that amplifies and outputs the signal that has been voltage-shifted by the level shift circuit. Then, the differential input circuit, the level shift circuit, and the output circuit are divided and configured using three or more chips. Different voltages are applied to the substrates of three or more chips, and an output voltage larger than the process breakdown voltage is output from the output circuit.
  • the present invention it is possible to realize a driver integrated circuit capable of saving the cost and time required for the development of a new process and outputting a voltage exceeding the process breakdown voltage.
  • FIG. 1 It is a figure which shows schematic structure of a general driver integrated circuit. It is a figure which shows schematic structure of the high voltage
  • FIG. 1 is a diagram showing a configuration of a general high voltage output driver integrated circuit.
  • the high voltage output driver integrated circuit 130 generally has a differential input circuit 1311, a level shift circuit 1312, and a high voltage output stage circuit 1313.
  • V1 a voltage (device drop voltage) that is several V to several tens V higher than Vo.
  • the voltage range simultaneously applied to the chip is set to ⁇ 2V1 at the maximum, and the required process breakdown voltage is set to ⁇ 2V2.
  • V2 V1 + ⁇ V1
  • ⁇ V1 indicates a margin.
  • FIG. 2 is a diagram showing a configuration of an improved high voltage driver integrated circuit according to the first embodiment of the present invention. If the circuit configuration of FIG. 2 is employed, the maximum output voltage can be set to ⁇ 2V1 (V1 ⁇ V2) by using a process of withstand voltage ⁇ V2.
  • the entire driver circuit is divided into three chips 101, 102, and 103.
  • the substrate potential (reference voltage) of each chip is set to a different potential among Vsub1, Vsub2, and Vsub3.
  • the potentials of Vsub1, Vsub2, and Vsub3 may be set freely.
  • Vsub1 and Vsub3 are symmetrical with respect to Vsub2, and the breakdown voltage of the entire circuit is the highest.
  • Each chip is desirably manufactured using the same process.
  • the differential input circuit portion (differential input stage portion) 1021 is arranged on one chip 102, and the applied voltage range is set lower than the withstand voltage of the process.
  • the voltage range applied to the level shift circuit portion is a maximum of ⁇ 2 V1, which is almost twice the process breakdown voltage ⁇ V2.
  • the level shift stage portion is divided into three chips, chip 1_101, chip 2_102, and chip 3_103.
  • the circuits belonging to the level shift stage portion are a high voltage portion 1011, an intermediate voltage portion 1022, and a low voltage portion 1031.
  • the applied voltage V LS_H for the high voltage portion 1011 arranged in the chip 1_101 is set to a range (applied voltage range) of V1 ⁇ V LS_h ⁇ 2V1.
  • the applied voltage V LS_M for the intermediate voltage portion 1022 arranged in the chip 2_102 is set to a range (applied voltage range) of ⁇ V1 ⁇ V LS_m ⁇ V1.
  • the applied voltage V LS_L for the low voltage portion 1031 arranged in the chip 3_103 is set in a range (applied voltage range) of ⁇ 2V1 ⁇ V LS_l ⁇ ⁇ V1 .
  • the high voltage output circuit unit is also distributed and arranged on three chips. That is, the circuits belonging to the high voltage output circuit portion are the high voltage portion 1012, the intermediate voltage portion 1023, and the low voltage portion 1032.
  • the applied voltage V HVO_H for the high voltage portion 1012 arranged in the chip 1_101 is set to a range (applied voltage range) of V1 ⁇ V HVO_H ⁇ 2V1.
  • the applied voltage V HVO_M for the intermediate voltage portion 1023 arranged in the chip 2_102 is set in a range (applied voltage range) of ⁇ V1 ⁇ V HVO_M ⁇ V1.
  • the applied voltage V HVO_L for the low voltage portion 1032 arranged in the chip 3_103 is set in a range (applied voltage range) of ⁇ 2V1 ⁇ V HVO_L ⁇ ⁇ V1 .
  • the differential input signal Vin is amplified by a differential input portion (differential input amplifier) 1021.
  • the amplified signal is voltage-shifted by a level shift portion (level shifter circuit) 1022 to an H level side gate input and an L level side gate input.
  • a final stage driver (intermediate voltage portion 1023 of the high voltage output stage) composed of transistors (P1, P2, N1, N2) and resistors (R1, R2) amplifies and outputs the voltage shifted signal.
  • PMOS (P1, P2) and NMOS (N1, N2) are connected in cascade, and the gate voltage V3 of N2 and the gate voltage V1 of P2 are respectively expressed by equations (1) and (2).
  • source voltages (V2 and V4) of P2 and N2 are expressed as in equations (3) and (4), where the gate-source voltage of P2 is Vgs_p and the gate-source voltage of N2 is Vgs_n, respectively. be able to.
  • FIG. 3 is a diagram showing a hybrid package configuration in which three chips are realized by one case.
  • FIG. 4 is a diagram showing a cross-sectional structure of a high voltage driver integrated circuit mounted on a substrate.
  • chips 101, 102, and 103 are mounted on the same mounting substrate 106, and electrical signal transmission between the chips is connected by a short wire bonding 105 to minimize parasitic elements generated by wiring. Reduced and implemented. Thereby, a hybrid integrated circuit capable of high speed and high voltage output can be realized.
  • a big problem with high voltage output circuits is heat dissipation.
  • a high voltage output circuit that is powered at ⁇ 200 V and has a maximum output current of 150 mA consumes about 30 W and emits heat. This heat may cause the circuit to malfunction. Therefore, heat radiation design is an important issue for proper circuit operation.
  • the heat from the chip basically escapes from the substrate 106 to the air via the package 104. That is, the basic heat dissipation path is substrate ⁇ package ⁇ air. However, this heat dissipation path alone is not sufficient to increase the heat efficiency. Therefore, in order to improve the heat dissipation efficiency of the package, it is common to attach a radiator (heat sink) 108 to the package 104. Many packages and radiators are basically made of metal.
  • the sectional structure of the circuit will be described with reference to FIG.
  • the potential on the back surface of each chip, which is the main area for heat dissipation, and the connection pattern potential of the mounting substrate 106 are the same as the sub-potential (substrate potential) of each chip.
  • the separated patterns 120, 121, and 122 are placed on the surface (chip mounting surface) of the substrate 106, respectively, Place each chip.
  • the substrate 106 is a multilayer substrate in order to facilitate the conduction of heat from each chip to the back surface of the substrate 106 via the patterns 120, 121 and 122.
  • a chip 1 heat radiation solid layer 111 As a multilayer substrate structure, a chip 1 heat radiation solid layer 111, a chip 2 heat radiation solid layer 112, a chip 3 heat radiation solid layer 113, and a solid layer 114 which is a circuit ground layer are provided. It has been.
  • sub potentials and back surface patterns also referred to as equipotential heat radiation patterns or chip potential patterns
  • the potentials of the same solid layer are set to the same potential.
  • the chip 1 heat radiation solid layer 111 is set to V1
  • the chip 2 heat radiation solid layer 112 is set to 0 V
  • the chip 3 heat radiation solid layer 113 is set to ⁇ V1.
  • the chip 1 heat radiation solid layer 111 is the sub potential solid pattern layer of the chip 1
  • the chip 2 heat radiation solid layer 112 is the sub potential solid pattern layer of the chip 2
  • the chip 3 heat radiation solid layer 113 is the sub potential solid pattern layer of the chip 3. It can also be called a potential solid pattern layer.
  • connection vias or wire bonding As many vias (also referred to as connection vias or wire bonding) 115 as possible. Further, the thermal resistance between the sub-potential pattern 121, the solid layer 112, and the back surface pattern 124 of the chip 2_102 and the thermal resistance between the sub-potential pattern 122, the solid layer 113, and the back surface pattern 125 of the chip 3_103 are reduced. For this purpose, similarly, a large number of vias (connection vias) 115 are provided. It should be noted that the vias provided for each chip are provided so as not to be electrically connected to other chips.
  • the main heat radiation paths from the chip to the package are chips 101 to 103 ⁇ potential patterns 120 to 122 ⁇ back surface patterns 123 to 125.
  • an insulating sheet or cream 107 is required between the back surface of the substrate 106 and the package 104.
  • This insulating sheet or cream needs to satisfy at least two conditions of high withstand voltage insulating property (electrically insulating) and low thermal resistance (easy heat escape).
  • FIG. 5 is a diagram showing a configuration of a high voltage driver integrated circuit according to a second embodiment of the present invention.
  • the circuit configuration and heat dissipation design are basically the same as those in the first embodiment. Therefore, only the differences will be described below.
  • the output Vout is a divided potential. That is, it is as shown by the equations (6) and (7).
  • the maximum voltage applied to the chip 102 is ⁇ Vout.
  • Vout Vsub2
  • the withstand voltage condition is Vout ⁇ process withstand voltage.
  • FIG. 6 is a diagram showing a configuration of a high voltage driver integrated circuit according to the third embodiment of the present invention. Since the basic configuration of the high voltage driver integrated circuit in this embodiment is substantially the same as that of the first and second embodiments, the detailed description of the overlapping portions is omitted, and here the first and second embodiments are omitted. Only different parts will be described.
  • the substrate potential variable control function block 150 automatically variably controls all the chip sub potentials 151 to 155 according to the output voltage 160 of the total integrated circuit. For example, the maximum output voltage of the system is set to ⁇ 3V1, the applied voltage of the chip 141 is 3V1, and the applied voltage of the chip 145 is ⁇ 3V1.
  • each chip from chip 141 to chip 143 is set.
  • the applied voltage range is a range of ⁇ V1 centering on the sub-potential.
  • the output voltage Vout 3V1
  • the sub-potential of the chip 145 is set to ⁇ 2V1
  • the sub-potential of the chip 144 is set to 0V
  • the sub-potential of the chip 143 is set to 2V1
  • each chip from the chip 145 to the chip 143 is set.
  • the applied voltage range is ⁇ V1 centering on the sub-potential.
  • a high voltage of maximum ⁇ NV1 can be output by dividing (2N ⁇ 1) chips with a breakdown voltage of ⁇ V1.
  • the driver integrated circuit includes three basic functional blocks including a differential input unit, a level shift unit, and a high voltage output unit (output circuit unit) that drives a load.
  • the voltage level related to the differential input unit is basically a low voltage, but the voltage related to the level shift unit and the output unit circuit is almost the maximum output voltage of the circuit.
  • the level shift unit and output circuit unit are divided into three vertically connected blocks, and the voltage range applied to each is divided into the breakdown voltage range of the process. Limited to.
  • the driver integrated circuit is configured using the current process, so that the cost and time required for the development of a new process can be saved, and the voltage exceeding the process breakdown voltage can be saved. It is possible to realize a driver integrated circuit with a required high breakdown voltage that can be output.
  • the output circuit is also divided into three parts, which are arranged on chips 1 to 3 and vertically connected.
  • a portion (1012) where V1 ⁇ applied voltage ⁇ 2V1 is arranged on chip 1 with Vsub1 V1
  • ⁇ A portion (1032) of 2V1 ⁇ applied voltage ⁇ V1 is arranged on the chip 3.
  • the absolute values of the voltages applied to chip 1, chip 2 and chip 3 are different, the subpotential (substrate potential) of each chip is floating (not connected to the ground), so the voltage range is There is no particular problem as long as it is within the breakdown voltage range of the chip.
  • the applied voltage of the chip 2 may be set to a potential determined by the resistance voltage dividing of the output voltage. Thereby, the applied voltage (sub-potential) of the chip 2 automatically changes according to the output voltage, so that the withstand voltage condition of the chip 2 can be relaxed.
  • a single package may be mounted between the three chips, and the signal transmission between the chips may be connected by short wire bonding (via). By doing so, it is possible to realize a hybrid integrated IC circuit with a high speed and a high voltage output by minimizing the parasitic elements generated by the wiring.
  • the board for configuring the driver integrated circuit is a multi-layer board, and a radiator is attached to the back surface of the multi-layer board (the surface opposite to the west surface of the chip). Then, heat is transferred from each chip to the radiator through vias. By doing so, it is possible to efficiently release heat generated from each chip, which is difficult to escape even after passing through the package and can cause an illegal operation, and avoids malfunction of the circuit. be able to. It is desirable that an insulating layer made of an insulating member (insulating sheet or insulating cream) is formed between the back surface of the multilayer substrate and the radiator.
  • control lines and information lines are those that are considered necessary for explanation, and not all control lines and information lines on the product are necessarily shown. All the components may be connected to each other.
  • other implementations of the invention will be apparent to those skilled in the art from consideration of the specification and embodiments of the invention disclosed herein.
  • Chip 1 (divided chip 1)
  • Chip 2 (divided chip 2)
  • chip 3 (divided chip 3)
  • 1011 Level shift circuit unit 1012 arranged on chip 1
  • High voltage output circuit unit 1013 arranged on chip 1
  • Positive power supply 1014 of driver integrated circuit Sub potential Vsub1 of chip 1 of driver integrated circuit 1021...
  • Differential input circuit section 1022 disposed on chip 2.
  • Level shift circuit section 1023 on chip 2.
  • High voltage output circuit section 1024 disposed on chip 2.
  • Sub-potential Vsub2 of chip 2 of the driver integrated circuit 1025 Output terminal Vout of driver integrated circuit 1031: Level shift circuit unit 1032 disposed on the chip 3 High voltage output circuit unit 1033 disposed on the chip 3 Negative power source 1034 of the driver integrated circuit Chip 3 sub-potential Vsub3 of the driver integrated circuit 1311: Differential input circuit unit 1312 of driver integrated circuit ... Level shift circuit unit 1313 of driver integrated circuit ... High voltage output circuit unit 1314 of driver integrated circuit ... Positive power supply 1315 of driver integrated circuit ... Driver integrated circuit Negative power supply 1316 ... Output terminal 1317 of driver integrated circuit ... Chip sub-potential Vsub of driver integrated circuit 104 ... Hybrid package 105 ... via (connection via, wire bonding) 106 ...
  • Mounting board (hybrid chip mounting board) 107 ... Insulating sheet (insulating sheet between the hybrid chip mounting substrate and the package) 108 ... Heat radiation plate 120, 121, 123 for use of hybrid IC ... Chip potential pattern 111 on mounting substrate surface ... Chip 1 heat radiation solid layer (sub potential solid pattern layer of divided chip 1) 112 ... Solid layer for chip 2 heat dissipation (sub potential solid pattern layer of divided chip 2) 113 ... Solid layer for chip 3 heat dissipation (sub potential solid pattern layer of divided chip 3) 114 ... Solid layer for circuit ground (ground potential solid pattern layer of circuit) 115... Connection via (division chip pattern on the surface of the mounting substrate, back surface pattern, solid layer connection via) 123, 124, 125 ...
  • chip potential pattern on the back surface of the mounting substrate, 130 Conventional circuit chip configuration 141, 142, 143, 144, 145 ... Chip (divided chip) 150... Substrate potential variable control units 151, 152, 153, 154, 155... Sub-potential 160 of each chip... Voltage output terminals 241, 242, 243, 244, 245. 250 ... Substrate potential variable control units 251,252,253,254,255 ... Sub-potential 260 of each chip ... Voltage output terminal of integrated circuit

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Abstract

　プロセスの耐圧を超える電圧が出力でき、要求される装置性能（高速・高電圧）を満足するドライバ集積化回路の構成を提供する。差動入力回路と、レベルシフト回路と、出力回路が、同一のプロセスで製造され、基板電位（サブ電位）が異なる、３つ以上のチップに分割配置されており、それぞれのチップの基板印加電圧が異なるように設定することにより、プロセス耐圧よりも大きい出力電圧を提供する（図２参照）。

Description

ドライバ集積化回路
　本発明は、ドライバ集積化回路に関し、例えば、高耐圧のドライバ集積化回路に関するものである。
　高速・高電圧ドライバ集積化回路は、半導体検査・計測装置や、医療機器など分野で幅広く応用されている。例えば、半導体検査・計測装置は、計測および検査対象のウエハに電子ビームをスキャンして照射し、発生する二次電子から計測や検出画像を生成し、計測や検出画像に基づいて、計測および検査を行う装置である。この半導体検査・計測装置を用いて、半導体装置を検査する場合には、製造過程における異常や不良の発生を早期に、あるいは事前に検知するため、各製造工程の終了時において半導体ウエハ上のパターン計測および検査が行われる。例えば、欠陥検査の場合は、同様の回路パターンの画像同士を比較し、差が大きい場所を欠陥として判定を行う。また、パターン計測装置の場合には、二次電子の発生量は試料の凹凸によって変化するので、二次電子信号を評価することにより試料表面の形状変化を捉えることが可能となる。特に、パターンのエッジ部で二次電子信号が急激に増加することを利用して、半導体回路パターンＳＥＭ像内でのエッジ位置を推定し、寸法の計測を行う。
　以上のような半導体検査・計測装置における、電子ビームスキャンを制御する電子ビーム偏向回路は、数ｋＶ～数十ｋＶの電圧で加速された電子ビームを指定する検査・計測位置に偏向させるために、数十Ｖ～数百Ｖの偏向電圧を偏向板に印加して、電子ビームの偏向制御を行う。特に、検査・計測装置の高感度・高速を実現するためには、高速・高電圧の偏向電圧は必要である。また、高電圧の偏向電圧を実現するには、高耐圧プロセスを用いて回路を構成る必要があり、製造コストが高くなってしまう。
　一方、回路の一部において高耐圧プロセスを用いずに回路を構成するための技術が、例えば、特許文献１に開示されている。具体的には、特許文献１では、回路の出力段を除いて、高耐圧プロセスを使用することなくＤ級増幅器を実現している。
特開２００７－２０９０３６号公報
　しかしながら、特許文献１では、出力段以外の一部の回路部分は高耐圧プロセスが不要であるが、出力段の回路は依然として高耐圧のプロセスが必須である。全体回路から考えると、プロセスの耐圧を超える電圧が出力できる手段ではなく、コスト削減及び回路製造の短縮化を考慮した場合には基本的な解決案ではない。
　一般的に、高電圧出力ドライバ回路の種類は、集積化して構成することと、ディスクリートで構成することの２種類がある。集積化して回路を構成する場合、基本的に全ての回路構成要素が同じチップ上で生成して、最後一つの部品としてパッケージ化する。この場合、回路の最大出力電圧範囲がチップを製造するプロセスの耐圧で決められている。装置の高性能化に要求される最大出力電圧が現状プロセスの耐圧に満足できない場合は、さらに高耐圧のプロセスを開発する必要である。但し、新しい高耐圧プロセスの開発がコスト・時間が掛かり、容易ではない。
　一方、ディスクリート部品で回路を構成する場合は、各回路要素が個別パッケージされたデバイスを使用する。各デバイスに印加した電圧がそれぞれデバイスの耐圧より低くければ問題はない。そして、回路設計の工夫で回路の最大電圧を各デバイスへ分圧すれば、各デバイスの耐圧を超える電圧を出力可能な回路は実現できる。但し、ディスクリート部品で回路を構成した場合には部品点数が多く、実装面積が大きくなるので、個別のパッケージや部品間の配線により発生した寄生素子の影響のため、要求される高速性能を達成することが困難な場合が多い。
　本発明はこのような状況に鑑みてなされたものであり、現状のプロセスを利用して短期間・低コストで製造可能であって、プロセスの耐圧を超える電圧が出力でき、要求される装置性能（高速・高電圧）を満足するドライバ集積化回路の構成を提供するものである。
　上記課題を解決するために、本発明によるドライバ集積化回路は、差動入力信号を増幅する差動入力回路と、当該差動入力回路によって増幅された信号を電圧シフトするレベルシフト回路と、当該レベルシフト回路によって電圧シフトされた信号を増幅して出力する出力回路と、を有する。そして、差動入力回路と、レベルシフト回路と、出力回路とを３つ以上のチップを用いて分割して構成する。また、３つ以上のチップの基板に対しては、異なる電圧が印加され、プロセス耐圧よりも大きい出力電圧が出力回路から出力される。
　本発明に関連する更なる特徴は、本明細書の記述、添付図面から明らかになるものである。また、本発明の態様は、要素及び多様な要素の組み合わせ及び以降の詳細な記述と添付される特許請求の範囲の様態により達成され実現される。
　本明細書の記述は典型的な例示に過ぎず、本発明の特許請求の範囲又は適用例を如何なる意味に於いても限定するものではないことを理解する必要がある。
　本発明によれば、新規プロセスの開発のために必要とされるコストや時間を節約することができ、プロセス耐圧以上の電圧を出力することができるドライバ集積化回路を実現することができる。
一般的なドライバ集積化回路の概略構成を示す図である。 本発明の実施形態による高耐圧ドライバ集積化回路の概略構成を示す図である。 高耐圧ドライバ集積化回路のハイブリッドパッケージの概略を示す図である。 高耐圧ドライバ集積化回路の放熱用実装基板とパターンを示す断面図である。 第２の実施形態による高耐圧ドライバ集積化回路の概略構成を示す図である。 第３の実施形態による高耐圧ドライバ集積化回路の概略構成を示す図である。 第３の実施形態による高耐圧ドライバ集積化回路の一般化概略構成を示す図である。
　以下、添付図面を参照して本発明の実施形態について説明する。添付図面では、機能的に同じ要素は同じ番号で表示される場合もある。なお、添付図面は本発明の原理に則った具体的な実施形態と実装例を示しているが、これらは本発明の理解のためのものであり、決して本発明を限定的に解釈するために用いられるものではない。
　本実施形態では、当業者が本発明を実施するのに十分詳細にその説明がなされているが、他の実装・形態も可能で、本発明の技術的思想の範囲と精神を逸脱することなく構成・構造の変更や多様な要素の置き換えが可能であることを理解する必要がある。従って、以降の記述をこれに限定して解釈してはならない。
（１）第１の実施形態
　＜一般的なドライバ集積化回路の構成＞
　図１は、一般的な高電圧出力ドライバ集積化回路の構成を示す図である。高電圧出力ドライバ集積化回路１３０は、一般的に差動入力回路１３１１と、レベルシフト回路１３１２と、高電圧出力段回路１３１３と、を有している。高電圧出力端子１３１６の出力電圧を±２Ｖｏ、回路への最大印加電圧を±２Ｖ１とすると、Ｖ１をＶｏより数Ｖ～十数Ｖ高い電圧（デバイスのドロップ電圧）として設定する必要がある。
　図１に示した回路を既存のプロセス方法で集積化する場合は、チップに同時印加する電圧範囲を最大±２Ｖ１、必要なプロセス耐圧を±２Ｖ２とする。ここで、Ｖ２＝Ｖ１＋δＶ１であり、δＶ１はマージンを示している。
　＜改良された高耐圧ドライバ集積化回路の構成＞
　図２は、本発明の第１の実施形態による、改良された高耐圧ドライバ集積化回路の構成を示す図である。図２の回路構成を採用すれば、耐圧±Ｖ２のプロセスを使用して、最大出力電圧を±２Ｖ１（Ｖ１≒Ｖ２）とすることができるようになる。
　図２に示すように、当該高耐圧ドライバ集積化回路１００では、全体のドライバ回路を３つのチップ１０１、１０２、及び１０３で分割して構成する。各チップの基板電位（基準電圧）は、Ｖｓｕｂ１、Ｖｓｕｂ２、Ｖｓｕｂ３の異なる電位に設定される。Ｖｓｕｂ１、Ｖｓｕｂ２、及びＶｓｕｂ３の電位は自由に設定してもよいが、分割された３つのチップ１０１、１０２、及び１０３の耐圧が同じであれば、Ｖｓｕｂ１＝Ｖ１、Ｖｓｕｂ２＝０、Ｖｓｕｂ３＝－Ｖ１のように、Ｖｓｕｂ１とＶｓｕｂ３がＶｓｕｂ２に中心して対称となり、全体回路の耐圧が一番高くなる。なお、印加電圧に変動分がある場合には、Ｖｓｕｂ１＝Ｖ１±δ、Ｖｓｕｂ２＝±δ、Ｖｓｕｂ３＝－Ｖ１±δとなる。また、各チップは、同一プロセスを用いて製造されていることが望ましい。
　差動入力回路部（差動入力段部分）１０２１は、１つのチップ１０２に配置され、その印加電圧範囲は、プロセスの耐圧より低く設定される。
　また、レベルシフト回路部（レベルシフト段部分）に印加する電圧範囲は、最大±２Ｖ１であり、ほぼプロセス耐圧±Ｖ２の２倍である。そして、レベルシフト段部分は、３つのチップ、チップ１_１０１、チップ２_１０２、及びチップ３_１０３に分けて配置される。レベルシフト段部分に属する回路は、高電圧部分１０１１と、中間電圧部分１０２２と、低電圧部分１０３１である。ここで、チップ１_１０１に配置される高電圧部分１０１１に対する印加電圧ＶＬＳ_Ｈは、Ｖ１＜ＶＬＳ_ｈ＜２Ｖ１の範囲（印加電圧範囲）に設定される。また、チップ２_１０２に配置される中間電圧部分１０２２に対する印加電圧ＶＬＳ_Ｍは、－Ｖ１＜ＶＬＳ_ｍ＜Ｖ１の範囲（印加電圧範囲）に設定される。さらに、チップ３_１０３に配置される低電圧部分１０３１に対する印加電圧ＶＬＳ_Ｌは－２Ｖ１＜ＶＬＳ_ｌ＜－Ｖ１の範囲（印加電圧範囲）に設定される。
　同様に、高電圧出力回路部も３つのチップに分散して配置される。つまり、高電圧出力回路部分に属する回路は、高電圧部分１０１２と、中間電圧部分１０２３と、低電圧部分１０３２である。チップ１_１０１に配置される高電圧部分１０１２に対する印加電圧ＶＨＶＯ_Ｈは、Ｖ１＜ＶＨＶＯ_Ｈ＜２Ｖ１の範囲（印加電圧範囲）に設定される。また、チップ２_１０２に配置される中間電圧部分１０２３に対する印加電圧ＶＨＶＯ_Ｍは、－Ｖ１＜ＶＨＶＯ_Ｍ＜Ｖ１の範囲（印加電圧範囲）に設定される。さらに、チップ３_１０３に配置される低電圧部分１０３２に対する印加電圧ＶＨＶＯ_Ｌは、－２Ｖ１＜ＶＨＶＯ_Ｌ＜－Ｖ１の範囲（印加電圧範囲）に設定される。
　図２に示される高耐圧ドライバ集積回路１００において、差動入力信号Ｖｉｎは、差動入力部分（差動入力アンプ）１０２１で増幅される。増幅された信号は、レベルシフト部分（レベルシフタ回路）１０２２によってＨレベル側のゲート入力とＬレベル側のゲート入力に電圧シフトされる。そして、トランジスタ（Ｐ１，Ｐ２，Ｎ１，Ｎ２）と抵抗（Ｒ１，Ｒ２）で構成される最終段ドライバ（高電圧出力段の中間電圧部分１０２３）は、電圧シフトした信号を増幅して出力する。この最終段ドライバでは、ＰＭＯＳ（Ｐ１，Ｐ２）とＮＭＯＳ（Ｎ１，Ｎ２）が縦続接続になっており、Ｎ２のゲート電圧Ｖ３とＰ２のゲート電圧Ｖ１はそれぞれ、式（１）及び（２）のように表すことができる。
Figure JPOXMLDOC01-appb-M000001
　また、Ｐ２及びＮ２のソース電圧（Ｖ２及びＶ４）はそれぞれ、Ｐ２のゲート・ソース間電圧をＶｇｓ_ｐ、Ｎ２のゲート・ソース間電圧をＶｇｓ_ｎとすると、式（３）及び（４）のように表すことができる。
Figure JPOXMLDOC01-appb-M000002
　式（４）より、Ｖ４を（Ｖｏｕｔ－Ｖｓｓ_Ｌ）／２に設定すると、ＮＭＯＳ及びＰＭＯＳのドレイン・ソース間電圧は等分に分圧されて最大限に高耐圧化できるため、Ｒ１とＲ２は式（５）のように表すことができる。
Figure JPOXMLDOC01-appb-M000003
　このように、チップ分割かつ抵抗分圧すれば、各チップ上のデバイスの印加電圧がプロセス耐圧以下になることを保証できるとともに、全体回路に印加する電圧と最大出力電圧が約プロセス耐圧よりも大きく（例えば、２倍）なるようにすることができるになる。
　＜実装構造＞
　図３及び４を参照して、高耐圧ドライバ集積化回路の実装構造について説明する。ここでは、上述した３つのチップによって分割された回路を１つ回路として動作するために必要なチップ間配線や、パッケージについて説明する。図３は、３つチップを１つのケースによって実現するハイブリッドパッケージ構成を示す図である。図４は、基板上に実装された高耐圧ドライバ集積化回路の断面構造を示す図である。
　図３において、チップ１０１、１０２、及び１０３は、同一の実装基板１０６上に載置され、各チップ間の電気信号伝送は短いワイヤーボンディング１０５により接続し、配線により発生する寄生素子を最小限に低減して実装される。これにより、高速かつ高電圧出力が可能なハイブリッド集積化回路が実現できる。
　ところで、高電圧出力回路の大きな課題は放熱である。例えば、±２００Ｖで給電され、最大出力電流が１５０ｍＡの高電圧出力回路は、消費電力が約３０Ｗであり、熱を放出する。この熱によって回路が正しく動作しなくなる場合もある。よって、放熱設計は、回路が正しく動作させるための重要な課題である。
　チップからの熱は、基本的に基板１０６からパッケージ１０４に経由して空気へ逃げる。つまり、基本的な放熱経路は、基板→パッケージ→空気である。しかし、方熱効率を上げるには、この放熱経路だけでは不十分である。そこで、パッケージの放熱効率をより良くするために、パッケージ１０４に放熱器（放熱板）１０８をつけるのが一般的である。なお、パッケージと放熱器は、基本的に金属製のものが多い。
　続いて、図４を参照して回路の断面構造について説明する。当該回路において、放熱の主な面積である各チップ裏面の電位と実装基板１０６の接続パターン電位は、各チップのサブ電位（基板電位）と同じである。また、各チップ１０１乃至１０３を基板１０６に載置して接続する際には、基板１０６の表面（チップ実装面）上に、それぞれ分離されたパターン１２０、１２１及び１２２を設置し、その上に各チップを載置する。
　本実施形態では、各チップの熱をパターン１２０、１２１及び１２２を経由して基板１０６の裏面へ伝導しやすくするため、基板１０６を多層基板にしている。図４に示すように、多層基板の構造として、チップ１用放熱ベタ層１１１と、チップ２用放熱ベタ層１１２と、チップ３用放熱ベタ層１１３と、回路クランド層であるベタ層１１４が設けられている。また、基板１０６の裏面には、各チップ１０１乃至１０３のサブ電位と裏面パターン（等電位放熱パターン、或いはチップ電位パターンとも言う）１２３、１２４、及び１２５が設けられている。同一ベタ層の電位は同電位に設定されている。例えば、チップ１放熱用ベタ層１１１はＶ１に、チップ２放熱用ベタ層１１２は０Ｖに、チップ３放熱用ベタ層１１３は－Ｖ１に設定されている。その意味において、チップ１放熱用ベタ層１１１はチップ１のサブ電位ベタパターン層、チップ２放熱用ベタ層１１２はチップ２のサブ電位ベタパターン層、チップ３放熱用ベタ層１１３はチップ３のサブ電位ベタパターン層と呼ぶこともできる。
　さらに、チップ１_１０１のサブ電位パターン１２０、ベタ層１１１、及び裏面パターン１２３の間の熱抵抗を下げるために、できるだけ多数のビア（接続ビア、ワイヤーボンディングとも言う）１１５を設置すると良い。また、チップ２_１０２のサブ電位パターン１２１、ベタ層１１２、及び裏面パターン１２４の間の熱抵抗、並びに、チップ３_１０３のサブ電位パターン１２２、ベタ層１１３、及び裏面パターン１２５の間の熱抵抗を低減するためにも、同様に、多数のビア（接続ビア）１１５が設けられている。なお、各チップのために設けられたビアは、他のチップとは電気的に接続されないように設けられていることに注意すべきである。
　チップ１０１乃至１０３の表面には配線があるため、熱はパッケージ１０４へとは逃げにくい。従って、上述のような構成を採用すると、チップからパッケージへの主な放熱径路は、チップ１０１乃至１０３→電位パターン１２０乃至１２２→裏面パターン１２３乃至１２５となる。
　但し、各チップのサブパターン電位は異なるので、同じパッケージと直接接続できない。このため、基板１０６の裏面とパッケージ１０４の間に、絶縁用シートやクリーム１０７が必要となる。この絶縁シートやクリームは、高耐圧絶縁性（電気的に絶縁性を有すること）及び低熱抵抗（熱が逃げやすいこと）の２つの条件を少なくとも満足する必要がある。
　以上の実装と放熱構造によって、本発明の実施形態（第１乃至第３の実施形態）で示される高耐圧ドライバ集積化回路の正常動作を保証することできる。
（２）第２の実施形態
　図５は、本発明の第２の実施形態による高耐圧ドライバ集積化回路の構成を示す図である。当該回路の構成や放熱の設計に関して、基本的に第１の実施形態と同様である。よって、以下では相違点のみについて説明する。
　図５に示すように、高耐圧ドライバ集積化回路１００’の真中のチップ１０２のサブ電位Ｖｓｕｂ２は、第１の実施形態のような固定の電位（Ｖｓｕｂ２＝０）ではなく、抵抗Ｒ１０及びＲ１１によって出力Ｖｏｕｔを分圧された電位となっている。つまり、式（６）及び（７）で示される通りである。
Figure JPOXMLDOC01-appb-M000004
　このように、チップ１０２に印加する最大電圧は、±Ｖｏｕｔである。耐圧条件を考える時、基本的に｜Ｖｏｕｔ－Ｖｓｕｂ２｜＜プロセス耐圧であることが必要となる。Ｖｏｕｔの正負電圧範囲が同じであれば、Ｖｓｕｂ２が固定的な電位であるとすると、０Ｖ時が一番有利となる。この時、耐圧条件は、Ｖｏｕｔ＜プロセス耐圧である。
　図５のように、式（６）及び（７）によりＶｓｕｂ２がＶｏｕｔと連動して可変となるように設定すれば、Ｖｏｕｔ－Ｖｓｕｂ２の値をＲ１０及びＲ１１の選択により低減することができる。チップ１０２上にグランド電位が存在することを考えると、Ｒ１０＝Ｒ１１を設定する場合は、チップ１０２上サブ電位に対する最大電位差＝Ｖｏｕｔ／２となる。つまり、チップ１０２の耐圧条件を半分に緩和することができる。
　さらに、出力段回路の分圧抵抗とトランジスタの数を増やせば、プロセス耐圧の２倍以上の電圧を出力できるドライバ回路の設計と製造は可能である。
（３）第３の実施形態（拡張案）
　図６は、本発明の第３の実施形態による高耐圧ドライバ集積化回路の構成を示す図である。本実施形態における高耐圧ドライバ集積化回路の基本構成は、第１及び２の実施形態とほぼ同様であるため、重複する部分についての詳細説明は省略し、ここでは第１及び第２の実施形態と異なる部分についてのみ説明する。
　上述したように、第１及び第２の実施形態では、高印加電圧を縦接続する部分をチップ分割するとき、３つのチップの例を用いて説明しているが、本実施形態では５つのチップ１４１乃至１４５に分割するようにしても良い。５つのチップで構成する場合、基板電位可変制御機能ブロック１５０は、全部のチップサブ電位１５１乃至１５５を、全体集積化回路の出力電圧１６０に応じて自動的に可変制御する。例えば、システムの最大出力電圧を±３Ｖ１とし、チップ１４１の印加電圧を３Ｖ１、チップ１４５の印加電圧を－３Ｖ１とする。出力電圧Ｖｏｕｔ≒－３Ｖ１の場合には、チップ１４１のサブ電位を２Ｖ１に、チップ１４２のサブ電位を０Ｖ、チップ１４３のサブ電位を－２Ｖ１に設定すれば、チップ１４１～チップ１４３まで各チップの印加電圧範囲がサブ電位を中心に±Ｖ１の範囲になる。同じく、出力電圧Ｖｏｕｔ＝３Ｖ１の場合には、チップ１４５のサブ電位を－２Ｖ１に，チップ１４４のサブ電位を０Ｖ、チップ１４３のサブ電位を２Ｖ１に設定すれば、チップ１４５～チップ１４３まで各チップの印加電圧範囲がサブ電位を中心に±Ｖ１の範囲になる。これにより、回路全体の出力電圧は、プロセス耐圧の最大３倍までの高電圧を出力可能となる。なお、第１の実施形態同様、各チップは、同一プロセスを用いて製造されていることが望ましい。
　また、本実施形態では一般化すれば、図７のように５つ以上チップで分割することができる。この場合には、耐圧が±Ｖ１の（２Ｎ－１）個のチップ分割で、最大±ＮＶ１の高電圧を出力することが可能となる。
（４）まとめ
　ドライバ集積化回路は、差動入力部と、レベルシフト部と、負荷を駆動する高電圧出力部（出力回路部）の３つの基本機能ブロックから構成される。差動入力部に関する電圧レベルは、基本的に低電圧であるが、レベルシフト部と出力部回路に関する電圧は、ほぼ回路の最大出力電圧に近いレベルとなっている。レベルシフト部と出力部で使用する部品の印加電圧範囲を下げるためには、レベルシフト部と出力回路部を縦接続の３つブロックに分けて、それぞれに印加する電圧の範囲をプロセスの耐圧範囲に限定する。例えば、マージンδＶを含む耐圧電圧が±Ｖ１（真のプロセス耐圧Ｖ２＝Ｖ１＋δＶ１、δＶ１がマージンを表す）のプロセスを使用して最大出力電圧が約±２Ｖ１のドライバ回路を作ることを考える。同一プロセスで３つのチップチップ１、チップ２、チップ３を作製し、各チップの基板電位Ｖｓｕｂ１＝Ｖ１（±変動分）、Ｖｓｕｂ２＝０（±変動分）、Ｖｓｕｂ３＝－Ｖ１（±変動分）と、それぞれ異なる電位に設定する。このようにすることにより、現状のプロセスを利用してドライバ集積化回路を構成するので、新規プロセスの開発のために必要とされるコストや時間を節約することができ、プロセス耐圧以上の電圧が出力可能な要求される高耐圧のドライバ集積化回路を実現することができる。
　差動入力部は、基板電位Ｖｓｕｂ１＝０のチップチップ２に配置する。また、レベルシフト回路は３つの部分に分割して、それらをチップ１乃至３に配置し、印加電圧の範囲に応じて縦接続する。例えば、レベルシフト回路においては、Ｖ１＜印加電圧＜２Ｖ１の部分（１０１１）をＶｓｕｂ１＝Ｖ１のチップ１に配置し、－Ｖ１＜印加電圧範囲＜Ｖ１の部分（１０２２）をチップ２に配置し、－２Ｖ１＜印加電圧＜－Ｖ１の部分（１０３１）をチップ３に配置する。
　同様に、出力回路も３つの部分に分割してそれらをチップ１乃至３に配置して縦接続する。例えば、出力回路においては、Ｖ１＜印加電圧＜２Ｖ１の部分（１０１２）をＶｓｕｂ１＝Ｖ１のチップ１に配置し、－Ｖ１＜印加電圧範囲＜Ｖ１の部分（１０２３）をチップ２に配置し、－２Ｖ１＜印加電圧＜－Ｖ１の部分（１０３２）をチップ３に配置する。なお、チップ１、チップ２、及びチップ３に印加した電圧の絶対値は異なっているが、各チップのサブ電位（基板電位）は浮いている（グランドにつながっていない）ので、電圧範囲は各チップの耐圧範囲内で収めれば特に問題はない。
　また、チップ２の印加電圧を、出力電圧を抵抗分圧によって決定される電位に設定するようにしても良い。これにより、チップ２の印加電圧（サブ電位）が出力電圧に応じて自動的に変化するので、チップ２の耐圧条件を緩和することができる。
　さらに、３つのチップ間を１つのパッケージを実装して、チップ間の信号伝達が短いワイヤーボンディング（ビア）により接続するようにしても良い。このようにすることにより、配線によって発生する寄生素子を最小限に低減して、高速且つ高電圧出力なハイブリッド集積化ＩＣ回路が実現できる。
　また、ドライバ集積化回路を構成するための基板を多層基板とし、多層基板の裏面（チップ西面とは反対側の面）に放熱器を取り付けるようにする。そして、各チップからビアを介して熱を放熱器に伝える。このようにすることにより、各チップから発せられる熱であって、パッケージを経由させても逃がしにくく不正動作の原因となりうる熱を効率よく放出することができるようになり、回路の誤動作を回避することができる。なお、多層基板の裏面と放熱器との間には、絶縁部材（絶縁シートや絶縁クリーム）で構成される絶縁層が形成されていることが望ましい。
　以上、本発明の実施形態について詳細に説明した。ただし、明細書に記載された具体例は典型的なものに過ぎず、本発明の範囲と精神は後続する請求範囲で示される。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の態様が形成できる。さらに、上述の実施形態において、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。全ての構成が相互に接続されていても良い。加えて、本技術分野の通常の知識を有する者には、本発明のその他の実装がここに開示された本発明の明細書及び実施形態の考察から明らかになるものである。
１０１…チップ１（分割チップ１）
１０２…チップ２（分割チップ２）
１０３…チップ３（分割チップ３）
１０１１…チップ１に配置するレベルシフト回路部
１０１２…チップ１に配置する高電圧出力回路部
１０１３…ドライバ集積化回路の正電源
１０１４…ドライバ集積化回路のチップ１のサブ電位Ｖｓｕｂ１
１０２１…チップ２に配置する差動入力回路部
１０２２…チップ２にレベルシフト回路部
１０２３…チップ２に配置する高電圧出力回路部
１０２４…ドライバ集積化回路のチップ２のサブ電位Ｖｓｕｂ２
１０２５…ドライバ集積化回路の出力端子Ｖｏｕｔ
１０３１…チップ３に配置するレベルシフト回路部
１０３２…チップ３に配置する高電圧出力回路部
１０３３…ドライバ集積化回路の負電源
１０３４…ドライバ集積化回路のチップ３サブ電位Ｖｓｕｂ３
１３１１…ドライバ集積化回路の差動入力回路部
１３１２…ドライバ集積化回路のレベルシフト回路部
１３１３…ドライバ集積化回路の高電圧出力回路部
１３１４…ドライバ集積化回路の正電源
１３１５…ドライバ集積化回路の負電源
１３１６…ドライバ集積化回路の出力端子
１３１７…ドライバ集積化回路のチップサブ電位Ｖｓｕｂ
１０４…ハイブリッドパッケージ
１０５…ビア（接続ビア、ワイヤーボンディング）
１０６…実装基板（ハイブリッドチップ実装基板）
１０７…絶縁シート（ハイブリッドチップ実装基板とパッケージ間の絶縁シート）
１０８…ハイブリッドＩＣ使用時用放熱板
１２０、１２１、１２３…実装基板表面のチップ電位パターン
１１１…チップ１放熱用ベタ層（分割チップ１のサブ電位ベタパターン層）
１１２…チップ２放熱用ベタ層（分割チップ２のサブ電位ベタパターン層）
１１３…チップ３放熱用ベタ層（分割チップ３のサブ電位ベタパターン層）
１１４…回路クランド用ベタ層（回路のグランド電位ベタパターン層）
１１５…接続ビア（実装基板表面の分割チップパターン、裏面パターン、及びベタ層の接続ビア）
１２３、１２４、１２５…実装基板裏面のチップ電位パターン、
１３０…従来の回路チップ構成
１４１、１４２、１４３，１４４、１４５…チップ（分割チップ）
１５０…基板電位可変制御部
１５１、１５２、１５３，１５４、１５５…各チップのサブ電位
１６０…全体集積化回路の電圧出力端子
２４１、２４２、２４３，２４４、２４５…チップ（分割チップ）
２５０…基板電位可変制御部
２５１、２５２、２５３，２５４、２５５…各チップのサブ電位
２６０…全体集積化回路の電圧出力端子

Claims (8)

  1. 　差動入力信号を増幅する差動入力回路と、当該差動入力回路によって増幅された信号を電圧シフトするレベルシフト回路と、当該レベルシフト回路によって電圧シフトされた信号を増幅して出力する出力回路と、を有し、
    　前記差動入力回路と、前記レベルシフト回路と、前記出力回路とを３つ以上のチップを用いて分割して構成し、前記３つ以上のチップの基板に対して異なる電圧を印加することにより、プロセス耐圧よりも大きい出力電圧を前記出力回路から出力するように構成されたことを特徴とするドライバ集積化回路。
  2. 　請求項１において、
    　前記差動入力回路と、前記レベルシフト回路と、前記出力回路とを３つのチップを用いて分割して構成する場合、第１のチップを高電圧印加チップ、第２のチップを中間電圧印加チップ、第３のチップを低電圧印加チップとし、前記プロセス耐圧をＶ２とすると、前記第１のチップの印加電圧をＶ１±δ（Ｖ１はほぼＶ２に等しい、δは変動要素）、前記第２のチップの印加電圧を０±δ、前記第３のチップの印加電圧を－Ｖ１±δに設定し、前記出力電圧の最大値を±２Ｖ１とすることを特徴とするドライバ集積化回路。
  3. 　請求項２において、
    　前記差動入力回路は、前記第１のチップに配置され、
    　前記レベルシフト回路は、前記第１乃至第３のチップに分割して配置され、
    　前記第１のチップのレベルシフト回路部分は、前記第２のチップに含まれるレベルシフト回路部分が前記増幅された信号を電圧シフトして生成したＨレベル側の信号を保持し、
    　前記第３のチップのレベルシフト回路部分は、前記第２のチップに含まれるレベルシフト回路部分が前記増幅された信号を電圧シフトして生成したＬレベル側の信号を保持し、
    　前記出力回路は、前記第１乃至第３のチップに分割して配置され、
    　前記第１のチップの出力回路部分と前記第２のチップの出力回路部分によって前記Ｈレベル側の信号が増幅され、前記第２のチップの出力部分と前記第３のチップの出力回路部分によって前記Ｌレベル側の信号が増幅され、これら増幅された信号によって前記出力電圧が生成されることを特徴とするドライバ集積化回路。
  4. 　請求項３において、
    　前記第１のチップのレベルシフト回路部分に対する印加電圧は、Ｖ１より大きく、２Ｖ１よりも小さく、前記第２のチップのレベルシフト回路部分に対する印加電圧は、－Ｖ１より大きく、Ｖ１よりも小さく、前記第３のチップのレベルシフト回路部分に対する印加電圧は、－２Ｖ１より大きく、－Ｖ１よりも小さくなるように設定され、
    　前記第１のチップの出力回路部分に対する印加電圧は、Ｖ１より大きく、２Ｖ１よりも小さく、前記第２のチップのレベルシフト回路部分に対する印加電圧は、－Ｖ１より大きく、Ｖ１よりも小さく、前記第３のチップのレベルシフト回路部分に対する印加電圧は、－２Ｖ１より大きく、－Ｖ１よりも小さくなるように設定されることを特徴とするドライバ集積化回路。
  5. 　請求項１において、
    　複数のベタ層を有する多層基板と、当該多層基板のチップ載置面とは反対側の裏面に取り付けられた放熱器と、を有し、
    　前記多層基板のチップ載置面には、前記３つ以上のチップが分離して配置され、
    　前記複数のベタ層のうち、前記チップ数分のベタ層から前記３以上のチップのそれぞれの基板に対して基板電位が印加され、
    　前記多層基板の裏面には、前記基板電圧を印加するためのベタ層から前記３つ以上のチップのそれぞれへの電通を可能にする、前記チップの数に対応する複数のチップ電位パターンが形成され、
    　前記基板電圧が印加される前記チップ数分のベタ層のそれぞれと、前記複数のチップ電位パターンのそれぞれと、前記３つ以上のチップのそれぞれは、互いのチップが電気的に分離するように複数の接続ビアによって接続され、
    　前記３つ以上のチップから発せられる熱は、前記複数のチップ電位パターンを介して前記放熱器から前記ドライバ集積回路の外部に放出されることを特徴とするドライバ集積化回路。
  6. 　請求項５において、
    　前記放熱器と、前記チップ電位パターン及び前記多層基板の裏面と間に、絶縁部材で構成される絶縁層が形成されていることを特徴とするドライバ集積化回路。
  7. 　請求項１において、
    　前記差動入力回路と、前記レベルシフト回路と、前記出力回路とを３つのチップを用いて分割して構成する場合、第１のチップを高電圧印加チップ、第２のチップを中間電圧印加チップ、第３のチップを低電圧印加チップとし、前記プロセス耐圧をＶ２とすると、前記第１のチップの印加電圧をＶ１±δ（Ｖ１はほぼＶ２に等しい、δは変動要素）に設定し、前記第２のチップの印加電圧を前記出力電圧を抵抗分圧によって決定される電位に設定し、前記第３のチップの印加電圧を－Ｖ１±δに設定し、前記出力電圧の最大値を±２Ｖ１とすることを特徴とするドライバ集積化回路。
  8. 　差動入力信号を増幅する差動入力回路と、当該差動入力回路によって増幅された信号を電圧シフトするレベルシフト回路と、当該レベルシフト回路によって電圧シフトされた信号を増幅して出力する出力回路と、基板電位制御部と、を有し、
    　前記差動入力回路と、前記レベルシフト回路と、前記出力回路とを５つ以上のチップを用いて分割して構成し、
    　前記基板電位制御部は、前記出力回路で生成される出力電圧の値に応じて変化する印加電圧であって、前記５つ以上のチップのそれぞれに対して異なる印加電圧を設定することにより、プロセス耐圧よりも大きい前記出力電圧を出力するように構成されたことを特徴とするドライバ集積化回路。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6155137B2 (ja) * 2013-08-09 2017-06-28 株式会社日立ハイテクノロジーズ 走査型電子顕微鏡を用いた処理装置及び処理方法
US9473141B2 (en) 2014-10-13 2016-10-18 Globalfoundries Inc. Receiving an I/O signal in multiple voltage domains
US20160105179A1 (en) * 2014-10-13 2016-04-14 Globalfoundries Inc. Level shifting an i/o signal into multiple voltage domains
KR102212560B1 (ko) * 2014-11-25 2021-02-05 삼성전자주식회사 고전압 드라이버
TWI722830B (zh) * 2020-03-13 2021-03-21 聯陽半導體股份有限公司 提供高驅動電壓的閘極驅動電路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62123826A (ja) * 1985-11-25 1987-06-05 Hitachi Ltd 半導体集積回路装置
JPH1141040A (ja) * 1997-07-23 1999-02-12 Mitsubishi Electric Corp 差動増幅回路および負荷駆動回路
JP2011007611A (ja) * 2009-06-25 2011-01-13 Yazaki Corp 断線検出装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098632A (ja) 1995-06-23 1997-01-10 Nec Corp 半導体集積回路
WO2004073065A1 (ja) * 2003-02-14 2004-08-26 Hitachi, Ltd. 半導体素子駆動用集積回路及び電力変換装置
JP4565879B2 (ja) 2004-04-19 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
US7149088B2 (en) * 2004-06-18 2006-12-12 International Rectifier Corporation Half-bridge power module with insert molded heatsinks
US8018268B1 (en) * 2004-11-19 2011-09-13 Cypress Semiconductor Corporation Over-voltage tolerant input circuit
JP2006275616A (ja) 2005-03-28 2006-10-12 Fujitsu Ltd 半導体装置及びスキュー調整方法
JP4416006B2 (ja) 2007-05-14 2010-02-17 ヤマハ株式会社 Ｄ級増幅器
JP4528819B2 (ja) 2007-09-27 2010-08-25 Ｏｋｉセミコンダクタ株式会社 多入力演算増幅回路、それを用いたデジタル／アナログ変換器、及びそれを用いた表示装置の駆動回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62123826A (ja) * 1985-11-25 1987-06-05 Hitachi Ltd 半導体集積回路装置
JPH1141040A (ja) * 1997-07-23 1999-02-12 Mitsubishi Electric Corp 差動増幅回路および負荷駆動回路
JP2011007611A (ja) * 2009-06-25 2011-01-13 Yazaki Corp 断線検出装置

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