JP5528670B2 - バーンイン試験に関するシステムおよび方法 - Google Patents

Description

関連米国特許出願

本願は、本発明の譲受人に譲渡された代理人事件番号ＴＲＡＮ−Ｐ２８２の「Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｃｏｎｔｒｏｌｌｉｎｇ Ｔｅｍｐｅｒａｔｕｒｅ Ｄｕｒｉｎｇ Ｂｕｒｎ−ｉｎ」と称する２００４年３月１日出願のＥ．Ｓｈｅｎｇらによる米国特許出願第１０／７９１，４５９号に関連し、その全体が参照により本書に組み込まれる。
本願は、本発明の譲受人に譲渡された代理人事件番号ＴＲＡＮ−Ｐ２８３の「Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｒｅｄｕｃｉｎｇ Ｔｅｍｐｅｒａｔｕｒｅ Ｖａｒｉａｔｉｏｎ Ｄｕｒｉｎｇ Ｂｕｒｎ−ｉｎ」と称する２００４年３月１日出願のＥ．Ｓｈｅｎｇらによる米国特許出願第１０／７９１，０９９号に関連し、その全体が参照により本書に組み込まれる。

本書の実施形態は半導体デバイスのバーンインに関する。本書は部分的に、バーンイン中の温度放散を低減するためのシステムおよび方法を開示する。

半導体デバイス（例えばマイクロプロセッサ）は頻繁に、特にバーンイン動作中に欠陥のスクリーニングのために高温および高電圧で動作するときに、大量の熱を放散する。バーンイン動作中のそのような熱放散は有害であり、従来、非常に高い冷却およびヒートシンク能力を持つ複雑かつ高価な試験チャンバを必要とする。

したがって、バーンイン中の熱放散を低減するためのシステムおよび方法は有益であろう。

したがって、バーンイン試験中の熱放散を低減するためのシステムおよび方法を開示する。一実施形態では、被試験デバイスは各々、ボディバイアス電圧に曝される。ボディバイアス電圧は、被試験デバイスに関連付けられる漏れ電流を低減する。したがって、バーンイン中の熱放散は低減される。

バーンイン試験中の温度放散を低減するためのシステムおよび方法を記載する。複数の被試験デバイスが各々、ボディバイアス電圧に曝される。ボディバイアス電圧は、被試験デバイスに関連付けられる漏れ電流を低減または実質的に最小化する。したがって、バーンイン中の熱放散は低減される。

今、本発明の様々な実施形態について詳細に言及するが、その実施例が添付の図面に図示されている。本発明をこれらの実施形態に関連して説明するが、それらは本発明をこれらの実施形態に限定することを意図するものではないことを理解されたい。それどころか、本発明は、添付の請求の範囲によって規定される発明の精神および範囲に含めることのできる代替例、変形例、および均等物を包含することを意図されている。さらに、本発明の以下の詳細の説明では、本発明の完全な理解をもたらすために、多数の具体的な詳細が記載されている。しかし、本発明はこれらの具体的な詳細を用いることなく実施することができることを、当業者には理解されるであろう。他の場合、本発明の態様を不必要に曖昧にしないように、周知の方法、手順、コンポーネント、および回路については詳述しなかった。

以下の詳細な説明の幾つかの部分は、コンピュータメモリ内のデータビットに対する動作の手順、論理ブロック、処理、および他の象徴的表現に関して提示される。これらの記述および表現は、データ処理技術の当業者が、彼らの仕事の内容を他の当業者に最も効果的に伝達するために使用する手段である。手順、論理ブロック、プロセス等は本書でも、一般的にも、所望の結果へ導く首尾一貫した一連のステップまたは命令と考えられる。ステップとは、物理的量の物理的操作を必要とするものである。通常、これらの量は、コンピュータシステムで格納、転送、結合、比較、およびその他の操作を行なうことのできる電気または磁気信号の形を取るが、必ずしもそうとは限らない。主に、一般的な用法であることから、これらの信号をビット、バイト、値、要素、シンボル、文字、ターム、数字等と呼ぶことは往々にして便利であることが立証されている。

しかし、これらおよび同様の用語は全て適切な物理的数量に関連付けられるものであり、これらの数量に適用される便利なラベルにすぎないことを念頭におくべきである。以下の説明から明らかな通り、特に明記しない限り、本発明全体を通して、「印加する」、「選択する」、「アクセスする」等のような用語を利用する記述は、コンピュータシステムのレジスタおよびメモリ内で物理的（電子的）数量として表わされたデータを操作して、コンピュータシステムメモリまたはレジスタまたは他のそのような情報格納、伝達、または表示装置内で物理的数量として同様に表わされる他のデータに変換する、コンピュータシステムまたは同様の知的電子コンピューティング装置の動作およびプロセス（例えば図３および４のフローチャート３００および４００）を指すことを理解されたい。

本発明の実施形態の以下の説明は、ｐ型基板およびＮウェルプロセスが利用される場合に、ｎ型ドーピングの導電性サブ表面(sub-surface)領域を介して、表面Ｎウェルに形成されたｐ型電界効果トランジスタ（ｐＦＥＴ）またはｐ型金属酸化物半導体電界効果トランジスタ（ｐ型ＭＯＳＦＥＴＳ）にボディバイアス電圧を結合することを記載する。しかし、本発明に係る実施形態は、ｎ型基板およびＰウェルプロセスが利用される場合に、ｐ型ドーピングの導電性サブ表面(sub-surface)領域を介して、表面Ｐウェルに形成されたｎ型ＦＥＴ（ｎＦＥＴ）またはｎ型ＭＯＳＦＥＴＳにボディバイアス電圧を結合することにも同様に適用可能である。したがって、本発明に係る実施形態は、ｐ型またはｎ型いずれの材料に形成された半導体にもよく適している。

図１は、本発明の一実施形態に従ってｐ型基板およびＮウェルプロセスが利用されるときに、Ｎウェル１０に形成されたｐＦＥＴ５０（またはｐ型ＭＯＳＦＥＴ）の平面図を示す。Ｎウェル１０はｎ型ドーピングを有する。ｎ型ドーパントをドープされた半導体デバイスの領域は１つの型の導電性を有する一方、ｐ型ドーパントをドープされた領域は別の型の導電性を有する。一般的に、半導体デバイスの様々な領域に様々なドーパント濃度が利用される。

本実施形態では、ｐＦＥＴ５０は、そのバルクすなわちボディ端子Ｂに印加されるボディバイアス電圧Ｖｎｗを有する。図１に示す通り、ｐＦＥＴ５０はゲートＧ，ドレインＤ（ｐ型ドーピング）、ソースＳ（ｐ型ドーピング）、およびバルク／ボディ端子Ｂを有する。特にバルク／ボディ端子ＢはＮウェル１０に結合される。したがって、バルク／ボディ端子Ｂに印加された電圧はＮウェル１０によって受け取られる。ボディバイアスの場合、バルク／ボディ端子Ｂはボディバイアス電圧Ｖｎｗを受け取る。したがって、ボディバイアス電圧ＶｎｗはＮウェル１０に印加される。

ｐＦＥＴ５０は、その性能に影響を及ぼすようにボディバイアスされる。ボディバイアス無しでは、ソースＳおよびバルク／ボディ端子Ｂは結合される。ボディバイアスすると、ソースＳおよびバルク／ボディ端子Ｂは結合されない。ボディバイアスは、ｐＦＥＴ５０のソースＳとバルク／ボディ端子Ｂとの間の電位差を制御することを可能にし、それによりｐＦＥＴ５０の閾電圧レベルを制御する能力が得られる。ｐＦＥＴ５０に関連付けられる漏れ電流のような他のパラメータも、それによって制御することができる。閾電圧を高めると、漏れ電流は減少する。したがって、閾電圧を高めるボディバイアスを使用して、漏れ電流を低減することができる。

集積回路の欠陥を検出するバーンイン動作は一般的に、ストレス温度（例えば１５０℃）、ストレス電圧（例えば公称動作電圧の１．５倍）、および低い動作周波数（一般的に通常の動作周波数より数桁遅い）で実行される。大半の半導体の電流消費、特に漏れ電流消費は、動作電圧の増加と共に増加する。集積回路デバイスを高温で動作させると、所要電流も増加する。一般的に、動作電圧および温度に対して電流は指数関数的に増加する。

バーンイン試験条件下で、集積回路に関連付けられる漏れ電流は、集積回路によって消費される電力のみならず、集積回路によって発生する熱に対しても重要な因子である。したがって、漏れ電流を低減することは、それによりバーンイン試験のための所要電力が低減され、かつ被試験集積回路によって放散される熱の量も低減されるので、有利である。放散される熱の量を低減すると、試験チャンバから除去すべき熱の量が低減されるので、より単純かつ安価な冷却システムを利用することができる。

図２は、本発明の一実施形態に従ってバーンイン動作用に構成された多数の被試験デバイス（例えば集積回路デバイス）１０１、１０２、．．．Ｎを含む、例示的装置１００を示す。本発明の実施形態では、集積回路デバイス１０１、１０２、．．．Ｎは図１のｐＦＥＴ５０によって例示される。上述の通り、集積回路デバイス１０１、１０２、．．．Ｎは代わりにｎＦＥＴでもよい。

図２の集積回路１０１、１０２、．．．Ｎは１つのプリント配線板１１０上に配列することができ、それは集積回路デバイス１０１、１０２、．．．Ｎを受け入れるためのソケットを含むことができる。被試験集積回路デバイスは高温で動作させることが望ましいので、配線板１１０は一般的に、試験温度（たとえば１５０℃）で温度調節が可能な温度チャンバに配置される。典型的なバーンイン試験チャンバは多数の配線板を含むことができる。

配線板１１０は例えば、様々な電源、試験制御装置および／または器具類、ならびに被試験集積回路デバイス１０１、１０２、．．．Ｎの間で電気信号を伝達する配線トレースを含む。本実施形態では、配線板１１０は、動作電圧供給分配システム１４１および試験制御分配システム１４２を含む。分配システム１４１および１４２は、バス、ポイントツーポイント、個別トポロジロジ等を用いて構成することができることを理解されたい。

試験制御分配システム１４２は試験制御装置１５０および被試験集積回路デバイス１０１、１０２、．．．Ｎを結合して、試験制御装置１５０から被試験集積回路デバイス１０１、１０２、．．．Ｎに信号を伝達する。試験制御装置１５０の一部であってもそうでなくてもよい試験ユニット制御装置を使用して、被試験集積回路デバイス１０１、１０２、．．．Ｎを試験パターンシーケンスおよび／または試験コマンドで刺激し、結果にアクセスすることができる。本発明に係る実施形態は、例えばＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ（ＪＴＡＧ）バウンダリスキャンおよびアレイビルトインセルフテスト（ＡＢＩＳＴ）を含め、多種多様な試験ユニット制御装置および試験方法によく適している。

動作電圧供給分配システム１４１は、動作電圧源１４０および被試験集積回路デバイス１０１、１０２、．．．Ｎを結合する。動作電圧源１４０は、被試験集積回路デバイス１０１、１０２、．．．Ｎを作動させる電圧（Ｖｄｄ）および電流を提供する。

正ボディバイアス電圧発生器１２０は正ボディバイアス電圧分配システム１２１に結合され、それは次に被試験集積回路デバイス１０１、１０２、．．．Ｎに結合される。正ボディバイアス電圧発生器１２０は、被試験集積回路デバイス１０１、１０２、．．．ＮのｐＦＥＴデバイスの下に配置されたｎ型ウェルに、正ボディバイアス電圧を提供する。そのようなボディバイアスにより、ｐＦＥＴデバイスの閾電圧を調整して、例えばｐＦＥＴデバイスの漏れ電流を低減することが可能になる。一実施形態では、発生器１２０によって提供されるボディバイアス電圧は約０〜５ボルトの範囲内である。

同様に、負ボディバイアス電圧発生器１３０は負ボディバイアス電圧分配システム１３１に結合され、それは次に被試験集積回路デバイス１０１、１０２、．．．Ｎに結合される。負ボディバイアス電圧発生器１３０は、被試験集積回路デバイス１０１、１０２、．．．ＮのｎＦＥＴの下に配置されたｐ型ウェルに負ボディバイアス電圧を提供する。そのようなボディバイアスにより、ｎＦＥＴデバイスの閾電圧を調整して、例えばｎＦＥＴデバイスの漏れ電流を低減することが可能になる。一実施形態では、発生器１３０によって提供されるボディバイアス電圧は約０〜−１０ボルトの範囲内である。

ボディバイアス電圧分配システム１２１および１３１は、バス、ポイントツーポイント、個別トポロジロジ等を用いて構成することができることを理解されたい。本発明の実施形態では、複数のボディバイアス発生器１２０、１３０が配線板１１０上に存在してもよく、あるいはバイアス発生器１２０、１３０は配線板１１０の外に配置してもよい。

一般的に、ボディバイアス電圧発生器１２０および１３０は可変電圧源である。それらの出力電圧は（ある範囲内で）特定の値に設定することができる。そのような特定の値は（例えば試験制御装置１５０からのコマンドによって）デジタルで設定することが望ましいが、必須ではない。ボディバイアス電流は一般的に、１集積回路当たり低マイクロアンペア程度である。したがって、ボディバイアス電圧発生器１２０および１３０は比較的小型で安価な電圧源とすることができる。

図３は、本発明の一実施形態に係るバーンイン試験方法のフローチャート３００である。図４は、本発明の一実施形態に従ってバーンイン試験用のボディバイアス電圧を選択する方法のフローチャート４００を示す。フローチャート３００および４００には特定のステップが開示されているが、そのようなステップは例示である。つまり、本発明は、他の様々なステップまたはフローチャート３００および４００に示されたステップの変形を実行するのによく適している。フローチャート３００および４００のステップは、提示されたのとは異なる順序で実行することができることを理解されたい。

図３のブロック３１０で、動作電圧が被試験デバイスに印加される。

ブロック３２０で、ボディバイアス電圧が被試験デバイスに印加される。ボディバイアス電圧の印加により、被試験デバイスに関連付けられる漏れ電流は低減される。一実施形態では、ボディバイアス電圧は、被試験デバイスで所望の接合部温度が達成されるように選択される。

一実施形態では、被試験デバイスはｐ型金属酸化物半導体（ＰＭＯＳ）デバイスを含み、ボディバイアス電圧は約０〜５ボルトの範囲内である。

別の実施形態では、被試験デバイスはｎ型金属酸化物半導体（ＮＭＯＳ）デバイスを含み、ボディバイアス電圧は約０〜−１０ボルトの範囲内である。

図４のブロック４１０で、集積回路デバイスが試験され、漏れ電流を実質的に最小化する１組のボディバイアス電圧が決定される。一般的に、試験は集積回路の固有のウェル電圧および固有のｐウェル電圧を決定する。多種多様な電力ドメインおよびボディバイアスウェルを持つ集積回路が、本発明に係る実施形態に使用するのによく適していることを理解されたい。

半導体パッケージは漏れ電流に影響を及ぼさず、したがって漏れ電流を非実装デバイス上で（例えばウェハテスタ上で）正確に測定することができ、有利である。有益な結果として、一般的に、典型的な半導体製造プロセス内でブロック４１０を実行するために、追加の特殊試験装置や治具が不要である。漏れ電流を最小化するボディバイアス電圧は一般的に、バーンインプロセス以外で、例えばウェハ試験中に決定される。漏れ電流を実質的に最小化する１組のボディバイアス電圧は、バッチ全体の集積回路に対し、例えば一つのウェハまたは複数のウェハプロセスに対し、同時に決定することができる。代替的に、漏れ電流を実質的に最小化するボディバイアス電圧は、個々の集積回路毎に決定することができる。

一実施形態では、ブロック４２０で、ボディバイアス電圧の組に関する情報は、コンピュータ使用可能媒体に格納される。例えば電圧の数値表現を格納することができる。

一実施形態では、ブロック４３０で、ボディバイアス電圧の組に関する情報がアクセスされ、ボディバイアス電圧が選択される。本発明の一実施形態では、ブロック４２０のコンピュータ使用可能媒体は、ブロック４３０のコンピュータ可読媒体とは異なることができる。

ブロック４４０では、ブロック４３０で選択されたボディバイアス電圧がバーンイン試験中の集積回路に印加される。

要約すると、本発明の実施形態は、バーンイン中の熱放散を低減するためのシステムおよび方法を提供する。これは、以下の通り、多数の利点をもたらす。

被試験集積回路デバイスを動作させる動作電圧源（例えば図２の動作電圧源１４０）の電流容量を低減させることができる。漏れ電流が少なくなると、動作電圧源１４０は、被試験集積回路デバイス１０１、１０２、．．．Ｎを動作させるためにそれほど多くの電流を供給する必要が無くなる。典型的なバーンイン構成は１配線板当たりおそらく数百個の被試験デバイスを含むことができ、そのような配線板が多数存在するので、所要電流および電力の低減はかなりのものになり得る。したがって、より安価な電源を試験に使用することができ、かつ試験中により少ない電力が消費される。代替的に、より多数の集積回路を既存の装置でバーンインすることができ、それによってバーンインプロセスのスループットが向上する。

また、漏れ電流を最小化するようにボディバイアス電圧を制御し、よって被試験集積回路から放散される熱の量を低減することにより、安価なサーマルチャンバを利用してバーンイン試験を実行することができる。高価なヒートシンクおよび冷却システムを回避することができる。

これらの利点は、半導体プロセスの幾何形状が縮小されるにつれて、いっそう顕著になる。例えば、現代の半導体プロセス、例えば約０．１３ミクロン以下の最小特徴サイズのプロセスにおける静消費電力はもはや、総消費電力の無視できない成分である。さらに、総電力の百分率としての静電力は、半導体プロセスの世代が継続されるにつれて増大する傾向がある。プロセス幾何形状が縮小するにつれて、酸化物破壊のような有害な影響を回避するために供給電圧（Ｖｄｄ）も一般的に減少される。したがって、所望の最大動作周波数を維持または増大させるために、閾電圧も低減しなければならない。それに相応して、ゲートがチャネルの制御を維持することができるように、ゲート酸化物はより薄く作られる。より薄いゲート酸化物は、ゲートキャパシタンスの増加を導く。

半導体デバイスの「オフ」電流すなわち漏れ電流は一般的にゲートキャパシタンスに比例するので、ゲート酸化物を薄くする傾向は、漏れ電流を増大させがちである。残念な結果として、半導体プロセスサイズの不断の低下もまた、静電力消散に由来する増加し続ける消費電力を導く。さらに、動作電圧源１４０によって提供される電気エネルギの非常に多くが、被試験集積回路デバイスによって熱に変換される。したがって、縮小幾何形状のデバイスは、バーンイン試験中により多くの熱を発生しかつ放散し得る。したがって、漏れ電流を最小化しかつ被試験集積回路によって放散される熱の量を低減するように、ボディバイアス電圧を制御することは、縮小幾何形状のバーンイン試験にとって特に有利である。

本発明、つまりバーンイン中の熱放散を低減するためのシステムおよび方法に係る実施形態はこのように説明される。本発明を特定の実施形態で説明したが、本発明はそのような実施形態によって限定されると解釈すべきではなく、むしろ特許請求の範囲に従って解釈されるべきであることを理解されたい。

本明細書に組み込まれてその一部を構成する添付の図面は、本発明の実施形態を示しており、記述と共に本発明の原理を説明するのに役立つ。
本発明の実施形態に従ってＮウェルに形成されたｐ型電界効果トランジスタ（ｐＦＥＴ）の平面図を示す。 本発明の一実施形態に従ってバーンイン試験用に構成された集積回路デバイスの例示的配列を示す。 本発明の一実施形態に係るバーンイン試験方法のフローチャートである。 本発明の一実施形態に従ってバーンイン試験用のボディバイアス電圧を選択するための方法のフローチャートである。

Claims (19)

1. 複数の被試験デバイスにボディバイアス電圧を提供するための第１電圧源と、
   前記被試験デバイスおよび前記第１電圧源を結合するための配線板と、
   を含み、
   前記ボディバイアス電圧は、ボディバイアス電圧値によって索引付けられた漏れ電流値を含む情報から選択され、かつ、前記ボディバイアス電圧は、前記被試験デバイスで所望の接合部温度を達成するように選択される、
   バーンイン試験用の装置。
2. 前記配線板を介して前記被試験デバイスに結合される試験制御装置をさらに含む、請求項１に記載の装置。
3. 前記被試験デバイスに動作電圧を提供するための第２電圧源をさらに含む、請求項１に記載の装置。
4. 前記被試験デバイスがｐ型金属酸化物半導体（ＰＭＯＳ）デバイスを含む、請求項１に記載の装置。
5. 前記ボディバイアス電圧が０〜５ボルトの範囲内である、請求項４に記載の装置。
6. 前記被試験デバイスがｎ型金属酸化物半導体（ＮＭＯＳ）デバイスを含む、請求項１に記載の装置。
7. 前記ボディバイアス電圧が０〜−１０ボルトの範囲内である、請求項６に記載の装置。
8. 複数の被試験デバイスのバーンイン試験方法であって、
   前記被試験デバイスに動作電圧を印加するステップと、
   前記被試験デバイスにボディバイアス電圧を印加するステップと、
   を含み、前記ボディバイアス電圧は、ボディバイアス電圧値によって索引付けられた漏れ電流値を含む情報から選択され、前記ボディバイアス電圧は、前記被試験デバイスで所望の接合部温度を達成するように選択される、方法。
9. 前記被試験デバイスがｐ型金属酸化物半導体（ＰＭＯＳ）デバイスを含む、請求項８に記載の方法。
10. 前記ボディバイアス電圧が０〜５ボルトの範囲内である、請求項９に記載の方法。
11. 前記被試験デバイスがｎ型金属酸化物半導体（ＮＭＯＳ）デバイスを含む、請求項８に記載の方法。
12. 前記ボディバイアス電圧が０〜−１０ボルトの範囲内である、請求項１１に記載の方法。
13. 複数の被試験デバイスのバーンイン試験方法であって、
    ボディバイアス電圧値によって索引付けられた漏れ電流値を含む情報の記憶にアクセスするステップと、
    前記漏れ電流値に基づいて前記ボディバイアス電圧値のうちの１つを選択するステップと、
    前記被試験デバイスに印加される動作電圧に加えて、ボディバイアス電圧を前記被試験デバイスに印加するステップであり、前記動作電圧が、前記ボディバイアス電圧値のうちの前記選択された１つに対応する前記ボディバイアス電圧と共に、前記被試験デバイスで所望の接合部温度を達成する、印加するステップと、
    を含む方法。
14. 前記被試験デバイスがｐ型金属酸化物半導体（ＰＭＯＳ）デバイスを含む、請求項１３に記載の方法。
15. 前記ボディバイアス電圧値のうちの前記選択された１つが０〜５ボルトの範囲内である、請求項１４に記載の方法。
16. 前記被試験デバイスがｎ型金属酸化物半導体（ＮＭＯＳ）デバイスを含む、請求項１３に記載の方法。
17. 前記ボディバイアス電圧値のうちの前記選択された１つが０〜−１０ボルトの範囲内である、請求項１６に記載の方法。
18. 前記ボディバイアス電圧が、前記被試験デバイスに関連付けられる漏れ電流を低減するように選択される、請求項１〜７のいずれか１項に記載の装置。
19. 前記ボディバイアス電圧の印加により漏れ電流が低減される、請求項８〜１２のいずれか１項に記載の方法。

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