JPH06148263A - 半導体集積回路装置及び半導体集積回路装置の通電加速試験方法 - Google Patents

Abstract

(57)【要約】 【目的】 ゲート絶縁膜の絶縁故障を、バーンインによ
りスクリーニングする場合のスクリーニング効果を高め
る。 【構成】 入力信号線１（２）を３入力NAND回路11,12,
13,14(11,12,15,16)の第１入力端子 (第２入力端子）及
びEXNOR 回路５（６）の一入力端子と接続し、入力信号
線３を３入力NAND回路11,13,15,17 の第３入力端子及び
EXNOR 回路７の一入力端子と接続する。制御信号線４を
EXNOR 回路５，６，７の各他入力端子と接続する。EXNO
R 回路５（６）の出力端子をNAND回路15,16,17,18(13,1
4,17,18)の第１入力端子 (第２入力端子) と接続し、EX
NOR 回路７の出力端子をNAND回路12,14,16,18 の第３入
力端子と接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置及び
半導体集積回路装置の通電加速試験方法に関し、更に詳
述すれば主要な初期故障であるゲート酸化膜絶縁破壊故
障をスクリーニングするバーンイン試験を効果的に実施
できる半導体集積回路装置及び半導体集積回路装置の通
電加速試験方法を提案するものである。

【０００２】

【従来の技術】図１はMOS トランジスタにより実現され
たCMOS型のインバータの模式的拡大断面図である。例え
ばＰチャネルである半導体基板50に、半導体基板50のチ
ャネルと反対のＮチャネルのウエル51が形成されてい
る。ウエル51には、その厚さ方向と直交する方向に適長
離隔して半導体基板50と同じＰチャネルの拡散領域57と
56とが形成されている。前記同様にしてウエル51から適
長離隔した位置には、半導体基板50と同じＰチャネルの
拡散領域52が形成されている。

【０００３】拡散領域52,56 に相隣してウエル51と同じ
Ｎチャネルの拡散領域54,53 が形成され、拡散領域54と
ウエル51との中間位置に、ウエル51と同じＮチャネルの
拡散領域55が形成されている。拡散領域54と55とに跨が
ってゲート絶縁膜58が形成され、その上部にゲート電極
60が形成されている。拡散領域57と56とに跨がって形成
されたゲート絶縁膜58の上部にはゲート電極61が形成さ
れている。半導体基板50上には、拡散領域52の拡散領域
54が相隣していない側に相隣してトランジスタ分離のた
めの厚い絶縁膜59が形成されている。拡散領域52,54 は
接地配線62を介して接地される。ゲート電極60,61 はと
もにゲート信号線64と接続され、拡散領域55,57 はとも
に信号出力線65と接続される。拡散領域56,53 はともに
電源配線63と接続される。

【０００４】このように図１に示しているMOS トランジ
スタは、半導体基板50 (ウエル51)と、半導体基板50
(ウエル51) 上に形成されたゲート絶縁膜58(58)と、ゲ
ート絶縁膜58上に形成されたゲート電極60(61)とから構
成されている。そしてゲート絶縁膜58は、例えば数10μ
m から数100 μm 程度の厚さであり、このゲート絶縁膜
58に電界が印加されることにより引き起こされるゲート
絶縁膜58の絶縁破壊は、半導体集積回路装置の主要な故
障原因の一つである。特に製造時において微小な異物及
び結晶欠陥が含まれているゲート絶縁膜においては、半
導体集積回路装置を使用する場合に、印加されるゲー
ト、基板間の電界によって、極く微小な電流が流れると
ともに、異物及び不純物の移動が起こり、異物が含まれ
ない場合と比較すると短い使用時間でゲート絶縁膜が絶
縁破壊に至ることになる。

【０００５】そこで、このような故障が、実際に使用を
始めた初期時点に発生する確率を下げるために、半導体
集積回路装置の出荷前の工程でスクリーニングを行な
い、半導体集積回路装置に潜在的に含まれている欠陥を
故障として発現させて選別することが一般に行われてい
る。このスクリーニングを行う場合、ゲート絶縁膜の絶
縁破壊故障が、温度及びゲート、基板間電圧を高くする
ことによって加速されることを利用し、高温度、高電源
電圧の環境下で時間を短縮して行われる。

【０００６】なお、前述した故障を加速させるために高
温度、高電源電圧の環境下に、製造した半導体集積回路
装置を置くことをバーンインと称している。前述したバ
ーンインによってゲート絶縁膜故障のスクリーニングを
行うためには、ゲート、基板間に電圧を印加する必要が
ある。そして図１に示すCMOSインバータ回路では、Ｐチ
ャネルトランジスタに対応するウエル51は電源電圧に相
当する電位に保持され、Ｎチャネルトランジスタに相当
する基板50は接地電位に保持される。またＰチャネルト
ランジスタのゲート61と、Ｎチャネルトランジスタのゲ
ート60とが電気的に接続されているため、Ｐチャネルト
ランジスタのゲート、ウエル間と、Ｎチャネルトランジ
スタのゲート、基板間との夫々に電界を同時に印加する
ことができず、ゲート電位が交互に電源電位であるＨレ
ベルと、接地電位であるＬレベルとになるようにして、
ＨレベルのときにＮチャネルトランジスタのゲート、基
板間に電圧を印加し、ＬレベルのときにＰチャネルトラ
ンジスタのゲート、ウエル間に電圧を印加する必要があ
る。

【０００７】このような目的を達成するために、ダイナ
ミックバーンインと称する方法を採用している。この方
法は、半導体集積回路装置の入力信号端子から適宜の信
号を組合せた信号を入力することにより、半導体集積回
路装置内の多くのトランジスタのゲートを動作させ、そ
れらのゲートに与えるゲート信号をＨレベルとＬレベル
との両方の電位により得られるようにしたものである。

【０００８】図２はMOS トランジスタで実現された３入
力、８出力のデコード回路を含む組合せ論理回路からな
る半導体集積回路装置の構成を示すブロック図である。
入力信号線１は３入力NAND回路11,12,13,14 の第１入力
端子及びインバータ5bの入力端子と接続され、その出力
端子は反転信号線８を介して３入力NAND回路15,16,17,1
8 の第１入力端子と接続されている。入力信号線２は３
入力NAND回路11,12,15,16 の第２入力端子及びインバー
タ5bの入力端子と接続され、その出力端子は反転信号線
９を介して３入力NAND回路13,14,17,18 の第２入力端子
と接続されている。入力信号線３は３入力NAND回路11,1
3,15,17 の第３入力端子及びインバータ7bの入力端子と
接続され、その出力端子は反転信号線10を介して３入力
NAND回路12,14,16,18 の第３入力端子と接続されてい
る。３入力NAND回路11,12 …18の出力端子は、インバー
タ19,20 …26を各別に介して出力信号線27,28 …34と接
続されている。

【０００９】次にこの動作を説明する。この組合せ論理
回路では入力信号線１，２，３に印加される２値信号の
組合せにより、出力信号線27,28 …34のうちの１本だけ
がＨレベルの電位になる。例えば入力信号線１，２，３
に印加される信号がＬ，Ｌ，Ｌの場合には３入力NAND回
路11の各入力端子がＨレベルとなり、出力信号線27がＨ
レベルとなって、他の出力信号線28,29 …34はＬレベル
となる。同様に入力信号線の２値信号の組合せがＬ，
Ｌ，Ｈ｛（Ｌ，Ｈ，Ｌ）、（Ｌ，Ｈ，Ｈ）、（Ｈ，Ｌ，
Ｌ）、（Ｈ，Ｌ，Ｈ）、（Ｈ，Ｈ，Ｌ）、（Ｈ，Ｈ，
Ｈ）｝であると、出力信号線28 (29…34) がＨレベルと
なり、他の出力信号線はＬレベルになる。

【００１０】ここでダイナミックバーンインの考え方を
説明する。図２に示す組合せ論理回路では、インバータ
5b,6b,7b、19,20 …26及び３入力NAND回路11,12 …18を
構成するMOS トランジスタ (図１参照) のゲート信号線
64は図２の論理回路と接続された全ての信号線として表
わされるため、以下の説明ではゲート信号の電位を論理
回路と接続された信号線の電位で表わすことにする。図
２における論理回路において全ての信号線がＨレベル、
Ｌレベルの両方の電位が得られるようにするためには、
３本の入力信号線に対し、２値信号を組合せた８種類の
入力信号を印加すればよい。そして８種類の入力信号夫
々を同一時間で順次印加した場合、３入力NAND回路の出
力端子から出力されるＨレベル、Ｌレベルの電位の時間
の比は７対１となる。

【００１１】

【発明が解決しようとする課題】ところで、回路の論理
構成に基づいて入力信号の組合せである入力ベクタを決
定する場合、複雑な論理回路では、夫々のMOS トランジ
スタの全てのゲート信号がＨレベルとＬレベルとの両方
を得るように入力ベクタを考えるのは容易ではなく、全
てのゲート、基板間に電圧が印加される時間を可及的に
長くするよう入力信号たる２値信号を組合せるのはより
難しい。このように論理回路に変更を加えずに、従来の
ダイナミックバーンインの方法を用いる場合は、論理回
路の規模が大きくなるにしたがって２値信号の組合せの
決定が極めて困難になるという問題があり、また各ゲー
ト、基板間に電圧を印加している時間を定量的に把握す
ることが困難であるという問題がある。

【００１２】本発明は斯かる問題に鑑み、それを構成し
ている組合された論理回路の構成に関係なく、少ない入
力ベクタ数で全てのMOS トランジスタのゲート、基板間
に電圧を印加することができ、ゲート、基板間に電圧を
印加する時間を定量的に把握できる半導体集積回路装置
及び半導体集積回路装置の通電加速試験方法を提供する
ことを目的とする。

【００１３】

【課題を解決するための手段】第１発明に係る半導体集
積回路装置は、多数の論理回路と組合せている多数の信
号線単位に、この信号線を一入力と接続している排他的
論理和回路を備え、この排他的論理和回路の他入力端子
に、通電試験を行う信号を与える制御信号線を接続した
構成にする。第２発明に係る半導体集積回路装置の通電
加速試験方法は、多数の論理回路と組合せている多数の
信号線単位に、この信号線を一入力端子と接続し、その
他入力端子に通電試験を行う信号を与える制御信号線を
接続している排他的論理和回路を備え、制御信号線に所
定電位を与え、全ての信号線に期間を定めた第１信号及
び第２信号を与えてトランジスタのゲート絶縁膜に電圧
を印加する。

【００１４】

【作用】第１発明では、通常動作時には、制御信号線に
通電試験を行わない所定電位の信号を与えると排他的論
理和回路は非反転信号を出力し、論理回路に入力すべき
信号を与える信号線に与えた電位の信号に基づいて論理
回路が論理動作する。バーンインを行う時には、制御信
号線に通電試験を行う所定電位の信号を与えると排他的
論理和回路は反転信号を出力する。制御信号線から排他
的論理和回路までの信号線を第１状態にすると当該信号
線を除く全ての信号線が第１状態になる。また論理回路
に入力すべき信号を与える全ての信号線を第２状態にす
ることにより、制御信号線から排他的論理和回路までの
信号線を除く全ての信号線が第２状態になる。これによ
り、２つの入力ベクタで、全ての信号線に２値信号の電
位を与え得て、論理回路の全てのトランジスタのゲート
絶縁膜故障を加速できる。

【００１５】第２発明では、制御信号線に、通電試験を
行う所定電位の信号を与えると排他的論理和回路は反転
信号を出力する。制御信号線から排他的論理和回路まで
の信号線を第１状態にすると当該信号線を除く全ての信
号線が第１状態になる。論理回路に入力すべき信号を与
える信号線を第２状態にすると、制御信号線から排他的
論理和回路までの信号線を除く全ての信号線が第２状態
になる。これにより第１状態にある時間、及び第２状態
にある時間を定め得るからゲート絶縁膜故障を加速させ
る時間を定量的に把握できる。

【００１６】

【実施例】以下本発明をその実施例を示す図面により詳
述する。図３は本発明に係る半導体集積回路装置の構成
を示すデコード回路及び組合せ論理回路のブロック図で
ある。入力信号線１は３入力NAND回路11,12,13,14 の各
第１入力端子及びEXNOR 回路５の一入力端子と接続さ
れ、その出力端子は反転信号線８を介して３入力NAND回
路15,16,17,18 の第１入力端子と接続される。入力信号
線２は３入力NAND回路11,12,15,16 の各第２入力端子及
びEXNOR 回路６の一入力端子と接続され、その出力端子
は反転信号線９を介して３入力NAND回路13,14,17,18 の
各第２入力端子と接続される。入力信号線３は３入力NA
ND回路11,13,15,17 の各第３入力端子及びEXNOR 回路７
の一入力端子と接続され、その出力端子は反転信号線10
を介して３入力NAND回路12,14,16,18 の各第３入力端子
と接続される。EXNOR 回路５，６，７の各他入力端子に
は、制御信号線４が共通に接続される。３入力NAND回路
11,12 …18の出力端子は、インバータ19,20 …26を各別
に介して出力信号線27,28 …34と接続される。

【００１７】次に図３に示した論理回路の動作を説明す
る。通常の動作においては、制御信号線４にＬレベルの
信号を入力する。このときEXNOR 回路５，６，７の出力
端子には、入力信号線１，２，３からEXNOR 回路５，
６，７の一入力端子に入力される信号の電位と反対のＨ
レベルの信号が出力される。このときEXNOR 回路５，
６，７は従来の半導体集積回路装置におけるインバータ
5b,6b,7b (図２参照) と論理的に等価である。そのため
図３に示すデコード回路の論理的動作は図２に示すデコ
ード回路の動作と同じである。

【００１８】さて、バーンインを行う場合は、制御信号
線４にＨレベルの信号を与える。そうするとEXNOR 回路
５，６，７の各出力端子には、入力信号線１，２，３か
ら夫々のEXNOR 回路５，６，７の一入力端子に入力され
る信号と同一電位の信号が出力される。そして、制御信
号線４はＨレベルの信号が与えられているときに、第１
の場合として、入力信号線１，２，３にアサート信号で
あるＨレベルの信号を与えると、EXNOR 回路５，６，７
の各出力は全てＨレベルとなり、８個の３入力NAND回路
11,12 …18の全ての入力端子に、アサート電位であるＨ
レベルが与えられ８個の３入力NAND回路11,12,…18の出
力は全てアサート電位であるＬレベルとなる。

【００１９】更に、第２の場合として入力信号線１，
２，３にネゲート信号であるＬレベルの信号を与える
と、EXNOR 回路５，６，７の各出力端子は全てＬレベル
となり、３入力NAND回路11,12 …18の全ての入力端子に
ネゲート電位であるＬレベルが入力され、全ての３入力
NAND回路11,12 …18の出力端子は全てネゲート電位であ
るＨレベルとなる。そして、第１の場合と第２の場合と
では、論理回路を構成するMOS トランジスタのうち、EX
NOR 回路５，６，７を構成するものを除く、全てのMOS
トランジスタのゲートに印加される電位が反転する。こ
のため、いずれかの場合において、MOS トランジスタの
ゲート絶縁膜に電圧が印加されることになり、バーンイ
ンに必要な入力ベクタ数を２つにして達成できる。

【００２０】また、２つの入力ベクタではゲート絶縁膜
に電圧を印加し得ないEXNOR 回路５，６，７を構成する
MOS トランジスタに対しても、その全てのトランジスタ
のゲート、基板間に電圧を印加することが比較的容易に
実現できる。図４、図５及び図６はそれを実現するEXNO
R 回路５，６及び７をMOS トランジスタで実現した構成
を示すブロック図である。

【００２１】図４において、制御信号線４と接続される
制御信号線41は、Ｐチャネルトランジスタ44とＮチャネ
ルトランジスタ46,47 との直列回路を介して接地され、
またＮチャネルトランジスタ47及びＰチャネルトランジ
スタ43の各ゲートと接続される。入力信号線１，２，３
のいずれかと接続される入力信号線40はインバータ42の
入力端子及びＮチャネルトランジスタ45のゲートと接続
される。インバータ42の出力端子と制御信号線41との間
には、Ｐチャネルトランジスタ43とＮチャネルトランジ
スタ45との直列回路が介装される。またインバータ42の
出力端子はＰチャネルトランジスタ44及びＮチャネルト
ランジスタ46の各ゲートと接続される。Ｐチャネルトラ
ンジスタ43とＮチャネルトランジスタ45との接続部及び
Ｐチャネルトランジスタ44とＮチャネルトランジスタ46
との接続部は出力信号線48と接続される。

【００２２】次にこのEXNOR 回路の動作を図５及び図６
により説明する。ここでは制御信号線41の第１の電位を
Ｈレベル、第２の電位をＬレベルとする。バーンインを
行うための制御信号である制御信号線41がＨレベルのと
きには、図５にＨ／Ｌ等の符号で示すように入力信号線
40の信号変化に応じて各信号線が変化する。入力信号線
40がＨレベルのときにＮチャネルトランジスタ45,47 の
ゲートがＨレベルとなり、ゲート絶縁膜に電圧が印加さ
れる。またＰチャネルトランジスタ44のゲートはＬレベ
ルとなりゲート絶縁膜に電圧が印加される。一方、入力
信号線40がＬレベルのときには、Ｎチャネルトランジス
タ46,47 のゲートはＨレベルとなり、ゲート絶縁膜に電
圧が印加される。このように制御信号線41がＨレベルの
ときに、Ｐチャネルトランジスタ43を除く全てのトラン
ジスタのゲート絶縁膜に電圧を印加することができる。

【００２３】そして残りのＰチャネルトランジスタに関
しては、図６に示すように、制御信号線41に第２の電位
であるＬレベルの信号を与えると、Ｐチャネルトランジ
スタ43のゲートがＬレベルになり、ゲート絶縁膜に電圧
を印加できる。

【００２４】したがって、通常の論理を実現するための
論理回路のMOS トランジスタのゲートに、電圧を印加す
るために必要な２つの入力ベクタに加えて、制御信号線
が第２の電位であるＬレベルの信号の入力ベクタを用い
れば、ゲートに電圧を印加するのを容易にするために備
える排他的論理和回路及び組合せ論理回路の全てのMOS
トランジスタのゲート絶縁膜に電圧を印加することがで
き、ゲート絶縁膜故障を加速させてバーンイン効果を高
め、高品質の半導体集積回路装置を得ることができる。

【００２５】本実施例では外部から入力信号を与える入
力信号線と３入力NAND回路とを組合せているが、外部か
ら信号が入力される入力信号線に限定されるものではな
いのは言うまでもない。

【００２６】

【発明の効果】以上詳述したように第１発明によれば通
常の動作を実現するための論理回路に、排他的論理和回
路を備えた構成にしたので、半導体集積回路装置を構成
する組合せ論理回路の全てのゲート絶縁膜に、Ｈレベ
ル，Ｌレベルの両電位を容易に印加でき、ゲート絶縁膜
故障を加速してスクリーニングした高品質の半導体集積
回路装置を提供できる。

【００２７】第２発明によれば前てのゲート絶縁膜に対
して時間を定めて電圧を印加することが可能になり、ゲ
ート絶縁膜に電圧を印加する時間を定量的に把握でき
て、バーンインによって組合せ論理回路の全てのトラン
ジスタに対し高いスクリーニング効果が得られる等の優
れた効果を奏する。

【図面の簡単な説明】

【図１】インバータ回路の模式的拡大断面図である。

【図２】従来の半導体集積回路装置の構成の一部を示す
ブロック図である。

【図３】本発明に係る半導体集積回路装置の構成の一部
を示すブロック図である。

【図４】EXNOR 回路の構成を示すブロック図である。

【図５】制御信号線にＨレベルの信号を与えたときのEX
NOR 回路の動作説明図である。

【図６】制御信号線にＬレベルの信号を与えたときのEX
NOR 回路の動作説明図である。

【符号の説明】

１，２，３ 入力信号線 ４ 制御信号線 ５，６，７ EXNOR 回路 11,12 〜18 ３入力NAND回路 19,20 〜26 インバータ 27,28 〜34 出力信号線 40 入力信号線 41 制御信号線 42 インバータ 43,44 Ｐチャネルトランジスタ 45,46,47 Ｎチャネルトランジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 多数の信号線と、多数の論理回路とを組
   合せて構成している半導体集積回路装置において、前記
   信号線単位に、該信号線を一入力端子と接続している排
   他的論理和回路を備え、該排他的論理和回路の出力端子
   と前記信号線と前記論理回路とを組合せており、前記排
   他的論理和回路の他入力端子に、通電試験を行う信号を
   与える制御信号線を接続してあることを特徴とする半導
   体集積回路装置。
2. 【請求項２】 多数の信号線と、多数の論理回路とを組
   合せて構成している半導体集積回路装置の通電加速試験
   方法において、前記信号線単位に、該信号線を一入力端
   子と接続し、その他入力端子を通電試験を行う信号を与
   える制御信号線と接続している排他的論理和回路を備
   え、前記制御信号線に所定電位を与え、全ての前記信号
   線に与える第１信号及び第２信号の夫々の期間を定め
   て、前記論理回路を構成するトランジスタのゲート絶縁
   膜に電圧を印加することを特徴とする半導体集積回路装
   置の通電加速試験方法。