JPS6047298A - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPS6047298A JPS6047298A JP58155460A JP15546083A JPS6047298A JP S6047298 A JPS6047298 A JP S6047298A JP 58155460 A JP58155460 A JP 58155460A JP 15546083 A JP15546083 A JP 15546083A JP S6047298 A JPS6047298 A JP S6047298A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- terminal
- input
- switching circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Transforming Electric Information Into Light Information (AREA)
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、表示装置、固体撮像装置等において、画素ア
レイと同一の基板に内蔵されたシフトレジスタ及び該シ
フトレジスタの欠陥救済方法に関する。
レイと同一の基板に内蔵されたシフトレジスタ及び該シ
フトレジスタの欠陥救済方法に関する。
従来のシフトレジスタ内蔵アクティブマトリクス型液晶
表示装置の構成例を第１図に示す。同図において、１０
１及び１０２は走査線駆動用のシフトレジスタで、全く
同一に構成されており、それぞれの出力端子は同一の信
号を出力してＭ本の走査線１０５，１０６，１０７等を
駆動している。同様に、データ線駆動用シフトレジスタ
１０３及び１０４は、全く同一に構成されており、それ
ぞれの出力端子は同一の信号を出力してＮ本のデータ線
１０８，１０９．１１０等を駆動している。また、１１
１，１１２，１１３，１１４，１１５等はスイッチング
素子を含む画素である。このような従来の構成によると
、シフトレジスタ１０１．１０２，１０５，１０４のう
ち少なくとも一つに欠陥が生じた場合、欠陥部分に接続
された走査線またはデータ線に、本来印加されるべき信
号が印加されないことになる。この結果、前記欠陥部分
に接続された走査線またはデータ線においては正しい表
示が行なわれず、欠陥が生じたシフトレジスタの出力端
子をレーザー等によって切シ離さなくてはならないこと
になる。このような従来の技術によると、表示装置や固
体撮像装置を量産する際に欠陥救済の工程が複雑となり
コスト高の要因となる。
表示装置の構成例を第１図に示す。同図において、１０
１及び１０２は走査線駆動用のシフトレジスタで、全く
同一に構成されており、それぞれの出力端子は同一の信
号を出力してＭ本の走査線１０５，１０６，１０７等を
駆動している。同様に、データ線駆動用シフトレジスタ
１０３及び１０４は、全く同一に構成されており、それ
ぞれの出力端子は同一の信号を出力してＮ本のデータ線
１０８，１０９．１１０等を駆動している。また、１１
１，１１２，１１３，１１４，１１５等はスイッチング
素子を含む画素である。このような従来の構成によると
、シフトレジスタ１０１．１０２，１０５，１０４のう
ち少なくとも一つに欠陥が生じた場合、欠陥部分に接続
された走査線またはデータ線に、本来印加されるべき信
号が印加されないことになる。この結果、前記欠陥部分
に接続された走査線またはデータ線においては正しい表
示が行なわれず、欠陥が生じたシフトレジスタの出力端
子をレーザー等によって切シ離さなくてはならないこと
になる。このような従来の技術によると、表示装置や固
体撮像装置を量産する際に欠陥救済の工程が複雑となり
コスト高の要因となる。
本発明の目的は、前述の従来技術の欠点を解決し、表示
装置、ｒｓ体撮像装置等に内蔵されたシフトレジスタの
欠陥を容易に救済できるようにすることによって、表示
装置、固体撮像装置等の歩留り向上並びに低コスト化を
実現することにある。
装置、ｒｓ体撮像装置等に内蔵されたシフトレジスタの
欠陥を容易に救済できるようにすることによって、表示
装置、固体撮像装置等の歩留り向上並びに低コスト化を
実現することにある。
本発明は、表示装置、固体撮像装置等に内蔵されたシフ
トレジスタに欠陥救済用の切シ換え回路及び制御端子を
設けた上、該制御端子に所足の制御信号を入力すること
によって、電気的に該シフトレジスタの欠陥部分を走査
線もしくはデータ線から切シ陥すことによってシフトレ
ジスタにおける欠陥を救済するものである。尚、シフト
レジスタの回路構成によっては、前記欠陥救済回路及び
制御端子の少なくとも一部分を、画素アレイが形成され
ている基板外に設けることも可能である。
トレジスタに欠陥救済用の切シ換え回路及び制御端子を
設けた上、該制御端子に所足の制御信号を入力すること
によって、電気的に該シフトレジスタの欠陥部分を走査
線もしくはデータ線から切シ陥すことによってシフトレ
ジスタにおける欠陥を救済するものである。尚、シフト
レジスタの回路構成によっては、前記欠陥救済回路及び
制御端子の少なくとも一部分を、画素アレイが形成され
ている基板外に設けることも可能である。
第２図は、アクティブマトリクス型液晶表示装置に内蔵
されたシフトレジスタを例にとって本発明の詳細な説明
するための図である。第２図において、１０１及び１０
２は第１図と同一の走査線駆動回路、１０３及び１０４
は第１図と同一のデータ線駆動回路、１１１，１１２，
１１３，１１４．１１５等はスイッチング素子を含む画
素、１０５．１０／ｉ、’１０７等は走査線、１０８，
１０９．１１０等はデータ線であり、走査線はＭ本、デ
ータ線はＮ本あるものとする。第２図において、入力端
子２３７より入力されたクロック信号。
されたシフトレジスタを例にとって本発明の詳細な説明
するための図である。第２図において、１０１及び１０
２は第１図と同一の走査線駆動回路、１０３及び１０４
は第１図と同一のデータ線駆動回路、１１１，１１２，
１１３，１１４．１１５等はスイッチング素子を含む画
素、１０５．１０／ｉ、’１０７等は走査線、１０８，
１０９．１１０等はデータ線であり、走査線はＭ本、デ
ータ線はＮ本あるものとする。第２図において、入力端
子２３７より入力されたクロック信号。
データ信号等の入力信号は、制御端子２５Ｂに印加され
ている制御信号が″１＃のときに限り切シ換え回路２０
１を経て、走査線駆動用シフトレジスタ１０１に入力さ
れる。前記制御信号が′０＃のとき、シフトレジスタ１
０１への入力信号は切シ換え回路２０１を通過せず、シ
フトレジスタ１０１は停止状態となる。シフトレジスタ
１０２は１０１と全く同一に構成されており、正常動作
時における各出力端子２４８，２４９，２５０等からの
出力信号は、１０１の各出力端子２４５ 、２４６．２
４７等からの出力信号に等しい。同様に、切シ換え回路
２０２は切シ換え回路２０１と同一に構成されている。
ている制御信号が″１＃のときに限り切シ換え回路２０
１を経て、走査線駆動用シフトレジスタ１０１に入力さ
れる。前記制御信号が′０＃のとき、シフトレジスタ１
０１への入力信号は切シ換え回路２０１を通過せず、シ
フトレジスタ１０１は停止状態となる。シフトレジスタ
１０２は１０１と全く同一に構成されており、正常動作
時における各出力端子２４８，２４９，２５０等からの
出力信号は、１０１の各出力端子２４５ 、２４６．２
４７等からの出力信号に等しい。同様に、切シ換え回路
２０２は切シ換え回路２０１と同一に構成されている。
また、２０５，２０６，２０７、・・・・・・、２１０
，２１１は、シフトレジスタ１０１の出力端子に設けら
れた切シ挨え回路であり、制御端子２３６に印加されて
いる制御信号が１１”のとき導通（低インピーダンスン
、制御信号が′０”のとき非導通（高インビーダン°ス
）となる。２１２，２１３，２１４．・・・・・・、２
１７゜２１８は、前述の２０５，２０６，２０７．・・
・・・・、２１０，２１１と同一に構成された切シ換え
回路であり、同一の動作をする。いま、シフトレジスタ
１０１及び１０２が共に欠陥を持たず正常動作している
ものとする。このとき、制御端子２３６．２５８，２４
２，２４４にはいずれも制御信号１１”が入力されてお
り、各走査線は、両側から二つのシフトレジスタ１０１
，１０２によって駆動されている。次に、シフトレジス
タ１０１及び１０２のうちどちらか一方、例えばり７ト
レジスタ１０２に欠陥が存在し、該シフトレジスタ１０
２の少なくとも一つの出力端子が異常な信号を出力した
とする。このとき、制御端子２４２には制御信号″０＃
が印加されて、シフトレジスタ１０２の各出力端子を走
査線から電気的に切シ離す。更に、シフトレジスタ１０
２の内部に欠陥に起因した異常電流、例えば短絡電流が
流れることを避けるため、制御端子２４４に制御信号″
″０＃を印加してシフトレジスタ１０２のすべての入力
端子及び電源端子を短絡する。第２図において、１０３
．１０４は同一構成で正常時に同一出力信号を出力する
データ線駆動用シフトレジスタ、２０３．２０４は同一
構成の切シ換え回路、２３３゜２４１はそれぞれ切シ換
え回路２０３，２０４の制御端子、２３４．２４０はそ
れぞれシフトレジスタ１０３，１［］４への入力信号端
子、２１９゜２２０・・・・・・、２５５はシフトレジ
スタ１０３の出力可シ換え回路、２２６，２２７ｓ・・
・・・・、２３２はシフトレジスタ１０４の出力切り換
え回路、２３５．２３９はそれぞれシフトレジスタ１０
６゜１０４の切シ換え回路を制御する制御端子である。
，２１１は、シフトレジスタ１０１の出力端子に設けら
れた切シ挨え回路であり、制御端子２３６に印加されて
いる制御信号が１１”のとき導通（低インピーダンスン
、制御信号が′０”のとき非導通（高インビーダン°ス
）となる。２１２，２１３，２１４．・・・・・・、２
１７゜２１８は、前述の２０５，２０６，２０７．・・
・・・・、２１０，２１１と同一に構成された切シ換え
回路であり、同一の動作をする。いま、シフトレジスタ
１０１及び１０２が共に欠陥を持たず正常動作している
ものとする。このとき、制御端子２３６．２５８，２４
２，２４４にはいずれも制御信号１１”が入力されてお
り、各走査線は、両側から二つのシフトレジスタ１０１
，１０２によって駆動されている。次に、シフトレジス
タ１０１及び１０２のうちどちらか一方、例えばり７ト
レジスタ１０２に欠陥が存在し、該シフトレジスタ１０
２の少なくとも一つの出力端子が異常な信号を出力した
とする。このとき、制御端子２４２には制御信号″０＃
が印加されて、シフトレジスタ１０２の各出力端子を走
査線から電気的に切シ離す。更に、シフトレジスタ１０
２の内部に欠陥に起因した異常電流、例えば短絡電流が
流れることを避けるため、制御端子２４４に制御信号″
″０＃を印加してシフトレジスタ１０２のすべての入力
端子及び電源端子を短絡する。第２図において、１０３
．１０４は同一構成で正常時に同一出力信号を出力する
データ線駆動用シフトレジスタ、２０３．２０４は同一
構成の切シ換え回路、２３３゜２４１はそれぞれ切シ換
え回路２０３，２０４の制御端子、２３４．２４０はそ
れぞれシフトレジスタ１０３，１［］４への入力信号端
子、２１９゜２２０・・・・・・、２５５はシフトレジ
スタ１０３の出力可シ換え回路、２２６，２２７ｓ・・
・・・・、２３２はシフトレジスタ１０４の出力切り換
え回路、２３５．２３９はそれぞれシフトレジスタ１０
６゜１０４の切シ換え回路を制御する制御端子である。
第２図において、データ線駆動用シフトレジスタに対す
る欠陥救済も走査線駆動用シフトレジスタに対する欠陥
救済と同様に行なう。
る欠陥救済も走査線駆動用シフトレジスタに対する欠陥
救済と同様に行なう。
第３図（ａ）は、走査線駆動用シフトレジスタ及びその
出力可シ換え回路の一例を示した図である。同図におい
て、３０５，５０６，５０７，５０８、・・・・・・は
シフトレジスタセルであり、クロック入力端子３（Ｍ、
３０２にはそれぞれ第３図（Ａ）に示すクロック信号５
５０，５３１が印加され、データ入力端子３０３には、
第３図（ｈ）に示す入力データ信号３３２が印加される
。このとき、シフトレジスタの出力端子３１３，３１４
゜３１５ ＊ ３１６には、それぞれ、第３図（ｂ）の
３５３．３３４，５５５，３５６のごとき信号が出力さ
れる。第３図（α）において、すべてのシフトレジスタ
セルが欠陥を持たず正常動作している場合、出力可シ換
え回路（本実施例の場合はアナログスイッチン３０９，
３１０，３１１，３１２、・・・・・・が導通（低イン
ピーダンス）となるように制御端子３０４に制御信号を
印加する。シフトレジスタに欠陥が存在する場合、出力
可シ換え回路３０９，３１０，３１１，３１２が非導通
（高インピーダンスンとなるよう制御端子３０４によっ
て制御する。
出力可シ換え回路の一例を示した図である。同図におい
て、３０５，５０６，５０７，５０８、・・・・・・は
シフトレジスタセルであり、クロック入力端子３（Ｍ、
３０２にはそれぞれ第３図（Ａ）に示すクロック信号５
５０，５３１が印加され、データ入力端子３０３には、
第３図（ｈ）に示す入力データ信号３３２が印加される
。このとき、シフトレジスタの出力端子３１３，３１４
゜３１５ ＊ ３１６には、それぞれ、第３図（ｂ）の
３５３．３３４，５５５，３５６のごとき信号が出力さ
れる。第３図（α）において、すべてのシフトレジスタ
セルが欠陥を持たず正常動作している場合、出力可シ換
え回路（本実施例の場合はアナログスイッチン３０９，
３１０，３１１，３１２、・・・・・・が導通（低イン
ピーダンス）となるように制御端子３０４に制御信号を
印加する。シフトレジスタに欠陥が存在する場合、出力
可シ換え回路３０９，３１０，３１１，３１２が非導通
（高インピーダンスンとなるよう制御端子３０４によっ
て制御する。
Ｍ３図（Ｃ）は、同図（α）において、アナログスイッ
チ３０９，３１０，３１１．３１２．・・・・・・によ
る切シ換え回路の代わりに、トライステートバッファー
、例えばクロックドインバータ３４１ 、！１４２，３
４３，５４４ｔ・・・・・・による切シ換え回路を用い
る例である。シフトレジスタに欠陥が存在する場合、制
御端子３４０によって、トライステートバッファー３４
１．３４２，３４３゜３４４、・・・・・・の出力が高
インピーダンスとなるように制御される。
チ３０９，３１０，３１１．３１２．・・・・・・によ
る切シ換え回路の代わりに、トライステートバッファー
、例えばクロックドインバータ３４１ 、！１４２，３
４３，５４４ｔ・・・・・・による切シ換え回路を用い
る例である。シフトレジスタに欠陥が存在する場合、制
御端子３４０によって、トライステートバッファー３４
１．３４２，３４３゜３４４、・・・・・・の出力が高
インピーダンスとなるように制御される。
第４１３ｆｆｌ（ａ）は、ダイナミックシフトレジスタ
を例にとって、第３図（αンを更に具体的に示した図で
ある。同図において、４１１，４１２，４１３．４１４
はシフトレジスタセルであり、一つのシフトレジスタセ
ルは、同極性のＭＯ８トランジスタあるいは薄膜ＭＯＥ
Ｉ）ランジスタ４０６４０７．４０８，４０９，４１０
によって構成される。ただし、４ｏ６はソースとドレイ
ンが同電位となるように接続されたＭＯ８キャパシタで
ある。クロック入力端子４０１．４０２にはそれぞれ第
４図Ｃｂ）に示すクロック信号４３１．４３２を、また
４０５にはデータ信号４３３を印加すると、各セルの出
力端子、Ｍ５，４１６，４１７．４１８には、それぞれ
第４図Ｃｂ）の４３４゜４３５．４３６，４３７に示す
様な出方信号が得られる。シフトレジスタセル４１１，
４１２，４１３．４１４．・・・・・・のいずれかに欠
陥が存在し正常な出力信号が得られない時、制御端子４
０５に、切シ換え回路４１９，４２０，４２ｉ 、４２
２、・・・・・・が非導通（高インピーダンス）となる
ような制御信号を印加することによって、欠陥を持つシ
フトレジスタを走査線から切勺離す。
を例にとって、第３図（αンを更に具体的に示した図で
ある。同図において、４１１，４１２，４１３．４１４
はシフトレジスタセルであり、一つのシフトレジスタセ
ルは、同極性のＭＯ８トランジスタあるいは薄膜ＭＯＥ
Ｉ）ランジスタ４０６４０７．４０８，４０９，４１０
によって構成される。ただし、４ｏ６はソースとドレイ
ンが同電位となるように接続されたＭＯ８キャパシタで
ある。クロック入力端子４０１．４０２にはそれぞれ第
４図Ｃｂ）に示すクロック信号４３１．４３２を、また
４０５にはデータ信号４３３を印加すると、各セルの出
力端子、Ｍ５，４１６，４１７．４１８には、それぞれ
第４図Ｃｂ）の４３４゜４３５．４３６，４３７に示す
様な出方信号が得られる。シフトレジスタセル４１１，
４１２，４１３．４１４．・・・・・・のいずれかに欠
陥が存在し正常な出力信号が得られない時、制御端子４
０５に、切シ換え回路４１９，４２０，４２ｉ 、４２
２、・・・・・・が非導通（高インピーダンス）となる
ような制御信号を印加することによって、欠陥を持つシ
フトレジスタを走査線から切勺離す。
第５図（α）は、表示装置のデータ線駆動用シフトレジ
スタ及びその切シ換え回路の一例を示した図である。同
図において、５０５，５０６，５０７．５０８．・・・
・・・はシフトレジスタセルであり、クロック入力端子
５０１，５０２には、それぞれ、第５図Ｃｂ）に示すク
ロック信号５３１．５３２が、データ入力端子５０３に
は、第５図（ｈ）に示すデータ信号５３３が印加される
。このとき、各シフトレジスタの出力端子５０９，５１
０．５１１，５１２．川・・・には第５図Ｃｈ）の５３
４．５３５，５５６，５３７．・・・・・・のごとき信
号が出力され、転送されたデータ５３９・、５４０゜５
４１．５４２によってアナログスイッチ５１７、５１．
８ 、５１９ 、５２０ 、・・・・・・を順次導通（
低インピーダンス）状態とすることにより、映像信号入
力端子５０４に印加されている５３８のどとき映像信号
を順次サンプルホールドしてデータ線５２１．５２２，
５２３，５２４．・・・・・・に書き込ましめる。この
データ線駆動用シフトレジスタのシフトレジスタセルの
少なくとも一つに欠陥が存在するものとしよう。このと
き、シフトレジスタへのすべての入力端子５０１．５０
２，５０５゜５０４及び電源端子を第６図の実施例に示
す方法で共通電位に短絡させることにより該シフトレジ
スタは停止状態となる。更に、各シフトレジスタセルの
出力端子５０９，５１０，５１１．５１２、・・・・・
・の電位は、リーク抵抗５１３，５１４，５１５．５１
６．・・・・・・の働きにより共通電位に収束するため
、各アナログスイッチ５１７，５１８゜５１９．５２０
．・・・・・・は非導通（高インピーダンス状態となる
。即ち、漉５図（αンのごときデータ線駆動用シフトレ
ジスタの場合、サンプルホールド用アナログスイッチが
出力切シ換え回路を兼ねることが可能である。尚、抵抗
５１５，５１４．５１５，５１６．・・・・・・は、シ
リコン薄膜等で意図的に作り込むことも可能である。
スタ及びその切シ換え回路の一例を示した図である。同
図において、５０５，５０６，５０７．５０８．・・・
・・・はシフトレジスタセルであり、クロック入力端子
５０１，５０２には、それぞれ、第５図Ｃｂ）に示すク
ロック信号５３１．５３２が、データ入力端子５０３に
は、第５図（ｈ）に示すデータ信号５３３が印加される
。このとき、各シフトレジスタの出力端子５０９，５１
０．５１１，５１２．川・・・には第５図Ｃｈ）の５３
４．５３５，５５６，５３７．・・・・・・のごとき信
号が出力され、転送されたデータ５３９・、５４０゜５
４１．５４２によってアナログスイッチ５１７、５１．
８ 、５１９ 、５２０ 、・・・・・・を順次導通（
低インピーダンス）状態とすることにより、映像信号入
力端子５０４に印加されている５３８のどとき映像信号
を順次サンプルホールドしてデータ線５２１．５２２，
５２３，５２４．・・・・・・に書き込ましめる。この
データ線駆動用シフトレジスタのシフトレジスタセルの
少なくとも一つに欠陥が存在するものとしよう。このと
き、シフトレジスタへのすべての入力端子５０１．５０
２，５０５゜５０４及び電源端子を第６図の実施例に示
す方法で共通電位に短絡させることにより該シフトレジ
スタは停止状態となる。更に、各シフトレジスタセルの
出力端子５０９，５１０，５１１．５１２、・・・・・
・の電位は、リーク抵抗５１３，５１４，５１５．５１
６．・・・・・・の働きにより共通電位に収束するため
、各アナログスイッチ５１７，５１８゜５１９．５２０
．・・・・・・は非導通（高インピーダンス状態となる
。即ち、漉５図（αンのごときデータ線駆動用シフトレ
ジスタの場合、サンプルホールド用アナログスイッチが
出力切シ換え回路を兼ねることが可能である。尚、抵抗
５１５，５１４．５１５，５１６．・・・・・・は、シ
リコン薄膜等で意図的に作り込むことも可能である。
第６図において、６０１及び６１１は同一構成で正常時
に同一出力信号を出力する走査線もしくはデータ線駆動
用シフトレジスタ、６０２及び６１２は該シフトレジス
タの電源端子、６０５，６０４及び６１５，６１４は該
シフトレジスタのクロック入力端子、６０５及び６１５
は該シフトレジスタのデータ入力端子、６０６及び６１
６は該シフトレジスタの共通電位端子Ｉ前記電源端子６
０２．６１２と対を成す電源端子）、６０７，６０８．
６０９，６１０及び６１７，６１８．！１９、、６２０
は切シ換え回路】、６２１はシフトレジスタ６０１及び
６１１へのデータ入力端子、６２２．６２５はシフトレ
ジスタ６０１及び６１１へのクロック入力端子、６２４
はシフトレジスタ６０１及び６１１の電源端子、６２５
は共通電位端子、６２６はシフトレジスタ６０１の切シ
換え回路を制御する制御端子、６２７はシフトレジスタ
６１１の切シ換え回路を制御する制御端子である。第６
図において、二つのシフトレジスタのうちの一方、例え
ば６１１に欠陥が存在して該シフトレジスタが異常動作
した場合、シフトレジスタ６１１の内部に異常電流、例
えば短、１１８電流が流れる可能性がある・。そこで二
の異常電流を阻止するため、切シ換え回路のスイッチ６
１７，６１８，６１９．６２０がすべて共通電位端子側
に倒れるように制御端子６２７に制御信号を印加する。
に同一出力信号を出力する走査線もしくはデータ線駆動
用シフトレジスタ、６０２及び６１２は該シフトレジス
タの電源端子、６０５，６０４及び６１５，６１４は該
シフトレジスタのクロック入力端子、６０５及び６１５
は該シフトレジスタのデータ入力端子、６０６及び６１
６は該シフトレジスタの共通電位端子Ｉ前記電源端子６
０２．６１２と対を成す電源端子）、６０７，６０８．
６０９，６１０及び６１７，６１８．！１９、、６２０
は切シ換え回路】、６２１はシフトレジスタ６０１及び
６１１へのデータ入力端子、６２２．６２５はシフトレ
ジスタ６０１及び６１１へのクロック入力端子、６２４
はシフトレジスタ６０１及び６１１の電源端子、６２５
は共通電位端子、６２６はシフトレジスタ６０１の切シ
換え回路を制御する制御端子、６２７はシフトレジスタ
６１１の切シ換え回路を制御する制御端子である。第６
図において、二つのシフトレジスタのうちの一方、例え
ば６１１に欠陥が存在して該シフトレジスタが異常動作
した場合、シフトレジスタ６１１の内部に異常電流、例
えば短、１１８電流が流れる可能性がある・。そこで二
の異常電流を阻止するため、切シ換え回路のスイッチ６
１７，６１８，６１９．６２０がすべて共通電位端子側
に倒れるように制御端子６２７に制御信号を印加する。
第５図に述べた例のごとく、入力端子及び電源端子を短
絡することによりシフトレジスタの出力端子を高インピ
ーダンス状態にすることが出来る場合には、出力切少換
え回路は不要で第６図に示す様な入力切シ換え回路のみ
で７７トレジスタの欠陥救済が可能である。
絡することによりシフトレジスタの出力端子を高インピ
ーダンス状態にすることが出来る場合には、出力切少換
え回路は不要で第６図に示す様な入力切シ換え回路のみ
で７７トレジスタの欠陥救済が可能である。
以上の実施例において、第３図（α）、（Ｃ）、第４図
（αン及び第５図（αンに示した出力切シ換え回路３０
９〜５１２．３４１〜５４４ 、４１９〜４２２，５１
７〜５２０は表示装置あるいは固体撮像装置の両案アレ
イと同一基板内に設けなくてはならない。一方、第６図
に示した入力切少換え回路は、両案アレイと同一基板内
に設けることも、該基板外に設けることもどちらでも可
能である。
（αン及び第５図（αンに示した出力切シ換え回路３０
９〜５１２．３４１〜５４４ 、４１９〜４２２，５１
７〜５２０は表示装置あるいは固体撮像装置の両案アレ
イと同一基板内に設けなくてはならない。一方、第６図
に示した入力切少換え回路は、両案アレイと同一基板内
に設けることも、該基板外に設けることもどちらでも可
能である。
アクティブマ）１７クス型表示装置、固体撮像装置等に
おいて、両案アレイと同一の基板に設けられたシフトレ
ジスタに本発明を適用することにより、製造工程及び検
査工程を複雑化することなしに、極めて容易にシフトレ
ジスタの欠陥救済を実現することが出来る。従って、本
発明によって製造コストを上昇させることなしに、アク
ティブマトリクス型表示装置、固体撮像装置等の歩留り
を大幅に向上させることが可能となる。
おいて、両案アレイと同一の基板に設けられたシフトレ
ジスタに本発明を適用することにより、製造工程及び検
査工程を複雑化することなしに、極めて容易にシフトレ
ジスタの欠陥救済を実現することが出来る。従って、本
発明によって製造コストを上昇させることなしに、アク
ティブマトリクス型表示装置、固体撮像装置等の歩留り
を大幅に向上させることが可能となる。
第１図は従来技術を説明するための図。
第２図は、本発明の詳細な説明するための図。
２０１〜２０４・・・・・・入力切シ換え回路２０５〜
２６２・・・・・・シフトレジスタの出力切シ換え回路 ２３５．２３５，２５６，２５８，２５９，２４１．２
４２，２４４・・・・・・制御端子第３図（α）、（ｈ
）、（Ｃ）を第４図（α）ｌ（ｈ）Ｉ第５図（α）Ｉ
Ｃｈ）及び第６図は本発明の実施例を詳細に示した図。 ３０９〜３１２，３４１〜３４４，４１９〜４２２．５
１７〜５２０・・・・・・シフトレジスタの出力切シ換
え回路 ３０４．３４０，４０５，５０４・・・・・・制御端子
６０７．６１０，６１７〜６２０…・・・シフトレジス
タの入力切シ換え回路 ６２６．６２７・・・・・・制御端子 昭和５９年１１月２２日 １．事件の表示 昭和５８年特許願第１５５４６０号 ２、発明の名称 シフトレジスタ ３、補正をする者 事件との関係 出願人 Ｎ）ＫｓｆｌＩｒ宿区西Ｔｈ宿２丁ｆ１４査１−Ｑ４、
代理人 〒１０４ 東京都中央区京橋２丁目６番２１号５、 補
正により増加する発明の数 ◎特許請求の範囲 （１） 表ボ装置、固体撮像装置等、スイッチング素子
がマドＩＪクス状に配列された装宵に内蔵された７ソト
ｔ／ジスタにおいて、 以上
２６２・・・・・・シフトレジスタの出力切シ換え回路 ２３５．２３５，２５６，２５８，２５９，２４１．２
４２，２４４・・・・・・制御端子第３図（α）、（ｈ
）、（Ｃ）を第４図（α）ｌ（ｈ）Ｉ第５図（α）Ｉ
Ｃｈ）及び第６図は本発明の実施例を詳細に示した図。 ３０９〜３１２，３４１〜３４４，４１９〜４２２．５
１７〜５２０・・・・・・シフトレジスタの出力切シ換
え回路 ３０４．３４０，４０５，５０４・・・・・・制御端子
６０７．６１０，６１７〜６２０…・・・シフトレジス
タの入力切シ換え回路 ６２６．６２７・・・・・・制御端子 昭和５９年１１月２２日 １．事件の表示 昭和５８年特許願第１５５４６０号 ２、発明の名称 シフトレジスタ ３、補正をする者 事件との関係 出願人 Ｎ）ＫｓｆｌＩｒ宿区西Ｔｈ宿２丁ｆ１４査１−Ｑ４、
代理人 〒１０４ 東京都中央区京橋２丁目６番２１号５、 補
正により増加する発明の数 ◎特許請求の範囲 （１） 表ボ装置、固体撮像装置等、スイッチング素子
がマドＩＪクス状に配列された装宵に内蔵された７ソト
ｔ／ジスタにおいて、 以上
Claims (2)
- （１）表示装置、固体撮像装置等、スイッチング素子が
マトリクス状に配列された装置に内蔵されたシフトレジ
スタにおいて、 欠陥救済用の切シ換え回路及び欠陥救済用の制御端子が
設けられていることを特徴とするシフトレジスタ。 - （２）前記制御端子へ所定の信号を入力することにより
、前記シフトレジスタの出力が高インピーダンス状態と
なるように外部から制御すして成ることを特徴とする特
許請求の範囲第１項記載のシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58155460A JPS6047298A (ja) | 1983-08-25 | 1983-08-25 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58155460A JPS6047298A (ja) | 1983-08-25 | 1983-08-25 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6047298A true JPS6047298A (ja) | 1985-03-14 |
Family
ID=15606529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58155460A Pending JPS6047298A (ja) | 1983-08-25 | 1983-08-25 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047298A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6210696A (ja) * | 1985-07-08 | 1987-01-19 | 松下電子工業株式会社 | 画像表示装置 |
| DE19710693B4 (de) * | 1996-03-14 | 2007-09-27 | Ricoh Co., Ltd. | Bildaufzeichnungsverfahren und Bildaufzeichnungseinrichtung |
| WO2018148685A3 (en) * | 2017-02-10 | 2018-11-29 | L3 Technologies, Inc. | Fault-tolerant lcd display with dual transistor pixel cells |
| US11468806B2 (en) | 2016-04-01 | 2022-10-11 | Trivale Technologies | Driver IC and liquid crystal display apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100467A (en) * | 1980-12-15 | 1982-06-22 | Suwa Seikosha Kk | Ic substrate for active matrix display body |
-
1983
- 1983-08-25 JP JP58155460A patent/JPS6047298A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100467A (en) * | 1980-12-15 | 1982-06-22 | Suwa Seikosha Kk | Ic substrate for active matrix display body |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6210696A (ja) * | 1985-07-08 | 1987-01-19 | 松下電子工業株式会社 | 画像表示装置 |
| DE19710693B4 (de) * | 1996-03-14 | 2007-09-27 | Ricoh Co., Ltd. | Bildaufzeichnungsverfahren und Bildaufzeichnungseinrichtung |
| US11468806B2 (en) | 2016-04-01 | 2022-10-11 | Trivale Technologies | Driver IC and liquid crystal display apparatus |
| WO2018148685A3 (en) * | 2017-02-10 | 2018-11-29 | L3 Technologies, Inc. | Fault-tolerant lcd display with dual transistor pixel cells |
| US11830407B2 (en) | 2017-02-10 | 2023-11-28 | L3 Technologies, Inc. | Fault-tolerant LCD display with dual transistor pixel cells |
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