JP2012205304A - 電子増倍画像センサ - Google Patents

Abstract

【課題】低輝度レベルでの画像収集を行う電子増倍画像センサを提供する。
【解決手段】各ピクセルは、半導体能動層１２の表面に、フォトダイオード領域（ＰＨＤ）、電荷蓄積ノード１８、およびフォトダイオードから蓄積ノードに電荷を転送するための転送構造を含んでいる。転送構造は、フォトダイオードに隣接する第１の転送ゲート（ＴＲ１）、蓄積ノードに隣接する第２の転送ゲート（ＴＲ２）、および第１と第２の転送ゲートの間に位置する電子増倍増幅構造（ＡＭＰ）を含んでいる。増幅構造は、２個の別々の加速ゲート（ＧＡ、ＧＢ）、および２個の加速ゲートの間に位置し、固定された表面電位を有する中間ダイオード領域（ＤＩ）を含んでいる。電荷が蓄積ノードに転送される前に転送構造内で移動中に、一連の高および低電位が交互に加速ゲートに印加される。増幅は交替の数に依存する。
【選択図】図２

Description

本発明は画像センサに関し、より具体的には低輝度レベル、および任意選択として高輝度レベルでの画像収集を意図したものに関する。

光度が低いとき、マトリクス画像センサのピクセルはほとんど電子を収集しない。画像を取得するために積分時間を大幅に延ばす必要があるが、これは信号対ノイズ比を悪化させる。

ＣＣＤ（電荷結合素子）技術において、光により自然に発生した電子から追加的な電子を生じる電子増倍システムをセンサ内に組み込むことは既に提案されている。次いで受信された電気信号は従ってある乗数で増倍される。ノイズも増大するが、信号よりも増大率は低い。

ＣＣＤ技術におけるこれらの電子増倍原理は、電荷転送ゲート間に存在する電位差を増すことにより、移動中に電子を加速することからなる。そこに伝達されるエネルギーは、これらの原子内の電子を価電子帯から伝導帯へ通過させるべく半導体材料の原子と衝突するのに充分である。これらの電子は電子正孔対を形成し、その電荷担体自身が加速されて更なる衝突を生起させることができる。その結果生じるのが電子増倍現象である。

電子がゲートからゲートへ移動するため上述の現象がＣＣＤセンサに生じ、特定のゲートに掛かる電圧が増大することでこの増倍を生起させるべく電子を大幅に加速することが可能になる。

しかし、各ピクセル内に電荷電圧変換回路（数個のトランジスタ）を含む能動ピクセルセンサにおいて、各積分期間の直後に電子パケットが電圧変換されるため、増倍は不可能である。電子は、ゲートからゲートへ移動しない。しかし、ピクセル内でフォトダイオードと電荷蓄積ノードの間で多ゲート増倍段を使用する能動ピクセルセンサが既に提案されている。しかし、当該段は、特に増倍ゲートの電荷転送が低品質なことに起因して損失を生じる。これらのゲートが互いに重なり合っていれば損失は防げるが、その場合少なくとも２段のゲートを備えた、より高価な技術を用いる必要がある。

本発明は、能動ピクセルを使用するにも拘わらず、たとえ光度が極めて低い場合でも満足な画像を提供する目的で電子増倍を可能にする画像センサを提案する。当該センサは、２段のゲートを使用しない。

センサは半導体基板に形成されていて、各ピクセルは、半導体能動層の表面に、フォトダイオード領域、電荷蓄積ノード、蓄積ノードに蓄積された電荷を読み出す読み出しトランジスタ、蓄積ノードの電位をリセットするリセットトランジスタ、およびフォトダイオードの光により生じた電荷の電荷積分時間経過後にフォトダイオードから蓄積ノードに電荷を転送する転送構造を含んでいて、当該転送構造が、フォトダイオードに隣接する第１の転送ゲート、蓄積ノードに隣接する第２の転送ゲート、および第１と第２の転送ゲートの間に位置して２個の別々の加速ゲートを含む増幅構造、２個の加速ゲートの間に位置し、固定された表面電位を有する中間ダイオード領域、転送ゲートから少なくとも１個の第１の加速ゲートに電荷を転送すべく最初に第１の転送ゲートに第１の転送パルスを印加する手段、次いで一方の加速ゲートからもう一方の加速ゲートへ中間ダイオード領域を通って連続的に電荷を転送すべく加速ゲートに一連の高および低電位を交互に印加する手段、次いで加速ゲートから蓄積ノードに電荷を転送すべく第２の転送ゲートに第２の転送パルスを印加する手段を含むことを特徴とする。

中間ダイオード領域は好適には、「ピン止め」ダイオード、すなわち基準電位に対して固定された表面電位を有するダイオードと呼ばれてものである。固定された表面電位は、ダイオードの上部を基板の電位にある半導体領域と直接接触させることにより得られる。逆電位の交替は、ゲートの下の電位が、固定された表面電位より高いレベルと低いレベルの間で交替するゲート電位（高電位および低電位）である。

以下の記述全体を通じて、ピクセルにより測定される、光により生じて蓄積された電荷は電子であると考えられ、従って、より高い電位が電荷を収集可能な電位井戸を形成するのに対し、より低い電位は電荷転送を防止する電位障壁を形成する。蓄積された電荷は電子ではなく、正孔であると考えられる。原理は同じであるが、電位および半導体領域の導電性の種類を反転させる必要がある。本発明は、専ら電子蓄積を前提に記述する。

半導体基板は、基準電位に維持されたＰ⁻型半導体能動層を含んでいる。中間ダイオードは、前記層にＮ型拡散領域を含んでいて、この領域は能動層の電位に接続されたＰ型表面領域により覆われている。好適には、フォトダイオードはまた、能動層の電位に上げられたＰ型領域により覆われたれＮ型拡散層により形成されたピン止めフォトダイオードである（ドーピングレベルは必ずしも中間ダイオードとフォトダイオードの両方に対して同じわけではない）。転送ゲートおよび加速ゲートは、薄い絶縁層によりＰ型能動層から絶縁されたゲートである。中間ダイオード領域は、絶縁層により覆われていてよい。

好適には、第１の転送ゲートは、なるべく短い距離、いずれにせよ２個の加速ゲート間の距離より短い距離だけ第１の加速ゲートから離されている。同様に、第２の転送ゲートは、２個の加速ゲート間の距離より短い、なるべく短い距離だけ第２の加速ゲートから離されている。

センサは、非増幅モードまたは増幅モード、さもなければ複合モードで動作することができ、複合モードにより、極めて低レベルの発光および極めて高レベルの発光の両方で極めて大きいダイナミックレンジが実現される。

非増幅モードにおいて、加速ゲートに高および低電位が連続的且つ交互に印加されることはない。第１の転送パルスは電荷をフォトダイオードから加速ゲートに転送し、第２の転送パルスは電荷を加速ゲートから蓄積ノードに転送する。

増幅モードにおいて、第１および第２の転送パルスの間のゲートに逆向きの電位が連続的に交互に印加される。

複合モードにおいて、第１の増幅率で加速ゲートに一連の交替電位を印加することにより画像フレームを１個おきに増幅させ、残りのフレームを第２の増幅率で増幅させる（または一切増幅幅させない、すなわち増幅率が１に等しい）ことが可能である。各ピクセルに対する後続の画像処理は、画像またはピクセル発光基準に従い、一方または他方のフレームからの測定値を用いる。

代替的に、複合モードで動作する別の解決策も提供できる。すなわち、積分時間を一連のフレームにわたり２個の部分に分割することにより全く同一のフレームにわたり２個の増倍率を用いて測定を行ない、第１の積分時間から第１の測定値が得られ第２の積分時間から第２の測定値が得られる。センサは次いで、以下の動作のグループを実行する手段を含んでいる。
−第１の積分時間の終了時点におけるフォトダイオードから増幅構造への第１の電子転送、増幅構造における第１の増倍率による増倍、蓄積ノードの電位のリセットおよび読み出し回路における当該電位の後続サンプリング、第１の増倍率による増倍の後での増幅構造から蓄積ノードへの第１の電子転送、当該転送の後での蓄積ノードの電位のサンプリング、
−増幅構造から蓄積ノードへの第１の転送の後、第２の積分時間の終了時点におけるフォトダイオードから増幅構造への第２の電子転送、第２の増倍率による増倍、増幅構造から蓄積ノードへの第２の電荷転送、および蓄積ノードの電位のサンプリング、および
−蓄積ノードへの電子転送の後で取られたサンプルと、蓄積ノードのリセットと当該転送の間に取られたサンプルとの少なくとも１個の差のアナログ／デジタル変換。

２個の積分時間は好適には異なっていて、好適には短い方の時間がより小さい増倍率に対応している。

一実施形態において、ピクセルの所与の行（または所与の列）の第１の加速ゲートが全て互いに接続され、所与の列（または所与の行）の第２の加速ゲートが全て互いに接続されている。ゲートの列および行はアドレス指定可能であるため、関心対象のこの領域に対応する行および列を選択することによりセンサの関心対象の領域のゲート交替電位ことにより増幅を実行することが可能である。そのような行および列のいずれにも属していないピクセルは、一方のゲートにおいて電位が交替するにも拘わらずそれらの２個の加速ゲートで逆向きの電位が交替しないため、電子増幅を受けない。

本発明の他の特徴および利点は、添付の図面を参照しながら以下の詳細な説明を精査することにより明らかになろう。

能動ピクセル画像センサのピクセルの全体構造を示す縦断面図である。 本発明による修正されたピクセルの構造の縦断面図である。 ピクセルの上面図である。 各種の動作ステップを実行する間における半導体の電位を示す図である。 低輝度レベルでのセンサの動作のタイミング図である。 両方の低レベルおよび高レベルの輝度でのセンサの動作のタイミング図である。

図１に、ＣＭＯＳ技術の従来型能動ピクセルの主な要素を示す。ピクセルは、好適にはより重くドーピングされた層（Ｐ^＋）の表面に形成されたＰ⁻型（記号Ｐ⁻は、この軽いドーピングの表記に用いる）の軽くドーピングされた半導体能動層１２を含む基板１０に形成されている。ピクセルは、周囲を完全に囲む隔離障壁１３により、隣接するピクセルから隔離されている。この障壁は、Ｐ型井戸の上方の表面隔離溝であってよい。

ピクセルはフォトダイオード領域ＰＨＤを含んでいて、その外周は能動層１２の深さ内に一部が埋設されたＮ型半導体領域の輪郭に従う。この埋設領域の上にＰ^＋型の表面領域１６が搭載されていて０基準電位に維持されている。当該フォトダイオードは、「ピン止めされている」（Ｐ^＋表面領域の表面電位が固定されている）と言われる。０基準電位は、Ｐ⁻能動層に印加されたものである。最も簡単な場合において、これは、能動層の下にあって、自身の電位を能動層に印加しているＰ^＋型基板の電位である。表面領域１６は、例えば領域１６が基板１０に再結合するＰ^＋型の深い拡散ゾーン１５に接触するという事実によりこのゼロ電位に維持される。電気的接触はまた拡散ゾーン１５になされて、この接触により領域１６にゼロ電位を印加することができる。

電荷蓄積ノードまたは電荷蓄積領域１８は、フォトダイオード領域ＰＨＤから遠くに設けられていて、フォトダイオードに蓄積された電荷の蓄積ノードへの転送を許可または禁止すべく機能する絶縁ゲートＴＲによりそこから離されている。

電荷蓄積ノード１８は、能動層１２内のＮ型拡散ゾーンである。蓄積ノード上に接点が形成されることにより、蓄積ノードに含まれている電荷量を電気電圧レベルに変換すべくこの領域の電位をフォロワトランジスタ（図示せず）のゲートに印加することができる。

リセットゲートと呼ばれる別のゲートＲＳが、蓄積ノードから電荷を、正リセット電位Ｖｒｅｆに接続されたＮ^＋型の領域である排出ドレイン２０内に全て転送すべく機能する。

簡便のため、図面は、ピクセルおよび特に、蓄積ノード１８の電位をコピーするためのフォロワトランジスタ、ピクセルに多数の行を有するマトリクスが存在する場合はフォロワトランジスタのソースをマトリクスの列導体に接続可能にするための行選択トランジスタに従来から存在する要素を示さない。これらの要素は、いずれの場合も、フォトダイオードを囲む隔離領域１３の外側に位置している。同様に、フォトダイオードＰＨＤの電位をリセットするためのゲートは図１の断面図に示していない。このゲートを用いて、積分期間の開始時点においてフォトダイオード電荷をドレイン（図示せず）に排出する。

ピクセルは一般に以下のように動作する。すなわち、積分時間Ｔにわたりフォトダイオード領域ＰＨＤを発光させることで、電荷（この場合は電子であるが、全ての導電型および印加される電位差の符号が反転されていれば正孔であってよい）を生成する。これらの電荷はフォトダイオードのＮ領域に蓄積される。時間Ｔが終了する前に、蓄積ノードの電位は、リセットゲートＲＳによりＶｒｅｆにリセットされる。時間Ｔ終了時点において、転送パルスがゲートＴＲに印加され、フォトダイオードに蓄積されている電荷が蓄積ノードへ排出される。新たな積分期間が開始される間、蓄積ノードの電位がフォロワトランジスタ（図示せず）に伝達される。

本発明によれば、２個の加速ゲートを有する電子増倍構造を転送構造に組み込むことにより、電荷をフォトダイオードから蓄積ノード１８に転送することが可能になる。

その結果生じるピクセル構造を図２の断面図に、および図３の上面図に示す。

第１に、転送ゲートはここで２個の転送ゲート、すなわち上流転送ゲートＴＲ１および下流転送ゲートＴＲ２に分割される。

第２に、転送ゲートＴＲ１とＴＲ２の間に、間隙により離された２個の加速ゲートＧＡ、ＧＢを含む増幅構造ＡＭＰが配置される。この間隙は中間ダイオード領域ＤＩにより占領され、当該領域はフォトダイオードと同様にピン止めダイオードを構成している。これは従って、能動層１２内のＮ型の拡散領域３４のフォトダイオードと同様に（但し必ずしも同じドーピングレベルとは限らない）からなり、この領域はＰ^＋型の表面領域３６により覆われている。この領域３６は、図２では見えないが、例えばフォトダイオードの領域１６に接触する領域１５と同様の基板に再結合するＰ^＋型の深い領域３８に接触するという事実により０基準電位に維持されている。

加速ゲートＧＡは、転送ゲートと同様に絶縁ゲートである。これは、ドーピングが不要な狭い間隙（用いる技術に応じてなるべく狭い）により、第１の上流の第１の転送ゲートＴＲ１から離されている、すなわち、層１２により直接形成することができる。同様に、加速ゲートＧＢは、なるべく狭い間隙により第２の転送ゲートＴＲ２から離されている。

転送構造（ゲートＴＲ１、ＴＲ２、ゲートＧＡ、ＧＢ、および中間ダイオード領域）は好適には、図示しない吸収性または反射性の不透明な層により、光からマスキングされている。

対象とする転送または増幅フェーズに応じて高または低電位を加速ゲートＧＡ、ＧＢに直接印加すべく電位切換手段が設けられている。これらの切換手段は、ピクセル内に存在しないため図示しない。

図４に、センサの動作原理を説明する能動層１２の電位の説明図を示す。センサを通る断面は、線図４Ａ〜４Ｆに模式的に示す各種ステップの間に井戸および電位障壁が生じる場所を示すために図の上部へ移されている。電位は、従来通り下向きに増大するように示す。

ライン４Ａは、フォトダイオードＰＨＤから増幅構造への電荷転送の瞬間における、電荷積分ステップ終了時点での電位を示す。この転送は、ゲートＴＲ１により、当該ゲートを下回るまで電位障壁を下げることにより制御される。電荷は、この瞬間に高電位に上げられたゲートＧＡの下で排出される。ゲートＧＢは低電位であるが、高電位であってもよい。中間ダイオードＤ１は、ここでは基板１０の電位である能動層１２の基準電位に領域３６を維持することにより設定された内蔵電位である。中間ダイオードの内蔵電位は、フォトダイオードの内蔵電位と僅かに異なっていてよい。

この第１の転送の後で、電荷増幅フェーズが生じる。このフェーズは、ライン４Ｂ〜４Ｆに示す交替電位の増倍（数十、数百、または数千）を含んでいる。ゲートＧＡの下に閉じ込められた電荷は、第１に、ゲートＧＢの方へ切替えられ（ステップ４Ｂ、４Ｃ）、次いで再びゲートＧＡの方へ切替えられる（ステップ４Ｄ、４Ｅ）。この切り替えは、高電場を確立する電位により生じる。電荷担体加速の影響下で、電子−正孔ペア、従って追加的な電子が各々の切り替えで生成される。切り替えの間のゲインは極めて低いが、切り替えの回数で増倍される。一連のステップ４Ｂ〜４ＥがＮ回繰り返されて所望の最終増幅率が得られる。無論、電場がこれらの電位に依存し、且つ電場を印加するステップの間における衝突毎に生じる電子の個数が通過する電子に作用する電場に依存するため、回数ＮはゲートＧＡ、ＧＢに印加される電位に依存する。

より正確には、
−ステップ４Ｂにおいて、ゲートＧＢの下の電位障壁が下げられて、当ゲートの下に電位井戸が形成され、ＧＡは高電位に維持される。
−ステップ４Ｃにおいて、ゲートＧＡの電位が下がることにより、ゲートＧＡからゲートＧＢに電荷を切替える。
−ステップ４Ｄにおいて、ゲートＧＡの下に電位井戸が形成される。
−ステップ４Ｅにおいて、ゲートＧＢの電位が下がり、ゲートＧＢからゲートＧＡに電荷が排出される。

従ってゲートＧＡ、ＧＢには、逆向きの電場が交互に生じ、一方のゲートの電位が中間ダイオードＤＩの内蔵電位より高い電位障壁を当該ゲートの下に形成し、他方のゲートの下の電位が、中間ダイオードの内蔵電位より深い電位井戸を当該ゲートの下に形成する。

Ｎ回連続して交替した後で、処理はステップ４Ｃで停止し、電荷が転送ゲートの下から蓄積ノード１８に転送される。

ステップ４Ｆはこの最終的な転送を表す。すなわちゲートＧＡの電位が下がり（ゲートＧＢの電位は高いままであるのに対し）、転送ゲートＴＲ２の電位は上昇する（ゲートＴＲ１の電位は低く、且つ低いままであるのに対し）。ゲートＧＢの下に存在する電荷が蓄積ノードに排出され、転送ゲートＴＲ２がその電位を下げることにより閉鎖されている場合、当該ノードに集中する。

中間ダイオードＤＩの幅、すなわち加速ゲート間の距離は、半導体の電位を少なくともダイオードの中心で固定された状態に維持するのに充分大きい。間隙が狭過ぎる場合、電位は隣接ゲートの影響を受けるであろう。

中間ダイオード領域は、加速ゲートの下に位置する領域とは異なり、決して電荷を蓄積することが無い。中間ダイオード領域は、ゲートＧＡの下の領域からゲートＧＢの下の領域へ移動する電荷の通過領域である。

Ｐ^＋領域３６は、薄い絶縁層により覆われていてよい。この絶縁層は、移動が領域３６の下の空間で生じ、表面では生じないため、一方のゲートから他方のゲートへ加速される電子により劣化されない。

本画像センサ構造の各種の可能な動作モードについて以下に述べる。

一般に、ピクセルは行および列の形でピクセルのマトリクスの一部を形成し、任意の行のピクセルが行導体によりアドレス指定可能であって、任意の列のピクセルの出力が列導体に接続されている。二重サンプリング読み出し回路が列の下部に配置されていて、ピクセルの行を選択した際に列導体に現れる電位をサンプリングする機能を果たす。列導体に現れる電位は蓄積ノードの電位に対応しており、リセット電位または選択されたピクセルの発光に対応する有用な信号電位であってよい。読み出し回路はリセット電位および有用な電位をサンプリングしてメモリに保存する。読み出し回路は両者の間の差を判定し、当該差をデジタル信号に変換する。

図５のタイミング図は、例えば夜間に見る場合の、低光度でのセンサの一動作モードを示す。

２個の連続するフレームＦＲ１、ＦＲ２を図５に示す。

信号ＧＲはフレームの開始時点におけるフォトダイオードの電位のリセットを表し、これは全てのピクセルについて一般的であって、例えば上述のフォトダイオードのリセットゲートを開けることにより実行される。

信号ＲＳは、蓄積ノードの電位をリセットするパルスを表す。この信号は、読み出しの瞬間で各行について連続的に送信される。

列の下部におけるサンプリング信号は、ＳＨＲ（蓄積ノードリセットレベルのサンプリング）、およびＳＨＳ（増幅構造により増幅された電荷が当該ノードへ排出された後での蓄積ノード有用レベルのサンプリング）と表記される。これらの信号は、読出動作を行なう間、１行づつ連続的に送信される。

ラインＴＲ１、ＴＲ２は、ゲートＴＲ１、ＴＲ２に各々印加されたパルスを表す。信号ＴＲ１は全てのピクセルについて一般的に印加されるのに対し、信号ＴＲ２は１行ずつ送信される。

ラインＧＡ、ＧＢは、増幅構造のゲートＧＡ、ＧＢに高および低電位が何回も交互に印加される期間を示す。これらの電位は、増幅が要求されるマトリクスのそれら全てのピクセル（例えばマトリクスの全ピクセル、または関心対象領域の全ピクセル）に印加される。

フレームＦＲ１に対する一連のステップは以下の通りである。
−信号ＧＲによりフォトダイオードをリセットし、当該リセットステップの終了時点が全ピクセルの積分期間の開始時点となる。信号ＧＲの終了時点が電荷積分時間Ｔｉ１の開始時点を決定する。周期的なフレームの全（定数）期間が最初に一般的なリセット時間、およびこれに続く積分時間Ｔｉ１を含むことを考慮すれば、信号ＧＲが長いほど積分時間は短い。
−フォトダイオードにおける電荷積分。および
−全てのピクセルに対して第１の転送ゲートＴＲ１を開き、積分時間Ｔｉ１終了時点で増幅構造ゲートＧＡの下のフォトダイオードから電荷を全て排出し、時間Ｔｉ１の終了時点を決定するのはゲートＴＲ１の開放の終了時点である。

この後、次のフレームＦＲ２の電荷積分が開始されるが、第１のフレームから生じる信号の処理は、ゲートＧＡ、ＧＢに交替電位を印加することによる増幅構造の増幅により継続する。交替の回数は、電子の個数を第１の増倍率ｋ１だけ増倍すべく選択されている。

次に、以下の動作が１行づつ連続的に実行される（行をＬ_ｎで表し、これに続く行をＬ_ｎ＋１で指す）。
−蓄積ノード１８（信号ＲＳ）の電位をリセットする。
−列の下部に配置されたサンプリング回路（対象行に対する信号ＳＨＲ）により、蓄積ノードのリセット電位レベルをサンプリングする。
−対象行について第２の転送ゲートＴＲ２を介してゲートＧＢから蓄積ノードに電荷を転送する。
−列の下部のサンプリング回路（対象行に対する信号ＳＨＳ）により、対象行のピクセルの蓄積ノードの電位をサンプリングする。
−２個のサンプル間の差をアナログ／デジタル変換する。

４個の連続的な信号ＲＳ、ＳＨＲ、ＴＲ２、ＳＨＳ、およびアナログ／デジタル変換は、第２のフレームＦＲ２の電荷積分が生じる間、各行について繰り返される。

実行される測定は、変換された値が、蓄積ノードがリセットされた直後に取られた電位サンプルと、電荷が増幅構造から蓄積ノードへ排出された後で取られた後続の電位サンプルとの差であるという意味で、真に相関がある二重サンプリングによる測定である。

低輝度レベルで見る場合、極めて大きい数Ｎの交替電位が印加される。中程度の輝度レベルで見る場合はより少ない数が印加される。高輝度レベルで見る場合、ゲートＧＡ、ＧＢには逆電位が交互に印加されることは無い。

極めて高コントラストの画像（同一画像内に極めて低輝度のピクセルと高輝度のピクセルが存在）の場合、２個の異なる連続的なフレームＦＲ１、ＦＲ２内で２個の異なる増倍率ｋ１、ｋ２を用いて、最も適切な測定値が得られるフレームが各々のピクセルについて選択される。従って、完全な画像を得るために２個のフレームが存在しなければならない。積分時間もまた２個のフレームで異なっていてよい。すなわち、奇数フレームの時間Ｔｉ１および偶数フレームの時間Ｔｉ２である。好適には、短い方の時間、例えばＴｉ１は、より低い増幅率、例えばｋ１を有するフレームに対応する。

低い方の増倍率で測定されたピクセルについてアナログ／デジタルコンバータにより確定された数値に対し、異なる条件下で行なわれた測定が同スケールであるように、比率ｋ２／ｋ１、すなわち低い方の増倍率に対する高い方の増倍率の比率を掛ける必要がある。また、短い方の積分時間（例えばＴｉ１）で測定された値に、比率Ｔｉ２／Ｔｉ１を掛けることも必要である。

積分時間が同一であろうと異なっていようと、２個の異なる増幅率を有する２個のフレームを用いることの短所の一つは、これら２個のフレームが単一画像を形成することを求められていて、そのため画像配信速度が低下するという事実である。

より高速な別の動作モードでは、１個のフレームだけが用いられ、その際に積分時間は２個の部分に分けられている。すなわち、各部分は電子積分および電子の個数の増幅を含んでいて、増幅率は２個の部分で異なる。２個の部分の積分時間は、同じであっても、異なっていてもよい。第１の積分時間には低い方の増幅率と短い方の時間を用いることが好適である。

図６（完全な画像を収集するために１個のフレームしか用いないため、単一のフレームＦＲを示し、図が煩雑にならないようピクセルの行に対応する信号だけを示す）に示すような各行に対する２回の積分時間の動作は以下の通りである。
−当該行に対する積分期間を開始すべく、対象行について信号ＧＲによりフォトダイオードをリセットする。
−フォトダイオード内で電荷積分を行なう。
−第１の転送ゲートＴＲ１を開いて、第１の好適には短い積分時間Ｔｉ１、すなわちフレームの全積分時間の半分より短いか極めて短い時間の終了時点でフォトダイオードから増幅構造に全ての電荷を転送し、フォトダイオードはゲートが閉じると直ちに電荷積分を再開する。
−第１の低増幅率ｋ１または倍率１（増幅無し）で第１の増幅を行なう。
−信号ＲＳにより蓄積ノード電位をリセットする。
−増倍率ｋ１により増幅された電荷を蓄積ノードに転送すべく、第２の転送ゲートＴＲ２を短い時間開き、当該ゲートを再び閉じる。
−第１の転送ゲートＴＲ１を開いて、第２の積分時間Ｔｉ２の終了時点を定義し、時間Ｔｉ１とＴｉ２の和が当該フレームの全積分時間を構成し、電荷は、増幅構造への２回目の移動および第２の増幅率ｋ２による増幅に対応している。
−第２の増幅終了時点で、且つ増幅された電荷がゲートＴＲ２を介して蓄積ノードに転送される前に、以下のステップが順に実行される。すなわち、現時点で増倍率ｋ１により増幅された第１の積分に対応する蓄積ノードレベルの読み出し回路内での信号ｓｈｓ１による第１のサンプリングを行ない、ついで蓄積ノード（ＲＳ）をリセットし、次いで読み出し回路内でリセットレベル（ｓｈｒ）の第２のサンプリングを行なう。
−最後に、第２の積分時間中に、第２の転送ゲートＴＲ２を開き、従って、蓄積ノードに電荷を転送し、当該電荷は第２の増幅率により増幅され、最後に、蓄積ノードレベルの第３のサンプリングｓｈｓ２（但しこれは条件付きであって体系的ではない）を行ない、第３のサンプリングが生じた場合、第１のサンプリングを代替する。

第３のサンプリングは、ピクセルで測定された発光が、第１の積分時間経過後または第２の積分時間経過後のいずれかにおいて、測定チェーンを飽和させるリスクの存在を示す閾値を上回った場合、実行されない。

第３のサンプリングが実行されなかった場合、第１のサンプルと第２のサンプルの差がデジタル化される。これにより、第１の積分の結果だけを保持することになる。

一方、第３のサンプリングが実行された（飽和のリスクが無い）場合、第３のサンプルで第１のものを代替する。次いで第３と第２のサンプルの差がデジタル化され、これにより第２期間における積分の結果だけを測定することになる。この差は、最初の２個のサンプル間の差のデジタル化とは異なり、真の相関を有する二重サンプリング測定である。

第１のケース（第３のサンプリング無し）で得られた数値に、増倍率、すなわち比率（ｋ２×Ｔｉ２）／（ｋ１×Ｔｉ１）を掛けて、第２のケース（第３のサンプリング有り）と同じスケールで参照できるようにする。

条件付きの第３のサンプリングを実行するために、第２の測定終了時点、且つ条件付きの第３のサンプリングの瞬間の直前の時点ｔ_ｃｏｍｐで蓄積ノード電位レベルをテストすることができ、あるいは第１の測定終了時点で蓄積ノード電位レベルをテストすることができる。

読み出し回路は、この目的のためにテスト回路を含んでいて、その作用は信号ｓｈｓ２の生成を許可または禁止することである。当該回路はまた、テストの結果を保存し、その結果を用いて差の測定結果に増倍率（ｋ２×Ｔｉ２／ｋ１×Ｔｉ１）を掛ける必要がある否かを判定する。

図６に示す、ある行に対する全ての信号は、次のおよび以後の行に対しても同様に、但し時間ΔＴずらせて反復されなければならない（いわゆる「ロールシャッタ」動作）。時間ΔＴは、３個のサンプルを取り、サンプル間差のアナログ／デジタル変換を行なうために必要な時間である。

ゲートＧＡ、ＧＢが増幅を行なう増幅時間は、積分期間の長さと全ての行の読み出しに必要な時間との差に制限する必要がある点に留意されたい。これは、全ての行が連続的に読み出されるためである。例えば、積分時間が１５ミリ秒であって、読み出しに必要な時間が約５ミリ秒（例えば１０２４行の場合、１行当たり５マイクロ秒）である場合、増幅時間は１０ミリ秒に制限されなければならない。

条件付きのサンプリングテストは読み出し回路内で実行される。一例において、閾値コンパレータが、ゲートＴＲ２を介した第２の転送の直後に蓄積ノード電位レベル（列導体に存在）を比較して、第３のサンプリングを許可するかまたは除外する。特に第１の積分時間Ｔｉ１が短い方である場合に適用可能な別の例では、アナログ／デジタルコンバータがランプコンバータであって、第１のサンプリングの結果に対して高速な暫定変換を実行し、この高速暫定変換の結果に応じて、条件付きのサンプリングの許可がまたは禁止され、全てのケースで、コンバータは最終変換を再開する。暫定変換は、コンバータの入力コンパレータの出力を観測することからなる。コンパレータは、自身の２個の入力端で、有用な信号およびリセットレベルサンプルを受信する。所定の持続期間の短い線形電圧ランプが有用な信号入力に適用されて有用な信号に追加される。コンパレータは、自身の入力端間の差動電圧がゼロになる都度切替わる。コンパレータは、発光が低い場合、ランプの終了前に切り替わるが、発光が高い場合は切り替わらない。

読み出し回路において２個ではなく３個のサンプリングキャパシタを用いる場合、体系的（無条件）サンプリングｓｈｓ２を実行することができる。リセットレベル、第１の増倍率での第１の積分時間に対応する測定値レベル、および第２の時間に対応する測定値レベルが各々３個のコンデンサに蓄積される。次いで、第２と第１のコンデンサの電圧間の差のアナログ／デジタル変換、さもなければ第３と第２のコンデンサの電圧間の差の変換が実行される。変換された値は従って、各行について、以下の順序で動作が実行される前提で、真の相関を有する二重サンプリングから生じる値であってよい。
−蓄積ノードレベルのリセットを実行する。
−第１のコンデンサ内で当該レベルのサンプリングを行なう。
−第１の積分の結果（増幅構造により増幅された）を蓄積ノードに転送し、次いで第２の積分時間Ｔｉ２終了時点においてフォトダイオードから増幅構造へ転送する。
−第２のコンデンサ内で蓄積ノードレベルのサンプリングを行なう。
−第２の増幅された積分の結果を蓄積ノードに転送する、但し後者を先にリセットされていない。
−第３のコンデンサ内でレベルのサンプリングを行なう。

この動作モードでは、以前と同じ方法で、実行すべき変換を選択するための発光レベル条件が存在する。当該条件は以前と同様であって、サンプリングｓｈｓ２の許可ではなく、変換に用いるサンプルの選択（第１または第３）に影響する。

最後に、一実施形態において、所与の行のピクセルのゲートＧＡが行導体により制御され、所与の列のピクセルのゲートＧＢが列導体により制御される。電位の交替による増幅は、ゲートＧＡおよびゲートＧＢの両方が周期的な電位の交替を受信する場合にだけ生じる。ピクセルのいくつかの行だけを選択して、それらのゲートＧＡに交替電位を印加するための手段、およびピクセルのいくつかの行だけを選択して、それらのゲートＧＢに別の交替電位を印加するための手段を提供することができ、２個の交替が組み合わされて逆符合の電場を交互に生じさせる。この場合、これらの行と列の交点におけるピクセルだけが、これらのピクセルにおける電子増倍により増幅される。従って、画像における関心対象領域、特に暗い領域を選択して、前記領域に電子増倍により増幅を適用し、他の領域には適用しないことが可能である。

関心対象の領域のこのような選択がもたらす可能性を、全く同一の画像取得に対する２個の異なる増倍率の選択がもたらす可能性と組み合わせることができ、これらの２個の増倍率を同じ関心対象領域に適用することが可能である。

１０ 基板
１２ 半導体能動層
１３ 隔離障壁
１５ 拡散ゾーン
１６ 表面領域
１８ 電荷蓄積ノード
２０ 排出ドレイン
３４ 拡散領域
３６ 表面領域
４Ａ〜４Ｆ パルス
ＡＭＰ 増幅構造
ＤＩ 中間ダイオード領域
ＦＲ１，ＦＲ２ フレーム
ＧＡ，ＧＢ ゲート
ＧＲ リセット信号
ｋ１，ｋ２ 増倍率
Ｌ_ｎ，Ｌ_ｎ＋１ 行
ＰＨＤ フォトダイオード領域
ＲＳ リセットパルス
ＳＨＲ，ＳＨＳ サンプリング信号
Ｔｉ１，Ｔｉ２ 電荷積分時間
ＴＲ１，ＴＲ２ 転送ゲート

Claims (5)

1. 半導体基板（１０）に形成された能動ピクセルセンサであって、各ピクセルは、半導体能動層（１２）の表面に、フォトダイオード領域（ＰＨＤ）、電荷蓄積ノード（１８）、前記蓄積ノードに蓄積された電荷を読み出す読み出しトランジスタ、前記蓄積ノードの電位をリセットするリセットトランジスタ、および前記フォトダイオードの光により生じた電荷の電荷積分時間経過後に前記フォトダイオードから前記蓄積ノードに電荷を転送する転送構造を含んでいて、前記転送構造が、前記フォトダイオードに隣接する第１の転送ゲート（ＴＲ１）、前記蓄積ノードに隣接する第２の転送ゲート（ＴＲ２）、および前記第１と第２の転送ゲートの間に位置して２個の別々の加速ゲート（ＧＡ）および（ＧＢ）を含む増幅構造（ＡＭＰ）、前記２個の加速ゲートの間に位置し、固定された表面電位を有する中間ダイオード領域（ＤＩ）、前記転送ゲートから少なくとも１個の第１の加速ゲート（ＧＡ）に電荷を転送すべく最初に前記第１の転送ゲート（ＴＲ１）に第１の転送パルスを印加する手段、次いで一方の加速ゲートからもう一方の加速ゲートへ前記中間ダイオード領域を通って連続的に電荷を転送すべく前記加速ゲートに一連の高および低電位を交互に印加する手段、次いで前記加速ゲートから前記蓄積ノードに電荷を転送すべく前記第２の転送ゲート（ＴＲ２）に第２の転送パルスを印加する手段を含むことを特徴とするセンサ。
2. 前記中間ダイオード領域が、基準電位に対して固定された表面電位を有するピン止めダイオードであり、逆電位の交替は、ゲートの下の電位が、前記固定された表面電位より高いレベルと低いレベルの間で交替する高電位および低電位であることを特徴とする、請求項１に記載のセンサ。
3. 前記半導体基板が、前記基準電位に維持されたＰ型半導体能動層を含み、前記中間ダイオードが、前記層にＮ型拡散領域を含んでいて、前記領域が前記能動層の電位に接続されたＰ型表面領域により覆われている、請求項１または２に記載のセンサ。
4. 偶数フレームと奇数フレームの間で異なる増幅率を適用する手段を含むことを特徴とする、請求項１〜３のいずれか１項に記載のセンサ。
5. 同一フレームにわたり連続的に第１の積分時間にわたる測定および第２の積分時間にわたる測定を実行する手段と、第１の時間にわたり実行された積分の増幅の後、または第２の時間にわたり実行された積分の増幅の後で、前記蓄積ノード上の電位レベルに応じて前記２個の測定値のうち１個を選択するための手段とを含むことを特徴とする、請求項１〜３のいずれか１項に記載のセンサ。

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