JP6074716B2 - 非常に大きなダイナミックレンジを有する画像センサー - Google Patents

Description

本発明は画像センサーに関し、とりわけ非常に低い輝度レベル及び非常に高い輝度レベルの双方において画像を集めることを目的とするセンサーに関する。

固体電子センサーの大部分は平均的な輝度レベルに対して良好に動作する。それらは又、画像の供給速度を損ねるほど、統合期間を大幅に増すことにより、低い輝度レベルにおいても動作可能である。さらに、統合期間の増加はその用途と相容れ得ない。例えば、監視カメラは一般的に１秒間当たり３０の画像を提供しなければならず、従って統合期間を制限する。これらのセンサーは、輝度レベルが飽和状態に達する一定の輝度を超えて増加する時にも動作可能である。

或るセンサーは低い輝度レベルにおいて動作するよう、特別に設計されている。しかしそれらは、その光景の幾つかの点がより明るいとき、平均的な輝度に対しても非常に急速に飽和する。これらのセンサーの中には、電子増倍センサーが含まれる。

別のセンサーは、光依存性の対数で表された（又は少なくとも２つの傾斜を有する）応答曲線を確立できるようにする複雑なシステムを用いて、高輝度で動作するように設計されている。これらのセンサーは低い輝度レベルではうまく動作できない。

非常に大きな上向き又は下向きのダイナミックレンジを有するセンサー、すなわち同一の非常にコントラストの強い画像内であっても、非常に高い輝度レベル及び非常に低い輝度レベルの双方において動作可能なセンサーに対する必要性が存在する。

本発明は、各々の画素が少なくとも１つのフォトダイオード、電荷蓄積ノード、電子増倍増幅構造、フォトダイオードから増幅構造に電子を移動させる手段、増倍後に電子を増幅構造から蓄積ノードに移動させる手段、蓄積ノードへの電子の移動前に蓄積ノードの電位を再度初期化するためのトランジスタを備える、能動画素を有するセンサーを提案する。そのセンサーはさらに、再初期化後及び蓄積ノードへの電子の移動後に電荷蓄積ノードの電位をサンプリングするため、及び対応する輝度測定を提供するための読み取り回路を備え、そのセンサーはさらに画像フレームの過程で、第一の継続期間（Ｔｉ１）の後にフォトダイオードから増倍構造への電荷の最初の移動を実行するため、及び次に蓄積ノードへの電荷の最初の移動前に、第一の電子増倍係数（ｋ１）を増幅構造に与えるための手段と、同じ画像フレームの過程で、第二の継続期間（Ｔｉ２）の後にフォトダイオードから増倍構造への電荷の第二の移動を実行するため、及び次に増倍構造から蓄積ノードへの電荷の第二の移動前に、第一とは異なる第二の電子増倍係数（ｋ２）をその構造に与えるための手段と、画素の輝度に応じて；実際には蓄積ノードへの電子の移動後の、蓄積ノードの電位レベルに応じて、第一の係数又は第二の係数に対応する輝度測定を画素ごとに選択する手段とを備える。

言い換えれば、センサーは２つの統合時間に対応し、そして２つの異なる増倍係数に対応する、２つの連続する電荷の移動を、各画像フレームに対して実行することにより、１つの画像の光景を観察する。２つの増倍係数のうちの１つを有する画素に関する電子の測定量が、別の係数の方がより適切であろうことを示す信号レベルに至る場合、この測定はこの画素に関して破棄され、別の係数について行われた測定が保持される。

大きい方の増倍係数を用いてなされる測定を伴う試験の実施が可能である。電子の測定量が大きすぎる（画素が飽和した可能性を示す）場合、この測定は破棄され、小さい方の増倍係数を用いてなされた測定が用いられる。しかし、小さい方の増倍係数に対する電位レベルを観察することによって進めることもまた可能である。電子の測定量が小さ過ぎる場合、この測定はそれが有意でないため破棄され、大きい方の係数を用いてなされた測定が用いられる。

小さい方の増倍係数は１以上であり、すなわちそれは増倍がない又はほぼないことに相当し得るが、電子はそれにもかかわらず増幅構造を横切って通過する。大きい方の係数は２〜１００、又は或る場合にはそれ以上に及び得る。

小さい方の増倍係数を用いてなされる輝度測定の数値は、２つの係数を用いてなされる測定が同じ尺度で参照されるように、その２つの係数の比率を乗じられる。

増倍係数同士が異なるのみならず、さらに、２つの測定に関する統合時間が異なることが望ましい。ここでも、小さい方の増倍係数を用いて行われる測定は、より短い統合時間でなされ、大きい方の増倍係数を用いて行われる測定は、より長い統合時間でなされることが望ましい。

より短い時間でなされた輝度測定から生じる数値は、より短い統合時間に対する、より長い統合時間の比率を乗じられる。

望ましくは、センサーは：
― 増幅構造から蓄積ノードへの電荷の最初の移動前に、蓄積ノードの電位の再初期化を行い、この最初の移動後に蓄積ノードの電位のサンプリングを行う手段と、
― 増幅構造から蓄積ノードへの電荷の第二の移動前に、読み取り回路における蓄積ノードの電位の再初期化及び、電位のサンプリングを行い、この第二の移動後に蓄積ノードの電位のサンプリングを行うための手段と、
― 読み取り回路において、蓄積ノードへの電子の移動後に採取されたサンプルと、蓄積ノードの再初期化とこの移動の間に採取されたサンプルとの間の、少なくとも１つの差のアナログ−デジタル変換を行うための手段と
を備える。

これら３つの動作グループを実施する上で、２つの主な可能性が想定され得る。第一の可能性において、アナログ−デジタル変換器の上流に位置する読み取り回路内で２つのサンプリング・コンデンサが使用され、一方のコンデンサは蓄積ノードの再初期化レベルをサンプリングするために用意され、他方のコンデンサは蓄積ノードへの電子の移動後のレベルをサンプリングするために用意される。この場合、蓄積ノードへの最初の移動から生じるレベルは、第二のコンデンサにおいて体系的にサンプリングされ、次に第二の移動から生じるレベルは、第二のコンデンサにおいて条件付きで再度サンプリングされる。第二の増倍係数はより大きい。統合の第二の期間もまたより長いことが望ましい。その条件は、移動後の蓄積ノードの信号レベルの条件であり、その目的は画素が飽和する危険性がない場合にのみ、再度サンプリングを行うことである。その条件の試験は、蓄積ノードへの最初の移動後又は第二の移動後の、蓄積ノードの電位レベルに基づいて実施され得る。

別の動作モードにおいて、読み取り回路は３つのサンプリング・コンデンサを備える。第一のコンデンサはここでも、再初期化レベルのサンプリング用に用意し、第二のものは第一の移動後のレベルをサンプリングするために機能し、第三のものは第二の移動後のサンプリングのために機能する。この動作モードにより、真の相関する二重のサンプリングを行うことが可能になる。

各画素において、（フォトダイオードから増幅構造に移動させるための）第一の移送ゲートと、（増幅構造から蓄積ノードに移動させるための）第二の移送ゲートとの間に挿入された電子増倍増幅構造は、第一と第二の移送ゲートの間に位置する２つの別個の加速ゲートと、２つの加速ゲートの間に位置する固定された表面電位を有する中間のダイオード領域と、中間のダイオード領域を通して、１つの加速ゲートからもう１つの加速ゲートへの電荷の連続的な移動を可能にする、高電位と低電位の交番の連続を加速ゲートに加えるための手段とを望ましくは備える。

増幅率は実際的には交番回数に比例し、従ってそれは交番回数を変更することにより変えられる。交番がゼロ又は事実上無い場合、増幅率は１に等しい。

本発明の他の特徴及び利点は、添付図を参照しながら以下の詳細記述を読むことで明らかになるであろう。

画素内の電子の増倍を可能にする、増幅構造を有する能動画素を伴う画像センサーの一般的構造の縦断面を表わす。 ２つの異なる連続的な統合時間へと分解されるフレームの過程で、画像が集められる場合の、動作タイムチャートを表わす。 図２のタイムチャートに従って、画像を集めることを可能にする読み取り回路を表わす。 ２つの異なる統合時間と、その２つの統合時間のための相関する二重のサンプリングとを伴う、タイムチャートの変形を表わす。 図４のタイムチャートに従って動作する読み取り回路を表わす。

図１には、画素内に電子増倍増幅構造を含む、１つの例示的ＣＭＯＳ技術の能動画素の主要な素子が表わされている。

画素は、より重度にドーピングされた層（Ｐ＋）の表面に形成される、軽度にドーピングされたＰ型（記号Ｐ−は、この弱いドーピングを示すために用いられる）の半導体能動層１２を好ましくは含む、基板１０内に形成されている。画素は隣接する画素から、それを完全に取り囲む絶縁障壁１３によって絶縁されている。この障壁は、Ｐ型のウェル上部の表面絶縁トレンチであり得る。

画素は、フォトダイオード領域ＰＨＤを含み、このフォトダイオード領域の周囲は、能動層１２の深さの一部分の中に埋め込まれたＮ型の半導体領域の輪郭に続く。この埋め込まれた領域の上に、ゼロの基準電位に維持されたＰ＋型の表面領域１６が置かれる。これはいわゆる（Ｐ＋表面領域の表面電位が固定されていることを意味する）「ピン止め」フォトダイオードである。ゼロ基準電位はＰ−能動層に加えられる電位である。最も単純な場合、それは能動層の下に位置し、それ自体の電位を能動層に加えているＰ＋型の基板の電位である。表面領域１６をこのゼロ電位に維持することは、例えば基板１０に通じる、Ｐ＋型の深部に達する拡散１５に、領域１６が接触することによって達成される。電気接点もまた、この接点を通じてゼロ電位を領域１６に加えるために、この拡散１５上に備えられ得る。

電荷蓄積領域、又は電荷蓄積ノード１８は、フォトダイオード領域ＰＨＤの外側に備えられる。それは２つの移送ゲートＴＲ１とＴＲ２の連続、及び２つの移送ゲート間の増幅構造ＡＭＰによってそこから分離される。

電荷蓄積ノード１８は、能動層１２におけるＮ型の拡散である。蓄積ノード内に含まれる電荷量を電圧レベルに変えるように、この領域の電位を（図示されていない）フォロアトランジスタのゲートに加えることを可能にするため、接点がこの領域に形成される。

再初期化ゲートと呼ばれる別のゲートＲＳは、蓄積ノードから、正の再初期化電位Ｖｒｅｆに接続されたＮ＋型の領域である排出ドレイン２０へ移る電荷を空にすることを可能にする。

単純化のために、画素内に通常存在し得る素子、とりわけ蓄積ノード１８の電位をコピーするためのフォロアトランジスタ、及びフォロアトランジスタのソースからマトリックスの列導体への接続を可能にするような、画素の幾行かのマトリックスの場合における行選択トランジスタは図示されていない。これらの素子は、いずれにしてもフォトダイオードと増幅構造の組立を取り囲む絶縁領域１３の外側に位置する。フォトダイオードＰＨＤの電位を再初期化するためのゲートもまた、図１の断面には表わされていない。このゲートは統合期間の開始時に、フォトダイオードの電荷を（図示されていない）ドレインへと放出することを可能にする。

第一の移送ゲートＴＲ１は、統合期間の最後にフォトダイオードから増幅構造への電子の移動を可能にする。第二の移送ゲートＴＲ２は、増幅段階の最後に増幅構造から蓄積ノード１８への電子の移動を可能にする。

この例において、増幅構造は或る間隙により分離された２つの加速ゲートＧＡ及びＧＢを備える。この間隙は中間のダイオード領域ＤＩによって占有され、この領域はフォトダイオードと同様、いわゆる「ピン止め」ダイオードを構成する。それは従って、フォトダイオードのように（しかし必ずしも同じドーピングを伴わずに）、能動層１２におけるＮ型の拡散した領域３４で構成され、この領域はＰ＋型の表面領域３６により覆われる。この領域３６は、これは図中では見られないが、例えばそれがフォトダイオードと接触する領域１５と類似の、基板に通じているＰ＋型の深い領域と接触しているということにより、ゼロの基準電位に維持される。

電位切り換え手段は、関連する移動又は増幅段階に従って、加速ゲートＧＡ及びＧＢに高電位又は低電位を直接加えるように設計される。統合期間の最後に、電子はフォトダイオードから増幅構造に移される。それらはゲートＧＡの下に蓄積される。増幅段階の間、高電位と低電位の交番が逆位相でゲートＧＡ及びＧＢに加えられる。電子は交互にゲートＧＡからゲートＧＢに向けて、及び逆に向けて加速される。それらのゲートに印加される電圧は、衝撃によるイオン化を作り出すのに十分である。加速された電子は別の電子を引き離し、印加された電圧に応じて電子の数を１よりもわずかに大きい係数で増倍する。この係数は電位の交番回数により増倍される。交番回数は数百又は数千であり得る。全体の増幅率は、従って印加される電圧及び交番回数に依存する。切り換え手段は、画素内に無いため図示されていない。それらはマトリックスの行又は列の画素、あるいは全ての画素に共通である。増幅段階の最後に、電子はゲートＧＢの下に蓄積される。それらはそこからゲートＴＲ２を通って蓄積ノード１８に移される。

本発明によれば、増幅構造が少なくとも２つの増幅率、すなわち実際には少なくとも２つの異なる交番回数を用いて動作できるようにし、ゲートに印加された電圧は実際には一定で、次のような技術的要請を理由として選ばれる：各々の交番の際に少しでも電子の数を増すほどかなり高い電圧で、ゲートＧＡ及びＧＢの下に置かれる絶縁酸化物を劣化させるほど高すぎない電圧。第一の増幅率は１に等しくなり得る。すなわちゲートＧＡ及びＧＢにおいて反対の電位の交番が無いか、又は事実上無い、すなわち、ゲートＧＡの下に到達する電子は、その後一度だけゲートＧＢに移され、そこから直接的に蓄積ノードへ出て行く。第二の増幅率は、数十から数百又は数千までに及び得る交番回数を用いて得られる。

一般的に、画素は行と列において画素のマトリックスの一部分を形成し、同一の行の画素は行導体によりアドレスを指定され、同一の列の画素の出力は列導体につながれる。二重のサンプリングに基づく読み取り回路は列の下部に置かれ、画素の行を選択するときに列導体上に現われる電位をサンプリングできるようにする。列導体上に現われる電位は、再初期化の電位又は、選択された画素の輝度に対応する有効な信号の電位であり得る、蓄積ノードの電位に相当する電位である。読み取り回路は再初期化の電位及び有効な電位をサンプリングし、メモリ内に保持する。それは差異を決定し、デジタルへと変換する。

本発明によるセンサーにおける画素の機能の仕方は、電荷の統合とその後の行ごとの画素の読み取りから成る画像フレームＦＲに対して、図２に関連して説明されている。図を過密にしないために、行に対応する信号のみが表わされている。

読み取りは、図２のタイムチャートに関連して説明されている、次の方法で行われる。

信号ＧＲは、例えば上述のフォトダイオードの再初期化ゲートを開くことにより行われる、画素の行に対するフォトダイオードの電位の再初期化を表わす。

信号ＲＳは、蓄積ノードの電位を再初期化するためのパルスを表わす。それは読み取りの瞬間に、各行に対して連続的に発信される。

列の下部にあるサンプリング信号は、ＳＨＲ（ｓａｍｐｌｉｎｇ ｏｆ ａ ｒｅｉｎｉｔｉａｌｉｚａｔｉｏｎ ｌｅｖｅｌ ｏｆ ｔｈｅ ｓｔｏｒａｇｅ ｎｏｄｅ：蓄積ノードの再初期化レベルのサンプリング）及びＳＨＳ（ｓａｍｐｌｉｎｇ ｏｆ ａ ｕｓｅｆｕｌ ｌｅｖｅｌ ｏｆ ｔｈｅ ｓｔｏｒａｇｅ ｎｏｄｅ ａｆｔｅｒ ｄｕｍｐｉｎｇ ｉｎｔｏ ｔｈｉｓ ｎｏｄｅ ｏｆ ｔｈｅ ｃｈａｒｇｅ ａｍｐｌｉｆｉｅｄ ｂｙ ｔｈｅ ａｍｐｌｉｆｉｃａｔｉｏｎ ｓｔｒｕｃｔｕｒｅ：増幅構造により増幅された電荷の蓄積ノード内への排出後の、蓄積ノードの有効なレベルのサンプリング）と称される。これらの信号は読み取りの間に行ごとに連続して発信される。

ＴＲ１及びＴＲ２の線は、それぞれゲートＴＲ１及びＴＲ２に加えられるパルスを表わす。

ＧＡ及びＧＢの線は、高電圧と低電圧の複数の交番が、増幅構造のゲートＧＡ及びＧＢに加えられる継続期間を表わす。これらの電位は、増幅が望まれるマトリックスの全画素（例えば、マトリックスの全画素又は関心のある領域の全画素）に加えられる。

フレームＦＲに対するシーケンスは以下のように行われる：
― 信号ＧＲによるフォトダイオードの再初期化であって、再初期化の最後が統合期間の開始を構成し、信号ＧＲの最後が電荷の統合の第一の継続期間Ｔｉ１の開始を決定する、再初期化、
― フォトダイオード内の電荷の統合、
― 統合の期間Ｔｉ１の最後における増幅構造のゲートＧＡの下のフォトダイオードの電荷を移動させる、第一の移送ゲートＴＲ１の開放であって、それは期間Ｔｉ１の最後を決定するゲートＴＲ１の開放の終わりであり、統合の第一の継続期間は望ましくは短く、すなわちそのフレームの全継続期間の半分未満、又はずっと短く、フォトダイオードはゲートが再度閉じると直ちに電荷の統合を再び開始し、この統合が第二の統合期間Ｔｉ２の間は続く、
― ゲートＧＡ及びＧＢに電位の交番を加えることにより、増幅構造内に現在ある電荷の、低いか又は１（増幅の無い）である第一の増幅率ｋ１を伴う第一の増幅であって、交番回数は第一の増倍係数ｋ１を電子の数に乗ずるように選ばれる、
― 信号ＲＳによる蓄積ノードの電位の再初期化、
― 係数ｋ１により増幅された電荷を蓄積ノードに移動させるための、第二の移送ゲートＴＲ２の短い開放；このゲートの再閉鎖、
― 第二の統合期間Ｔｉ２の最後を定義する、第一の移送ゲートＴＲ１の開放であって、継続期間Ｔｉ１とＴｉ２の和がフレームの全統合期間を構成し、第二の継続期間に対応する電荷が増幅構造内へと通り、第一と異なる第二の増幅率ｋ２で増幅される、
― 第二の増幅の最後及び、ゲートＴＲ２による蓄積ノードへの、増幅された電荷の移動前に、以下がこの順番で行われる。すなわち、読み取り回路において、係数ｋ１により増幅された、第一の統合にこの時点で対応する蓄積ノードのレベルの信号ｓｈｓ１による第一のサンプリング、その後に、蓄積ノード（ＲＳ）の再初期化、その後再初期化レベル（ｓｈｒ）の、読み取り回路における第二のサンプリングが行われる、
― 終わりに、第二の移送ゲートＴＲ２の開放、従って第二の増幅率により増幅された第二の統合期間の電荷の、蓄積ノードへの第二の移動と、最後に蓄積ノードのレベルの第三のサンプリングｓｈｓ２、ただし条件付きであり体系的でなく、それが行われた場合は第一のサンプリングに取って代わる、第三のサンプリングｓｈｓ２。

第三のサンプリングは、第一の統合期間の後あるいは第二の統合期間の後に、画素によって測定された輝度が、測定の連鎖が飽和する危険性を示すしきい値を超えた場合には行われない。

第三のサンプリングが行われない場合、第一のサンプルと第二のサンプルとの間の差がデジタル化される。これは第一の統合だけの結果を保つことに帰する。

逆の場合、第三のサンプリングが行われると（飽和の危険性なし）、第三のサンプルは第一のサンプルの代わりとなる。第三と第二のサンプル間の差はデジタル化され、これは第二の継続期間だけに対する統合の結果を測定することに帰する。この差は、最初の２つのサンプル間の差のデジタル化とは対照的に、真の相関する二重のサンプリングによる測定である。

第一の場合に得られる数値（第三のサンプリングなし）は、（第三のサンプリングを有する）第二の場合と同じ尺度との関連で引き合いに出されるために、（ｋ２．Ｔｉ２／ｋ１．Ｔｉ１）の比率である係数を乗じられる。

第三の条件付きサンプリングを行うために、蓄積ノードの電位レベルを、第二の測定の最後、第三の条件付きサンプリングの直前の瞬間ｔ_ｃｏｍｐに試験すること、又は第一の測定の最後に蓄積ノードの電位レベルを試験することが可能である。

読み取り回路は、信号ｓｈｓ２の生成を場合によって可能にするように作用する、この目的用の試験回路を含む。この回路はさらに試験結果を記憶し、この結果は示差測定結果に増倍係数（ｋ２．Ｔｉ２／ｋ１．Ｔｉ１）を乗じることが必要か否かを決めるために用いられる。

図３の列の下部における読み取り回路は、ゲートＴＲ２の第二の開放の後の瞬間ｔ_ｃｏｍｐにおける、従って第二の統合期間から生じる信号に対する、第三のサンプリングの直前になされる試験に対応する。回路はしきい値タイプの比較器ＣＭＰを含む。第一及び第三のサンプリングはコンデンサＣｓにおいて行われる。第２のサンプリングはコンデンサＣｒにおいて行われる。アナログ−デジタル変換器ＡＤＣは、２つのコンデンサ内に蓄えられた電位のサンプル間の差を変換し、測定結果を提供する。比較の結果（信号ＳＡＴ）は信号ｓｈｓ１の通過に影響しない。しかしそれは、第二の統合期間にわたる輝度がしきい値を超えることをその結果が示す場合、信号ｓｈｓ２の通過を妨げる。比較の結果ＳＡＴは、サンプリングｓｈｓ２を省略する場合、（ｋ２．Ｔｉ２／ｋ１．Ｔｉ１）を乗じることを可能にするために、アナログ−デジタル変換の情報と共に伝送される。

第二の統合の後に続いて到達したレベルを試験するよりも、むしろ第一の統合に続いて到達した、従って第一のサンプルが信号ｓｈｓ１の制御下で格納された瞬間の、レベルもまた試験することが想定できる。特に、ランプ形アナログ−デジタル変換器が使われる場合、最終的な変換が後に続くであろう暫定的な変換を行うために、信号ｓｈｒが終わると直ちに最初の変換勾配を始動させることが可能である。この時点で、第一のサンプルと第二のサンプル間の差は、変換器の端子の所で利用できる。変換器が非常に速くその測定についての情報を与えるように、統合期間Ｔｉ１及び増幅率ｋ１の双方が小さいため、これらのサンプル間の差は小さい。短い暫定的な勾配の後で変換器の出力において達したレベルは、第三の条件付きサンプリングを任意選択的に始動させるために用いられる。暫定的な変換は、変換器の入力比較器の出力を観察することであり得る。比較器はその２つの入力において、有効な信号及び再初期化レベルのサンプルを受け取る。所定の継続期間の短い線形の電圧勾配が有効な信号入力に適用され、そして有効な信号に加えられる。比較器は、その複数の入力間の差動電圧がゼロになると直ちに転換する。比較器は、輝度が低い場合は勾配の終端の前で転換し、輝度が高い場合は転換しない。過度の光がある場合、信号ｓｈｓ２は始動されず、第一と第二のサンプル間の差の最終的変換が始められるであろう。逆に光がほとんど無い場合、第三のサンプリングが始動され、第一と第三のサンプル間の差の最終的な変換が行われるであろう。

最後に、図２の説明を締めくくるために、統合は各行の間の時間的ずれを伴って行われることが想起される。そのずれの値は、３つのサンプリングを行い、サンプルの差のアナログ−デジタル変換を実施するために要する時間ΔＴである。この継続期間ΔＴはここでは、画素の行の選択を制御する信号ＳＥＬの継続期間によって表わされる。この選択は、列の下部における読み取り回路に向けて、蓄積ノードの電位の連続的レベルを列導体に移すように、行に対して作用する。信号ＳＥＬは継続期間ΔＴよりも短くなり得るが、それは絶対に少なくとも３つのサンプリングの瞬間ｓｈｒ、ｓｈｓ１及びｓｈｓ２（必ずしも変換の全期間でなくても可）をカバーしなければならない。

結果的に、或る行に関して図２に表わされる全ての信号は同一に、しかし次の行に対して少なくともΔＴだけずらされ、それが次々と繰り返されねばならない（“ｒｏｌｌｉｎｇ ｓｈｕｔｔｅｒ”「巻き上げシャッター」演算と呼ばれる）。

強い輝度の場合と弱い輝度の場合の両方に対して、真の相関する二重のサンプリングを実行可能にするため、３つのサンプリング・コンデンサを有する素子が列の下部において用いられることができ、図２のタイムチャートは図４のタイムチャートに到達するように、僅かに変更される。この演算方式を可能にする読み取り回路は、図５に表わされている。

タイムチャートは、信号ＧＲによるフォトダイオードの行の再初期化に関して、２つの統合期間の最後におけるゲートＴＲ１による移送パルスに関して、そしてこれらの移送に続く、係数ｋ１及びｋ２による電荷の増幅に関して、図２のものと同一である。

行の読み取りについては、今度は以下が開始され、信号ＳＥＬはそれにサンプリング・パルスが加えられる行を選ぶ働きをする：
― 蓄積ノードの電位の信号ＲＳによる再初期化、
― 第一のサンプリング・コンデンサＣｒにおける、読み取り回路（信号ｓｈｒ）によるこの電位のサンプリング、
― 第一の継続期間Ｔｉ１にわたって統合され、第一の係数ｋ１を用いて増幅された電荷の、ゲートＴＲ２による蓄積ノードへの移動であって、ゲートＴＲ２による、この最初の移動後に、第二の統合期間から生じる電荷を増幅構造に置くため、第二の移動がゲートＴＲ１によって図２におけるように行われる、
― 第二のコンデンサＣｓ１における第二のサンプリングｓｈｓ１（図５）、
― 次に、係数ｋ２を用いる増幅のために用意された時間の最後に、ゲートＴＲ２による蓄積ノードへの第二の移動が行われ、継続期間Ｔｉ２にわたって統合され、係数ｋ２を用いて増幅された電荷は、蓄積ノードへと通り、そこで前の電荷に加えられる、
― 第三のサンプリングｓｈｓ２（それは今回任意選択的ではなく体系的）であって、この第三のサンプリングは、第三のコンデンサＣｓ２内に新たなレベルの電位を蓄える。

図５は列の下部にある、対応する読み取り回路を表わす。第一の差動増幅器ＡＭＰ１は、第一のコンデンサと第二のコンデンサのレベル間の差を測定する。この差は、第一の継続期間Ｔｉ１にわたって統合され、係数ｋ１により増幅された電荷の測定を表わす。蓄積ノードが排出前にゼロにリセットされているため、それは真の相関する二重のサンプリングによる測定である。

第二の差動増幅器ＡＭＰ２は、第三のコンデンサと第二のコンデンサ内に蓄えられたレベル間の差を測定する。この差は、係数ｋ２により増幅された第二の統合期間Ｔｉ２のみに起因する、追加の電荷を表わす。

第二の増幅器の出力は、しきい値を超えた場合に飽和の危険性を検出する、しきい値タイプの比較器に加えられる。

しきい値を超えた場合、すなわち輝度が強い場合、第一の増幅器の出力はアナログ−デジタル変換器に向けて導かれ、次いで、暗い点に対するのと同じ尺度に従って定義されるように、変換の結果に（ｋ２．Ｔｉ２／ｋ１．Ｔｉ１）の比率を乗じる。

しきい値を超えない場合、すなわち輝度が十分に弱い場合、第二の増幅器の出力はアナログ−デジタル変換器に向けて導かれる。

ここで再び、例えば変換の結果に応じて随意に増幅器ＡＭＰ２へと切り換えることによって、増幅器ＡＭＰ１の出力の体系的な暫定の急速アナログ−デジタル変換を行うことにより、そしてその後に最終的な変換を行うことにより、しきい値の検出が第一の測定に対して実施され得る。この暫定的な変換は、変換器が、それに輝度のしきい値を定義する固定された（短い）継続期間の暫定的な勾配が加えられる、ランプ形の変換器である場合に、非常に単純な試験へと縮小され得る。

最後に、一実施形態において、増倍構造が、２つのゲートに反対の電位を加えることにより動作するよう作られ得る（これは上記に説明されたものの場合である）。そのとき、同一の行の画素同士をつなぐ行導体により、第一のゲート（ＧＡ）を制御し、同一の列の画素同士をつなぐ列導体により、第二のゲート（ＧＢ）を制御することができる。電位の交番による増幅は、同一の時にゲートＧＡとゲートＧＢが周期的な交番で反対の電位を受ける場合にのみ生じる。画素の行の一部分のみを選択する手段により、それらのゲートＧＡに電位の交番を加えるようにされ、画素の列の一部分のみを選択する手段により、行とは逆の位相で、それらのゲートＧＢに電位の交番を加えるようにされる。この場合、これらの行と列の交点にある画素のみが、画素内の電子の増倍による増幅を受けるであろう。従って、２つの係数を有する電子の増倍による増幅を関心のある領域に加え、その増幅を他の領域に加えないために、画像内の関心のある領域、とりわけ暗い領域を選定することが可能である。

１０ 基板
１２ 能動層
１３ 絶縁領域
１５ 拡散
１６ 表面領域
１８ 電荷蓄積ノード
２０ 排出ドレイン
３４ Ｎ型の拡散した領域
３６ Ｐ＋型の表面領域
ＰＨＤ フォトダイオード領域
ＡＭＰ 増幅構造
ＡＭＰ１ 第一の差動増幅器
ＡＭＰ２ 第二の差動増幅器
ＴＲ１ 移送ゲート
ＴＲ２ 移送ゲート
ＧＡ 加速ゲート
ＧＢ 加速ゲート
ＤＩ 中間のダイオード領域
ＲＳ トランジスタ
Ｖｒｅｆ プラスの再初期化電位
ＧＲ 信号
ＳＥＬ 信号
ＳＨＲ サンプリング信号
ＳＨＳ サンプリング信号
ＣＭＰ 比較器
ＳＡＴ 信号
Ｔｉ１ 第一の継続期間
Ｔｉ２ 第二の継続期間
Ｃｒ 第一のサンプリング・コンデンサ
Ｃｓ１ 第二のコンデンサ
Ｃｓ２ 第三のコンデンサ
ｓｈｓ１ 第二のサンプリング（信号）
ｓｈｓ２ 第三のサンプリング（信号）
ｋ１ 第一の電子増倍係数
ｋ２ 第二の電子増倍係数

Claims (7)

1. 能動画素を有する画像センサーであって、各々の画素が少なくとも１つのフォトダイオード（ＰＨＤ）、電荷蓄積ノード（１８）、電子増倍増幅構造（ＡＭＰ）、前記フォトダイオードから前記増幅構造に電子を移動させる手段（ＴＲ１）と、増倍後に前記増幅構造から前記蓄積ノードに電子を移動させる手段（ＴＲ２）と、前記蓄積ノードの電位を再初期化するためのトランジスタ（ＲＳ）とを備え、前記センサーがさらに、再初期化後及び前記蓄積ノードへの電子の移動後に前記電荷蓄積ノードの電位をサンプリングするため、及び対応する輝度測定を提供するための読み取り回路（Ｋｓ、Ｋｒ、Ｃｓ、Ｃｒ、ＡＤＣ）を備え、前記センサーがさらに、画像フレームの過程で、第一の継続期間（Ｔｉ１）後に前記フォトダイオードから前記増倍構造への電荷の最初の移動を達成するため、及び次に前記増倍構造から前記蓄積ノードへの電荷の最初の移動前に、第一の電子増倍係数（ｋ１）を前記増幅構造に与えるための手段と、同じ画像フレームの過程で、前記第一の継続期間に続く第二の継続期間（Ｔｉ２）後に前記フォトダイオードから前記増倍構造への電荷の第二の移動を達成するため、及び次に前記増幅構造から前記蓄積ノードへの電荷の第二の移動前に、第一とは異なる第二の電子増倍係数（ｋ２）を前記構造に与えるための手段と、そして画素の輝度に応じて、第一の係数又は第二の係数に対応する輝度測定であって、前記電荷の第一の移動または前記電荷の第二の移動の後に、前記電荷蓄積ノードの電位から評価するための輝度測定を画素ごとに選択するための手段とを備える、画像センサー。
2. 前記２つの異なる増倍係数を用いてなされる輝度測定が、２つの異なる統合時間（Ｔｉ１、Ｔｉ２）で行われ、より小さい増幅率（ｋ１）を用いてなされる前記輝度測定が、小さい方の統合時間（Ｔｉ１）で行われることを特徴とする、請求項１に記載の画像センサー。
3. ― 前記増幅構造から前記蓄積ノードへの電荷の最初の移動前に、前記読み取り回路における前記蓄積ノードの電位の再初期化を行い、この最初の移動後に前記蓄積ノードの電位のサンプリングを行うための手段と、
   ― 前記増幅構造から前記蓄積ノードへの電荷の第二の移動前に、前記読み取り回路における前記蓄積ノードの電位の再初期化及び、この電位のサンプリングを行い、この第二の移動後に前記蓄積ノードの電位のサンプリングを行うための手段と、
   ― 前記読み取り回路において、前記蓄積ノードへの電子の移動後に採取されたサンプルと、前記蓄積ノードの再初期化とこの移動の間に採取されたサンプルとの間の、少なくとも１つの差のアナログ−デジタル変換を行うための手段と
   を備えることを特徴とする、請求項１及び２のいずれか一項に記載の画像センサー。
4. 前記読み取り回路が２つのサンプリング・コンデンサを備え、コンデンサの１つが前記蓄積ノードの再初期化レベルをサンプリングするために用意され、別のコンデンサが前記蓄積ノードへの電子の移動後のレベルをサンプリングするために用意され、前記センサーが、前記蓄積ノードへの最初の移動から生じるレベルを、第二のコンデンサにおいて体系的にサンプリングするための手段と、前記蓄積ノードへの第二の移動から生じるレベルを、前記第二のコンデンサにおいて条件付きでサンプリングするための手段とを備え、前記条件が移動後の前記蓄積ノードの信号レベルの条件であることを特徴とする、請求項１〜３のいずれか一項に記載のセンサー。
5. 前記読み取り回路が３つのサンプリング・コンデンサを備え、そして前記センサーがさらに：
   ― 前記増幅構造から前記蓄積ノードへの電荷の最初の移動前に、前記読み取り回路における前記蓄積ノードの電位の再初期化を行い、前記最初の移動前に第一のコンデンサにおける前記蓄積ノードの電位のサンプリングを行うための手段と、
   ― 前記蓄積ノードへの第一の移動と第二の移動との間に前記蓄積ノードを再初期化することなく、前記蓄積ノードへの最初の移動後に、前記第二のコンデンサにおいて前記蓄積ノードの電位をサンプリングし、そして前記蓄積ノードへの第二の移動後に、第三のコンデンサにおいて前記蓄積ノードの電位をサンプリングするための手段とを備えることを特徴とする、請求項１及び２のいずれか一項に記載のセンサー。
6. 前記増幅構造が、前記フォトダイオードから前記増幅構造へ移動させるための第一の移送ゲートと、前記増幅構造から前記蓄積ノードへ移動させるための第二の移送ゲートとの間に挿入された、前記第一と第二の移送ゲート間に位置する２つの加速ゲート（ＧＡ、ＧＢ）と、前記２つの加速ゲート間に位置する、固定された表面電位を有する中間のダイオード領域（ＤＩ）と、そして前記中間のダイオード領域を通して、１つの加速ゲートからもう１つの加速ゲートへの電荷の連続的な移動を可能にする、高電位と低電位の交番の連続を前記加速ゲートに加えるための手段とを備えることを特徴とする、請求項１〜５のいずれか一項に記載のセンサー。
7. ２つの増倍係数による増幅が、前記センサーの関心のある領域内で選択的に行われることを特徴とする、請求項１〜６のいずれか一項に記載のセンサー。

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