JP2012155827A - ダイバーシティ組合せデータ検出のシステムおよび方法 - Google Patents

ダイバーシティ組合せデータ検出のシステムおよび方法 Download PDF

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Abstract

【課題】データ処理に関するシステムおよび方法を提供すること。
【解決手段】たとえば、本発明のいくつかの実施形態は、それぞれが同一の一連のデータ・サンプルを受け取り、第１検出データ出力および第２検出データ出力を供給するように動作可能な少なくとも２つのデータ検出器回路を有するパターン検出回路を含むデータ処理回路を提供する。さらに、パターン検出回路は、少なくとも部分的に第１検出データ出力および第２検出データ出力に基づいてパターン発見出力をアサートするように動作可能な結果組合せ回路を含む。
【選択図】図２

Description

本発明は、データ処理のシステムおよび方法に関し、より具体的には、データ処理システムでのパターン検出に関する。
通常のストレージ・デバイスは、記憶媒体上で磁気的に表される情報を格納する磁気記憶媒体を含む。ヘッドが、記憶媒体に対して配置され、このヘッドは、磁気的に表される情報を感知し、磁気的に表される情報に対応する電気信号を供給する。この電気信号は、最終的にデータ検出回路に渡され、このデータ検出回路は、記憶媒体に最初に書き込まれた情報を回復するために、１つまたは複数のデータ検出プロセスを実行する。記憶媒体上で維持される情報は、通常、ユーザ・データと同期データとの両方を含む。ユーザ・データは、ランダム・パターンと考えることができ、一方同期データは、一般に、たとえば記憶媒体上の位置を識別するのに使用できる、定義されたパターンである。
さまざまな既存のデータ処理システムは、たとえば、しきい値検出器回路を利用して、受け取られた同期データを処理し、位置データを識別する。そのような回路は、受け取られるディジタル・サンプルが、雑音を考慮に入れるために正しく前処理される場合には良く動作する。しかし、いくつかの場合に、そのような前処理が最適未満である場合がある。これは、位置を確立することができないことをもたらし、これによって性能を劣化させる。
米国仮出願第１２／８５１，４７５号
Ｊ．ＨａｇｅｎａｕｅｒおよびＰ．Ｈｏｅｈｅｒ、「Ａ Ｖｉｔｅｒｂｉ ａｌｇｏｒｉｔｈｍ ｗｉｔｈ ｓｏｆｔ−ｄｅｃｉｓｉｏｎ ｏｕｔｐｕｔｓ ａｎｄ ｉｔｓ ａｐｐｌｉｃａｔｉｏｎｓ」、Ｐｒｏｃ．ＩＥＥＥ ＧＬＯＢＥＣＯＭ、４７．１１〜４７．１７頁、米国テキサス州ダラス、１９８９年１１月
したがって、少なくとも前述の理由から、データ処理に関する高度なシステムおよび方法の必要性が、当技術分野には存在する。
本発明は、データ処理のシステムおよび方法に関し、より具体的には、データ処理システムでのパターン検出に関する。
本発明のさまざまな実施形態は、パターン検出回路を含むデータ処理回路を提供する。パターン検出回路は、それぞれが同一の一連のデータ・サンプルを受け取り、第１検出データ出力および第２検出データ出力を供給するように動作可能な少なくとも２つのデータ検出器回路を含む。さらに、パターン検出回路は、少なくとも部分的に第１検出データ出力および第２検出データ出力に基づいてパターン発見出力をアサートするように動作可能な結果組合せ回路を含む。
前述の実施形態のいくつかの実例では、結果組合せ回路は、第１比較器回路、第２比較器回路、およびコンバイナ回路をさらに含む。第１比較器回路は、第１検出データ出力をパターンと比較し、第１検出データ出力とパターンとの間の一致が発生する時に第１予備パターン発見表示をアサートするように動作可能である。第２比較器回路は、第２検出データ出力をパターンと比較し、第２検出データ出力とパターンとの間の一致が発生する時に第２予備パターン発見表示をアサートするように動作可能である。コンバイナ回路は、少なくとも部分的に第１予備パターン発見表示および第２予備パターン発見表示に基づいてパターン発見出力をアサートするように動作可能である。特定の事例では、コンバイナ回路は、第１予備パターン発見表示と第２予備パターン発見表示との両方がパターン発見を示す時にパターン発見出力をアサートするように動作可能である。他の事例では、コンバイナ回路は、第１予備パターン発見表示および第２予備パターン発見表示のうちの１つがパターン発見を示す時にパターン発見出力をアサートするように動作可能である。
前述の実施形態のさまざまな実例では、第１データ検出器回路は、第２データ検出器回路によって適用される第２データ検出アルゴリズムとは異なる第１データ検出アルゴリズムを適用する。いくつかのそのような事例では、第１データ検出器回路および第２データ検出器回路は、しきい値検出器回路、２状態検出器回路、またはビタビ・アルゴリズム検出器回路とすることができるが、これらに限定はされない。いくつかの事例では、第１データ検出器回路は、第２データ検出器回路と一致して並列に一連のデータ・サンプルの同一のサブセットに作用する。
前述の実施形態のいくつかの実例では、パターン検出回路は、第３データ検出器回路をさらに含む。第３データ検出器回路は、一連のデータ・サンプルを受け取り、第３検出データ出力を供給するように動作可能である。そのような実例では、結果組合せ回路は、少なくとも部分的に第１検出データ出力、第２検出データ出力、および第３検出データ出力に基づいてパターン発見出力をアサートするように動作可能である。いくつかのそのような実例では、第１データ検出器回路は、ビタビ・アルゴリズム検出器回路であり、第２データ検出器回路は、しきい値検出器回路であり、第３データ検出器回路は、２状態検出器回路である。
本発明の他の実施形態は、一連のデータ・サンプルを受け取ることと、第１検出出力を作るために一連のデータ・サンプルに対して第１データ検出を実行することと、第２検出出力を作るために一連のデータ・サンプルに対して第２データ検出を実行することと、少なくとも部分的に第１検出出力および第２検出出力に基づいてパターン発見信号をアサートすることとを含む、パターン検出の方法を提供する。第２データ検出は、第１データ検出とは異なる。いくつかの事例では、第１データ検出および第２データ検出は、並列に実行される。
前述の実施形態のいくつかの実例では、第１データ検出は、しきい値データ検出、２状態データ検出、またはビタビ・アルゴリズム・データ検出であり、第２データ検出は、しきい値データ検出、２状態データ検出、またはビタビ・アルゴリズム・データ検出である。前述の実施形態のいくつかの実例では、この方法は、第３検出出力を作るために一連のデータ・サンプルに対して第３データ検出を実行することをさらに含む。そのような事例では、第３データ検出は、第１データ検出および第２データ検出とは異なり、この方法は、少なくとも部分的に第１検出出力、第２検出出力、および第３検出出力に基づいてパターン発見信号をアサートすることをさらに含む。いくつかのそのような事例では、第１データ検出は、ビタビ・アルゴリズム・データ検出であり、第２データ検出は、しきい値データ検出であり、第３データ検出は、２状態データ検出である。１つまたは複数の事例では、第１データ検出、第２データ検出、および第３データ検出は、並列に実行される。
この要約は、本発明のいくつかの実施形態の全般的概要だけを提供する。本発明の多数の他の目的、特徴、利益、および他の実施形態は、次の詳細な説明、添付の特許請求の範囲、および添付図面からより十分に明白になる。
本発明のさまざまな実施形態のさらなる理解は、本明細書の残りの部分で説明される図面を参照することによって実現することができる。図面では、同様の符号が、複数の図面を通じて同様のコンポーネントを参照するのに使用される。いくつかの場合に、小文字からなるサブラベルが、複数の同様のコンポーネントのうちの１つを表すために符号に関連付けられる。参照が、既存サブレベルへの指定を伴わずに符号に対して行われるときには、これは、すべてのそのような複数の同様のコンポーネントを参照することが意図されている。
既知の磁気記憶媒体およびセクタ・データ方式を示すブロック図である。 本発明のさまざまな実施形態によるマルチ検出器位置検出回路を含むデータ処理回路を示す図である。 本発明の１つまたは複数の実施形態によるマルチ検出器位置検出回路を示す図である。 本発明の他の実施形態による別のマルチ検出器位置検出回路を示す図である。 本発明のいくつかの実施形態によるマルチ検出器位置検出回路と共に読取チャネル回路を含むストレージ・デバイスを示す図である。 本発明の１つまたは複数の実施形態によるマルチ検出器位置検出回路と共に受信機を含む伝送システムを示す図である。 マルチ検出器手法を使用するデータ処理に関する本発明のさまざまな実施形態による方法を示す流れ図である。 本発明の１つまたは複数の実施形態に関連して使用できるようなデータ検出の例を示す流れ図である。
本発明は、データ処理のシステムおよび方法に関し、より具体的には、データ処理システムでのパターン検出に関する。
本発明のいくつかの実施形態は、パターン識別における柔軟性を提供するサーボまたは他のパターン・データ処理のシステムおよび方法を提供する。たとえば、諸実施形態は、データ・パターンを全く見落とさないながらもデータ・パターンを誤識別すること（すなわち、パターンを不正に識別すること）と、誤識別（すなわち、パターンを不正に識別すること）を減らしながらも識別を見落とすこと（すなわち、パターンを識別できないこと）との間のトレードオフを可能にすることができる。たとえば、本発明のいくつかの実施形態は、それぞれが受け取ったデータ・セット内の同一のパターンを識別するように動作する、複数のデータ検出器回路を使用する。これらのデータ検出回路のそれぞれからの結果が、パターンが見つかったか否かの単一の識別に組み合わされる。
図１に移ると、破線として示された２つの例示的なトラック２０および２２と共に、記憶媒体１が示されている。これらのトラックは、くさび１９および１８内に書き込まれるサーボ・データによって分離される。これらのくさびは、記憶媒体１上の所望の位置の上での読取／書込ヘッド・アセンブリの制御および同期に使用されるサーボ・データ１０を含む。具体的に言うと、このサーボ・データは、一般に、プリアンブル・パターン１１と、それに続くセクタ・アドレス・マーク１２（ＳＡＭ）とを含む。セクタ・アドレス・マーク１２には、グレイ・コード１３が続き、グレイ・コード１３には、バースト情報１４が続く。２つのトラックおよび２つのくさびが示されているが、通常は、数百個のトラックおよびくさびが、所与の記憶媒体に含まれることに留意されたい。さらに、サーボ・データ・セットが、バースト情報の複数のフィールドを有する場合があることに留意されたい。さらに、バースト情報１４の後に現れることができる、たとえば繰返し回転振れ（ｒｅｐｅａｔａｂｌｅ ｒｕｎ−ｏｕｔ）情報などの異なる情報をサーボ・フィールドに含めることができることに留意されたい。サーボ・データ・ビット・パターン１０ａと１０ｂとの間に、ユーザ・データ領域１６が設けられる。
動作中に、記憶媒体１は、センサに関して回転され、このセンサは、記憶媒体から情報を感知する。読取動作では、センサは、くさび１９から（すなわち、サーボ・データ期間中に）サーボ・データを感知し、その後、くさび１９とくさび１８との間のユーザ・データ領域から（すなわち、ユーザ・データ期間中に）ユーザ・データを感知し、その後、くさび１８からサーボ・データを感知する。書込動作では、センサは、くさび１９からサーボ・データを感知し、その後、データをくさび１９とくさび１８との間のユーザ・データ領域に書き込む。その後、センサは、ユーザ・データ領域の残りの部分およびその後のくさび１８からのサーボ・データを感知するために切り替えられる。
図２に移ると、本発明のさまざまな実施形態によるマルチ検出器位置検出回路を含むデータ処理回路２００が示されている。データ処理回路２００は、アナログ・フロント・エンド回路２０３を含み、アナログ・フロント・エンド回路２０３は、受け取られたアナログ入力信号２０５に対してさまざまなアナログ処理を実行する。図示の実施態様では、アナログ・フロント・エンド回路２０３は、可変利得増幅器回路２１０、アナログ・フィルタ回路２１６、およびアナログ−ディジタル変換器回路２２０を含む。可変利得増幅器回路２１０は、利得フィードバック２４５として示される利得だけアナログ入力信号２０５を増幅する。可変利得増幅器回路２１０は、受け取られた入力に可変利得を適用することのできる当技術分野で既知の任意の回路とすることができる。可変利得増幅器回路２１０は、増幅された信号を増幅済み出力２１５として供給する。増幅済み出力２１５は、アナログ・フィルタ回路２１６に供給され、アナログ・フィルタ回路２１６では、増幅済み出力２１５が、たとえば増幅済み出力２１５内の雑音を減らすためにフィルタリングされる。フィルタリングされた信号は、フィルタリング済み出力２１８としてアナログ−ディジタル変換器回路２２０に供給される。アナログ−ディジタル変換器回路２２０は、サンプリング・クロック２５５によって制御される位相および周波数でフィルタリング済み出力２１８をサンプリングして、一連のディジタル・サンプル２２５を作る。アナログ−ディジタル変換器回路２２０は、アナログ入力信号を対応する一連のディジタル・サンプルに変換することのできる当技術分野で既知の任意の回路とすることができる。本明細書で提供される開示に基づいて、当業者は、本発明の異なる実施形態に関連して使用できるさまざまなアナログ・フロント・エンド回路を認めるであろう。
ディジタル・サンプル２２５は、ディジタル有限インパルス応答回路２８０に供給され、ディジタル有限インパルス応答回路２８０は、受け取られたサンプルに対してフィルタリング・プロセスを実行して、フィルタリング済み出力２８５を作る。フィルタリング済み出力２８５は、クロック同期化回路２５０に供給され、クロック同期化回路２５０は、サンプリング・クロック２５５を受け取られたアナログ入力信号２０５の位相および周波数に同期させるように動作可能である。クロック同期化回路２５０は、データ入力に同期することのできる当技術分野で既知の任意の回路とすることができる。本発明のいくつかの実施形態では、クロック同期化回路２５０は、位相ロック・ループ回路を含む。本明細書で提供される開示に基づいて、当業者は、本発明の異なる実施形態に関連して使用できるさまざまな同期化回路を認めるであろう。フィルタリング済み出力２８５は、利得調整回路２４０に供給され、利得調整回路２４０は、可変利得増幅器回路２１０に供給される利得フィードバック２４５として供給される利得調整を作るように動作可能である。利得調整回路２４０は、利得調整を提供することのできる当技術分野で既知の任意の回路とすることができる。本明細書で提供される開示に基づいて、当業者は、本発明の異なる実施形態に関連して使用できるさまざまな利得フィードバック回路を認めるであろう。
フィルタリング済み出力２８５は、マルチ検出器パターン検出回路２３０にも供給される。マルチ検出器パターン検出回路２３０は、パターン発見出力２３５を作るためにそれぞれがフィルタリング済み出力２８５に作用する複数のデータ検出器回路を含む。この複数のデータ検出器回路のそれぞれからの結果が、パターン発見出力２３５をアサートすべきかどうかを決定するために組み合わされる。本発明の一特定の実施形態では、パターン発見出力２３５は、パターンが見つかったことを複数のデータ検出器回路のうちの１つが示す時に、必ずアサートされる。その代わりに、本発明の他の実施形態では、パターン発見出力２３５は、パターンが見つかったことを複数のデータ検出器回路のすべてが示す時に、必ずアサートされる。本発明のさらに他の実施形態では、発見出力２３５は、パターンが見つかったことを複数のデータ検出器回路のうちの複数またはすべてより少数が示す時に、必ずアサートされる。
いくつかの場合に、マルチ検出器パターン検出回路２３０は、ランダム雑音環境でパターン検出の性能を改善するためにそれぞれが別個のデータ検出アルゴリズム（たとえば、ビタビ・アルゴリズム、２状態アルゴリズム、またはしきい値ベースのアルゴリズム）を実施する複数の検出器回路を使用する。その場合に、受け取られたサンプルの同一のセットが、この複数の検出器回路のそれぞれに供給される。必ずしも、検出器のそれぞれに供給されるデータ・セットの間に、位相シフトまたはオフセットあるのではない。マルチ検出器パターン検出回路２３０に含まれる検出器は、その互いからの独立のゆえに選択され得る。たとえば、受け取られたサンプル・セット内のピークに頼る、ある検出器が、選択され得、別の検出器が、受け取られたサンプルとターゲットにされるサンプルとの間の誤差を最小にするために動作し、もう１つの検出器が、異なるビット遷移について整合フィルタ出力を最大にする。前述の検出器のそれぞれは、異なる形で失敗する。各検出器が異なって失敗するので、３つすべての検出器がサンプルの同一セットについて同時に失敗する可能性は、低くなる。
図３に移ると、本発明の１つまたは複数の実施形態によるマルチ検出器位置検出回路３００が示されている。マルチ検出器位置検出回路３００を、マルチ検出器位置検出回路２３０の代わりに使用することができる。マルチ検出器位置検出回路３００は、それぞれサンプル入力３０５を介してデータを受け取る２つのデータ検出器回路３１０および３３０（データ検出器回路Ａおよびデータ検出器回路Ｂ）を含む。サンプル入力３０５は、フィルタリング済み出力２８５を受け取る。データ検出器回路Ａ ３１０は、データ検出器回路Ｂ ３３０によって適用されるものとは異なる検出アルゴリズムを適用する。データ検出器回路Ａ ３１０およびデータ検出器回路Ｂ ３３０のそれぞれは、たとえば、ビタビ・アルゴリズム・データ検出器回路、２状態データ検出器回路、またはしきい値検出器回路とすることができる。一例として、本発明の一実施形態では、データ検出器回路Ａ ３１０は、ビタビ・アルゴリズム検出器回路であり、データ検出器回路Ｂは、しきい値検出器回路である。本明細書で提供される開示に基づいて、当業者は、本発明の異なる実施形態に関連して使用できるさまざまなタイプの検出器およびその組合せを認めるであろう。
たとえば、データ検出器回路Ａ ３１０がしきい値検出アルゴリズムを実施する場合に、実施されるしきい値アルゴリズムは、サンプル入力３０５を介して受け取られる一連のサンプルに適用されて、パターン比較器回路３２０に供給される一連の２進サンプル３１５を作る。一例として、一連のサンプルが、＋２０の値から−２０の値に及ぶ場合に、０を超える値は、２進「１」になると定義することができ、０以下の値は、２進「０」になると定義することができる。したがって、一連のサンプル２０，１０，０，−１，−１０，−２０，−２０，１，１０は、しきい値検出器を介して処理された後に、次の２進シリーズ、１，１，０，０，０，０，１，１をもたらすはずである。いくつかの場合に、それを超えるとサンプルが２進「１」として識別され、それ未満ではサンプルが２進「０」として識別されるしきい値を、プログラム可能とすることができ、これによって、ＤＣオフセットまたは他の要因について補償するためのしきい値検出器動作の実施後調整が可能になる。一連の２進値を、その後、さらなる処理に使用することができる。
いくつかの場合に、受け取られるデータは、ワイド・バイフェーズ符号化される（ｗｉｄｅ ｂｉ−ｐｈａｓｅ ｅｎｃｏｄｅｄ）。その場合に、ワイド・バイフェーズ符号化は、オリジナルの一連の２進値だけを残して復号される。たとえば、ワイド・バイフェーズ符号化が、パターン「１１００」によって「０」を表すことと、パターン「００１１」によって「１」を表すこととを含み、受け取られるサンプルが、２０，１０，０，−１０，−２０，０，２０，１，−２０，−１０，５，１０，２０，３，−２０，０である場合には、しきい値検出プロセスは、まず、すべての０以下の値に２進「０」を割り当て、０を超えるすべての値に２進「１」を割り当てて、次のバイフェーズ符号化されたパターン、１１００，００１１，００１１，１１００を作る。次に、先行するバイフェーズ符号化されたパターンが復号されて、次の一連の２進値、０，１，１，０を作る。その後、この一連の２進値を、さらなる処理に使用することができる。
次に、データ検出器回路Ａ ３１０によって実施されるしきい値データ検出処理から回復された一連の２進値は、事前定義のまたはプログラム可能なパターン３５０と比較される。本発明の一特定の実施形態では、パターン３５０は、セクタ・アドレス・マーク・パターンである。本発明の他の実施形態では、パターン３５０は、グレイ・コード・パターンである。本明細書で提供される開示に基づいて、当業者は、パターン３５０として使用できるさまざまなパターンを認めるであろう。パターン３５０と２進サンプル３１５との間で一致が見つかる場合には、パターン発見の予備表示３２５が、コンバイナ回路３６０に供給される。
たとえば、データ検出器回路Ｂがビタビ・アルゴリズム検出プロセスを実施する場合には、実施されるビタビ・アルゴリズムは、サンプル入力３０５を介して受け取られる一連のサンプルに適用されて、パターン比較器回路３４０に供給される一連の２進サンプル３３５を作る。このビタビ・アルゴリズム検出プロセスは、当技術分野で既知の任意のビタビ・アルゴリズム検出プロセスと一貫するものとすることができる。例のビタビ・アルゴリズムは、Ｊ．ＨａｇｅｎａｕｅｒおよびＰ．Ｈｏｅｈｅｒ、「Ａ Ｖｉｔｅｒｂｉ ａｌｇｏｒｉｔｈｍ ｗｉｔｈ ｓｏｆｔ−ｄｅｃｉｓｉｏｎ ｏｕｔｐｕｔｓ ａｎｄ ｉｔｓ ａｐｐｌｉｃａｔｉｏｎｓ」、Ｐｒｏｃ．ＩＥＥＥ ＧＬＯＢＥＣＯＭ、４７．１１〜４７．１７頁、米国テキサス州ダラス、１９８９年１１月に記載されている。前述の参考文献の全体が、すべての目的において参照によって本明細書に組み込まれている。いくつかの場合に、受け取られるデータは、ワイド・バイフェーズ符号化されている。その場合には、ワイド・バイフェーズ符号化は、オリジナルの一連の２進値だけを残して復号され、この一連の２進値は、さらなる処理のために供給される。ワイド・バイフェーズ符号化が使用されない場合には、ビタビ・アルゴリズム検出プロセスによって供給される２進値が、さらなる処理のために供給される。その後、データ検出器回路Ｂ ３３０によって実施されるしきい値データ検出処理から回復された一連の２進値が、パターン３５０と比較される。パターン３５０と２進サンプル３３５との間で一致が見つかる場合には、パターン発見の予備表示３４５が、コンバイナ回路３６０に供給される。
データ検出器回路Ａ ３１０またはデータ検出器回路Ｂ ３３０のいずれかを、２状態データ検出器回路によって置換できることに留意されたい。そのような２状態データ検出器回路は、２０１０年８月５日にＡｎｎａｍｐｅｄｕ他によって出願された米国仮出願第１２／８５１，４７５号、名称「Ｓｙｓｔｅｍｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｓｅｑｕｅｎｃｅ Ｄｅｔｅｃｔｉｏｎ ｉｎ Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ」で述べられるものと一貫して動作する。前述の参考文献の全体が、すべての目的において参照によって本明細書に組み込まれている。
予備表示３２５および予備表示３４５は、コンバイナ回路３６０によって組み合わされて、パターン発見出力３６５を作る。コンバイナ回路３６０を、次の擬似コードに従って、パターンが見つかったことを予備表示３２５および予備表示３４５の一方または両方が示す時に必ずパターン発見出力３６５がアサートされるように実施することができる。
Ｉｆ （予備表示３２５がアサートされている ＯＲ 予備表示３４５がアサートされている）
｛
パターン発見出力３６５をアサートする
｝
Ｅｌｓｅ
｛
パターン発見出力３６５をデアサートする
｝
本発明の他の実施形態では、コンバイナ回路３６０を、次の擬似コードに従って、パターンが見つかったことを予備表示３２５と予備表示３４５との両方が示す時に限ってパターン発見出力３６５がアサートされるように実施することができる。
Ｉｆ （予備表示３２５がアサートされている ＡＮＤ 予備表示３４５がアサートされている）
｛
パターン発見出力３６５をアサートする
｝
Ｅｌｓｅ
｛
パターン発見出力３６５をデアサートする
｝
図４に移ると、本発明の他の実施形態による別のマルチ検出器位置検出回路４００が示されている。マルチ検出器位置検出回路４００を、マルチ検出器位置検出回路２３０の代わりに使用することができる。マルチ検出器位置検出回路４００は、それぞれサンプル入力４０５を介してデータを受け取る３つのデータ検出器回路４１０、４３０、および４７０（データ検出器回路Ａ、データ検出器回路Ｂ、およびデータ検出器回路Ｃ）を含む。サンプル入力４０５は、フィルタリング済み出力２８５を受け取る。データ検出器回路Ａ ４１０は、どちらでもよいがデータ検出器回路Ｂ ４３０によって適用されるものとは異なる検出アルゴリズムを適用し、データ検出器回路Ｂ ４３０は、データ検出器回路Ｃ ４７０によって適用されるものとは異なる検出アルゴリズムを適用する。データ検出器回路Ａ ４１０、データ検出器回路Ｂ ４３０、およびデータ検出器回路Ｃ ４７０のそれぞれは、たとえば、ビタビ・アルゴリズム・データ検出器回路、２状態データ検出器回路、またはしきい値検出器回路とすることができる。一例として、本発明の一実施形態では、データ検出器回路Ａ ４１０は、ビタビ・アルゴリズム検出器回路であり、データ検出器回路Ｂは、しきい値検出器回路であり、データ検出器回路Ｃは、２状態検出器回路である。本明細書で提供される開示に基づいて、当業者は、本発明の異なる実施形態に関連して使用できるさまざまなタイプの検出器およびその組合せを認めるであろう。
データ検出器Ａ ４１０は、一連の２進サンプル４１５をパターン比較器回路４２０に供給する。次に、データ検出器Ａ ４１０によって実施されるしきい値データ検出処理から回復された一連の２進データが、事前定義のまたはプログラム可能なパターン４５０と比較される。本発明の一特定の実施形態では、パターン４５０は、セクタ・アドレス・マーク・パターンである。本発明の他の実施形態では、パターン４５０は、グレイ・コード・パターンである。本明細書で提供される開示に基づいて、当業者は、パターン４５０として使用できるさまざまなパターンを認めるであろう。パターン４５０と２進サンプル４１５との間で一致が見つかる場合には、パターン発見の予備表示４２５が、コンバイナ回路４６０に供給される。
データ検出器Ｂ ４３０は、パターン比較器回路４４０に一連の２進サンプル４３５を供給する。次に、データ検出器回路Ｂ ４３０によって実施されるビタビ・アルゴリズム検出処理から回復された一連の２進データが、パターン４５０と比較される。パターン４５０と２進サンプル４３５との間で一致が見つかる場合には、パターン発見の予備表示４４５が、コンバイナ回路４６０に供給される。データ検出器Ｃ ４７０は、パターン比較器回路４８０に一連の２進サンプル４７５を供給する。次に、データ検出器回路Ｃ ４７０によって実施される２状態アルゴリズム検出処理から回復された一連の２進データが、パターン４５０と比較される。パターン４５０と２進サンプル４７５との間で一致が見つかる場合には、パターン発見の予備表示４８５が、コンバイナ回路４６０に供給される。
予備表示４２５、予備表示４４５、および予備表示４８５は、コンバイナ回路４６０によって組み合わされて、パターン発見出力４６５を作る。コンバイナ回路４６０を、次の擬似コードに従って、パターンが見つかったことを予備表示４２５、予備表示４４５、および予備表示４８５のうちの１つまたは複数が示す時に必ずパターン発見出力４６５がアサートされるように実施することができる。
Ｉｆ （予備表示４２５がアサートされている ＯＲ 予備表示４４５がアサートされている ＯＲ 予備表示４８５がアサートされている）
｛
パターン発見出力４６５をアサートする
｝
Ｅｌｓｅ
｛
パターン発見出力４６５をデアサートする
｝
本発明の他の実施形態では、コンバイナ回路４６０を、次の擬似コードに従って、パターンが見つかったことを予備表示４２５、予備表示４４５、および予備表示４８５のすべてが示す時に限ってパターン発見出力４６５がアサートされるように実施することができる。
Ｉｆ （予備表示４２５がアサートされている ＡＮＤ 予備表示４４５がアサートされている ＡＮＤ 予備表示４８５がアサートされている）
｛
パターン発見出力４６５をアサートする
｝
Ｅｌｓｅ
｛
パターン発見出力４６５をデアサートする
｝
本発明のさらに他の実施形態では、コンバイナ回路４６０を、次の擬似コードに従って、パターンが見つかったことを予備表示４２５、予備表示４４５、および予備表示４８５のうちの複数が示す時に必ずパターン発見出力４６５がアサートされるように実施することができる。
Ｉｆ （（予備表示４２５がアサートされている ＡＮＤ 予備表示４４５がアサートされている）
ＯＲ
（予備表示４２５がアサートされている ＡＮＤ 予備表示４８５がアサートされている）
ＯＲ
（予備表示４４５がアサートされている ＡＮＤ 予備表示４８５がアサートされている）
）
｛
パターン発見出力４６５をアサートする
｝
Ｅｌｓｅ
｛
パターン発見出力４６５をデアサートする
｝
図５に移ると、本発明のいくつかの実施形態によるマルチ検出器位置検出回路と共に読取チャネル回路５１０を含むストレージ・システム５００が示されている。ストレージ・システム５００は、たとえば、ハード・ディスク・ドライブとすることができる。ストレージ・システム５００は、前置増幅器５７０、インターフェース・コントローラ５２０、ハード・ディスク・コントローラ５６６、モーター・コントローラ５６８、スピンドル・モーター５７２、ディスク・プラッタ５７８、および読取／書込ヘッド５７６をも含む。インターフェース・コントローラ５２０は、ディスク・プラッタ５７８へ／からのデータのアドレッシングおよびタイミングを制御する。ディスク・プラッタ５７８上のデータは、読取／書込ヘッド・アセンブリ５７６がディスク・プラッタ５７８の上で正しく位置決めされている時にこのアセンブリによって検出できる磁気信号のグループからなる。一実施形態では、ディスク・プラッタ５７８は、長手記録方式または垂直記録方式のいずれかに従って記録された磁気信号を含む。
通常の読取動作では、読取／書込ヘッド・アセンブリ５７６は、ディスク・プラッタ５７８上の所望のデータ・トラックの上で、モーター・コントローラ５６８によって正確に位置決めされる。モーター・コントローラ５６８は、ハード・ディスク・コントローラ５６６の指示の下でディスク・プラッタ５７８上の正しいデータ・トラックに読取／書込ヘッド・アセンブリを移動することによって、ディスク・プラッタ５７８に関して読取／書込ヘッド・アセンブリ５７６を正確に位置決めすると同時に、スピンドル・モーター５７２を駆動する。スピンドル・モーター５７２は、ディスク・プラッタ５７８を決定されたスピン・レート（ＲＰＭ）で回転させる。読取／書込ヘッド・アセンブリ５７６が、正しいデータ・トラックに隣接して位置決めされた後に、ディスク・プラッタ５７８がスピンドル・モーター５７２によって回転されるにつれて、ディスク・プラッタ５７８上のデータを表す磁気信号が、読取／書込ヘッド・アセンブリ５７６によって感知される。感知された磁気信号は、ディスク・プラッタ５７８上の磁気データを表す連続する微細なアナログ信号として供給される。この微細なアナログ信号は、読取／書込ヘッド・アセンブリ５７６から前置増幅器５７０を介して読取チャネル・モジュール５６４に転送される。前置増幅器５７０は、ディスク・プラッタ５７８からアクセスされる微細なアナログ信号を増幅するように動作可能である。読取チャネル回路５１０は、受け取られたアナログ信号を復号し、ディジタル化して、ディスク・プラッタ５７８に最初に書き込まれた情報を再作成する。このデータは、受け取る回路に読取データ５０３として供給される。受け取られた情報の復号の一部として、読取チャネル回路５１０は、データ検出を実行して、データ内のセクタ・アドレス・マークを識別する。このデータ検出プロセスは、マルチ検出器位置検出回路を利用する。そのようなマルチ検出器位置検出回路は、図２、図３、および／または図４に関して上で述べたものに類似する回路網を含むことができ、かつ／あるいは図７に関して下で述べる方法と一貫して動作することができる。書込動作は、実質的に先行する読取動作の逆であり、書込データ５０１は、読取チャネル回路５１０に供給される。このデータは、その後、符号化され、ディスク・プラッタ５７８に書き込まれる。
ストレージ・システム５００を、たとえばＲＡＩＤ（ｒｅｄｕｎｄａｎｔ ａｒｒａｙ ｏｆ ｉｎｅｘｐｅｎｓｉｖｅ ｄｉｓｋｓまたはｒｅｄｕｎｄａｎｔ ａｒｒａｙ ｏｆ ｉｎｄｅｐｅｎｄｅｎｔ ｄｉｓｋｓ）ベースのストレージ・システムなどのより大きいストレージ・システムに一体化することができることに留意されたい。ストレージ・システム５００のさまざまな機能またはブロックをソフトウェアまたはファームウェアのいずれかで実施でき、他の機能またはブロックがハードウェアで実施されることにも留意されたい。
図６に移ると、本発明の１つまたは複数の実施形態によるマルチ検出器位置検出回路と共に受信機６２０を含む伝送システム６００が示されている。伝送システム６００は、当技術分野で既知のように符号化された情報を転送媒体６３０を介して送信するように動作可能である送信機６１０を含む。符号化されたデータは、転送媒体６３０から受信機６２０によって受信される。受信機６２０は、マルチ検出器位置検出回路を組み込む。そのようなマルチ検出器位置検出回路は、図２、図３、および／または図４に関して上で述べたものに類似する回路網を含むことができ、かつ／あるいは図７に関して下で述べる方法と一貫して動作することができる。
図７に移ると、流れ図７００は、マルチ検出器手法を使用するデータ処理に関する本発明のさまざまな実施形態による方法を示す。流れ図７００に従うと、アナログ信号が受け取られる（ブロック７０５）。このアナログ信号は、たとえば、記憶媒体に格納された情報を感知することによって、または無線伝送デバイスを介する情報の受信の一部として、導出することができる。本明細書で提供される開示に基づいて、当業者は、アナログ信号のさまざまな源を認めるであろう。可変利得増幅をアナログ信号に適用して、増幅された信号を作る（ブロック７１０）。この増幅で適用される利得は、利得フィードバックに基づく。可変利得増幅に関する当技術分野で既知の任意の手法を使用することができる。いくつかの場合に、固定増幅プロセスを、可変利得増幅の代わりに使用できることにも留意されたい。アナログ（すなわち、連続時間）フィルタリングを増幅された信号に適用して、フィルタリングされた信号を作る（ブロック７１５）。本明細書で提供される開示に基づいて、当業者は、本発明の異なる実施形態に従って使用できるさまざまなアナログ・フィルタおよび／またはフィルタリング・プロセスを認めるであろう。さらに、いくつかの場合には、フィルタリングは適用されない。フィルタリング済み信号をアナログ−ディジタル変換器回路に供給し、ここで、フィルタリング済み信号は、一連のディジタル・サンプルに変換される（ブロック７２０）。このディジタル・サンプルは、サンプリング・クロックによって管理される位相および周波数での増幅された出力に対応する。当技術分野で既知の任意のアナログ−ディジタル変換プロセスを使用することができる。
供給された一連のディジタル・サンプルを使用して、クロック生成プロセスを実行して、入力データ・ストリームに同期化されたサンプリング・クロックを作成する（ブロック７２５）。このクロック生成は、入力データ・セットの位相／周波数に同期化されたクロックを生成する、当技術分野で既知の任意のプロセスに従って行うことができる。本明細書で提供される開示に基づいて、当業者は、本発明の異なる実施形態に関して使用できるさまざまなクロック生成プロセスを認めるであろう。
さらに、可変利得増幅プロセスの利得を制御する利得フィードバックを、供給された一連のディジタル・サンプルを使用して生成する（ブロック７３０）。この利得フィードバック生成は、可変利得増幅器の利得を確立する、当技術分野で既知の任意のプロセスに従って行うことができる。本明細書で提供される開示に基づいて、当業者は、本発明の異なる実施形態に関して使用できるさまざまな利得フィードバック生成プロセスを認めるであろう。
しきい値検出アルゴリズムを一連のディジタル・サンプルに適用して、一連の２進サンプルを作る（ブロック７３５）。たとえば、ディジタル・サンプルが、＋２０の値から−２０の値に及ぶ場合に、０を超える値は、２進「１」になると定義することができ、０以下の値は、２進「０」になると定義することができる。したがって、一連のディジタル・サンプル２０，１０，０，−１，−１０，−２０，−２０，１，１０は、しきい値検出器を介して処理された後に、次の２進シリーズ、１，１，０，０，０，０，１，１をもたらすはずである。いくつかの場合に、それを超えるとサンプルが２進「１」として識別され、それ未満ではサンプルが２進「０」として識別されるしきい値を、プログラム可能とすることができ、これによって、ＤＣオフセットまたは他の要因について補償するためのしきい値検出器動作の実施後調整が可能になる。一連の２進値を、その後、さらなる処理に使用することができる。
いくつかの場合に、受け取られるデータは、ワイド・バイフェーズ符号化される。その場合に、ワイド・バイフェーズ符号化は、オリジナルの一連の２進値だけを残して復号される。たとえば、ワイド・バイフェーズ符号化が、パターン「１１００」によって「０」を表すことと、パターン「００１１」によって「１」１を表すこととを含み、受け取られるサンプルが、２０，１０，０，−１０，−２０，０，２０，１，−２０，−１０，５，１０，２０，３，−２０，０である場合には、しきい値検出プロセスは、まず、すべての０以下の値に２進「０」を割り当て、０を超えるすべての値に２進「１」を割り当てて、次のワイド・バイフェーズ符号化されたパターン、１１００，００１１，００１１，１１００を作る。次に、先行するバイフェーズ符号化されたパターンが復号されて、次の一連の２進値、０，１，１，０を作る。その後、この一連の２進値を、さらなる処理に使用することができる。
次に、しきい値データ検出処理（ブロック７３５）から回復された一連の２進値を、事前定義のまたはプログラム可能なセクタ・アドレス・マーク・パターンと比較する（ブロック７４０）。本発明の一特定の実施形態では、セクタ・アドレス・マーク・パターンは、データ・セット内の特定の位置を表す、受け取られたデータ・セット内の同期マークとして働く９ビット・パターンである。セクタ・アドレス・マーク・パターンと受け取られた一連の２進値との間で一致が見つかる場合には（ブロック７４０）、セクタ・アドレス・マークの第１予備表示が供給される。
２状態データ検出を一連のディジタル・サンプルに適用して、一連の２進サンプルを作る（ブロック７４５）。図８は、本発明の１つまたは複数の実施形態に関連して使用できるデータ検出の例を示す流れ図８００である。流れ図８００に従うと、４Ｔサンプルが受け取られたかどうかを判定する（ブロック８１０）。前に説明したように、４Ｔサンプルは、ビット遷移ごとに４つのサンプルを暗示する。ビット遷移あたりのより多数またはより少数のサンプルを、本発明の異なる実施形態に関連して使用できることに留意されたい。規定された個数のサンプルを受け取った後に（ブロック８１０）、受け取られたサンプルは、それぞれの相関器値によって乗算されて、０から０へ、０から１へ、１から０へ、および１から１への遷移のパス値を作る。一例として、４つのサンプルは、５１，−３５，−１０２，−１１２である。以前の０状態値は、「１２」であり、以前の１状態値は、「１２４」である。具体的に言うと、０から１への遷移の枝メトリック（ｂｒａｎｃｈ ｍｅｔｒｉｃ）を、０から１への遷移に対応する相関器値（「−１ ０ １ １」）を使用して計算する（ブロック８２２）。前述の例の入力を使用すると、この枝メトリックは、次の式に従って計算される。
枝メトリック＝（−１＊５１）＋（０＊−３５）＋（１＊−１０２）＋（１＊−１１２）＝−２６５
同様に、１から１への遷移の枝メトリックを、１から１への遷移に対応する相関器値（「０ −１ ０ １」）を使用して計算する（ブロック８２４）。前述の例の入力を使用すると、この枝メトリックは、次の式に従って計算される。
枝メトリック＝（０＊５１）＋（−１＊−３５）＋（０＊−１０２）＋（１＊−１１２）＝−７７
１から０への遷移の枝メトリックを、１から０への遷移に対応する相関器値（「１ ０ −１ −１」）を使用して計算する（ブロック８２６）。前述の例の入力を使用すると、この枝メトリックは、次の式に従って計算される。
枝メトリック＝（１＊５１）＋（０＊−３５）＋（−１＊−１０２）＋（−１＊−１１２）＝２６５
さらに、０から０への遷移の枝メトリックを、０から０への遷移に対応する相関器値（「０ １ ０ −１」）を使用して計算する（ブロック８２８）。前述の例の入力を使用すると、この枝メトリックは、次の式に従って計算される。
枝メトリック＝（０＊５１）＋（１＊−３５）＋（０＊−１０２）＋（−１＊−１１２）＝７７
枝メトリックが使用可能になった後に、枝メトリックを、その枝メトリックがそこから導出された状態の値に加算する。具体的に言うと、状態メトリックを０から１への遷移状態について計算して、第１中間状態を作る（ブロック８３２）。前述の例の入力を使用すると、第１中間状態値は、次式に従って計算される。
第１中間値＝以前の０状態値＋０→１枝メトリック＝１２−２６５＝−２５３
状態メトリックを１から１への遷移状態について計算して、第２中間状態を作る（ブロック８３４）。前述の例の入力を使用すると、第２中間状態値は、次式に従って計算される。
第２中間値＝以前の１状態値＋１→１枝メトリック＝１２４−７７＝−４７
状態メトリックを０から０への遷移状態について計算して、第３中間状態を作る（ブロック８３６）。前述の例の入力を使用すると、第３中間状態値は、次式に従って計算される。
第３中間値＝以前の０状態値＋１→０枝メトリック＝１２４＋２６５＝３８９
さらに、状態メトリックを１から０への遷移状態について計算して、第４中間状態を作る（ブロック８３８）。前述の例の入力を使用すると、第４中間状態値は、次式に従って計算される。
第４中間値＝以前の０状態値＋０→０枝メトリック＝１２＋７７＝８９
第１の生き残っている状態メトリックを、以前に計算された第１中間値と第２中間値との間で選択する（ブロック８４２）。これは、第１中間値および第２中間値のうちでより大きいものを選択することによって行われ、より大きいものは、この例では「４７」である。この値を、次の一連のデータ・サンプルを乗算する際に（たとえば、ブロック２２２、２２４、２２６、２２８で）使用するために、以前の１状態メトリックとして格納する。さらに、第２の生き残っている状態メトリックを、以前に計算された第３中間値と第４中間値との間で選択する（ブロック８４４）。これは、第３中間値および第４中間値のうちでより大きいものを選択することによって行われ、より大きいものは、この例では「３８９」である。この値を、次の一連のデータ・サンプルを乗算する際に（たとえば、ブロック２２２、２２４、２２６、２２８で）使用するために、以前の０状態メトリックとして格納する。以前に判定された第１の生き残っている中間状態および第２の生き残っている中間状態に基づいて、生き残っている状態メトリックを選択する（ブロック８５２）。これは、第１の生き残っている中間状態および第２の生き残っている中間状態のうちでより大きいものを選択することによって行われ、より大きいものは、この例では「３８９」である。この場合の生き残っている状態メトリックは、０状態である。この生き残っている状態メトリックは、検出されたシーケンス内の最も最近のビットに対応し、所望の個数のビットにまたがって検出されたビット・シーケンスを作るために、間に合ってトレース・バックするのに使用される（ブロック８６２）。これは、生き残っている状態メトリックの値の計算を最終的にもたらしたパス内の以前の状態メトリックを判定することによって行われる。次に、識別されたビット・シーケンスを出力として供給し（ブロック８７２）、このプロセスを、受け取られる次の一連のディジタル・サンプルについて繰り返す（ブロック８１０）。２状態アルゴリズムの追加の議論が、２０１０年８月５日にＡｎｎａｍｐｅｄｕ他によって出願された米国仮出願許第１２／８５１，４７５号、名称「Ｓｙｓｔｅｍｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｓｅｑｕｅｎｃｅ Ｄｅｔｅｃｔｉｏｎ ｉｎ Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ」に記載されている。前述の参考文献の全体が、すべての目的において参照によって本明細書に組み込まれている。
図７に戻って、最も最近の結果の２進サンプル（ブロック７４５）を、セクタ・アドレス・マーク・パターンと比較する（ブロック７５０）。やはり、本発明の一特定の実施形態では、セクタ・アドレス・マーク・パターンは、データ・セット内の特定の位置を表す、受け取られたデータ・セット内の同期マークとして働く９ビット・パターンである。セクタ・アドレス・マーク・パターンと受け取られた一連の２進値との間で一致が見つかる場合には（ブロック７５０）、セクタ・アドレス・マークの第２予備表示が供給される。
ビタビ・アルゴリズム・データ検出プロセスを一連のディジタル・サンプルに適用して、一連の２進サンプルを作る（ブロック７５５）。このビタビ・アルゴリズム検出プロセスは、当技術分野で既知の任意のビタビ・アルゴリズム検出プロセスと一貫するものとすることができる。例のビタビ・アルゴリズムが、Ｊ．ＨａｇｅｎａｕｅｒおよびＰ．Ｈｏｅｈｅｒ、「Ａ Ｖｉｔｅｒｂｉ ａｌｇｏｒｉｔｈｍ ｗｉｔｈ ｓｏｆｔ−ｄｅｃｉｓｉｏｎ ｏｕｔｐｕｔｓ ａｎｄ ｉｔｓ ａｐｐｌｉｃａｔｉｏｎｓ」、Ｐｒｏｃ．ＩＥＥＥ ＧＬＯＢＥＣＯＭ、４７．１１〜４７．１７頁、米国テキサス州ダラス、１９８９年１１月に記載されている。前述の参考文献の全体が、すべての目的において参照によって本明細書に組み込まれている。いくつかの場合に、受け取られるデータは、ワイド・バイフェーズ符号化されている。その場合に、ワイド・バイフェーズ符号化は、オリジナルの一連の２進値だけを残して復号され、この一連の２進値は、さらなる処理のために供給される。ワイド・バイフェーズ符号化が使用されない場合には、ビタビ・アルゴリズム検出プロセスによって供給される２進値が、さらなる処理のために供給される。
その後、ビタビ・アルゴリズム・データ検出処理から回復された一連の２進値（ブロック７５５）を、事前定義のまたはプログラム可能なセクタ・アドレス・マーク・パターンと比較する（ブロック７６０）。やはり、本発明の一特定の実施形態では、セクタ・アドレス・マーク・パターンは、データ・セット内の特定の位置を表す、受け取られたデータ・セット内の同期マークとして働く９ビット・パターンである。セクタ・アドレス・マーク・パターンと受け取られた一連の２進値との間で一致が見つかる場合には（ブロック７６０）、セクタ・アドレス・マークの第３予備表示が供給される。
第１予備表示、第２予備表示、および第３予備表示のそれぞれを組み合わせて、セクタ・アドレス・マークをアサートすべきかどうかを判定する（ブロック７７０）。本発明の一特定の実施形態では、セクタ・アドレス・マークは、第１予備表示、第２予備表示、または第３予備表示のいずれかがアサートされる時に、必ず識別される。その代わりに、本発明の他の実施形態では、セクタ・アドレス・マークは、第１予備表示、第２予備表示、または第３予備表示のうちの複数がアサートされる時に、必ず識別される。本発明のさらに他の実施形態では、セクタ・アドレス・マークは、第１予備表示、第２予備表示、および第３予備表示のすべてがアサートされる時に、必ず識別される。見つかったものとしてセクタ・アドレス・マークを識別すべきかどうかの選択を、第１予備表示、第２予備表示、または第３予備表示のうちの１つだけがアサートされることを要求することによって、セクタ・アドレス・マークの時折の誤識別を犠牲にしてセクタ・アドレス・マークを識別することに向けて偏らせることができる。その代わりに、この選択を、セクタ・アドレス・マークの識別の間でよりバランスのとれたものにすると同時に、第１予備表示、第２予備表示、または第３予備表示のうちの複数のアサートを要求することによって誤識別を防ぐことができる。もう１つの代替案として、この選択を、すべての検出プロセスがセクタ・アドレス・マークを識別することを要求することによって、セクタ・アドレス・マークを見落とすことを犠牲にして、セクタ・アドレス・マークの誤識別を回避することに向けて偏らせることができる。
セクタ・アドレス・マークが、第１予備表示、第２予備表示、および／または第３予備表示に基づいて識別される場合には（ブロック７８０）、ＳＡＭ発見信号をアサートする（ブロック７９０）。その代わりに、セクタ・アドレス・マークが、第１予備表示、第２予備表示、および／または第３予備表示に基づいて識別されない場合には（ブロック７８０）、ＳＡＭ発見信号は、デアサートされたままになる。
上の適用例で述べたさまざまなブロックを、他の機能性と一緒に集積回路内で実施できることに留意されたい。そのような集積回路は、所与のブロック、システム、または回路の機能のすべて、あるいはブロック、システム、または回路のサブセットのみを含むことができる。さらに、ブロック、システム、または回路の要素を、複数の集積回路にまたがって実施することができる。そのような集積回路は、モノリシック集積回路、フリップ・チップ集積回路、マルチチップ・モジュール集積回路、および／または混合信号集積回路を含むがこれに限定はされない当技術分野で既知の任意のタイプの集積回路とすることができる。本明細書で述べたブロック、システム、または回路のさまざまな機能を、ソフトウェアまたはファームウェアのいずれかで実施できることにも留意されたい。その場合に、システム全体、ブロック、または回路を、そのソフトウェア同等物またはファームウェア同等物を使用して実施することができる。他の場合には、所与のシステム、ブロック、または回路の１つの部分をソフトウェアまたはファームウェアで実施することができ、他の部分は、ハードウェアで実施される。
結論として、本発明は、データ処理に関する新規のシステム、デバイス、方法、および配置を提供する。本発明の１つまたは複数の実施形態の詳細な説明を上で与えたが、本発明の趣旨から逸脱しない、さまざまな代替形態、修正形態、および同等物が、当業者に明白であろう。たとえば、本発明の１つまたは複数の実施形態を、たとえばテープ・レコーディング・システム、光ディスク・ドライブ、無線システム、およびディジタル加入者回線システムなどのさまざまなデータ・ストレージ・システムおよびディジタル通信システムに適用することができる。さらに、マルチ検出器位置検出回路を、並列に動作する２つまたは３つのデータ検出器回路を有するものとして説明したが、４つ以上のデータ検出器回路を、並列、直列、または並列および直列のある組合せのいずれかで使用できることに留意されたい。さらに、前述の実施形態は、別個のタイプのデータ検出プロセスを使用するものとして説明されたが、たとえば最大事後確率データ検出プロセスなどの他のデータ検出プロセスを、上で説明されたプロセスの代わりにまたはこれに加えて使用できることに留意されたい。したがって、上の説明を、本発明の範囲を限定するものと解釈してはならず、本発明の範囲は、添付の特許請求の範囲によって定義される。

Claims (21)

  1. 一連のデータ・サンプルを受け取り、第１検出データ出力を供給するように動作可能な第１データ検出器回路と、
    前記一連のデータ・サンプルを受け取り、第２検出データ出力を供給するように動作可能な第２データ検出器回路と、
    少なくとも部分的に前記第１検出データ出力および前記第２検出データ出力に基づいてパターン発見出力をアサートするように動作可能な結果組合せ回路と
    を含むパターン検出回路
    を含むデータ処理回路。
  2. 前記結果組合せ回路は、
    前記第１検出データ出力をパターンと比較し、前記第１検出データ出力と前記パターンとの間の一致が発生する時に第１予備パターン発見表示をアサートするように動作可能な第１比較器回路と、
    前記第２検出データ出力を前記パターンと比較し、前記第２検出データ出力と前記パターンとの間の一致が発生する時に第２予備パターン発見表示をアサートするように動作可能な第２比較器回路と、
    少なくとも部分的に前記第１予備パターン発見表示および前記第２予備パターン発見表示に基づいて前記パターン発見出力をアサートするように動作可能なコンバイナ回路と
    をさらに含む、請求項１に記載のデータ処理回路。
  3. 前記コンバイナ回路は、前記第１予備パターン発見表示と前記第２予備パターン発見表示との両方がパターン発見を示す時に前記パターン発見出力をアサートするように動作可能である、請求項２に記載のデータ処理回路。
  4. 前記コンバイナ回路は、前記第１予備パターン発見表示および前記第２予備パターン発見表示のうちの１つがパターン発見を示す時に前記パターン発見出力をアサートするように動作可能である、請求項２に記載のデータ処理回路。
  5. 前記第１データ検出器回路は、前記第２データ検出器回路によって適用される第２データ検出アルゴリズムとは異なる第１データ検出アルゴリズムを適用する、請求項１に記載のデータ処理回路。
  6. 前記第１データ検出器回路は、しきい値検出器回路、２状態検出器回路、およびビタビ・アルゴリズム検出器回路からなる群から選択され、
    前記第２データ検出器回路は、しきい値検出器回路、２状態検出器回路、およびビタビ・アルゴリズム検出器回路からなる群から選択される
    請求項５に記載のデータ処理回路。
  7. 前記第１データ検出器回路は、前記第２データ検出器回路と一致して並列に前記一連のデータ・サンプルの同一のサブセットに作用する、請求項１に記載のデータ処理回路。
  8. 前記パターン検出回路は、
    前記一連のデータ・サンプルを受け取り、第３検出データ出力を供給するように動作可能な第３データ検出器回路
    をさらに含み、前記結果組合せ回路は、少なくとも部分的に前記第１検出データ出力、前記第２検出データ出力、および前記第３検出データ出力に基づいて前記パターン発見出力をアサートするように動作可能である
    請求項１に記載のデータ処理回路。
  9. 前記第１データ検出器回路は、ビタビ・アルゴリズム検出器回路であり、前記第２データ検出器回路は、しきい値検出器回路であり、前記第３データ検出器回路は、２状態検出器回路である、請求項８に記載のデータ処理回路。
  10. 前記データ処理回路は、ストレージ・デバイスおよびデータ受信機からなる群から選択される電子デバイスの一部として実施される、請求項１に記載のデータ処理回路。
  11. 前記データ処理回路は、集積回路として実施される、請求項１に記載のデータ処理回路。
  12. 前記データ処理回路は、
    アナログ信号を受け取り、一連のサンプルを供給するように動作可能なアナログ・フロント・エンド回路であって、前記一連のデータ・サンプルは、前記一連のサンプルからの派生物である、アナログ・フロント・エンド回路
    をさらに含む、請求項１に記載のデータ処理回路。
  13. 前記アナログ・フロント・エンド回路は、
    前記アナログ信号を受け取り、増幅済み出力を供給するように動作可能な増幅器回路と、
    前記増幅済み出力を受け取り、前記増幅済み出力の前記派生物に対応する前記一連のサンプルを供給するように動作可能なアナログ−ディジタル変換器回路と
    を含む、請求項１２に記載のデータ処理回路。
  14. 前記一連のデータ・サンプルは、前記一連のサンプルの前記派生物と同一であり、前記増幅済み出力の前記派生物は、前記増幅済み出力と同一である、請求項１３に記載のデータ処理回路。
  15. 一連のデータ・サンプルを受け取ることと、
    第１検出出力を作るために前記一連のデータ・サンプルに対して第１データ検出を実行することと、
    第２検出出力を作るために前記一連のデータ・サンプルに対して第２データ検出を実行することであって、前記第２データ検出は、前記第１データ検出とは異なる、実行することと、
    少なくとも部分的に前記第１検出出力および前記第２検出出力に基づいてパターン発見信号をアサートすることと
    を含む、パターン検出の方法。
  16. 前記第１データ検出は、しきい値データ検出、２状態データ検出、およびビタビ・アルゴリズム・データ検出からなる群から選択され、
    前記第２データ検出は、しきい値データ検出、２状態データ検出、およびビタビ・アルゴリズム・データ検出からなる群から選択される
    請求項１５に記載の方法。
  17. 前記方法は、
    第３検出出力を作るために前記一連のデータ・サンプルに対して第３データ検出を実行することであって、前記第３データ検出は、前記第１データ検出および前記第２データ検出とは異なる、実行することと、
    少なくとも部分的に前記第１検出出力、前記第２検出出力、および前記第３検出出力に基づいて前記パターン発見信号をアサートすることと
    をさらに含む、請求項１５に記載の方法。
  18. 前記第１データ検出は、ビタビ・アルゴリズム・データ検出であり、
    前記第２データ検出は、しきい値データ検出であり、
    前記第３データ検出は、２状態データ検出である
    請求項１７に記載の方法。
  19. 前記第１データ検出、前記第２データ検出、および前記第３データ検出は、並列に実行される、請求項１７に記載の方法。
  20. 前記第１データ検出および第２データ検出は、並列に実行される、請求項１５に記載の方法。
  21. 情報を含む記憶媒体と、
    前記記憶媒体に関連して配置された読取ヘッドであって、前記読取ヘッドは、前記情報を感知し、対応するアナログ信号を供給するように動作可能である、読取ヘッドと、
    前記アナログ信号を受け取り、一連のサンプルを供給するように動作可能なアナログ・フロント・エンド回路であって、
    前記アナログ信号を受け取り、増幅済み出力を供給するように動作可能な増幅器回路と、
    前記増幅済み出力を受け取り、前記増幅済み出力の派生物に対応する前記一連のサンプルを供給するように動作可能なアナログ−ディジタル変換器回路と、
    を含むアナログ・フロント・エンド回路と、
    パターン検出回路であって、
    一連のデータ・サンプルを受け取り、第１検出データ出力を供給するように動作可能なビタビ・アルゴリズム検出器回路と、
    前記一連のデータ・サンプルを受け取り、第２検出データ出力を供給するように動作可能なしきい値検出器回路と、
    前記一連のデータ・サンプルを受け取り、第３検出データ出力を供給するように動作可能な２状態検出器回路と、
    少なくとも部分的に前記第１検出データ出力、前記第２検出データ出力、および前記第３検出データ出力に基づいてパターン発見出力をアサートするように動作可能な結果組合せ回路と
    を含むパターン検出回路と
    を含むストレージ・デバイス。
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