JP2012142624A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置100は、半導体基板と、該半導体基板の上部に設けられた電気ヒューズ200とを備える。電気ヒューズ200は、直列に接続された第1のヒューズリンク202および第2のヒューズリンク204と、第1のヒューズリンク202の一端および他端にそれぞれ設けられた第1の電流流入/流出端子(第1の端子206)および第2の電流流入/流出端子(第2の端子208)と、第2のヒューズリンク204の一端および他端にそれぞれ設けられた第3の電流流入/流出端子(第2の端子208)および第4の電流流入/流出端子(第3の端子210)とを含む。
【選択図】図1
Description
半導体基板と、該半導体基板の上部に設けられ、電流または電圧により切断または接続の状態が変化する状態変化部位を有する素子と、を備え、
前記素子は、
第1の状態変化部位および第2の状態変化部位と、
前記第1の状態変化部位の一端および他端にそれぞれ設けられた第1の電流流入・流出端子/電圧印加端子および第2の電流流入・流出端子/電圧印加端子と、
前記第2の状態変化部位の一端および他端にそれぞれ設けられた第3の電流流入・流出端子/電圧印加端子および第4の電流流入・流出端子/電圧印加端子と、
前記第1の状態変化部位および前記第2の状態変化部位の両方が切断されているか否かを判定し、その判定結果を出力する判定部と、
を含み、
前記第1の状態変化部位および前記第2の状態変化部位は、前記第1の状態変化部位および前記第2の状態変化部位の少なくとも一方が変化していれば、前記素子の状態が変化していると検知されるように接続された半導体装置が提供される。
半導体基板と、該半導体基板の上部に設けられた電気ヒューズと、を備え、
前記電気ヒューズは、
直列に接続された第1のヒューズリンクおよび第2のヒューズリンクと、
前記第1のヒューズリンクの一端および他端にそれぞれ設けられた第1の電流流入/流出端子および第2の電流流入/流出端子と、
前記第2のヒューズリンクの一端および他端にそれぞれ設けられた第3の電流流入/流出端子および第4の電流流入/流出端子と、
前記第1のヒューズリンクおよび前記第2のヒューズリンクの両方が切断されているか否かを判定し、その判定結果を出力する判定部と、
を含む半導体装置が提供される。
半導体基板と、直列に接続された第1のヒューズリンクおよび第2のヒューズリンクをそれぞれ有するとともに、前記半導体基板の上部に設けられた複数の電気ヒューズと、を備えた半導体装置の製造方法であって、
切断対象の前記電気ヒューズを選択する工程と、
前記電気ヒューズを選択する工程で選択された前記電気ヒューズにおいて、前記第1のヒューズリンクおよび前記第2のヒューズリンクをそれぞれ切断する工程と、
前記第1のヒューズリンクおよび前記第2のヒューズリンクをそれぞれ切断する工程の後に、前記電気ヒューズの接続状態を検知する工程と、
前記第1のヒューズリンクおよび前記第2のヒューズリンクの両方が切断されているか否かを判定し、その判定結果を出力する工程と、
を備えた半導体装置の製造方法が提供される。
半導体基板と、該半導体基板の上部に設けられたアンチヒューズと、を備え、
前記アンチヒューズは、
並列に接続されるとともにそれぞれ所定の電圧が印加されることにより電気的に接続される第1のリンク部および第2のリンク部と、
前記第1のリンク部の一端および他端にそれぞれ設けられた第1の電圧印加端子および第2の電圧印加端子と、
前記第2のリンク部の一端および他端にそれぞれ設けられた第3の電圧印加端子および第4の電圧印加端子と、
前記第1のリンク部および前記第2のリンク部の両方が接続されているか否かを判定し、その判定結果を出力する判定部と、を含む半導体装置が提供される。
半導体基板と、並列に接続されるとともにそれぞれ所定の電圧が印加されることにより電気的に接続される第1のリンク部および第2のリンク部をそれぞれ有し、前記半導体基板の上部に設けられた複数のアンチヒューズと、を備えた半導体装置の製造方法であって、
接続対象の前記アンチヒューズを選択する工程と、
前記アンチヒューズを選択する工程で選択された前記アンチヒューズにおいて、前記第1のリンク部および前記第2のリンク部をそれぞれ電気的に接続する工程と、
前記第1のリンク部および前記第2のリンク部をそれぞれ電気的に接続する工程の後に、
前記第1のリンク部および前記第2のリンク部を並列に接続した状態で、前記アンチヒューズの接続状態を検知する工程と、
前記第1のリンク部および前記第2のリンク部の両方が接続されているか否かを判定し、その判定結果を出力する工程と、
を備えた半導体装置の製造方法が提供される。
本実施の形態において、半導体装置100は、半導体基板(不図示)と、半導体基板上に形成された絶縁膜102と、その上に形成された電気ヒューズ200とを含む。電気ヒューズ200は、互いに直列に接続された第1のヒューズリンク202および第2のヒューズリンク204と、第1の端子206と、第2の端子208と、第3の端子210とを含む。第1のヒューズリンク202および第2のヒューズリンク204は、いずれも導電性材料により構成され、所定の電流値を超える電流が流れたときに切断されるように構成される。
半導体装置100は、第1の端子206に接続された第1の配線410、第2の端子208に接続された第2の配線412、および第3の端子210に接続された第3の配線414をさらに含む。第1の配線410および第3の配線414の一端はそれぞれ電圧電源Vに接続されている。第2の配線412の一端は接地されている。また、第1の配線410、第2の配線412、および第3の配線414の他端は、それぞれ判定回路400に接続されている。さらに、第1の端子206と電圧電源Vとの間には第1のスイッチ416(SW1)が、第1の端子206と判定回路400との間には第4のスイッチ422(SW11)がそれぞれ設けられている。また、第2の端子208と接地点GNDとの間には第2のスイッチ418(SW2)が、第2の端子208と判定回路400との間には第5のスイッチ424(SW12)がそれぞれ設けられている。また、第3の端子210と電圧電源Vとの間には第3のスイッチ420(SW3)が、第3の端子210と判定回路400との間には第6のスイッチ426(SW13)がそれぞれ設けられている。
また、他の例において、第2の端子208と第3の端子210との間には電流が流れないように、第3の端子210には第2の端子208と同じ電位を付与するようにすることもできる。たとえば、第2の端子208および第3の端子210を接地することができる(図2(a))。
また、他の例において、第1の端子206と第2の端子208との間には電流が流れないように、第1の端子206に第2の端子208と同じ電位を付与するようにすることもできる。たとえば、第1の端子206および第2の端子に高電位(たとえばVCC)を付与するとともに、第3の端子210を接地することができる(図2(b))。これにより、第1のヒューズリンク202および第2のヒューズリンク204が切断された状態となる(図2(c))。)
以上の処理により、電気ヒューズ200において、2つのヒューズリンクをそれぞれ確実に切断することができる。
電気ヒューズ200の第2のヒューズリンク204側の一端は抵抗220の一端と接続されている。抵抗220の他端は接地されている。第2のヒューズリンク204と抵抗220との間には、インバータ230が接続されている。
第1のヒューズリンク202および第2のヒューズリンク204は、それぞれ、第1の端子206と第2の端子208との間、および第2の端子208と第3の端子210との間に、折り返し部分を有する構成とすることができる。ここで、「折り返す」とは、ヒューズリンクが90度より大きく折り返す箇所のことである。
ここで、第1のヒューズリンク202は、4回折り返した構成を有するとともに、複数の直線部のうち、中央に位置する直線部上に設けられた太線の幅広部232を有する。幅広部232は、直線部や接続部よりも幅が広く形成される。このような幅広部232を設けることにより、エレクトロマイグレーションの影響により第1のヒューズリンク202を切断する場合に、幅広部232において、第1のヒューズリンク202を構成する材料の移動量を多くすることができる。また、幅広部232が第1のヒューズリンク202の中心部に配置されているので、この箇所が加熱されやすい構成となっている。そのため、幅広部232においてエレクトロマイグレーションをより生じやすくすることができる。これにより、第1のヒューズリンク202を、幅広部232とその近傍の折り返し箇所との間で切断しやすくすることができる。
ここでは、第1のヒューズリンク202および第2のヒューズリンク204が、それぞれ、180度に1回折り返した構成を示す。
4dを湾曲形状とすることもできる。このようにしても、湾曲部分で、第1のヒューズリ
ンク202を構成する材料や第2のヒューズリンク204を構成する材料の移動量がその
他の箇所に比べて小さくなるようにすることができる。これにより、材料の移動量の少な
い箇所で切断しやすくすることができる。
ここでは、第1のヒューズリンク202および第2のヒューズリンク204が、それぞれ、屈曲部分236および屈曲部分238を有する。このようにしても、屈曲部分で、第1のヒューズリンク202を構成する材料や第2のヒューズリンク204を構成する材料の移動量が、その他の箇所に比べて小さくなるようにすることができる。これにより、材料の移動量の少ない箇所で切断しやすくすることができる。
ここでは、2つの電気ヒューズ200を組み合わせた結果で、電気ヒューズが切断されているか否かが判定される構成となっている。具体的には、2つの電気ヒューズ200からの出力が、NAND回路270に入力され、NAND回路270を経てインバータ230に接続された構成となっている。2つの電気ヒューズ200の第2のヒューズリンク204側の一端は、それぞれ、抵抗220および抵抗260に接続されている。
アンチヒューズ300は、第1の端子306と、第2の端子308と、第3の端子310と、第1の端子306と第2の端子308との間に印加される電圧により接続される第1のリンク部302と、第3の端子310と第2の端子308との間に印加される電圧により接続される第2のリンク部304とを有する。アンチヒューズ300も、電気ヒューズ200と同様、半導体基板(不図示)上に形成され、半導体装置に含まれる構成とすることができる。
半導体装置100は、判定回路400と、第1の端子306と判定回路400との間に設けられたスイッチ430、第2の端子308と判定回路400との間に設けられたスイッチ432、および第3の端子310と判定回路400との間に設けられたスイッチ434とを含む。第1のリンク部302と第2のリンク部304との間には、トランジスタ312が設けられる。第1のリンク部302が接続されているか否かは、トランジスタ312をオフとした状態で、スイッチ430およびスイッチ432をオンとするとともに、スイッチ434をオフとすることにより、第1の端子306と第2の端子308との間の電流値に基づき判定することができる。同様に、第2のリンク部304が接続されているか否かは、トランジスタ312をオフとした状態で、スイッチ432およびスイッチ434をオンとするとともに、スイッチ430をオフとすることにより、第2の端子308と第3の端子310との間に流れる電流値に基づき判定することができる。判定回路400は、接続処理直後には、第1のリンク部302と第2のリンク部304の両方が接続されていることを判定し、使用中には、第1のリンク部302と第2のリンク部304との少なくとも一方が接続されていることを判定する。
ここでは、第1のリンク部302の一端および他端にそれぞれ第1の端子306および第2の端子308が設けられ、第2のリンク部304の一端および他端にそれぞれ第3の端子310および第4の端子311が設けられている。第1のリンク部302の一端と第2のリンク部304の一端との間、すなわち第1の端子306と第3の端子310との間には第1のトランジスタ312aが設けられている。第1のリンク部302の他端と第2のリンク部304の他端との間、すなわち第2の端子308と第4の端子311との間には第2のトランジスタ312bが設けられている。第1のリンク部302および第2のリンク部304の接続時には、第1のトランジスタ312aおよび第2のトランジスタ312bをオフとして、第1の端子306と第2の端子308との間、および第3の端子310と第4の端子311との間にそれぞれ所定の電圧を印加して第1のリンク部302および第2のリンク部304を略同時に接続する構成とすることができる。また、アンチヒューズ300の検知時には、第1のトランジスタ312aおよび第2のトランジスタ312bをオンとして、第1のリンク部302および第2のリンク部304を並列に接続した構成とすることができる。
このような構成とすることにより、ヒューズリンクに電流を流したときに、電流に起因する、半導体基板を貫くような磁界の発生を防ぐことができる。
る。
102 絶縁膜
200 電気ヒューズ
202 第1のヒューズリンク
202a、202b、202c 直線部
202d、202e 接続部
204 第2のヒューズリンク
204a、204b、204c 直線部
204d、204e 接続部
206 第1の端子
208 第2の端子
208a 第4の端子
208b 第5の端子
208c 接続部
210 第3の端子
220 抵抗
230 インバータ
232、234 幅広部
236、238 屈曲部分
240 トランジスタ
242 入力部
244 出力部
260 抵抗
270 NAND回路
300 アンチヒューズ
302 第1のリンク部
304 第2のリンク部
306 第1の端子
308 第2の端子
310 第3の端子
311 第4の端子
312 トランジスタ
312a 第1のトランジスタ
312b 第2のトランジスタ
314 入力部
316 出力部
Claims (11)
- 半導体基板と、該半導体基板の上部に設けられた電気ヒューズと、を備え、
前記電気ヒューズは、
直列に接続された第1のヒューズリンクおよび第2のヒューズリンクと、
前記第1のヒューズリンクの一端および他端にそれぞれ設けられた第1の電流流入/流出端子および第2の電流流入/流出端子と、
前記第2のヒューズリンクの一端および他端にそれぞれ設けられた第3の電流流入/流
出端子および第4の電流流入/流出端子と、
前記第1のヒューズリンクおよび前記第2のヒューズリンクの両方が切断されているか否かを判定し、その判定結果を出力する判定部と、
を含む半導体装置。 - 請求項1に記載の半導体装置において、
前記第1のヒューズリンクおよび前記第2のヒューズリンクは、それぞれ、銅を主成分として含む銅含有金属膜により構成された半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第1のヒューズリンクおよび前記第2のヒューズリンクは、同一形状に形成された半導体装置。 - 請求項1乃至3いずれかに記載の半導体装置において、
前記第1のヒューズリンクは、前記第1の電流流入/流出端子と前記第2の電流流入/流出端子との間に屈曲部分を有し、
前記第2のヒューズリンクは、前記第3の電流流入/流出端子と前記第4の電流流入/流出端子との間に屈曲部分を有する半導体装置。 - 請求項1乃至3いずれかに記載の半導体装置において、
前記第1のヒューズリンクは、前記第1の電流流入/流出端子と前記第2の電流流入/流出端子との間に折り返し部分を有し、
前記第2のヒューズリンクは、前記第3の電流流入/流出端子と前記第4の電流流入/流出端子との間に折り返し部分を有する半導体装置。 - 請求項1乃至5いずれかに記載の半導体装置において、
前記第2の電流流入/流出端子と前記第3の電流流入/流出端子との間に設けられ、前記第1のヒューズリンクと前記第2のヒューズリンクとを電気的に接続または切断するスイッチ素子をさらに含む半導体装置。 - 請求項1から6いずれかに記載の半導体装置において、
前記判定部は、前記第1のヒューズリンクおよび前記第2のヒューズリンクの両方が切断されているときに良品と判定する半導体装置。 - 半導体基板と、直列に接続された第1のヒューズリンクおよび第2のヒューズリンクをそれぞれ有するとともに、前記半導体基板の上部に設けられた複数の電気ヒューズと、を備えた半導体装置の製造方法であって、
切断対象の前記電気ヒューズを選択する工程と、
前記電気ヒューズを選択する工程で選択された前記電気ヒューズにおいて、前記第1のヒューズリンクおよび前記第2のヒューズリンクをそれぞれ切断する工程と、
前記第1のヒューズリンクおよび前記第2のヒューズリンクをそれぞれ切断する工程の後に、前記電気ヒューズの接続状態を検知する工程と、
前記第1のヒューズリンクおよび前記第2のヒューズリンクの両方が切断されているか否かを判定し、その判定結果を出力する工程と、
を備えた半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記判定結果を出力する工程は、前記第1のヒューズリンクおよび前記第2のヒューズリンクの両方が切断されているときに良品と判定する工程を含む半導体装置の製造方法。 - 半導体基板と、該半導体基板の上部に設けられたアンチヒューズと、を備え、
前記アンチヒューズは、
並列に接続されるとともにそれぞれ所定の電圧が印加されることにより電気的に接続される第1のリンク部および第2のリンク部と、
前記第1のリンク部の一端および他端にそれぞれ設けられた第1の電圧印加端子および第2の電圧印加端子と、
前記第2のリンク部の一端および他端にそれぞれ設けられた第3の電圧印加端子および第4の電圧印加端子と、
前記第1のリンク部および前記第2のリンク部の両方が接続されているか否かを判定し、その判定結果を出力する判定部と、
を含む半導体装置。 - 半導体基板と、並列に接続されるとともにそれぞれ所定の電圧が印加されることにより電気的に接続される第1のリンク部および第2のリンク部をそれぞれ有し、前記半導体基板の上部に設けられた複数のアンチヒューズと、を備えた半導体装置の製造方法であって、
接続対象の前記アンチヒューズを選択する工程と、
前記アンチヒューズを選択する工程で選択された前記アンチヒューズにおいて、前記第1のリンク部および前記第2のリンク部をそれぞれ電気的に接続する工程と、
前記第1のリンク部および前記第2のリンク部をそれぞれ電気的に接続する工程の後に、
前記第1のリンク部および前記第2のリンク部を並列に接続した状態で、前記アンチヒューズの接続状態を検知する工程と、
前記第1のリンク部および前記第2のリンク部の両方が接続されているか否かを判定し、その判定結果を出力する工程と、
を備えた半導体装置の製造方法。
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US20130043556A1 (en) * | 2011-08-17 | 2013-02-21 | International Business Machines Corporation | Size-filtered multimetal structures |
CN102842532B (zh) * | 2012-09-19 | 2014-10-22 | 上海华力微电子有限公司 | 金属可编程熔丝器件制作方法 |
JP6073705B2 (ja) * | 2013-02-26 | 2017-02-01 | エスアイアイ・セミコンダクタ株式会社 | ヒューズ回路及び半導体集積回路装置 |
US10212827B2 (en) | 2016-07-01 | 2019-02-19 | Intel Corporation | Apparatus for interconnecting circuitry |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11512879A (ja) * | 1995-09-29 | 1999-11-02 | インテル・コーポレーション | シリサイド凝集ヒューズ装置 |
JP2004214580A (ja) * | 2003-01-09 | 2004-07-29 | Oki Electric Ind Co Ltd | ヒューズレイアウト,及びトリミング方法 |
JP2005039220A (ja) * | 2003-06-26 | 2005-02-10 | Nec Electronics Corp | 半導体装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11297837A (ja) | 1998-04-08 | 1999-10-29 | Seiko Epson Corp | 半導体装置 |
US7085688B1 (en) * | 1999-10-22 | 2006-08-01 | Shizuo Sumida | Non-linear characteristic reproducing apparatus and non-linear characteristic reproducing program storage medium |
JP3977578B2 (ja) * | 2000-09-14 | 2007-09-19 | 株式会社東芝 | 半導体装置および製造方法 |
US6686768B2 (en) * | 2001-07-05 | 2004-02-03 | Alan Elbert Comer | Electrically-programmable interconnect architecture for easily-configurable stacked circuit arrangements |
US6768694B2 (en) * | 2002-10-07 | 2004-07-27 | International Business Machines Corporation | Method of electrically blowing fuses under control of an on-chip tester interface apparatus |
US7310760B1 (en) * | 2002-12-11 | 2007-12-18 | Chung Sun | Apparatus and method for initializing an integrated circuit device and activating a function of the device once an input power supply has reached a threshold voltage |
US20040124458A1 (en) * | 2002-12-31 | 2004-07-01 | Chandrasekharan Kothandaraman | Programmable fuse device |
JP4795631B2 (ja) * | 2003-08-07 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4076925B2 (ja) * | 2003-08-12 | 2008-04-16 | ローム株式会社 | 電圧生成回路 |
US7049986B1 (en) * | 2004-11-15 | 2006-05-23 | Texas Instruments Incorporated | Fuse link trim algorithm for minimum residual |
US7579673B2 (en) * | 2005-08-24 | 2009-08-25 | Nec Electronics Corporation | Semiconductor device having electrical fuse |
JP2007088192A (ja) * | 2005-09-22 | 2007-04-05 | Sanyo Electric Co Ltd | 半導体装置 |
US20070201177A1 (en) * | 2006-02-27 | 2007-08-30 | Eaton Corporation | Surge protection device disconnector |
-
2006
- 2006-08-21 US US11/506,860 patent/US7579673B2/en active Active
-
2009
- 2009-07-13 US US12/501,757 patent/US7777298B2/en active Active
-
2012
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11512879A (ja) * | 1995-09-29 | 1999-11-02 | インテル・コーポレーション | シリサイド凝集ヒューズ装置 |
JP2004214580A (ja) * | 2003-01-09 | 2004-07-29 | Oki Electric Ind Co Ltd | ヒューズレイアウト,及びトリミング方法 |
JP2005039220A (ja) * | 2003-06-26 | 2005-02-10 | Nec Electronics Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
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