JP2011210818A - 半導体構成体及び半導体構成体の製造方法 - Google Patents

半導体構成体及び半導体構成体の製造方法 Download PDF

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Abstract

【課題】電子回路の周囲に光透過部を要する半導体構成体の生産性を向上させる。
【解決手段】半導体ウエハ１１と、半導体ウエハ１１上の所定領域を囲むように形成された壁２３と、半導体ウエハ１１上の所定領域の外部に設けられた配線１９と、配線１９のランド上に設けられた外部接続用電極２１と、前記壁２３の外部に充填され、配線１９を封止するとともに外部接続用電極２１及び壁２３と面一に設けられた封止樹脂２２と、壁２３の内部に充填され、所定領域を封止する透明樹脂２６と、を備える半導体構成体１Ｂである。
【選択図】図２

Description

本発明は、半導体構成体及び半導体構成体の製造方法に関する。
半導体ウエハ上に、電子回路に加えて、加速度センサ（例えば、特許文献１参照）、カンチレバー（例えば、特許文献２参照）等の機械素子や、光学素子等のＭＥＭＳ（Micro Electro Mechanical Systems）を有する電子回路が形成されている半導体構成体が提案されている（例えば、特許文献３参照）。
特開２００９−７２８４８号公報 特開２００４−２０９５８５号公報 特開２００５−１０９２２１号公報
ところで、光学素子を有する半導体構成体には、光が入射或いは出射する場所が必要である。
本発明の課題は、このような半導体構成体の生産性を向上させることである。
本発明の半導体構成体は、
半導体ウエハと、
前記半導体ウエハ上の所定領域を囲むように形成された壁と、
前記半導体ウエハ上の前記所定領域の外部に設けられた配線と、
前記配線上に設けられた外部接続用電極と、
前記壁の外部に充填され、前記配線を封止する封止樹脂と、
前記壁の内部に充填され、前記所定領域を封止する透明樹脂と、
を備えることを特徴とする。
前記所定領域には、電子回路が設けられていることが好ましい。
前記壁及び前記外部接続用電極は、同一材料で形成されていることが好ましい。
前記壁及び前記外部接続用電極は、同じ高さに設定されていることが好ましい。
前記壁と前記半導体ウエハとの間には、保護絶縁膜が介在されていることが好ましい。
本発明の半導体構成体の製造方法において、
半導体ウエハ上の所定領域の外部に配置された配線層上に外部接続用電極を形成すると同時に、前記所定領域を囲む壁を形成し、
前記所定領域以外の上部空間を塞ぐ蓋を前記壁の上部に載置し、
前記所定領域を封止する透明樹脂を前記壁の内部に充填し、
前記蓋を除去し、
前記接続パッド及び前記配線を封止する封止樹脂を前記壁の外部に充填し、
前記透明樹脂とともに前記封止樹脂、前記外部接続用電極及び前記壁の上面を切削することを特徴とする。
本発明によれば、半導体構成体の生産性を向上させることができる。
本発明の第１実施形態に係る半導体構成体１Ｂを示す平面図である。 図１のII−II矢視断面図である。 半導体構成体１Ｂの製造方法の説明図である。 半導体構成体１Ｂの製造方法の説明図である。 半導体構成体１Ｂの製造方法の説明図である。 半導体構成体１Ｂの製造方法の説明図である。 半導体構成体１Ｂの製造方法の説明図である。 半導体構成体１Ｂの製造方法の説明図である。 半導体構成体１Ｂの製造方法の説明図である。 半導体構成体１Ｂの製造方法の説明図である。 半導体構成体１Ｂの製造途中におけるダイシング前の半導体基板を示す平面図である。 は図１１のXII−XII矢視断面図である。 半導体構成体１Ｂの製造途中におけるダイシング前の半導体基板を示す平面図である。 図１３のXIV−XIV矢視断面図である。 半導体構成体１Ｂの製造途中におけるダイシング前の半導体基板を示す平面図である。 図１５のXVI−XVI矢視断面図である。 半導体構成体１Ｂの製造途中におけるダイシング前の半導体基板を示す平面図である。 図１７のXVIII−XVIII矢視断面図である。 半導体構成体１Ｂの製造途中におけるダイシング前の半導体基板を示す平面図である。 図１９のXX−XX矢視断面図である。 半導体構成体１Ｂを実装した構造を示す断面図である。
図１は本発明の実施形態に係る半導体構成体１Ｂを示す平面図であり、図２は図１のII−II矢視断面図である。図１、図２に示すように、半導体構成体１Ｂは、半導体デバイスウエハ１０の表面に絶縁膜１４、配線１５、柱状電極２１、封止樹脂２２、壁２３、透明樹脂２６等を形成してなる。
半導体デバイスウエハ１０は、図１に示すように、シリコン等からなる半導体基板（半導体ウエハ）１１と、金属等の導電性材料からなる複数の接続パッド１２と、酸化シリコンまたは窒化シリコン等の絶縁性材料からなる保護絶縁膜１３と、等を備える。
半導体基板１１の表面には、電子回路２や接続パッド１２、及びこれらを接続する配線等が形成されている。電子回路２は、可動部がない光学素子であり、例えば、フォトセンサ、赤外線イメージャ等である。
接続パッド１２はシリコン基板１１上の配線と接続されている。保護絶縁膜１３は半導体基板１１の表面に形成され、配線等を被覆する。
また、保護絶縁膜１３には、接続パッド１２を露出させる開口１３ａ、電子回路２を露出させる開口１３ｂが設けられている。図１、図２に示すように、開口１３ａは接続パッド１２よりも小さく、開口１３ｂは電子回路２よりも大きい。
保護絶縁膜１３の上面には、エポキシ系樹脂やポリイミド系樹脂等からなる絶縁膜１４が形成されている。絶縁膜１４には、ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、等の高機能プラスチック材料、エポキシ系、フェノール系、シリコン系等のプラスチック材料、またはこれらの複合材料等を用いることができる。
絶縁膜１４には、接続パッド１２を露出させる開口１４ａ、電子回路２を露出させる開口１４ｂが設けられている。開口１４ａ、１４ｂは絶縁膜１４が感光性樹脂であれば、半導体デバイスウエハ１０上に塗布−露光−現像−硬化することで一括形成することができる。また、開口１４ａ、１４ｂは、例えばレーザーにより形成することができる。図１、図２に示すように、絶縁膜１４の開口１４ａは、保護絶縁膜１３の開口１３ａよりも小さく、開口１４ａの外周部で接続パッド１２と絶縁膜１４とが密着している。また、絶縁膜１４の開口１４ｂは、電子回路２よりも大きく、絶縁膜１４の開口１４ｂ内に電子回路２が露出されている。
絶縁膜１４の上面の一部、及び、開口１４ａから露出した接続パッド１２の上部には、配線１５が形成されている。配線１５は、下層であって、上層を電解メッキするための核となる銅等を有する電解めっき用シード層１６と、上層である銅等の導電性材料を有する配線層１９を含む。電解めっき用シード層１６は、２００ｎｍ〜２０００ｎｍの厚さが好ましい。電解めっき用シード層１６の一部は、開口１３ａ、１４ａを介して接続パッド１２に接続されている。配線１５は、電子回路２や半導体構成体１Ａのシリコン基板１１に設けられたトランジスタ等の他の電子回路を、柱状電極２１に導通するための配線である。
電解めっき用シード層１６の上面には銅等の導電性材料からなる配線層１９及び壁層２４が形成されている。
めっき層１９は電解めっき用シード層１６より厚く、例えば１μｍ〜１５μｍの厚さが好ましい。配線１５における接続パッド１２とは反対側の端部のランド上面には、銅等の導電性材料からなる柱状電極２１が形成されている。柱状電極２１の直径は５０〜５００μｍである。柱状電極２１の高さは４５〜９９μｍ程度であり、配線１５の厚さと合わせて５０〜１００μｍ程度である。
電解めっき用シード層１６及び配線層１９の積層体である配線１５は、対応する１つ又は複数の接続パッド１２と１つ又は複数の柱状電極２１とを接続している。また、配線１５は、それぞれ隣接する他の配線１５と電気的に絶縁されるように配列されている。
壁２３は、開口１３ｂ、１４ｂを囲むように設けられ、上側から平面視して四角形の形状をなしている。壁２３は、下層であって、上層を電解メッキするための核となる銅等を有する電解めっき用シード層１６と、上層である銅等の導電性材料を有する壁層２４を含む。壁層２４は銅等の導電性材料を含む。壁２３の幅は７０〜１００μｍである。壁２３の上面は柱状電極２１の上面とほぼ面一であり、高さは５０〜１００μｍ程度である。壁２３と半導体基板１１との間には保護絶縁膜１３が介在されているため、壁２３は、電子回路２や半導体構成体１Ａのシリコン基板１１に設けられたトランジスタ等の他の電子回路と絶縁されている。
なお、接地されている接続パッド１２と接続されている一本の配線１５は、壁２３の下部まで延在しており、いずれか１つの柱状電極２１が、この配線１５を介して壁２３と導通している。この柱状電極２１は接地用の端子であり、壁２３を接地する。
半導体基板１１の上面であって、壁２３の内側部分には、電子回路２を封止する透明樹脂２６が充填されている。透明樹脂２６には、例えば、熱硬化性ポリイミド、エポキシ系樹脂やフェノール系樹脂等の熱硬化性樹脂等を用いることができる。
配線１５及び絶縁膜１４の上面であって、柱状電極２１の周囲並びに壁２３の外側部分には、封止樹脂２２が充填されている。封止樹脂２２は、例えば、熱硬化性ポリイミド、エポキシ系樹脂やフェノール系樹脂等の熱硬化性樹脂と、シリカ等のフィラーとのコンポジット（複合材料）からなる。ただし、フィラーを含有していない熱硬化性樹脂でもよい。柱状電極２１は上面が封止樹脂２２から露出されている。
次に、半導体構成体１Ｂの製造方法について図３〜図１８を用いて説明する。ここで、図３〜図１０は製造途中におけるダイシング前の半導体基板の断面図である。また、図１１、図１３、図１５、図１７は、半導体構成体１Ｂの製造途中におけるダイシング前の半導体基板を示す平面図であり、図１２は図１１のXII−XII矢視断面図、図１４は図１３のXIV−XIV矢視断面図、図１６は図１５のXVI−XVI矢視断面図、図１８は図１７のXVIII−XVIII矢視断面図、図２０は図１９のXX−XX矢視断面図である。
まず、図３に示すように、半導体基板（半導体ウエハ）１１上に接続パッド１２及び保護絶縁膜１３を備える、ダイシング前の半導体デバイスウエハ１０の表面に、絶縁膜１４を形成する。なお、保護絶縁膜１３には、電子回路２を露出させる開口１４ｂがまだ設けられておらず、電子回路２は保護絶縁膜１３に被覆されている。
次に、図４に示すように、スパッタ等の気相堆積法により絶縁膜１４の全面及び接続パッド１２を覆う電解めっき用シード層１６を形成する。
次に、図５に示すように、電解めっき用シード層１６上の配線層１９を形成する領域を除き、配線レジスト１７を形成する。
次に、図６に示すように、配線レジスト１７が形成されていない部分に、電解めっき用シード層１６を陰極とする電解めっきにより配線層１９を堆積する。
その後、図７に示すように、配線レジスト１７を除去する。
次に、図８に示すように、電解めっき用シード層１６及び配線層１９の上面にドライフィルムを貼り付け、パターニングすることで柱状電極２１及び壁層２４用のレジスト２０を形成する。なお、レジスト２０には、複数の柱状電極２１を形成する部分に複数の開口２０ａが、壁層２４を形成する部分に開口２０ｂがそれぞれ設けられている。
次に、図９に示すように、電解めっき用シード層１６を陰極とする電解めっきにより、レジスト２０の開口２０ａ内に柱状電極２１を、開口２０ｂ内に壁層２４を、それぞれ堆積する。
次に、図１０に示すように、レジスト２０を除去する。
次に、図１１、図１２に示すように、ソフトエッチングにより配線層１９、柱状電極２１、壁層２４が形成されていない領域の電解めっき用シード層１６を除去して、配線層１９とその下部の電解めっき用シード層１６との積層体である配線１５が形成されるとともに、壁層２４とその下部の電解めっき用シード層１６との積層体である壁２３が形成される。
なお、この時、配線層１９、柱状電極２１、壁層２４の表面も電解めっき用シード層１６の厚さと同程度にエッチングされるが、配線層１９、柱状電極２１、壁層２４は電解めっき用シード層１６と比較して充分に厚いため、影響はない。
次に、外観検査により配線１５の断線や半導体デバイスウエハ１０上の異物の有無を確認する。次に、絶縁膜１４の表面を酸素プラズマにより処理することで、表面の炭化物等の異物を除去する。
次に、図１３、図１４に示すように、壁２３の外側部分（柱状電極２１や配線１５がある領域）を塞ぐ蓋２５Ｂを、壁２３の上部に載置する。蓋２５Ｂとしては、例えば、銅やステンレス等からなる印刷マスク版を用いることができる。
次に、図１５、図１６に示すように、壁２３の内側部分に透明樹脂２６を充填する。このとき、壁２３の外側部分は蓋２５Ｂにより塞がれているため、透明樹脂２６は充填されない。
次に、透明樹脂２６が硬化した後、図１７、図１８に示すように、蓋２５Ｂを除去する。
次に、図１９、図２０に示すように、半導体基板１１の上面全体に、封止樹脂２２を塗布する。封止樹脂２２は、透明樹脂２６より透過性が低くてもよい。
次に、封止樹脂２２を上面から切削することで、柱状電極２１、封止樹脂２２、壁２３及び透明樹脂２６の上面を面一に形成する。その後、半導体基板１１をダイシングすることで、図１、図２に示す半導体構成体１Ｂが完成する。
図２１は半導体構成体１Ｂを外部回路基板に実装した構造を示す断面図である。外部回路基板のベース基板２００の上面に配線２１９が形成されており、配線２１９は半田端子２２３が設けられた部分を除き、絶縁膜２１４により被覆されている。半田端子２２３を介して半導体構成体１Ｂの柱状電極２１と配線２１９とが接続される。ベース基板２００は開口２０１を有しており、開口２０１の外周部と対応する位置に壁２３が配置され、電子回路２が開口２０１と対応する位置に配置されている。
このように、本発明によれば、半導体デバイスウェハ１０の電子回路２が形成された領域を取り囲む壁２３を形成し、蓋２５Ｂで塞いでから透明樹脂２６を壁２３の内側部分に充填し電子回路２が形成された領域を封止することができる。また、壁２３を柱状電極２１と同時に形成するため、工程数を減らすことができ、生産性を向上させることができる。
１Ｂ 半導体構成体
２ 電子回路
１０ 半導体デバイスウエハ
１１ 半導体基板
１２ 接続パッド
１３ 保護絶縁膜
１３ａ、１３ｂ、１４ａ、１４ｂ、２０ａ、２０ｂ、２０１ 開口
１４、２１４ 絶縁膜
１５ 配線
１６ 電解めっき用シード層
１７ 配線レジスト
１９、２１９ 配線層
２０ レジスト
２１ 柱状電極
２２ 封止樹脂
２３ 壁
２５Ｂ 蓋
２６ 透明樹脂
２００ 基板
２２３ 半田端子

Claims (6)

  1. 半導体ウエハと、
    前記半導体ウエハ上の所定領域を囲むように形成された壁と、
    前記半導体ウエハ上の前記所定領域の外部に設けられた配線と、
    前記配線上に設けられた外部接続用電極と、
    前記壁の外部に充填され、前記配線を封止する封止樹脂と、
    前記壁の内部に充填され、前記所定領域を封止する透明樹脂と、
    を備えることを特徴とする半導体構成体。
  2. 前記所定領域には、電子回路が設けられていることを特徴とする請求項１記載の半導体構成体。
  3. 前記壁及び前記外部接続用電極は、同一材料で形成されていることを特徴とする請求項１又は２に記載の半導体構成体。
  4. 前記壁及び前記外部接続用電極は、同じ高さに設定されていることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
  5. 前記壁と前記半導体ウエハとの間には、保護絶縁膜が介在されていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  6. 半導体ウエハ上の所定領域の外部に配置された配線層上に外部接続用電極を形成すると同時に、前記所定領域を囲む壁を形成し、
    前記所定領域以外の上部空間を塞ぐ蓋を前記壁の上部に載置し、
    前記所定領域を封止する透明樹脂を前記壁の内部に充填し、
    前記蓋を除去し、
    前記接続パッド及び前記配線を封止する封止樹脂を前記壁の外部に充填し、
    前記透明樹脂とともに前記封止樹脂、前記外部接続用電極及び前記壁の上面を切削することを特徴とする半導体構成体の製造方法。


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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016076617A (ja) * 2014-10-07 2016-05-12 新光電気工業株式会社 指紋認識用半導体装置、指紋認識用半導体装置の製造方法及び半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011210808A (ja) * 2010-03-29 2011-10-20 Casio Computer Co Ltd 半導体構成体及び半導体装置
US9024205B2 (en) 2012-12-03 2015-05-05 Invensas Corporation Advanced device assembly structures and methods
US9398700B2 (en) 2013-06-21 2016-07-19 Invensas Corporation Method of forming a reliable microelectronic assembly

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204291A (ja) * 1992-12-28 1994-07-22 Rohm Co Ltd 半導体装置
JP3207319B2 (ja) * 1993-05-28 2001-09-10 株式会社東芝 光電変換装置及びその製造方法
JP2002510929A (ja) * 1998-04-08 2002-04-09 シーティーエス・コーポレーション 表面弾性波装置パッケージおよび方法
JP2004296761A (ja) * 2003-03-27 2004-10-21 Mitsumi Electric Co Ltd 半導体装置
JP2007042879A (ja) * 2005-08-03 2007-02-15 Matsushita Electric Ind Co Ltd 半導体撮像装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221590A (ja) * 1994-01-31 1995-08-18 Matsushita Electric Ind Co Ltd 電子部品とその製造方法
EP1527480A2 (en) * 2002-08-09 2005-05-04 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP3614840B2 (ja) 2002-11-28 2005-01-26 沖電気工業株式会社 半導体装置
JP4342174B2 (ja) 2002-12-27 2009-10-14 新光電気工業株式会社 電子デバイス及びその製造方法
JP2004319530A (ja) * 2003-02-28 2004-11-11 Sanyo Electric Co Ltd 光半導体装置およびその製造方法
JP4338442B2 (ja) * 2003-05-23 2009-10-07 富士フイルム株式会社 透過型光変調素子の製造方法
JP2005109221A (ja) 2003-09-30 2005-04-21 Toshiba Corp ウェーハレベルパッケージ及びその製造方法
KR100592368B1 (ko) * 2004-07-06 2006-06-22 삼성전자주식회사 반도체 소자의 초박형 모듈 제조 방법
CN1755495A (zh) * 2004-09-27 2006-04-05 Idc公司 制造mems系统的预结构的方法
JP2007216309A (ja) * 2006-02-14 2007-08-30 Seiko Epson Corp 電子装置及びその製造方法
JP5130845B2 (ja) 2007-09-19 2013-01-30 大日本印刷株式会社 センサーパッケージおよびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204291A (ja) * 1992-12-28 1994-07-22 Rohm Co Ltd 半導体装置
JP3207319B2 (ja) * 1993-05-28 2001-09-10 株式会社東芝 光電変換装置及びその製造方法
JP2002510929A (ja) * 1998-04-08 2002-04-09 シーティーエス・コーポレーション 表面弾性波装置パッケージおよび方法
JP2004296761A (ja) * 2003-03-27 2004-10-21 Mitsumi Electric Co Ltd 半導体装置
JP2007042879A (ja) * 2005-08-03 2007-02-15 Matsushita Electric Ind Co Ltd 半導体撮像装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016076617A (ja) * 2014-10-07 2016-05-12 新光電気工業株式会社 指紋認識用半導体装置、指紋認識用半導体装置の製造方法及び半導体装置

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