以下、本発明の実施の形態について図を参照して説明する。
[実施の形態1]
はじめに、本発明の実施の形態1について説明する。図1は、本発明の実施の形態におけるフォトダイオードの断面図である。このフォトダイオードは、例えばInPからなる基板101と、基板101の上に形成された第1導電型の半導体からなる第1半導体層102と、第1半導体層102の上に形成された半導体からなる光吸収層103と、光吸収層103の上に形成された第2導電型の半導体からなる第2半導体層105と、第1半導体層102に形成された第1電極および第2半導体層105に形成された第2電極とを少なくとも備える。
ここで、光吸収層103は、対象とする光の波長に対応するバンドギャップエネルギーを有して基板101とは格子定数が異なる半導体から構成されて歪みを有し、第1半導体層102,および第2半導体層105は、光吸収層103を構成する半導体より大きなバンドギャップエネルギーを有する半導体から構成され、第1半導体層102および第2半導体層105は、不純物を導入することで各々の導電型とされ、光吸収層103は、第1半導体層102および第2半導体層105よりも不純物濃度が低い状態とされていればよい。
例えば、基板101は、半絶縁性のInPからなる半導体基板であればよい。また、第1半導体層102は、n型のInPから構成されていればよい。この場合、上述した第1導電型がn型となり、第2導電型がp型となる。また、光吸収層103は、基板101を構成するInPとは格子定数が異なる組成とされたInGaAsより構成されていればよい。また、第2半導体層105は、光吸収層103の上に形成されたInGaAsP層104に第2導電型を呈する不純物導入により形成されていればよい。例えば、InGaAsP層104にZnを不純物として導入することで、p型とされた第2半導体層105を形成することができる。
なお、光吸収層103およびInGaAsP層104は、所望とする形状にパターニングされ、一部の第1半導体層102は露出し、この露出領域に、第1電極108が形成されている。また、本実施の形態では、第2半導体層105を形成している領域が受光領域となるので、第2半導体層105の中央部が開放されるように、第2電極109が形成されている。例えば、リング状の第2電極109が、第2半導体層105の周縁部に接して形成されている。加えて、第2電極109以外の領域のInGaAsP層104の上には、反射防止膜110が形成されている。
次に、本実施の形態におけるフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のInPからなる基板101上に、n型のInP(第1半導体層102)、ノンドープのInGaAs(光吸収層103)、およびInGaAsP(InGaAsP層104)を順次堆積する。これらは、よく知られたMOVPE法により形成すればよい。また、n型の層は、例えば、シリコンを不純物として用いればよい。また、InGaAsP層104は、ノンドープではなくp型の層としてもよく、その場合は後述のZn拡散によって改めて第2半導体層105を形成する必要はなく、InGaAsP層104が第2半導体層105も兼ねる。p型の層は、例えば、Znを不純物として用いればよい。ここで、光吸収層103となるノンドープのInGaAsが、基板101を構成するInPとは格子定数が異なる組成とされていることが重要である。例えば、第1半導体層102となるInPの層の上に、InPより格子定数の小さいIn0.48Ga0.52Asを堆積してこの層を光吸収層103とすればよい。
次に、Zn拡散により、第2半導体層105を形成する。さらに、反射防止膜110を形成する。この後、公知のリソグラフィー技術およびエッチング技術によりパターニングした後、第1電極108を形成する。また、反射防止膜110をパターニングした後、第2電極109を形成する。第1電極108はチタン層/白金層/金層の3層構造、第2電極109は白金層/チタン層/白金層/金層の4層構造とし、各半導体層にオーミック接続していればよい。
本実施の形態におけるフォトダイオードは、第1電極108および第2電極109の間に逆方向のバイアス電圧を印加すると、ノンドープとされて不純物濃度が低い光吸収層103が空乏化して動作可能状態となる。この動作状態で、第2半導体層105より光が入射すると、光吸収層103において、電子・正孔対が発生し、第1電極108および第2電極109に接続されている外部回路に電流が出力される。このように動作する中で、本実施の形態では、光吸収層103の格子定数が、基板101の格子定数とは異なる状態とされているので、バイアス電圧が印加されている動作時において、例えば、2mW程度の高強度の光が入力されても、正孔の走行速度低下が抑制できるようになる。
以下、本実施の形態における光吸収層103について、より詳細に説明する。本実施の形態では、光吸収層103の格子定数を基板101とは異なる状態として光吸収層103が歪みを有する状態としている。このため、光吸収層103の価電子帯において、重い正孔のバンド(正孔の走行方向の有効質量が大きいバンド、ヘビーホールバンド)と軽い正孔のバンド(正孔の走行方向の有効質量が小さいバンド、ライトホールバンド)との間にエネルギー準位差が生じるようになり、これら2つのバンドが分離するようになる。
例えば、光吸収層103の格子定数を基板101より小さくして光吸収層103に伸張性の歪みを発生させると、図2のバンド図に示すように、光吸収層103の価電子帯が、禁制帯側のライトホールバンド131と、これよりエネルギー準位の低いヘビーホールバンド132とに分離する。
このように、価電子帯における2つのバンドを分離させることで、受光により光吸収層103で発生した正孔の散乱後の状態密度が低下するために散乱頻度が低下し、正孔の移動度がより速くなる。また、上述したように、禁制帯側がライトホールバンド131となるようにすることで正孔の有効質量が小さくなり、移動度をさらに向上させることができるようになる。禁制帯側がライトホールバンド131となる状態は、光吸収層103が、基板101より格子定数が小さな半導体から構成されて伸張性の歪みを有している状態である。
なお、室温(300K)に相当するエネルギーが、およそ25meVになる。このため、ライトホールバンドとヘビーホールバンドとのエネルギー準位の差が上記エネルギー値と同程度あるいはそれ以上にならないと、室温での動作においては、温度の揺らぎなどにより、エネルギー準位の異なる2つのバンドを形成したことにならない。従って、ライトホールバンドとヘビーホールバンドとのエネルギー準位の差が上記エネルギー値と同程度あるいはそれ以上となるように、光吸収層103に歪みが発生しているようにすることが重要となる。非特許文献1によれば(Table IV、Ga content 0.52の場合)、InPより格子定数の小さいIn0.48Ga0.52Asを光吸収層103とすることにより、ライトホールバンド・ヘビーホールバンドのエネルギー準位差を25meVとすることができる(Eg3/2−Eg1/2=0.7793−0.7545[eV]=0.0248[eV]≒25[meV])ので、ヘビーホールとライトホールのエネルギー準位差に関する上記条件を満たす。
ここで、図3に示すように、光吸収層103を、第1半導体層102に配置した第1光吸収層103aと、この上に形成した第2光吸収層103bとから構成し、第1光吸収層103aに歪みが発生しているようにするとよりよい。第1光吸収層103aが、基板101に対して異なる格子定数の半導体から構成されていればよい。このようにすることで、光吸収層103として所望の層厚を維持した状態で、格子定数が異なって歪みを有している第1光吸収層103aの層厚を小さくすることができる。層厚を小さくすることで、転位などの発生がなく結晶性が維持される臨界膜厚の範囲で、格子定数の差をより大きくすることができ、より大きな歪みを導入することができる。歪みが大きいほどライトホールバンドとヘビーホールバンドとのエネルギー準位の差を大きくすることができ、正孔の移動度をさらに向上させることができる。
以上に説明したように、本実施の形態によれば、光吸収層103に歪みが導入されているようにしたので、高強度の光が入力された状態においても、価電子帯における正孔の走行速度の低下が抑制できるようになるので、応答性の低下が抑制できるようなる。
[実施の形態2]
次に、本発明の実施の形態2について説明する。図4は、本発明の実施の形態2におけるフォトダイオードの構成を示す断面図である。このフォトダイオードは、基板401の上に形成された第1導電型の半導体からなる第1半導体層402と、第1半導体層402の上に形成された半導体からなる電子走行層403と、電子走行層403の上に形成された第1導電型の半導体からなる電界制御層404と、電界制御層404の上に形成された半導体からなる光吸収層405と、光吸収層405の上に形成された第2導電型の半導体からなる第2半導体層407と、第1半導体層402に形成された第1電極408および第2半導体層407に形成された第2電極409とを少なくとも備える。
ここで、光吸収層405は、対象とする光の波長に対応するバンドギャップエネルギーを有して基板401とは格子定数が異なる半導体から構成されて歪みを有し、第1半導体層402,電子走行層403、電界制御層404、および第2半導体層407は、光吸収層405を構成する半導体より大きなバンドギャップエネルギーを有する半導体から構成され、第1半導体層402,電界制御層404、および第2半導体層407は、不純物を導入することで各々の導電型とされ、電子走行層403および光吸収層405は、第1半導体層402,電界制御層404、および第2半導体層407よりも不純物濃度が低い状態とされていればよい。
例えば、基板401は、半絶縁性のInPからなる半導体基板であればよい。また、第1半導体層402は、n型のInPから構成されていればよい。この場合、上述した第1導電型がn型となり、第2導電型がp型となる。また、電子走行層403は、ノンドープのInGaAsPから構成されていればよい。また、電界制御層404は、n型のInGaAsPから構成されていればよい。
また、光吸収層405は、基板401を構成するInPとは格子定数が異なる組成とされたInGaAsより構成されていればよい。また、第2半導体層407は、光吸収層405の上に形成されたInGaAsP層406に対する第2導電型を呈する不純物導入により形成されていればよい。例えば、InGaAsP層406にZnを不純物として導入することで、p型とされた第2半導体層407を形成することができる。
なお、電子走行層403,電界制御層404,光吸収層405,およびInGaAsP層406は、所望とする形状にパターニングされ、一部の第1半導体層402は露出し、この露出領域に、第1電極408が形成されている。また、本実施の形態では、第2半導体層407が受光領域となるので、第2半導体層407の中央部が開放されるように、第2電極409が形成されている。例えば、リング状の第2電極409が、第2半導体層407の周縁部に接して形成されている。加えて、第2電極409以外の領域のInGaAsP層406の上には、反射防止膜410が形成されている。
次に、本実施の形態におけるフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のInPからなる基板401上に、n型のInP(第1半導体層402)、ノンドープのInGaAsP(電子走行層403)、n型のInGaAsP(電界制御層404)、ノンドープのInGaAs(光吸収層405)、およびInGaAsP(InGaAsP層406)をエピタキシャル成長により順次堆積する。これらは、よく知られたMOVPE法により形成すればよい。また、n型の層は、例えば、シリコンを不純物として用いればよい。また、InGaAsP層406は、ノンドープではなくp型の層としてもよく、この場合は後述のZn拡散によって改めて第2半導体層407を形成する必要はなく、InGaAsP層406が第2半導体層407も兼ねる。p型の層は、例えば、Znを不純物として用いればよい。
ここで、光吸収層405となるノンドープのInGaAsが、基板401を構成するInPとは格子定数が異なる組成とされていることが重要である。例えば、電界制御層404となるn型のInGaAsPの層の上に、InPより格子定数の小さいIn0.48Ga0.52Asを堆積してこの層を光吸収層405とすればよい。
次に、Zn拡散により、第2半導体層407を形成する。さらに、反射防止膜410を形成する。この後、公知のリソグラフィー技術およびエッチング技術によりパターニングした後、第1電極408を形成する。また、反射防止膜410をパターニングした後、第2電極409を形成する。第1電極408はチタン層/白金層/金層の3層構造、第2電極409は白金層/チタン層/白金層/金層の4層構造とし、各半導体層にオーミック接続していればよい。
本実施の形態におけるフォトダイオードは、第1電極408および第2電極409の間に逆方向のバイアス電圧を印加すると、ノンドープとされて不純物濃度が低い光吸収層405および電子走行層403が空乏化し、動作可能状態となる。この動作状態で、第2半導体層407より光が入射すると、光吸収層405において、電子・正孔対が発生し、第1電極408および第2電極409に接続されている外部回路に電流が出力される。
本実施の形態においても、光吸収層405が、基板401とは異なる格子定数とされているので、バイアス電圧が印加されている動作時において、例えば、2mW程度の高強度の光が入力されても、前述した実施の形態1と同様に、正孔の走行速度低下が抑制できるようになる。
また、本実施の形態では、光吸収が起こらないバンドギャップエネルギーに設定されている電子走行層403では、電子のみが走行する。このように動作する中で、本実施の形態では、電界制御層404を備えているので、バイアス電圧が印加されている動作時において、電子走行層403の電界強度を低くすることができ、動作に必要なバイアス電圧を低くすることができる。
以下、電界制御層404について、より詳細に説明する。電界制御層404を持たない一般的なpin型フォトダイオードでは、光吸収層405から電子走行層403にかけて変化のない一定な電界強度分布を持つ。これに対し、電界制御層404を備える本実施の形態によれば、光吸収層405の電界強度に対して電子走行層403の電界強度を低くすることができる。本実施の形態では、電界制御層404のドナー電荷により、電子走行層403の電界強度が低くなる。
ここで、バイアス電圧が印加されている状態における光吸収層405の電界強度は、おおむね50kV/cm程度に設定されていればよい。また、電子走行層403の電界強度は、50kV/cmよりも十分に低く、例えば、10kV/cm程度に設定されていればよい。
光吸収層405内は、光吸収により発生した電子と正孔の両者が走行するのに対し、電子走行層403内では、電子のみが走行するので、電界強度を高くする必要ない。これは、ノンドープのInGaAsPより構成されている電子走行層403では、電子移動度が高く、約5kV/cm以上あれば、電子は飽和速度域に達するからである。従って、電子走行層403の電界強度が5kV/cm以上あれば、この値に関わらず、フォトダイオードの動作帯域は一定に保たれる。
また、電子走行層403の電界強度は低いので、光吸収層405の厚さを多少薄くし、この分の電圧降下を電子走行層403に振り分けることにより、広い空乏層厚を確保することができる。
本実施の形態によれば、電子走行層403の電界強度が低い分だけ、従来のpin型フォトダイオードに比較して必要なバイアス電圧は下がる。言い換えると、一定のバイアス電圧に対して空乏層を広く保つことができるので、接合容量を低減することが可能となる。
例えば、光吸収層405の厚さWAdepを0.45μmとし、電子走行層403の厚さWTdepを0.25μmとする。この場合、WAdep中の電界を50kV/cmとして電位降下は1.75V、WTdep中の電界を10kV/cmとして電位降下は0.35Vである。従って、動作時の最低必要バイアス電圧は約1.75Vとなる。このバイアス電圧はマージンを持って2Vよりも小さく、接合容量は80%に低下する。
このように、本実施の形態によれば、電子走行層403に加えて電界制御層404を備えるようにしたので、フォトダイオードをより低いバイアス電圧で動作させても、より高い感度が得られるようになる。
なお、電子走行層403および電界制御層404の存在による動作周波数帯域(f3dB)の低下は、これらの層厚が一定値以下の条件では起こらない。これは、空乏層内の正孔の飽和時の走行速度が約5×106cm/sであるのに対して、電子の走行速度が約4×107cm/sと格段に大きいことによる。従って、上述した層が存在することによる電子の全遅延時間が、正孔走行の遅延時間よりも小さい範囲では、全体の遅延時間の増大は起こらない。なお、各層の厚さは、各キャリアの走行速度と所望とするf3dBとを考慮して、適宜に設定するとよい。
[実施の形態3]
次に、本発明の実施の形態3について説明する。図5は、本発明の実施の形態におけるフォトダイオードの構成を模式的に示す断面図である。このフォトダイオードは、基板501の上に形成された第1導電型の半導体からなる第1半導体層502と、第1半導体層502の上に形成された半導体からなる電子走行層503と、電子走行層503の上に形成された第1導電型の半導体からなる電界制御層504と、電界制御層504の上に形成された半導体からなる光吸収層505と、光吸収層505の上に形成された第2導電型の半導体からなる第2導電型光吸収層506と、第2導電型光吸収層506の上に形成された第2導電型の半導体からなる第2半導体層507と、第1半導体層502に形成された第1電極508および第2半導体層507に形成された第2電極509を少なくとも備える。
ここで、光吸収層505は、対象とする光の波長に対応するバンドギャップエネルギーを有して基板501とは格子定数が異なる半導体から構成されて歪みを有し、第2導電型光吸収層506は、対象とする光の波長に対応するバンドギャップエネルギーを有し、第1半導体層502,電子走行層503、電界制御層504、および第2半導体層507は、光吸収層505および第2導電型光吸収層506を構成する半導体より大きなバンドギャップエネルギーを有する半導体から構成され、第1半導体層502,電界制御層504、および第2半導体層507は、不純物を導入することで各々の導電型とされ、電子走行層503および光吸収層505は、第1半導体層502,電界制御層504、および第2半導体層507よりも不純物濃度が低い状態とされていればよい。
例えば、基板501は、半絶縁性のInPからなる半導体基板であればよい。また、第1半導体層502は、n型のInPから構成されていればよい。この場合、上述した第1導電型がn型となり、第2導電型がp型となる。また、電子走行層503は、ノンドープのInGaAsPから構成されていればよい。また、電界制御層504は、n型のInGaAsPから構成されていればよい。
また、光吸収層505は、基板501を構成するInPとは格子定数が異なる組成とされたInGaAsより構成されていればよい。また、第2導電型光吸収層506は、p型のInGaAs層より構成されていればよい。また、第2半導体層507は、第2導電型光吸収層506の上に形成されたp型のInGaAsPから構成されていればよい。ここで、p型の層は、Znが不純物として導入されている。
なお、電子走行層503,電界制御層504,光吸収層505,第2導電型光吸収層506,および第2半導体層507は、所望とする形状にパターニングされ、一部の第1半導体層502は露出し、この露出領域に、第1電極508が形成されている。電子走行層503,電界制御層504,光吸収層505,第2導電型光吸収層506,および第2半導体層507は、例えば、電子走行層503の途中までの深さまでのメサ構造とされてる。
また、本実施の形態では、受光領域となる第2半導体層507の中央部が開放されるように、第2電極509が形成されている。例えば、リング状の第2電極509が、第2半導体層507の周縁部に接して形成されている。加えて、第2電極509以外の領域の第2導電型光吸収層506の上には、反射防止膜510が形成されている。
次に、本実施の形態におけるフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のInPからなる基板501上に、n型のInP(第1半導体層502)、ノンドープのInGaAsP(電子走行層503)、n型のInGaAsP(電界制御層504)、ノンドープのInGaAs(光吸収層505)、p型のInGaAs(第2導電型光吸収層506)およびp型のInGaAsP(第2半導体層507)をエピタキシャル成長により順次堆積する。これらは、よく知られたMOVPE法により形成すればよい。また、n型の層は、例えば、シリコンを不純物として用い、p型の層は、例えば、Znを不純物として用いればよい。なお、第2導電型光吸収層506の不純物濃度は、少なくとも本実施の形態におけるフォトダイオードに逆方向のバイアス電圧を印加したときに空乏化しない濃度にまで高めておく必要がある。
ここで、光吸収層505となるノンドープのInGaAsが、基板501を構成するInPとは格子定数が異なる組成とされていることが重要である。例えば、電界制御層504となるn型のInGaAsPの層の上に、InPより格子定数の小さいIn0.48Ga0.52Asを堆積してこの層を光吸収層505とすればよい。
さらに、反射防止膜510を形成した後、公知のリソグラフィー技術およびエッチング技術により前述したメサ構造にパターニングする。この後、第1電極508を形成する。また、反射防止膜510をパターニングした後、第2電極509を形成する。各電極は、チタン層/白金層/チタン層の3層構造とし、各半導体層にオーミック接続していればよい。
本実施の形態におけるフォトダイオードに逆方向のバイアス電圧を印加すると、ノンドープとすることで不純物濃度が低くされている電子走行層503および光吸収層505が空乏化し、動作可能状態となる。一方で、第2導電型光吸収層506は不純物濃度が高いため空乏化しない。本ダイオードに光信号を入力すると、光吸収層505および第2導電型光吸収層506で電子・正孔対が発生し、外部回路に電流が出力される。
本実施の形態においても、光吸収層505が、基板501とは異なる格子定数とされているので、バイアス電圧が印加されている動作時において、例えば、2mW程度の高強度の光が入力されても、前述した実施の形態1,2と同様に、正孔の走行速度低下が抑制できるようになる。
また、本実施の形態においても、前述した実施の形態2と同様に、電子走行層503は、光吸収が起こらないバンドギャップエネルギーに設定されており、電子のみが走行する。また、第2導電型光吸収層506で発生したキャリアの内、正孔は、中性の半導体の中を走行するため、実質的な遅延時間は発生しない。遅延時間の増加に寄与する可能性があるのは、電子が拡散/ドリフトして光吸収層505との境の空乏層に達し、さらに電子走行層503をよぎるまでの時間である。
本実施の形態において、空乏層の電界分布は、前述した実施の形態2の場合と基本的に変わらない。本実施の形態でも、電子走行層503が挿入される分、前述した実施の形態2と同様に、フォトダイオードの接合容量を下げる効果がある。
加えて、実施の形態3においては、第2導電型光吸収層506が追加されるので、受光感度は増大する。ノンドープの光吸収層505の厚さWAdepを0.45μm、第2導電型光吸収層506の厚さWAnを0.45μmとすると、前述の様にL帯の長波長端、光の結合効率90%、光リタン配置を想定した場合、従来の構造(例えば、WAdep=0.55μm、WTdep=0μm)では0.55A/W、本実施形態の場合は0.76A/Wと、38%増大する。
また、本実施の形態では、前述した実施の形態に比較して、第2導電型光吸収層506が追加されているため、層厚が増大している状態となる。このため、キャリア走行による遅延時間の増大が起こり、f3dB帯域の低下が懸念されるものとなる。しかしながら、以下に説明するように、第2導電型光吸収層506が存在しても、必ずしもf3dB帯域は低下しない。
以下では、前述した実施の形態におけるフォトダイオードに、第2導電型光吸収層を追加(挿入)した状態における出力応答特性の変化について検討する。まず、ノンドープとされている光吸収層505の厚さをWAdepとし、このWAdep部分のみに光信号が入力された際の周波数応答をR1(f)とする。周波数応答R1(f)は規格化した値とする。また、追加する第2導電型光吸収層の厚さをWAnとし、WAn部分のみに光信号が入力された際の周波数応答をR2(f)とする。周波数応答R2(f)も規格化した値とする。
ここで、R1(f)は、第2導電型光吸収層がない場合(実施の形態2)も、第2導電型光吸収層が追加されている場合(実施の形態3)も、同じ応答特性を持つ。この理由は、両者は同じ空乏層構造を持ち、この空乏層構造による誘導電流に基づく出力特性は不変であることにある。
一般に、フォトダイオードの光入力に対する応答は、重ね合わせの原理が成立する。従って、WAdepとWAn部分に同時に光信号入力がある場合、全体の(規格化された)応答R12(f)は、以下の式(1)で示すように、各光吸収厚で重量配分された応答の和となる。
R12(f)=R1(f)×WAdep/(WAdep+WAn)+R2(f)×WAn/(WAdep+Wa2)・・・(1)
この式(1)を以下の式(1’)に書き換える。
(WAdep+WAn)×R12(f)=WAdep×R1(f)+WAn×R2(f)・・・(1’)
このように書き換えると、「(WAdep+WAn)×R12(f)」は、複素平面上で、「WAdep×R1(f)」と「WAn×R2(f)」との足し合わせである。従って、扱う周波数範囲で、R2(f)の位相がR1(f)の位相回転よりも小さいかぎり、「(WAdep+WAn)×R12(f)」の位相回転は、「R1(f)」の位相回転よりも小さく、R12(f)の応答特性はR1(f)の応答特性よりも優れることになる。
R2(f)の応答速度がR1(f)の応答速度よりも早い状態は、WAnがある値よりも小さい範囲内で成立する。これは、空乏層内の正孔の飽和時の走行速度が、約5×106cm/sであるのに対し、電子の走行速度が約4×107cm/sと格段に大きく、遅延時間の増大は起こりにくいことによる。
従って、R1(f)を与える応答速度は、ほぼ正孔の走行速度で決定されるのに対し、R2(f)を決める応答速度は電子の速度で決まり、WAdep、WAn、電子走行層503の厚さWTdep、および各層の厚さを調整することにより、R2(f)の応答速度がR1(f)の応答速度よりも早くなる状態を実現することが可能となる。なお、全体の光吸収層の層厚を変えずに、応答速度を上げる設計指針についての詳細は、特許文献4に記載されている。
[実施の形態4]
次に、本発明の実施の形態4について説明する。図6は、本発明の実施の形態4におけるフォトダイオードの構成を模式的に示す断面図である。このフォトダイオードは、基板601の上に形成された第1導電型の半導体からなる第1半導体層602と、第1半導体層602の上に形成された半導体からなる電子走行層603と、電子走行層603の上に形成された第1導電型の半導体からなる電界制御層604と、電界制御層604の上に形成された半導体からなる光吸収層605と、光吸収層605の上に形成された第2導電型の半導体からなる第2半導体層607と、第1半導体層602に形成された第1電極608および第2半導体層607に形成された第2電極609とを少なくとも備える。
ここで、光吸収層605は、対象とする光の波長に対応するバンドギャップエネルギーを有して基板601とは格子定数が異なる半導体から構成されて歪みを有し、第1半導体層602,電子走行層603、電界制御層604、および第2半導体層607は、光吸収層605を構成する半導体より大きなバンドギャップエネルギーを有する半導体から構成され、第1半導体層602,電界制御層604、および第2半導体層607は、不純物を導入することで各々の導電型とされ、電子走行層603および光吸収層605は、第1半導体層602,電界制御層604、および第2半導体層607よりも不純物濃度が低い状態とされていればよい。
例えば、基板601は、半絶縁性のInPからなる半導体基板であればよい。また、第1半導体層602は、n型のInPから構成されていればよい。この場合、上述した第1導電型がn型となり、第2導電型がp型となる。また、電子走行層603は、ノンドープのInGaAsPから構成されていればよい。また、電界制御層604は、n型のInGaAsPから構成されていればよい。
また、光吸収層605は、基板601を構成するInPとは格子定数が異なる組成とされたInGaAsより構成されていればよい。また、第2半導体層607は、また、第2半導体層607は、光吸収層605の上に形成されたInGaAsP層606に対する第2導電型を呈する不純物導入により形成されていればよい。例えば、InGaAsP層606にZnを不純物として導入することで、p型とされた第2半導体層607を形成することができる。
なお、電子走行層603,電界制御層604,光吸収層605,およびInGaAsP層606は、所望とする形状にパターニングされ、一部の第1半導体層602は露出し、この露出領域に、第1電極608が形成されている。また、本実施の形態では、第2半導体層607が受光領域となるので、第2半導体層607の中央部が開放されるように、第2電極609が形成されている。例えば、リング状の第2電極609が、第2半導体層607の周縁部に接して形成されている。加えて、第2電極609以外の領域のInGaAsP層606の上には、反射防止膜610が形成されている。
加えて、本実施の形態においては、電子走行層603に、動作時のキャリア濃度に等しい第1導電型の不純物が導入され、電子走行層603が第1導電型を呈するようにされているところに特徴がある。なお、電子走行層603の不純物濃度の増加に対応させ、電界制御層604の不純物濃度を、電子走行層603の不純物濃度分布に応じ、前述した実施の形態における電界制御層504に比較して減少させる。電子走行層603および電界制御層604の合計の不純物面密度が、一定とされていればよい。他の構成は、前述した実施の形態2と同様である。
以下、本実施の形態におけるフォトダイオードについてより詳細に説明する。まず、前述した実施の形態2におけるフォトダイオードでは(図4参照)、電界制御層404においては、導入されているドナー不純物により電荷密度分布がある。また、バイアス電圧が印加されているときの第2半導体層407,光吸収層405,電界制御層404,電子走行層403,第1半導体層402の電界強度分布は、電界制御層404の存在により、光吸収層405に対して電子走行層403の方が低い状態となる。
ここで、光信号入力レベルが上がると、電子と正孔の電荷により空乏層内の電界強度プロファイルが変調を受け、特に、電子走行層403においては、電界制御層404の側が低く、第1半導体層402の側が高くなるような電界強度分布となる。実施の形態2におけるフォトダイオードでは、電子走行層403の電界強度が光吸収層405より低いので、一定のバイアス電圧のもとでは、光吸収層405側の電子走行層403の電界が低下するという影響が出やすい。この電界低下は、帯域を低下させると共に、電子電荷の蓄積がさらに電界変調を増幅するので、強い非線形効果が生じる。
これに対し、本実施の形態4においては、電子走行層603に、動作時のキャリア濃度に等しい不純物が導入されているので、光信号入力レベルが低い動作状態では、光吸収層605側の電子走行層603の電界が上昇する。しかしながら、光信号入力レベルが高くなって前述したような電界強度プロファイルが変調を受けると、光吸収層605側の電子走行層603の電界が低下し、電子走行層603の電界はより平坦な分布となる。このように、本実施の形態によれば、高い光入力条件で使用される場合において、低い光入力条件時とほぼ変わらない帯域を確保できるようになる。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形が実施可能であることは明白である。例えば、上述した実施の形態の説明では、主に、光吸収層が第1半導体層と第2半導体層とに対して小さい格子定数を有する場合について説明したが、これに限るものではなく、光吸収層が第1半導体層と第2半導体層とに対して大きい格子定数を有し、圧縮歪みを有する状態とされていてもよい。
ただしこの場合、図2のバンド図とは、ヘビーホールバンドとライトホールバンドとのエネルギー準位の関係が逆になる。価電子帯における2つのバンドを分離させることで、受光により光吸収層で発生した正孔の散乱後の状態密度が低下するために散乱頻度が低下し、正孔の移動度がより速くなる点では光吸収層が引張り歪みを有する状態と同じであるが、禁制帯側が正孔の走行方向の有効質量が大きいヘビーホールバンドとなるため、正孔の移動度の向上は小さくなる。よって光吸収層が引張り歪みを有する状態とする方が、正孔の走行速度をより向上させることができる。
また、上述した実施の形態の説明では、主に、第1半導体層と第2半導体層とが基板と格子整合しており、光吸収層がそれらと異なる格子定数を有する場合について説明したが、第1半導体層と第2半導体層とが基板と格子整合していない場合でもよい。例えば、基板と格子整合する半導体で光吸収層を構成した方が、対象とする光の波長に対するバンドギャップエネルギーとしやすい場合は、第1半導体層の格子定数を、基板に近い側から連続的、あるいは段階的に大きくしながら格子緩和させ、光吸収層に近い側の格子定数を基板よりも大きくすることで、光吸収層に引張り歪みを与えることができる。あるいは、第1半導体層の格子定数を、基板に近い側から連続的、あるいは段階的に小さくしながら格子緩和させ、光吸収層に近い側の格子定数を基板よりも小さくすることで、光吸収層に圧縮歪みを与えることができる。同様のことは第2半導体層側でも行うことができる。
加えて、第1半導体層と第2半導体層とで格子定数が一致している必要は必ずしもない。本発明の実施の形態1では、部分的にひずみを持つ光吸収層を作製するために、第1半導体層と第2半導体層とは基板と格子整合させ、第1光吸収層と第2光吸収層とで格子定数を異なるものにする構成で説明を行ったが、第1半導体層と第2半導体層とで格子定数を異なるものにすることでも、同様の構成は可能である。例えば、第1半導体層が光吸収層側で基板よりも大きな格子定数を持つようにし、光吸収層と第2半導体層とを基板と格子整合する構成とすることで、光吸収層の第1半導体層に近い側に特に引っ張りひずみを持たせることができる。このように、第1半導体層、第2半導体層、光吸収層(あるいは第1光吸収層と第2光吸収層)の各々の格子定数を、光吸収層にひずみが加わるように構成することで、本発明を構成する事が可能である
また、上述した実施の形態では、第1導電型をn型とし、第2導電型をp型としたが、これに限るものではなく、第1導電型をp型とし、第2導電型をn型としてもよいことはいうまでもない。また、例えば、前述した実施の形態4において、光吸収層605における正孔電荷を保障するために、アクセプタ濃度分布を持たせるようにしてもよい。