JP2011176094A - フォトダイオード - Google Patents

Abstract

【課題】フォトダイオードをより低いバイアス電圧で動作させても、より高い感度が得られるようにする。
【解決手段】電子走行層１０３の上に形成された第１導電型の半導体からなる電界制御層１０４を備える。第１半導体層１０２，電子走行層１０３、電界制御層１０４、および第２半導体層１０７は、光吸収層１０５を構成する半導体より大きなバンドギャップエネルギーを有する半導体から構成され、電子走行層１０３および光吸収層１０５は、第１半導体層１０２，電界制御層１０４、および第２半導体層１０７よりも不純物濃度が低い状態とされている。
【選択図】 図１Ａ

Description

本発明は、光通信用などに用いることができるフォトダイオードに関するものである。

フォトダイオードは、長波長帯（１．３μｍ帯〜１．５μｍ帯）の光通信システムに、レシーバ装置の受光デバイスとして広く使用されている。この場合、フォトダイオードに求められる主要な性能の指標は、動作周波数帯域（ｆ３ｄＢ）と受光感度である。この、フォトダイオードにおけるｆ３ｄＢと受光感度とは、トレードオフの関係にあるため、この制約の中で両パラメータを最適化すべく素子構造を設計することが、これまでの高性能化の手順である。

例えば、１０Ｇｂ／ｓシステム用のフォトダイオードでは、ｆ３ｄＢと感度とのトレードオフの制約はさほど厳しいものではなく、感度はおおむね高く保つことができた。これに対し、４０Ｇｂ／ｓシステム用のフォトダイオードの場合は、一般には、感度を犠牲にしてｆ３ｄＢを確保する素子構造とされている。

最近、フォトダイオードの特性として、上記の性能指標に加えて求められているのは、動作電圧の低減である。これは、光レシーバに用いられるトランスインピーダンスアンプ（ＴＩＡ）や、他のクロック・データリカバリ（ＣＤＲ）回路などの集積回路素子の電源電圧が、それまでの５Ｖから＋３．３Ｖに低下していることが背景にある。最大＋３．３Ｖ電源を流用する状況では、フォトダイオードのバイアス電圧は、おおよそ２Ｖ程度に下がるため、動作電圧（バイアス電圧）の低減が要求される。

バイアス電圧の低下は、フォトダイオードの動作に対し、以下の様な問題を引き起こす。まず、バイアス電圧が低下すると、フォトダイオードの空乏層の電界を下げてしまい、光吸収で発生したキャリアの一方のホールの速度が飽和する状態に保てなくなる。このままでは、ホールの速度低下に伴いｆ３ｄＢが低下することに加え、バイアスに依存してｆ３ｄＢが変化し、極めて使いにくい素子特性となる。

このような問題を避けるためには、従来のｐｉｎ型フォトダイオードの設計手法に従えば、電界強度の低下を抑制するために空乏層（＝光吸収層）を薄くすることが重要となっている。しかしながら、光吸収層の薄層化は、接合容量の増大や受光感度の低下をもたらすことになる。

以下に、上述した問題について簡単に説明する。

まず、典型的なｐｉｎ型フォトダイオードを考える。この素子では、光吸収層のみが空乏化する構造となる。この素子構造において、空乏層厚をＷｄｅｐ、接合のビルトイン電圧をＶｂｉとすると、空乏層電界強度Ｅｄｅｐは、「Ｅｄｅｐ＝（−Ｖｂｉａｓ＋Ｖｂｉ）／Ｗｄｅｐ・・・（１）」である。従って、あるＥｄｅｐを与えるＶｂｉａｓは、「−Ｖｂｉａｓ＝Ｅｄｅｐ×Ｗｄｅｐ−Ｖｂｉ・・・（２）」となる。

必要な電界強度の下限は、ホールが飽和速度に達する５０ｋＶ／ｃｍが目安となる。例えば、光吸収層をＩｎＧａＡｓから構成した場合、Ｗｄｅｐ＝１μｍ厚の空乏層に均一な電界を誘起させると仮定すると、最小の必要バイアス電圧は、−４．２５Ｖとなる。これに対し、Ｖｂｉａｓ＝−２Ｖに固定された場合、１μｍ厚の空乏層の電界は、２７．５ｋＶ／ｃｍに下がってしまい、飽和速度の範囲から外れ、帯域特性の劣化をもたらす。また、５０ｋＶ／ｃｍが確保できる最大値の光吸収層厚は、Ｗｄｅｐ＝０．５５μｍと計算される。

フォトダイオードの低バイアス電圧に関わる第１の問題は、フォトダイオードの接合容量である。上で述べた様に、キャリアの飽和速度を５０ｋＶ／ｃｍ以上に保つ条件では、与えられたバイアス電圧に応じて空乏層の厚さが一定以下になるので、接合容量の増大をもたらす。

例えば、Ｖｂｉａｓ＝−２Ｖの場合は、空乏層の幅（Ｗｄｅｐ）は０．５５μｍ以下にすることになるので、接合容量は、単位面積あたり０．３ｆＦ／μｍ²以上となる。この場合、仮に、素子接合面積を、２０μｍ×２０μｍ＝４００μｍ²とすると、接合容量は１２０ｆＦ以上になってしまう。これは、ＣＲ時定数から決まる帯域２６ＧＨｚに相当し、４０Ｇｂ／ｓのレシーバ装置に用いるダイオード接合容量としては大きすぎる。このＣＲ時定数を小さくするためには、素子面積を縮小することになるが、素子の縮小化は素子寸法のバラツキを増大させるので、フォトダイオードへの光結合のバラツキの増大を招くという問題が起こる。

フォトダイオードの低バイアス電圧に関わる第２の問題は、受光感度の低下である。バイアス電圧が小さくなることにより、光吸収層厚（Ｗｄｅｐ）が十分に厚くできない状況では、光吸収の効率が下がるので受光感度は低下する。例えば、ｐｉｎ型フォトダイオードにおいて、Ｗｄｅｐ＝０．５５μｍの場合は、Ｌ帯の長波長端、光の結合効率９０％、光を素子表面で反射させる光結合形態を想定すると、受光感度は、約０．５５Ａ／Ｗとなる。

なお、上述したＷｄｅｐ＝０．５５μｍの制約が、すべてのフォトダイオードにあてはまるわけではない。Ｗｄｅｐ＝０．５５μｍの吸収層を持つフォトダイオードのｆ３ｄＢは、約５０ＧＨｚである。従って、５０ＧＨｚ以上の帯域が要求される場合、Ｗｄｅｐ＝０．５５μｍの吸収層を持つフォトダイオードでも、バイアス電圧＝２Ｖの制約は受けにくい。しかしながら、多くの実用システム（１０ＧＢ／ｓシステム、４０Ｇｂ／ｓシステムなど）への応用では、必要な素子のｆ３ｄＢはこれより低く高々４０ＧＨｚである。このため、ここで問題としているバイアス電圧の制約は、接合容量の増大に加え受光感度の劣化をもたらす。

上述した問題を改善するために、空乏化光吸収層とｐ型光吸収層を接続したｐｉｎ型フォトダイオードの変形構造が提案されている（特許文献１参照）。この構造では、２重吸収層型とすることで、感度を保ちつつ帯域を改善している。この構造は、ｆ３ｄＢの低下を起こさない範囲で、ｐｉｎ型フォトダイオードにｐ型光吸収層を付加することが可能であることも意味し、付加した層の厚さの分だけ感度は改善できる。例えば、０．５５μｍの空乏化光吸収層に０．３５μｍのｐ型光吸収層を接続した場合（全吸収層厚０．９μｍ）、感度は、０．７５Ａ／Ｗ程度に改善できることが試算される。

特許第４０６１０５７号公報

しかしながら、特許文献１の技術においても、２重吸収層形の感度改善効果はあるものの、−２Ｖのバイアスに対しては動作余裕も少なく、接合容量の問題は残り、感度の改善も必ずしも十分ではない。

以上述べたように、上述したｐｉｎ型フォトダイオードでは、−２Ｖ程度の小さなバイアス電圧で使用する場合、光通信システムのレシーバ装置の受信感度が低下してしまうという問題があり、これは、特許文献１の技術においても未解決である。将来、さらに集積回路の電源電圧が下がると、上述した問題はさらに顕著になるものと予想される。

本発明は、以上のような問題点を解消するためになされたものであり、フォトダイオードをより低いバイアス電圧で動作させても、より高い受信感度が得られるようにすることを目的とする。

本発明に係るフォトダイオードは、基板の上に形成された第１導電型の半導体からなる第１半導体層と、この第１半導体層の上に形成された半導体からなる電子走行層と、この電子走行層の上に形成された第１導電型の半導体からなる電界制御層と、この電界制御層の上に形成された半導体からなる光吸収層と、この光吸収層の上に形成された第２導電型の半導体からなる第２半導体層と、第１半導体層に形成された第１電極および第２半導体層に形成された第２電極とを少なくとも備え、光吸収層は、対象とする光の波長に対応するバンドギャップエネルギーを有する半導体から構成され、第１半導体層，電子走行層、電界制御層、および第２半導体層は、光吸収層を構成する半導体より大きなバンドギャップエネルギーを有する半導体から構成され、第１半導体層，電界制御層、および第２半導体層は、不純物を導入することで導電型とされ、電子走行層および光吸収層は、第１半導体層，電界制御層、および第２半導体層よりも不純物濃度が低い状態とされている。

上記フォトダイオードにおいて、光吸収層と第２半導体層との間に配置され、光吸収層を構成する半導体を第２導電型とした半導体からなる第２導電型光吸収層を備えるようにしてもよい。また、電子走行層に、動作時のキャリア濃度に等しい第１導電型の不純物が導入されているようにしてもよい。

以上説明したように、本発明によれば、電子走行層と光吸収層との間に形成された第１導電型の半導体からなる電界制御層を備えるようにしたので、フォトダイオードをより低いバイアス電圧で動作させても、より高い受信感度が得られるようにすることができるという優れた効果が得られる。

本発明の実施の形態１におけるフォトダイオードの構成を示す断面図である。 本発明の実施の形態１におけるフォトダイオードの電界強度分布を示す説明図である。 本発明の実施の形態２におけるフォトダイオードの構成を示す断面図である。 本発明の実施の形態２におけるフォトダイオードの応答特性を説明するための説明図である。 本発明の実施の形態３におけるフォトダイオードの構成を示す断面図である。 本発明の実施の形態１におけるフォトダイオードの電荷密度を示す説明図である。 本発明の実施の形態１におけるフォトダイオードの電界強度分布を示す説明図である。 本発明の実施の形態３におけるフォトダイオードの電荷密度を示す説明図である。 本発明の実施の形態３におけるフォトダイオードの電界強度分布を示す説明図である。

以下、本発明の実施の形態について図を参照して説明する。

［実施の形態１］
はじめに、本発明の実施の形態１について説明する。図１Ａは、本発明の実施の形態１におけるフォトダイオードの構成を模式的に示す断面図である。このフォトダイオードは、基板１０１の上に形成された第１導電型の半導体からなる第１半導体層１０２と、第１半導体層１０２の上に形成された半導体からなる電子走行層１０３と、電子走行層１０３の上に形成された第１導電型の半導体からなる電界制御層１０４と、電界制御層１０４の上に形成された半導体からなる光吸収層１０５と、光吸収層１０５の上に形成された第２導電型の半導体からなる第２半導体層１０７と、第１半導体層１０２に形成された第１電極１０８および第２半導体層１０７に形成された第２電極１０９とを少なくとも備える。

ここで、光吸収層１０５は、対象とする光の波長に対応するバンドギャップエネルギーを有する半導体から構成され、第１半導体層１０２，電子走行層１０３、電界制御層１０４、および第２半導体層１０７は、光吸収層１０５を構成する半導体より大きなバンドギャップエネルギーを有する半導体から構成され、第１半導体層１０２，電界制御層１０４、および第２半導体層１０７は、不純物を導入することで各々の導電型とされ、電子走行層１０３および光吸収層１０５は、第１半導体層１０２，電界制御層１０４、および第２半導体層１０７よりも不純物濃度が低い状態とされていればよい。

例えば、基板１０１は、半絶縁性のＩｎＰからなる半導体基板であればよい。また、第１半導体層１０２は、ｎ型のＩｎＰから構成されていればよい。この場合、上述した第１導電型がｎ型となり、第２導電型がｐ型となる。また、電子走行層１０３は、ノンドープのＩｎＧａＡｓＰから構成されていればよい。また、電界制御層１０４は、ｎ型のＩｎＧａＡｓＰから構成されていればよい。

また、光吸収層１０５は、ＩｎＧａＡｓより構成されていればよい。また、第２半導体層１０７は、光吸収層１０５の上に形成されたＩｎＧａＡｓＰ層１０６に対する第２導電型を呈する不純物導入により形成されていればよい。例えば、ＩｎＧａＡｓＰ層１０６にＺｎを不純物として導入することで、ｐ型とされた第２半導体層１０７を形成することができる。

なお、電子走行層１０３，電界制御層１０４，光吸収層１０５，およびＩｎＧａＡｓＰ層１０６は、所望とする形状にパターニングされ、一部の第１半導体層１０２は露出し、この露出領域に、第１電極１０８が形成されている。また、本実施の形態では、第２半導体層１０７が受光領域となるので、第２半導体層１０７の中央部が開放されるように、第２電極１０９が形成されている。例えば、リング状の第２電極１０９が、第２半導体層１０７の周縁部に接して形成されている。加えて、第２電極１０９以外の領域のＩｎＧａＡｓＰ層１０６の上には、反射防止膜１１０が形成されている。

ここで、本実施の形態におけるフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のＩｎＰからなる基板１０１上に、ｎ型のＩｎＰ（第１半導体層１０２）、ノンドープのＩｎＧａＡｓＰ（電子走行層１０３）、ｎ型のＩｎＧａＡｓＰ（電界制御層１０４）、ノンドープのＩｎＧａＡｓ（光吸収層１０５）、およびＩｎＧａＡｓＰ（ＩｎＧａＡｓＰ層１０６）をエピタキシャル成長により順次堆積する。これらは、よく知られたＭＯＶＰＥ法により形成すればよい。また、ｎ型の層は、例えば、シリコンを不純物として用いればよい。

この後、Ｚｎ拡散により、第２半導体層１０７を形成する。さらに、反射防止膜１１０を形成する。この後、公知のリソグラフィー技術およびエッチング技術によりパターニングした後、第１電極１０８を形成する。また、反射防止膜１１０をパターニングした後、第２電極１０９を形成する。各電極は、チタン層／白金層／金層の３層構造とし、各半導体層にオーミック接続していればよい。

本実施の形態におけるフォトダイオードは、第１電極１０８および第２電極１０９の間に逆方向のバイアス電圧を印加すると、ノンドープとされて不純物濃度が低い光吸収層１０５および電子走行層１０３が空乏化し、動作可能状態となる。この動作状態で、第２半導体層１０７より光が入射すると、光吸収層１０５において、電子・ホール対が発生し、第１電極１０８および第２電極１０９に接続されている外部回路に電流が出力される。このような光電変換動作の中で、光吸収が起こらないバンドギャップエネルギーに設定されいてる電子走行層１０３では、電子のみが走行する。このように動作する中で、本実施の形態では、電界制御層１０４を備えているので、バイアス電圧が印加されている動作時において、電子走行層１０３の電界強度を低くすることができ、動作に必要なバイアス電圧を低くすることができる。

以下、電界制御層１０４について、より詳細に説明する。図１Ｂは、バイアス電圧を印加した状態における、第２半導体層１０７，光吸収層１０５，電界制御層１０４，電子走行層１０３，第１半導体層１０２における電界強度分布を示す説明図である。前述したように、光吸収層１０５および電子走行層１０３が空乏化しているので、バイアス電圧を印加した状態を示す図１Ｂは、フォトダイオードの空乏層内の電界強度分布を示していることになる。

電界制御層１０４を持たない一般的なｐｉｎ型フォトダイオードでは、光吸収層１０５から電子走行層１０３にかけて変化のない一定な電界強度分布を持つ。これに対し、電界制御層１０４を備える本実施の形態によれば、光吸収層１０５の電界強度に対して電子走行層１０３の電界強度を低くすることができる。本実施の形態では、電界制御層１０４のドナー電荷により、電子走行層１０３の電界強度が低くなる。

ここで、バイアス電圧が印加されている状態における光吸収層１０５の電界強度は、おおむね５０ｋＶ／ｃｍ程度に設定されていればよい。また、電子走行層１０３の電界強度は、５０ｋＶ／ｃｍよりも十分に低く、例えば、１０ｋＶ／ｃｍ程度に設定されていればよい。

光吸収層１０５内は、光吸収により発生した電子とホールの両者が走行するのに対し、電子走行層１０３内では、電子のみが走行するので、電界強度を高くする必要ない。これは、ノンドープのＩｎＧａＡｓＰより構成されている電子走行層１０３では、電子移動度が高く、約５ｋＶ／ｃｍ以上あれば、電子は飽和速度域に達するからである。従って、電子走行層１０３の電界強度が５ｋＶ／ｃｍ以上あれば、この値に関わらず、フォトダイオードの動作帯域は一定に保たれる。

また、電子走行層１０３の電界強度は低いので、光吸収層１０５の厚さを多少薄くし、この分の電圧降下を電子走行層１０３に振り分けることにより、広い空乏層厚を確保することができる。

図１Ｂから明らかなように、本実施の形態によれば、電子走行層１０３の電界強度が低い分だけ、従来のｐｉｎ型フォトダイオードに比較して必要なバイアス電圧は下がる。言い換えると、一定のバイアス電圧に対して空乏層を広く保つことができるので、接合容量を低減することが可能となる。例えば、光吸収層１０５の厚さＷＡｄｅｐを０．４５μｍとし、電子走行層１０３の厚さＷＴｄｅｐを０．２５μｍとする。この場合、ＷＡｄｅｐ中の電界を５０ｋＶ／ｃｍとして電位降下は１．７５Ｖ、ＷＴｄｅｐ中の電界を１０ｋＶ／ｃｍとして電位降下は０．３５Ｖである。従って、動作時の最低必要バイアス電圧は約１．７５Ｖとなる。このバイアス電圧はマージンを持って２Ｖよりも小さく、接合容量は８０％に低下する。このように、本実施の形態によれば、フォトダイオードをより低いバイアス電圧で動作させても、より高い感度が得られるようになる。

受光感度は、前述のようにＬ帯の長波長端、光の結合効率９０％、光を素子表面で反射させる光結合形態を想定した場合、従来の構造（例えば、ＷＡｄｅｐ＝０．５５μｍ、ＷＴｄｅｐ＝０μｍ）では０．５５Ａ／Ｗであるが、本実施の形態では０．４８Ａ／Ｗとなり、１３％低下する。これはさほど大きな値ではなく、後述の実施の形態２の構造を採用すれば受光感度の低下を改善することができる。

なお、電子走行層１０３および電界制御層１０４の存在による３ｄＢ帯域（ｆ３ｄＢ）の低下は、これらの層厚が一定値以下の条件では起こらない。これは、空乏層内のホールの飽和時の走行速度が約５×１０⁶ｃｍ／ｓであるのに対して、電子の走行速度が約４×１０⁷ｃｍ／ｓと格段に大きいことによる。従って、上述した層が存在することによる電子の全遅延時間が、ホール走行の遅延時間よりも小さい範囲では、全体の遅延時間の増大は起こらない。なお、各層の厚さは、各キャリアの走行速度と所望とするｆ３ｄＢとを考慮して、適宜に設定することよい。

［実施の形態２］
次に、本発明の実施の形態２について説明する。図２Ａは、本発明の実施の形態２におけるフォトダイオードの構成を模式的に示す断面図である。このフォトダイオードは、基板２０１の上に形成された第１導電型の半導体からなる第１半導体層２０２と、第１半導体層２０２の上に形成された半導体からなる電子走行層２０３と、電子走行層２０３の上に形成された第１導電型の半導体からなる電界制御層２０４と、電界制御層２０４の上に形成された半導体からなる光吸収層２０５と、光吸収層２０５の上に形成された第２導電型の半導体からなる第２導電型光吸収層２０６と、第２導電型光吸収層２０６の上に形成された第２導電型の半導体からなる第２半導体層２０７と、第１半導体層２０２に形成された第１電極２０８および第２半導体層２０７に形成された第２電極２０９とを少なくとも備える。

ここで、光吸収層２０５および第２導電型光吸収層２０６は、対象とする光の波長に対応するバンドギャップエネルギーを有する半導体から構成され、第１半導体層２０２，電子走行層２０３、電界制御層２０４、および第２半導体層２０７は、光吸収層２０５および第２導電型光吸収層２０６を構成する半導体より大きなバンドギャップエネルギーを有する半導体から構成され、第１半導体層２０２，電界制御層２０４、および第２半導体層２０７は、不純物を導入することで各々の導電型とされ、電子走行層２０３および光吸収層２０５は、第１半導体層２０２，電界制御層２０４、および第２半導体層２０７よりも不純物濃度が低い状態とされていればよい。

例えば、基板２０１は、半絶縁性のＩｎＰからなる半導体基板であればよい。また、第１半導体層２０２は、ｎ型のＩｎＰから構成されていればよい。この場合、上述した第１導電型がｎ型となり、第２導電型がｐ型となる。また、電子走行層２０３は、ノンドープのＩｎＧａＡｓＰから構成されていればよい。また、電界制御層２０４は、ｎ型のＩｎＧａＡｓＰから構成されていればよい。

また、光吸収層２０５は、ＩｎＧａＡｓ層より構成され、第２導電型光吸収層２０６は、ｐ型のＩｎＧａＡｓ層より構成されていればよい。また、第２半導体層２０７は、第２導電型光吸収層２０６の上に形成されたｐ型のＩｎＧａＡｓＰから構成されていればよい。ここで、ｐ型の層は、Ｚｎが不純物として導入されている。

なお、電子走行層２０３，電界制御層２０４，光吸収層２０５，第２導電型光吸収層２０６，および第２半導体層２０７は、所望とする形状にパターニングされ、一部の第１半導体層２０２は露出し、この露出領域に、第１電極２０８が形成されている。電子走行層２０３，電界制御層２０４，光吸収層２０５，第２導電型光吸収層２０６，および第２半導体層２０７は、例えば、電子走行層２０３の途中までの深さまでのメサ構造とされてる。

また、本実施の形態では、受光領域となる第２半導体層２０７の中央部が開放されるように、第２電極２０９が形成されている。例えば、リング状の第２電極２０９が、第２半導体層２０７の周縁部に接して形成されている。加えて、第２電極２０９以外の領域の第２導電型光吸収層２０６の上には、反射防止膜２１０が形成されている。

ここで、本実施の形態におけるフォトダイオードの製造方法について簡単に説明する。まず、半絶縁性のＩｎＰからなる基板２０１上に、ｎ型のＩｎＰ（第１半導体層２０２）、ノンドープのＩｎＧａＡｓＰ（電子走行層２０３）、ｎ型のＩｎＧａＡｓＰ（電界制御層２０４）、ノンドープのＩｎＧａＡｓ（光吸収層２０５）、ｐ型のＩｎＧａＡｓ（第２導電型光吸収層２０６）およびｐ型のＩｎＧａＡｓＰ（第２半導体層２０７）をエピタキシャル成長により順次堆積する。これらは、よく知られたＭＯＶＰＥ法により形成すればよい。また、ｎ型の層は、例えば、シリコンを不純物として用い、ｐ型の層は、例えば、Ｚｎを不純物として用いればよい。

さらに、反射防止膜２１０を形成した後、公知のリソグラフィー技術およびエッチング技術により前述したメサ構造にパターニングする。この後、第１電極２０８を形成する。また、反射防止膜２１０をパターニングした後、第２電極２０９を形成する。各電極は、チタン層／白金層／金層の３層構造とし、各半導体層にオーミック接続していればよい。

本実施の形態におけるフォトダイオードに逆方向のバイアス電圧を印加すると、ノンドープとすることで不純物濃度が低くされている電子走行層２０３および光吸収層２０５が空乏化し、動作可能状態となる。本ダイオードに光信号を入力すると、光吸収層２０５および第２導電型光吸収層２０６で電子・ホール対が発生し、外部回路に電流が出力される。ここで、電子走行層２０３は、光吸収が起こらないバンドギャップエネルギーに設定されており、電子のみが走行する。

また、第２導電型光吸収層２０６で発生したキャリアの内、ホールは、中性の半導体の中を走行するため、実質的な遅延時間は発生しない。遅延時間の増加に寄与する可能性があるのは、電子が拡散／ドリフトして光吸収層２０５との境の空乏層に達し、さらに電子走行層２０３をよぎるまでの時間である。

本実施の形態において、空乏層の電界分布は、図１Ｂを用いて説明した実施の形態１の場合と基本的に変わらない。本実施の形態でも、電子走行層２０３が挿入される分、前述した実施の形態１と同様に、フォトダイオードの接合容量を下げる効果がある。

加えて、実施の形態２においては、第２導電型光吸収層２０６が追加されるので、受光感度は増大する。ノンドープの光吸収層２０５の厚さＷＡｄｅｐを実施の形態１の場合と同様に０．４５μｍ、第２導電型光吸収層２０６の厚さＷＡｎを０．４５μｍとすると、前述の様にＬ帯の長波長端、光の結合効率９０％、光を素子表面で反射させる光結合形態を想定した場合、従来の構造（例えば、ＷＡｄｅｐ＝０．５５μｍ、ＷＴｄｅｐ＝０μｍ）では０．５５Ａ／Ｗ、本実施の形態の場合は０．７６Ａ／Ｗと、３８％増大する。

また、本実施の形態では、前述した実施の形態に比較して、第２導電型光吸収層２０６が追加されているため、層厚が増大している状態となる。このため、キャリア走行による遅延時間の増大が起こり、ｆ３ｄＢ帯域の低下が懸念されるものとなる。しかしながら、以下に説明するように、第２導電型光吸収層２０６が存在しても、必ずしもｆ３ｄＢ帯域を低下させることがないことがわかる。

以下では、前述した実施の形態におけるフォトダイオードに、第２導電型光吸収層を追加（挿入）した状態における出力応答特性の変化について検討する。まず、ノンドープとされている光吸収層２０５の厚さをＷＡｄｅｐとし、このＷＡｄｅｐ部分のみに光信号が入力された際の周波数応答をＲ１（ｆ）とする。周波数応答Ｒ１（ｆ）は規格化した値とする。また、追加する第２導電型光吸収層の厚さをＷＡｎとし、ＷＡｎ部分のみに光信号が入力された際の周波数応答をＲ２（ｆ）とする。周波数応答Ｒ２（ｆ）も規格化した値とする。

ここで、Ｒ１（ｆ）は、第２導電型光吸収層がない場合（実施の形態１）も、第２導電型光吸収層が追加されている場合（実施の形態２）も、同じ応答特性を持つ。この理由は、両者は同じ空乏層構造を持ち、この空乏層構造による誘導電流に基づく出力特性は不変であることにある。

一般に、フォトダイオードの光入力に対する応答は、重ね合わせの原理が成立する。従って、ＷＡｄｅｐとＷＡｎ部分に同時に光信号入力がある場合、全体の（規格化された）応答Ｒ１２（ｆ）は、以下の式（３）で示すように、各光吸収厚で重量配分された応答の和となる。

Ｒ１２（ｆ）＝Ｒ１（ｆ）×ＷＡｄｅｐ／（ＷＡｄｅｐ＋ＷＡｎ）＋Ｒ２（ｆ）×ＷＡｎ／（ＷＡｄｅｐ＋Ｗａ２）・・・（３）

この式（３）を以下の式（３’）に書き換える。

（ＷＡｄｅｐ＋ＷＡｎ）×Ｒ１２（ｆ）＝ＷＡｄｅｐ×Ｒ１（ｆ）＋ＷＡｎ×Ｒ２（ｆ）・・・（３’）

このように書き換えると、図２Ｂに示すように、「（ＷＡｄｅｐ＋ＷＡｎ）×Ｒ１２（ｆ）」は、複素平面上で、「ＷＡｄｅｐ×Ｒ１（ｆ）」と「ＷＡｎ×Ｒ２（ｆ）」との足し合わせである。従って、扱う周波数範囲で、Ｒ２（ｆ）の位相がＲ１（ｆ）の位相回転よりも小さいかぎり、「（ＷＡｄｅｐ＋ＷＡｎ）×Ｒ１２（ｆ）」の位相回転は、「Ｒ１（ｆ）」の位相回転よりも小さく、Ｒ１２（ｆ）の応答特性はＲ１（ｆ）の応答特性よりも優れることになる。

Ｒ２（ｆ）の応答速度がＲ１（ｆ）の応答速度よりも早い状態は、ＷＡｎがある値よりも小さい範囲内で成立する。これは、空乏層内のホールの飽和時の走行速度が、約５×１０⁶ｃｍ／ｓであるのに対し、電子の走行速度が約４×１０⁷ｃｍ／ｓと格段に大きく、遅延時間の増大は起こりにくいことによる。

従って、Ｒ１（ｆ）を与える応答速度は、ほとんどホールの走行速度で決定されるのに対して、Ｒ２（ｆ）を決める応答速度は電子の速度で決まり、ＷＡｄｅｐ、ＷＡｎ、電子走行層２０３の厚さＷＴｄｅｐ、および各層の厚さを調整することにより、Ｒ２（ｆ）の応答速度がＲ１（ｆ）の応答速度よりも早くなる状態を実現することが可能となる。なお、全体の光吸収層の層厚を変えずに、応答速度を上げる設計指針についての詳細は、特許文献１にも記載されている。

［実施の形態３］
次に、本発明の実施の形態３について説明する。図３は、本発明の実施の形態３におけるフォトダイオードの構成を模式的に示す断面図である。このフォトダイオードは、基板３０１の上に形成された第１導電型の半導体からなる第１半導体層３０２と、第１半導体層３０２の上に形成された半導体からなる電子走行層３０３と、電子走行層３０３の上に形成された第１導電型の半導体からなる電界制御層３０４と、電界制御層３０４の上に形成された半導体からなる光吸収層３０５と、光吸収層３０５の上に形成された第２導電型の半導体からなる第２半導体層３０７と、第１半導体層３０２に形成された第１電極３０８および第２半導体層３０７に形成された第２電極３０９とを少なくとも備える。

ここで、光吸収層３０５は、対象とする光の波長に対応するバンドギャップエネルギーを有する半導体から構成され、第１半導体層３０２，電子走行層３０３、電界制御層３０４、および第２半導体層３０７は、光吸収層３０５を構成する半導体より大きなバンドギャップエネルギーを有する半導体から構成され、第１半導体層３０２，電界制御層３０４、および第２半導体層３０７は、不純物を導入することで各々の導電型とされ、電子走行層３０３および光吸収層３０５は、第１半導体層３０２，電界制御層３０４、および第２半導体層３０７よりも不純物濃度が低い状態とされていればよい。

例えば、基板３０１は、半絶縁性のＩｎＰからなる半導体基板であればよい。また、第１半導体層３０２は、ｎ型のＩｎＰから構成されていればよい。この場合、上述した第１導電型がｎ型となり、第２導電型がｐ型となる。また、電子走行層３０３は、ノンドープのＩｎＧａＡｓＰから構成されていればよい。また、電界制御層３０４は、ｎ型のＩｎＧａＡｓＰから構成されていればよい。

また、光吸収層３０５は、ＩｎＧａＡｓより構成されていればよい。また、第２半導体層３０７は、また、第２半導体層３０７は、光吸収層３０５の上に形成されたＩｎＧａＡｓＰ層３０６に対する第２導電型を呈する不純物導入により形成されていればよい。例えば、ＩｎＧａＡｓＰ層３０６にＺｎを不純物として導入することで、ｐ型とされた第２半導体層３０７を形成することができる。

なお、電子走行層３０３，電界制御層３０４，光吸収層３０５，およびＩｎＧａＡｓＰ層３０６は、所望とする形状にパターニングされ、一部の第１半導体層３０２は露出し、この露出領域に、第１電極３０８が形成されている。また、本実施の形態では、第２半導体層３０７が受光領域となるので、第２半導体層３０７の中央部が開放されるように、第２電極３０９が形成されている。例えば、リング状の第２電極３０９が、第２半導体層３０７の周縁部に接して形成されている。加えて、第２電極３０９以外の領域のＩｎＧａＡｓＰ層３０６の上には、反射防止膜３１０が形成されている。

加えて、本実施の形態においては、電子走行層３０３に、動作時のキャリア濃度に等しい第１導電型の不純物が導入され、電子走行層３０３が第１導電型を呈するようにされているところに特徴がある。なお、電子走行層３０３の不純物濃度の増加に対応させ、電界制御層３０４の不純物濃度を、電子走行層３０３の不純物濃度分布に応じ、前述した実施の形態における電界制御層３０４に比較して減少させる。電子走行層３０３および電界制御層３０４の合計の不純物濃度が、一定とされていればよい。他の構成は、前述した実施の形態１と同様である。

以下、本実施の形態におけるフォトダイオードについてより詳細に説明する。まず、前述した実施の形態１におけるフォトダイオードでは、図４Ａの太い破線に示すように、光吸収層１０５から第１半導体層１０２にかけて、動作時の全キャリアの電荷密度が変化する。なお、細い実線は電子の電荷密度変化を示し、細い一点は線はホールの電荷密度変化を示している。また、電界制御層１０４においては、導入されているドナー不純物により電荷密度分布１０４ａがある。また、バイアス電圧が印加されているときの第２半導体層１０７，光吸収層１０５，電界制御層１０４，電子走行層１０３，第１半導体層１０２の電界強度分布は、図４Ｂの実線に示すように変化する。

ここで、光信号入力レベルが上がると、電子とホールの電荷により空乏層内の電界強度プロファイルが変調を受け、図４Ｂの破線で示すように変化する。実施の形態１におけるフォトダイオードでは、電子走行層１０３の電界強度が光吸収層１０５より低いので、一定のバイアス電圧のもとでは、光吸収層１０５側の電子走行層１０３の電界が低下するという影響が出やすい。この電界低下は、帯域を低下させると共に、電子電荷の蓄積がさらに電界変調を増幅するので、強い非線形効果が生じる。

これに対し、本実施の形態３においては、電子走行層３０３に、動作時のキャリア濃度に等しい不純物が導入されているので、図５Ａの電荷密度が変化に示すように、電界制御層３０４における電荷密度分布３０４ａに加え、電子走行層３０３においても、導入されている不純物により、電荷密度分布３０３ａが形成されるようになる。

この結果、光信号入力レベルが低い動作状態では、図５Ｂの実線に示すように、光吸収層３０５側の電子走行層３０３の電界が上昇するが、光信号入力レベルが高くなって電界強度プロファイルが変調を受けると、太い破線に示すように、電子走行層３０３の電界はより平坦な分布となる。このように、本実施の形態によれば、高い光入力条件で使用される場合において、低い光入力条件時とほぼ変わらない帯域を確保できるようになる。

前述したように、関連する技術におけるフォトダイオードは、低いバイアス電圧で使うと、受信感度が低下してしまうという問題があった。より詳細には、一定のバイアス電圧に対して、低いバイアス電圧とするほど空乏層を広く保つことが困難になるので、接合容量が増大してしまうという問題、また、受光感度が低下する、という問題があった。これに対し、本発明によれば、一定のバイアス電圧に対して、より接合容量を低く、また、より受光感度を高く保つことができるようになる。

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形が実施可能であることは明白である。例えば、上述した実施の形態の説明では、第１導電型をｎ型とし、第２導電型をｐ型としたが、これに限るものではなく、第１導電型をｐ型とし、第２導電型をｎ型としてもよいことはいうまでもない。また、例えば、前述した実施の形態３において、光吸収層３０５におけるホール電荷を保障するために、アクセプタ濃度分布を持たせるようにしてもよい。

また、上述では、ＩｎＰ系などのよく知られたＩＩＩ−Ｖ族化合物半導体を各層の材料として用いた例について説明したが、これに限るものではなく、他の半導体材料を組み合わせるようにしてもよい。例えば、窒化物半導体を用いることも可能である。

１０１…基板、１０２…第１半導体層、１０３…電子走行層、１０４…電界制御層、１０５…光吸収層、１０６…ＩｎＧａＡｓＰ層、１０７…第２半導体層、１０８…第１電極、１０９…第２電極、１１０…反射防止膜。

Claims (3)

1. 基板の上に形成された第１導電型の半導体からなる第１半導体層と、
   この第１半導体層の上に形成された半導体からなる電子走行層と、
   この電子走行層の上に形成された第１導電型の半導体からなる電界制御層と、
   この電界制御層の上に形成された半導体からなる光吸収層と、
   この光吸収層の上に形成された第２導電型の半導体からなる第２半導体層と、
   前記第１半導体層に形成された第１電極および前記第２半導体層に形成された第２電極と
   を少なくとも備え、
   前記光吸収層は、対象とする光の波長に対応するバンドギャップエネルギーを有する半導体から構成され、
   前記第１半導体層，前記電子走行層、前記電界制御層、および前記第２半導体層は、前記光吸収層を構成する半導体より大きなバンドギャップエネルギーを有する半導体から構成され、
   前記第１半導体層，前記電界制御層、および前記第２半導体層は、不純物を導入することで各々の前記導電型とされ、
   前記電子走行層および前記光吸収層は、前記第１半導体層，前記電界制御層、および前記第２半導体層よりも不純物濃度が低い状態とされている
   ことを特徴とするフォトダイオード。
2. 請求項１記載のフォトダイオードにおいて、
   前記光吸収層と前記第２半導体層との間に配置され、前記光吸収層を構成する半導体を第２導電型とした半導体からなる第２導電型光吸収層を備える
   ことを特徴とするフォトダイオード。
3. 請求項１または２記載のフォトダイオードにおいて、
   前記電子走行層に、動作時のキャリア濃度に等しい第１導電型の不純物が導入されている
   ことを特徴とするフォトダイオード。