JP2003174185A - 半導体受光素子 - Google Patents
半導体受光素子Info
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Abstract
(57)【要約】
【課題】 半導体受光素子に関し、超高速動作、高量子
効率を実現することに加えて、信頼性、製造性を向上す
る。 【解決手段】 光吸収層３の一方の側に電子９が高速度
で走行できる電界を印加した低電界領域２を設けるとと
もに、他方の側に正孔１０が高速度で走行できる電界を
印加した高電界領域４を形成し、前記低電界領域２及び
高電界領域４においてアバランシェ現象によるキャリア
の増減が無いように構成する。
効率を実現することに加えて、信頼性、製造性を向上す
る。 【解決手段】 光吸収層３の一方の側に電子９が高速度
で走行できる電界を印加した低電界領域２を設けるとと
もに、他方の側に正孔１０が高速度で走行できる電界を
印加した高電界領域４を形成し、前記低電界領域２及び
高電界領域４においてアバランシェ現象によるキャリア
の増減が無いように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体受光素子に関
するものであり、特に、高速光通信網に用いるｐｉｎフ
ォトダイオードの動作速度を４０ＧＨｚ以上にするため
の構成に特徴のある半導体受光素子に関するものであ
る。
するものであり、特に、高速光通信網に用いるｐｉｎフ
ォトダイオードの動作速度を４０ＧＨｚ以上にするため
の構成に特徴のある半導体受光素子に関するものであ
る。
【０００２】
【従来の技術】近年の光通信の高度化、高速化に伴い、
その情報伝送速度として４０ＧＨｚ以上が要求されてき
ており、また、単位時間当たりの情報伝送量が大きくな
るため、素子単体に対する信頼性もより高いものが要求
されてきている。
その情報伝送速度として４０ＧＨｚ以上が要求されてき
ており、また、単位時間当たりの情報伝送量が大きくな
るため、素子単体に対する信頼性もより高いものが要求
されてきている。
【０００３】このような状況で、４０ＧＨｚ以上の動作
速度を実現できる半導体受光素子としては、ｐｉｎフォ
トダイオードがあげられるが、このｐｉｎ接合構造のも
のでも多くの改良を加えなければ、十分な信頼性、製造
性を実現できない。
速度を実現できる半導体受光素子としては、ｐｉｎフォ
トダイオードがあげられるが、このｐｉｎ接合構造のも
のでも多くの改良を加えなければ、十分な信頼性、製造
性を実現できない。
【０００４】ここで、従来の提案されている各種のｐｉ
ｎフォトダイオードを説明する。 図７参照 図７は従来のｐｉｎフォトダイオードのバンドダイヤグ
ラムであり、光吸収層として、厚さＬが、例えば、０．
３μｍのアンドープのｉ型ＩｎＧａＡｓ光吸収層３２を
用いるフォトダイオードであり、このｉ型ＩｎＧａＡｓ
光吸収層３２において電子３４と正孔３５が発生し、こ
れらが夫々ｐ型ＩｎＰ層３３及びｎ型ＩｎＰ基板３１を
介してｐ側電極及びｎ側電極（いずれも図示を省略）へ
走行するものである。
ｎフォトダイオードを説明する。 図７参照 図７は従来のｐｉｎフォトダイオードのバンドダイヤグ
ラムであり、光吸収層として、厚さＬが、例えば、０．
３μｍのアンドープのｉ型ＩｎＧａＡｓ光吸収層３２を
用いるフォトダイオードであり、このｉ型ＩｎＧａＡｓ
光吸収層３２において電子３４と正孔３５が発生し、こ
れらが夫々ｐ型ＩｎＰ層３３及びｎ型ＩｎＰ基板３１を
介してｐ側電極及びｎ側電極（いずれも図示を省略）へ
走行するものである。
【０００５】図８参照
図８は従来の他のｐｉｎフォトダイオードのバンドダイ
ヤグラムであり、光吸収層としてｐ型ＩｎＧａＡｓ光吸
収層３７を用いるとともに、ｎ側に、厚さＬがｐ型Ｉｎ
ＧａＡｓ光吸収層３７の厚さの１〜５倍のｉ型ＩｎＰ電
子走行層３６を設けて電子３４のみを走行させる構造と
したものである。
ヤグラムであり、光吸収層としてｐ型ＩｎＧａＡｓ光吸
収層３７を用いるとともに、ｎ側に、厚さＬがｐ型Ｉｎ
ＧａＡｓ光吸収層３７の厚さの１〜５倍のｉ型ＩｎＰ電
子走行層３６を設けて電子３４のみを走行させる構造と
したものである。
【０００６】図９参照
図９は従来のさらに他のｐｉｎフォトダイオードのバン
ドダイヤグラムであり、光吸収層としてｉ型ＩｎＧａＡ
ｓ光吸収層３２を用い、ｎ側にｉ型ＩｎＰ電子走行層３
６を設けるとともに、ｐ側にｉ型ＩｎＰ正孔走行層３８
を設けて、電子３４と正孔３５が同時にｐ側電極及びｎ
側電極（いずれも図示を省略）に到達するようにすると
ともに、素子容量をより低減したものである。この場
合、ｉ型ＩｎＰ電子走行層３６の厚さＬL は、ｉ型Ｉｎ
Ｐ正孔走行層３８の厚さＬH の１〜５倍になるようにし
ている。
ドダイヤグラムであり、光吸収層としてｉ型ＩｎＧａＡ
ｓ光吸収層３２を用い、ｎ側にｉ型ＩｎＰ電子走行層３
６を設けるとともに、ｐ側にｉ型ＩｎＰ正孔走行層３８
を設けて、電子３４と正孔３５が同時にｐ側電極及びｎ
側電極（いずれも図示を省略）に到達するようにすると
ともに、素子容量をより低減したものである。この場
合、ｉ型ＩｎＰ電子走行層３６の厚さＬL は、ｉ型Ｉｎ
Ｐ正孔走行層３８の厚さＬH の１〜５倍になるようにし
ている。
【０００７】この様なｐｉｎフォトダイオードにおい
て、超高速動作を実現するには、この電子や正孔の電極
への走行時間を小さくする必要があり、そのためには、
光吸収層やキャリア走行層をできる限り薄くするととも
に、光の入射方向を光吸収層に平行な方向にすること、
即ち、エッジ入射構造にすることが一般に行われ、これ
によって高い量子効率の受光素子が実現されている。
て、超高速動作を実現するには、この電子や正孔の電極
への走行時間を小さくする必要があり、そのためには、
光吸収層やキャリア走行層をできる限り薄くするととも
に、光の入射方向を光吸収層に平行な方向にすること、
即ち、エッジ入射構造にすることが一般に行われ、これ
によって高い量子効率の受光素子が実現されている。
【０００８】一方、超高速動作を実現するために光吸収
層やキャリア走行層を薄くすれば、電極間容量が増大
し、この容量Ｃと負荷抵抗ＲによるＣＲ制限で応答速度
が劣化するので超高速になればなるほど、電極間容量を
減少するために、接合面積の小さい受光素子を開発しな
ければならない。
層やキャリア走行層を薄くすれば、電極間容量が増大
し、この容量Ｃと負荷抵抗ＲによるＣＲ制限で応答速度
が劣化するので超高速になればなるほど、電極間容量を
減少するために、接合面積の小さい受光素子を開発しな
ければならない。
【０００９】
【発明が解決しようとする課題】しかし、従来提案され
ている各種のｐｉｎフォトダイオードにおいて、応答速
度５０ＧＨｚ以上を実現しようとすると、極微細加工が
要求され、安定に製造供給することが困難になるという
問題がある。
ている各種のｐｉｎフォトダイオードにおいて、応答速
度５０ＧＨｚ以上を実現しようとすると、極微細加工が
要求され、安定に製造供給することが困難になるという
問題がある。
【００１０】例えば、図７に示したｐｉｎフォトダイオ
ードにおいては、おおむねドリフト速度の遅い正孔によ
って応答速度が律則され、とくに、電子の速度電界特性
において電子が高速で走行するところで素子設計するこ
とが困難であるという問題がある。
ードにおいては、おおむねドリフト速度の遅い正孔によ
って応答速度が律則され、とくに、電子の速度電界特性
において電子が高速で走行するところで素子設計するこ
とが困難であるという問題がある。
【００１１】また、図８に示したｐｉｎフォトダイオー
ドにおいては、上記の点を考慮して、走行速度の遅い正
孔をキャリア走行層に注入しないようにし、電子のみを
走行させるように工夫しているが、光吸収層をｐ型半導
体としているために電子は拡散でキャリア走行層まで移
動しなければならず、応答速度を劣化させないためには
より光吸収層を薄くしなければならないという問題があ
る。
ドにおいては、上記の点を考慮して、走行速度の遅い正
孔をキャリア走行層に注入しないようにし、電子のみを
走行させるように工夫しているが、光吸収層をｐ型半導
体としているために電子は拡散でキャリア走行層まで移
動しなければならず、応答速度を劣化させないためには
より光吸収層を薄くしなければならないという問題があ
る。
【００１２】また、電極側への電子の拡散防止のための
バリア層が必要であるとともに、光吸収層では電子、正
孔が発生しているので正孔を無駄にしていることにな
る。
バリア層が必要であるとともに、光吸収層では電子、正
孔が発生しているので正孔を無駄にしていることにな
る。
【００１３】さらに、図９に示したｐｉｎフォトダイオ
ードの場合には、光吸収層の両側にキャリア走行層を設
けて電子と正孔とが同時に電極に到達するように構成し
ているが、この場合には、ｉ型ＩｎＰ正孔走行層３８の
価電子帯側のエネルギーギャップが正孔３５に対する電
位障壁となるので、実際に正孔３５をｉ型ＩｎＰ正孔走
行層３８側に走行させることが困難であるという問題が
ある。
ードの場合には、光吸収層の両側にキャリア走行層を設
けて電子と正孔とが同時に電極に到達するように構成し
ているが、この場合には、ｉ型ＩｎＰ正孔走行層３８の
価電子帯側のエネルギーギャップが正孔３５に対する電
位障壁となるので、実際に正孔３５をｉ型ＩｎＰ正孔走
行層３８側に走行させることが困難であるという問題が
ある。
【００１４】したがって、本発明は、超高速動作、高量
子効率を実現することに加えて、信頼性、製造性を向上
することを目的とする。
子効率を実現することに加えて、信頼性、製造性を向上
することを目的とする。
【００１５】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明するとともに、併せて
図２を参照して本発明の作用効果を説明するが、図１
（ａ）は、本発明の半導体受光素子の光の入射方向に沿
った概略的断面図であり、また、図１（ｂ）はそのバン
ドダイヤグラムであり、さらに、図２は、ＩｎＧａＡｓ
及びＩｎＰ内の電子と正孔のドリフト速度の電界強度依
存性を説明する特性図である。なお、図１における符号
１，５は、夫々一導電型半導体基板及び逆導電型半導体
層である。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明するとともに、併せて
図２を参照して本発明の作用効果を説明するが、図１
（ａ）は、本発明の半導体受光素子の光の入射方向に沿
った概略的断面図であり、また、図１（ｂ）はそのバン
ドダイヤグラムであり、さらに、図２は、ＩｎＧａＡｓ
及びＩｎＰ内の電子と正孔のドリフト速度の電界強度依
存性を説明する特性図である。なお、図１における符号
１，５は、夫々一導電型半導体基板及び逆導電型半導体
層である。
【００１６】図１（ａ）及び（ｂ）参照
上記の目的を達成するため、本発明は、半導体受光素子
において、光吸収層３の一方の側に電子９が高速度で走
行できる電界を印加した低電界領域２を設けるととも
に、他方の側に正孔１０が高速度で走行できる電界を印
加した高電界領域４を形成し、前記低電界領域２及び高
電界領域４においてアバランシェ現象によるキャリアの
増減が無いように構成したことを特徴とする。
において、光吸収層３の一方の側に電子９が高速度で走
行できる電界を印加した低電界領域２を設けるととも
に、他方の側に正孔１０が高速度で走行できる電界を印
加した高電界領域４を形成し、前記低電界領域２及び高
電界領域４においてアバランシェ現象によるキャリアの
増減が無いように構成したことを特徴とする。
【００１７】図２参照
図２に示すように、電子９は５ｋＶ／ｃｍ近傍の低電界
強度においてドリフト速度のピークがあり、一方、正孔
１０は高電界強度側でドリフト速度が大きくなるので、
電子９が走行する領域を低電界領域２とし、正孔１０が
走行する領域を高電界領域４とすることによって、入射
光８の吸収により光吸収層３で発生した電子９及び正孔
１０を夫々の最高速度で走行させることができ、これに
よって、キャリア走行層となる低電界領域２及び高電界
領域４を厚くすることができ、その結果、接合容量をよ
り小さくできるので、高速動作が可能になるとともに、
製造も容易になる。
強度においてドリフト速度のピークがあり、一方、正孔
１０は高電界強度側でドリフト速度が大きくなるので、
電子９が走行する領域を低電界領域２とし、正孔１０が
走行する領域を高電界領域４とすることによって、入射
光８の吸収により光吸収層３で発生した電子９及び正孔
１０を夫々の最高速度で走行させることができ、これに
よって、キャリア走行層となる低電界領域２及び高電界
領域４を厚くすることができ、その結果、接合容量をよ
り小さくできるので、高速動作が可能になるとともに、
製造も容易になる。
【００１８】因に、従来と同じ応答速度を得るためには
キャリア走行層を約５倍の厚さにすることができる。な
お、低電界領域２及び高電界領域４においてアバランシ
ェ現象が生じた場合、入射光によるキャリアの発生と、
アバランシェによるキャリアの発生に時差が生ずるの
で、４０ＧＨｚ以上の高速応答性を得ることができなく
なる。
キャリア走行層を約５倍の厚さにすることができる。な
お、低電界領域２及び高電界領域４においてアバランシ
ェ現象が生じた場合、入射光によるキャリアの発生と、
アバランシェによるキャリアの発生に時差が生ずるの
で、４０ＧＨｚ以上の高速応答性を得ることができなく
なる。
【００１９】再び、図１（ａ）及び（ｂ）参照
この場合、高電界領域４の厚さＬH と低電界領域２の厚
さＬL の比を、速度−電界特性において、正孔１０の最
高速度と電子９の最高速度の比に等しくすることが望ま
しく、それによって、電子９と正孔１０とを同時に電極
６，７に到達させることができ、ドリフト速度の小さな
正孔１０によって応答速度が律則されることがなくな
る。
さＬL の比を、速度−電界特性において、正孔１０の最
高速度と電子９の最高速度の比に等しくすることが望ま
しく、それによって、電子９と正孔１０とを同時に電極
６，７に到達させることができ、ドリフト速度の小さな
正孔１０によって応答速度が律則されることがなくな
る。
【００２０】また、電子９及び正孔１０に対する電位障
壁を低減するために、高電界領域４及び低電界領域２の
少なくとも一方をバンドギャップが連続的または階段的
に変化したグレーデッド層で構成することが望ましい。
壁を低減するために、高電界領域４及び低電界領域２の
少なくとも一方をバンドギャップが連続的または階段的
に変化したグレーデッド層で構成することが望ましい。
【００２１】また、この様な高電界領域４を形成するた
めに、光吸収層３の一方の側或いは他方の側のいずれか
一方の側に高電界領域４を形成するための電界調整層を
設けることが望ましく、この電界調整層は光吸収層３の
一部を兼ねるように構成しても良い。
めに、光吸収層３の一方の側或いは他方の側のいずれか
一方の側に高電界領域４を形成するための電界調整層を
設けることが望ましく、この電界調整層は光吸収層３の
一部を兼ねるように構成しても良い。
【００２２】また、上記の図２の電子９と正孔１０のド
リフト速度の電界強度依存性は、ＩｎＧａＡｓやＩｎＰ
等のIII-Ｖ族化合物半導体において顕著であり、したが
って、高電界領域４をアンドープのＩｎＧａＡｓＰグレ
ーデッド層で構成するとともに、低電界領域２をｎ型Ｉ
ｎＰ電界調整層とアンドープＩｎＰ層とにより構成した
り、或いは、高電界領域４と低電界領域２をアンドープ
ＩｎＧａＡｓＰグレーデッド層で構成するとともに、光
吸収層３をアンドープＩｎＧａＡｓ層とｎ型ＩｎＧａＡ
ｓ電界調整層とにより構成することが望ましい。
リフト速度の電界強度依存性は、ＩｎＧａＡｓやＩｎＰ
等のIII-Ｖ族化合物半導体において顕著であり、したが
って、高電界領域４をアンドープのＩｎＧａＡｓＰグレ
ーデッド層で構成するとともに、低電界領域２をｎ型Ｉ
ｎＰ電界調整層とアンドープＩｎＰ層とにより構成した
り、或いは、高電界領域４と低電界領域２をアンドープ
ＩｎＧａＡｓＰグレーデッド層で構成するとともに、光
吸収層３をアンドープＩｎＧａＡｓ層とｎ型ＩｎＧａＡ
ｓ電界調整層とにより構成することが望ましい。
【００２３】
【発明の実施の形態】ここで、図３を参照して、本発明
の第１の実施の形態のｐｉｎフォトダイオードを説明す
る。 図３（ａ）参照 図３（ａ）は、本発明の第１の実施の形態のｐｉｎフォ
トダイオードの光の入射方向に沿った概略的断面図であ
り、まず、ｎ型ＩｎＰ基板１１上に、有機金属気相成長
法（ＭＯＶＰＥ法）を用いて、厚さが、例えば、０．３
５μｍのｉ型ＩｎＰ層１２、厚さが、例えば、３０ｎｍ
で、不純物濃度が１×１０18ｃｍ-3のｎ型ＩｎＰ電界調
整層１３、厚さが、例えば、０．３μｍのｉ型ＩｎＧａ
Ａｓ光吸収層１４、厚さが、例えば、８０ｎｍのｉ型Ｉ
ｎＧａＡｓＰグレーデッド層１５、厚さが、例えば、
０．２μｍで、不純物濃度が１×１０18ｃｍ-3のｐ型Ｉ
ｎＰ層１６、及び、ｐ型ＩｎＧａＡｓキャップ層１７を
順次堆積させる。
の第１の実施の形態のｐｉｎフォトダイオードを説明す
る。 図３（ａ）参照 図３（ａ）は、本発明の第１の実施の形態のｐｉｎフォ
トダイオードの光の入射方向に沿った概略的断面図であ
り、まず、ｎ型ＩｎＰ基板１１上に、有機金属気相成長
法（ＭＯＶＰＥ法）を用いて、厚さが、例えば、０．３
５μｍのｉ型ＩｎＰ層１２、厚さが、例えば、３０ｎｍ
で、不純物濃度が１×１０18ｃｍ-3のｎ型ＩｎＰ電界調
整層１３、厚さが、例えば、０．３μｍのｉ型ＩｎＧａ
Ａｓ光吸収層１４、厚さが、例えば、８０ｎｍのｉ型Ｉ
ｎＧａＡｓＰグレーデッド層１５、厚さが、例えば、
０．２μｍで、不純物濃度が１×１０18ｃｍ-3のｐ型Ｉ
ｎＰ層１６、及び、ｐ型ＩｎＧａＡｓキャップ層１７を
順次堆積させる。
【００２４】この場合、低電界領域を構成するｎ型Ｉｎ
Ｐ電界調整層１３とｉ型ＩｎＰ層１２との和の厚さＬL
＝０．３８μｍとｉ型ＩｎＧａＡｓＰグレーデッド層１
５の厚さＬH ＝０．０８μｍの比は、図２に示す電子の
ドリフト速度の最大値と正孔のドリフト速度の最大値の
比にほぼ等しくなるように設定している。
Ｐ電界調整層１３とｉ型ＩｎＰ層１２との和の厚さＬL
＝０．３８μｍとｉ型ＩｎＧａＡｓＰグレーデッド層１
５の厚さＬH ＝０．０８μｍの比は、図２に示す電子の
ドリフト速度の最大値と正孔のドリフト速度の最大値の
比にほぼ等しくなるように設定している。
【００２５】また、ｉ型ＩｎＧａＡｓＰグレーデッド層
１５は、ｉ型ＩｎＧａＡｓ光吸収層１４側からｐ型Ｉｎ
Ｐ層１６に向かって、吸収端波長が１．３μｍから１．
１，μｍに連続的に変化するように組成が変化するグレ
ーデッド層とする。
１５は、ｉ型ＩｎＧａＡｓ光吸収層１４側からｐ型Ｉｎ
Ｐ層１６に向かって、吸収端波長が１．３μｍから１．
１，μｍに連続的に変化するように組成が変化するグレ
ーデッド層とする。
【００２６】次いで、例えば、１０μｍ×７μｍの大き
さのＳｉＯ2 膜をマスクとして、異方性エッチングを施
すことによって、ｐ型ＩｎＧａＡｓキャップ層１７乃至
ｉ型ＩｎＰ層１２をメサエッチングしたのち、ＳｉＯ2
マスクををそのまま選択成長マスクとして用いてメサの
周囲にｉ型ＩｎＰ埋込層１８を形成する。
さのＳｉＯ2 膜をマスクとして、異方性エッチングを施
すことによって、ｐ型ＩｎＧａＡｓキャップ層１７乃至
ｉ型ＩｎＰ層１２をメサエッチングしたのち、ＳｉＯ2
マスクををそのまま選択成長マスクとして用いてメサの
周囲にｉ型ＩｎＰ埋込層１８を形成する。
【００２７】次いで、ＳｉＯ2 マスクを除去したのち、
ｐ型ＩｎＧａＡｓキャップ層１７上にＡｕＺｎ／Ａｕか
らなるｐ側電極１９を設けるとともに、ｎ型ＩｎＰ基板
１１の裏面にＡｕＧｅ／Ａｕからなるｎ側電極２０を設
けることによって、本発明の第１の実施の形態のｐｉｎ
フォトダイオードの基本的構成が完成する。なお、ｉ型
ＩｎＰ埋込層１８の光入射面にはＡＲコートを施す。
ｐ型ＩｎＧａＡｓキャップ層１７上にＡｕＺｎ／Ａｕか
らなるｐ側電極１９を設けるとともに、ｎ型ＩｎＰ基板
１１の裏面にＡｕＧｅ／Ａｕからなるｎ側電極２０を設
けることによって、本発明の第１の実施の形態のｐｉｎ
フォトダイオードの基本的構成が完成する。なお、ｉ型
ＩｎＰ埋込層１８の光入射面にはＡＲコートを施す。
【００２８】図３（ｂ）参照
図３（ｂ）は、本発明の第１の実施の形態のｐｉｎフォ
トダイオードのバンドダイヤグラムであり、ｐ側電極１
９とｎ側電極２０との間に印加された電圧Ｖbは、殆ど
ｎ型ＩｎＰ電界調整層１３とｐ型ＩｎＰ層１６との間に
印加されるので、ｉ型ＩｎＧａＡｓ光吸収層１４とｉ型
ＩｎＧａＡｓＰグレーデッド層１５とが高電界領域とな
るとともに、ｎ型ＩｎＰ電界調整層１３とｉ型ＩｎＰ層
とが低電界領域となる。
トダイオードのバンドダイヤグラムであり、ｐ側電極１
９とｎ側電極２０との間に印加された電圧Ｖbは、殆ど
ｎ型ＩｎＰ電界調整層１３とｐ型ＩｎＰ層１６との間に
印加されるので、ｉ型ＩｎＧａＡｓ光吸収層１４とｉ型
ＩｎＧａＡｓＰグレーデッド層１５とが高電界領域とな
るとともに、ｎ型ＩｎＰ電界調整層１３とｉ型ＩｎＰ層
とが低電界領域となる。
【００２９】この場合、低電界領域が、図２に示した電
子のドリフト速度が最大になる電界Ｅe となるととも
に、高電界領域が正孔のドリフト速度が最大になる電界
Ｅh となる電圧Ｖb が印加され、ｉ型ＩｎＧａＡｓ光吸
収層１４で発生した電子２１と正孔２２は夫々高速でｎ
側電極２２及びｐ側電極２１に向かって走行することな
る。
子のドリフト速度が最大になる電界Ｅe となるととも
に、高電界領域が正孔のドリフト速度が最大になる電界
Ｅh となる電圧Ｖb が印加され、ｉ型ＩｎＧａＡｓ光吸
収層１４で発生した電子２１と正孔２２は夫々高速でｎ
側電極２２及びｐ側電極２１に向かって走行することな
る。
【００３０】また、正孔走行層をｉ型ＩｎＧａＡｓＰグ
レーデッド層１５としているので、ｉ型ＩｎＧａＡｓ光
吸収層１４との間に、価電子帯側のエネルギーギャップ
に起因する電位障壁が形成されないので、正孔２２はス
ムーズにｉ型ＩｎＧａＡｓＰグレーデッド層１５側に移
動することが可能になる。
レーデッド層１５としているので、ｉ型ＩｎＧａＡｓ光
吸収層１４との間に、価電子帯側のエネルギーギャップ
に起因する電位障壁が形成されないので、正孔２２はス
ムーズにｉ型ＩｎＧａＡｓＰグレーデッド層１５側に移
動することが可能になる。
【００３１】次に、図４を参照して、本発明の第１の実
施の形態のｐｉｎフォトダイオードの変形例を説明す
る。 図４参照 図４は、本発明の第１の実施の形態のｐｉｎフォトダイ
オードの変形例のバンドダイヤグラムであり、ｎ型Ｉｎ
Ｐ電界調整層１３とｉ型ＩｎＧａＡｓ光吸収層１４の間
にバンドギャップの不連続をなくすためのｉ型ＩｎＧａ
ＡｓＰグレーデッド層２３を挿入した以外は上記の第１
の実施の形態と全く同様である。
施の形態のｐｉｎフォトダイオードの変形例を説明す
る。 図４参照 図４は、本発明の第１の実施の形態のｐｉｎフォトダイ
オードの変形例のバンドダイヤグラムであり、ｎ型Ｉｎ
Ｐ電界調整層１３とｉ型ＩｎＧａＡｓ光吸収層１４の間
にバンドギャップの不連続をなくすためのｉ型ＩｎＧａ
ＡｓＰグレーデッド層２３を挿入した以外は上記の第１
の実施の形態と全く同様である。
【００３２】超高速の受光素子ではわずかなバンド不連
続がキャリアの迅速な移動を妨げる可能性があるが、こ
の第１の実施の変形例においては、不連続となるｎ型Ｉ
ｎＰ電界調整層１３とｉ型ＩｎＧａＡｓ光吸収層１４の
界面にｉ型ＩｎＧａＡｓＰグレーデッド層２３を挿入し
ているので、電子２１は迅速に移動することができる。
続がキャリアの迅速な移動を妨げる可能性があるが、こ
の第１の実施の変形例においては、不連続となるｎ型Ｉ
ｎＰ電界調整層１３とｉ型ＩｎＧａＡｓ光吸収層１４の
界面にｉ型ＩｎＧａＡｓＰグレーデッド層２３を挿入し
ているので、電子２１は迅速に移動することができる。
【００３３】次に、図５を参照して、本発明の第２の実
施の形態のｐｉｎフォトダイオードを説明するが、この
第２の実施の形態においては、電界調整層をｎ型ＩｎＧ
ａＡｓ層とすることによって、光吸収層の一部を兼ねる
ようにしたものであり、基本的な素子構造は上記の第１
の実施の形態と同様であるので、詳しい説明は省略す
る。
施の形態のｐｉｎフォトダイオードを説明するが、この
第２の実施の形態においては、電界調整層をｎ型ＩｎＧ
ａＡｓ層とすることによって、光吸収層の一部を兼ねる
ようにしたものであり、基本的な素子構造は上記の第１
の実施の形態と同様であるので、詳しい説明は省略す
る。
【００３４】図５参照
図５は、本発明の第２の実施の形態のｐｉｎフォトダイ
オードのバンドダイヤグラムであり、ｎ型ＩｎＰ基板１
１、厚さが、例えば、０．３５μｍのｉ型ＩｎＰ層１
２、厚さが、例えば、３０ｎｍで、不純物濃度が１×１
０18ｃｍ-3の光吸収層を兼ねるｎ型ＩｎＧａＡｓ電界調
整層２４、厚さが、例えば、０．３μｍのｉ型ＩｎＧａ
Ａｓ光吸収層１４、厚さが、例えば、８０ｎｍのｉ型Ｉ
ｎＧａＡｓＰグレーデッド層１５、厚さが、例えば、
０．２μｍで、不純物濃度が１×１０ 18ｃｍ-3のｐ型Ｉ
ｎＰ層１６、及び、ｐ型ＩｎＧａＡｓキャップ層（図示
を省略）からなる。
オードのバンドダイヤグラムであり、ｎ型ＩｎＰ基板１
１、厚さが、例えば、０．３５μｍのｉ型ＩｎＰ層１
２、厚さが、例えば、３０ｎｍで、不純物濃度が１×１
０18ｃｍ-3の光吸収層を兼ねるｎ型ＩｎＧａＡｓ電界調
整層２４、厚さが、例えば、０．３μｍのｉ型ＩｎＧａ
Ａｓ光吸収層１４、厚さが、例えば、８０ｎｍのｉ型Ｉ
ｎＧａＡｓＰグレーデッド層１５、厚さが、例えば、
０．２μｍで、不純物濃度が１×１０ 18ｃｍ-3のｐ型Ｉ
ｎＰ層１６、及び、ｐ型ＩｎＧａＡｓキャップ層（図示
を省略）からなる。
【００３５】この場合もｎ型ＩｎＧａＡｓ電界調整層２
４によって、高電界領域と低電界領域とが形成されるの
で、電子２１と正孔２２とを高速で移動させることが可
能になる。なお、この場合には、電子走行層側のバンド
不連続が大きくなるので、図４に示したｉ型ＩｎＧａＡ
ｓＰグレーデッド層を挿入することがより望ましくな
る。
４によって、高電界領域と低電界領域とが形成されるの
で、電子２１と正孔２２とを高速で移動させることが可
能になる。なお、この場合には、電子走行層側のバンド
不連続が大きくなるので、図４に示したｉ型ＩｎＧａＡ
ｓＰグレーデッド層を挿入することがより望ましくな
る。
【００３６】次に、図６を参照して、本発明の第３の実
施の形態のｐｉｎフォトダイオードを説明するが、この
第３の実施の形態においては、第２の実施の形態におけ
る電子走行層となるｉ型ＩｎＰ層１２をｉ型ＩｎＧａＡ
ｓＰグレーデッド層２５に置き換えたものであり、基本
的な素子構造は上記の第１の実施の形態と同様であるの
で、製造工程の説明は省略する。
施の形態のｐｉｎフォトダイオードを説明するが、この
第３の実施の形態においては、第２の実施の形態におけ
る電子走行層となるｉ型ＩｎＰ層１２をｉ型ＩｎＧａＡ
ｓＰグレーデッド層２５に置き換えたものであり、基本
的な素子構造は上記の第１の実施の形態と同様であるの
で、製造工程の説明は省略する。
【００３７】図６参照
図６は、本発明の第３の実施の形態のｐｉｎフォトダイ
オードのバンドダイヤグラムであり、ｎ型ＩｎＰ基板１
１、厚さが、例えば、０．３５μｍのｉ型ＩｎＧａＡｓ
Ｐグレーデッド層２５、厚さが、例えば、３０ｎｍで、
不純物濃度が１×１０18ｃｍ-3のｎ型ＩｎＧａＡｓ電界
調整層２４、厚さが、例えば、０．２７μｍのｉ型Ｉｎ
ＧａＡｓ光吸収層１４、厚さが、例えば、８０ｎｍのｉ
型ＩｎＧａＡｓＰグレーデッド層１５、厚さが、例え
ば、０．２μｍで、不純物濃度が１×１０18ｃｍ-3のｐ
型ＩｎＰ層１６、及び、ｐ型ＩｎＧａＡｓキャップ層
（図示を省略）からなる。
オードのバンドダイヤグラムであり、ｎ型ＩｎＰ基板１
１、厚さが、例えば、０．３５μｍのｉ型ＩｎＧａＡｓ
Ｐグレーデッド層２５、厚さが、例えば、３０ｎｍで、
不純物濃度が１×１０18ｃｍ-3のｎ型ＩｎＧａＡｓ電界
調整層２４、厚さが、例えば、０．２７μｍのｉ型Ｉｎ
ＧａＡｓ光吸収層１４、厚さが、例えば、８０ｎｍのｉ
型ＩｎＧａＡｓＰグレーデッド層１５、厚さが、例え
ば、０．２μｍで、不純物濃度が１×１０18ｃｍ-3のｐ
型ＩｎＰ層１６、及び、ｐ型ＩｎＧａＡｓキャップ層
（図示を省略）からなる。
【００３８】この場合、ｉ型ＩｎＧａＡｓＰグレーデッ
ド層１５は、ｉ型ＩｎＧａＡｓ光吸収層１４側からｐ型
ＩｎＰ層１６に向かって、吸収端波長が１．１μｍから
１．３μｍに連続的に変化するように組成が変化するグ
レーデッド層とする。
ド層１５は、ｉ型ＩｎＧａＡｓ光吸収層１４側からｐ型
ＩｎＰ層１６に向かって、吸収端波長が１．１μｍから
１．３μｍに連続的に変化するように組成が変化するグ
レーデッド層とする。
【００３９】また、ｉ型ＩｎＧａＡｓＰグレーデッド層
２５は、ｎ型ＩｎＰ基板１１からｎ型ＩｎＧａＡｓ電界
調整層２４に向かって、吸収端波長が１．３μｍから
１．１，μｍに連続的に変化するように組成が変化する
グレーデッド層とする。
２５は、ｎ型ＩｎＰ基板１１からｎ型ＩｎＧａＡｓ電界
調整層２４に向かって、吸収端波長が１．３μｍから
１．１，μｍに連続的に変化するように組成が変化する
グレーデッド層とする。
【００４０】この本発明の第３の実施の形態において
は、ｎ型ＩｎＧａＡｓ電界調整層２４において電子２１
の移動速度が落ちるものの、電子走行層となるｉ型Ｉｎ
ＧａＡｓＰグレーデッド層２５との界面のバンド不連続
がなくなるので、電子２１の移動がスムーズになる。
は、ｎ型ＩｎＧａＡｓ電界調整層２４において電子２１
の移動速度が落ちるものの、電子走行層となるｉ型Ｉｎ
ＧａＡｓＰグレーデッド層２５との界面のバンド不連続
がなくなるので、電子２１の移動がスムーズになる。
【００４１】以上、本発明の各実施の形態を説明してき
たが、本発明は各実施の形態に記載した構成に限られる
ものではなく、各種の変更が可能である。例えば、上記
の各実施の形態の説明においては、ＩｎＧａＡｓ／Ｉｎ
Ｐ系のｐｉｎフォトダイオードとして説明しているが、
ＩｎＧａＡｓ／ＩｎＰ系に限られるものではなく、Ｇａ
Ａｓ／ＡｌＧａＡｓ系等の他のIII-Ｖ族化合物半導体に
も適用されるものである。
たが、本発明は各実施の形態に記載した構成に限られる
ものではなく、各種の変更が可能である。例えば、上記
の各実施の形態の説明においては、ＩｎＧａＡｓ／Ｉｎ
Ｐ系のｐｉｎフォトダイオードとして説明しているが、
ＩｎＧａＡｓ／ＩｎＰ系に限られるものではなく、Ｇａ
Ａｓ／ＡｌＧａＡｓ系等の他のIII-Ｖ族化合物半導体に
も適用されるものである。
【００４２】その場合、上記の各実施の形態において
は、ｉ型ＩｎＧａＡｓ／ｐ型ＩｎＰ界面に、電子親和力
χとバンド・ギャップＥg の和（χ＋Ｅg ）の差に起因
して価電子帯にバンド不連続ができるので、正孔走行層
をグレーデッド層としているが、価電子帯にバンド不連
続が形成されない半導体材料の組合せの場合には、必ず
しも、正孔走行層をグレーデッド層にする必要はない。
は、ｉ型ＩｎＧａＡｓ／ｐ型ＩｎＰ界面に、電子親和力
χとバンド・ギャップＥg の和（χ＋Ｅg ）の差に起因
して価電子帯にバンド不連続ができるので、正孔走行層
をグレーデッド層としているが、価電子帯にバンド不連
続が形成されない半導体材料の組合せの場合には、必ず
しも、正孔走行層をグレーデッド層にする必要はない。
【００４３】また、上記の第１の実施の形態の変形例に
おいては、光吸収層と電界調整層との間にバンド不連続
を解消するためのグレーデッド層を挿入しているが、こ
の様なグレーデッド層を設ける場合には、グレーデッド
層自体をｎ型層にして電界調整層としても良く、その場
合には、ｎ型ＩｎＰ電界調整層を除去しても良いもので
ある。
おいては、光吸収層と電界調整層との間にバンド不連続
を解消するためのグレーデッド層を挿入しているが、こ
の様なグレーデッド層を設ける場合には、グレーデッド
層自体をｎ型層にして電界調整層としても良く、その場
合には、ｎ型ＩｎＰ電界調整層を除去しても良いもので
ある。
【００４４】また、上記の各実施の形態においては、電
界が殆どかからない電界調整層におけるキャリアの移動
の遅れを少なくするために、ｎ型電界調整層をキャリア
の移動度の大きな電子走行層側に設けているが、正孔走
行層を高電界領域にするためには、光吸収層と正孔走行
層との間にｎ型電界調整層を設けても良いものである。
界が殆どかからない電界調整層におけるキャリアの移動
の遅れを少なくするために、ｎ型電界調整層をキャリア
の移動度の大きな電子走行層側に設けているが、正孔走
行層を高電界領域にするためには、光吸収層と正孔走行
層との間にｎ型電界調整層を設けても良いものである。
【００４５】また、上記の各実施の形態においては、受
光部をｉ型ＩｎＰ埋込層で埋め込んだ構造としている
が、この埋込部に入射光を受光部に導く光導波路を構成
しても良いものである。
光部をｉ型ＩｎＰ埋込層で埋め込んだ構造としている
が、この埋込部に入射光を受光部に導く光導波路を構成
しても良いものである。
【００４６】さらには、ｉ型埋込層を設けずに、メサ構
造そのままにしても良いものであり、その場合には、露
出したメサ側面にＡＲコートを施すことが望ましい。
造そのままにしても良いものであり、その場合には、露
出したメサ側面にＡＲコートを施すことが望ましい。
【００４７】また、上記の各実施の形態においては、光
の入射方向を端面側としたエッジ入射構造としている
が、エッジ入射構造に限られるものではなく、例えば、
ｐ側電極を環状電極として、ｐ型層側から光を入射する
ように構成しても良いものである。
の入射方向を端面側としたエッジ入射構造としている
が、エッジ入射構造に限られるものではなく、例えば、
ｐ側電極を環状電極として、ｐ型層側から光を入射する
ように構成しても良いものである。
【００４８】また、上記の実施の形態においては、単体
のｐｉｎフォトダイオードとして説明しているが、アレ
イ化したｐｉｎフォトダイオードアレイにも適用される
ものであり、さらには、半導体レーザ等の他の光素子と
集積化した光集積回路装置にも適用されるものである。
のｐｉｎフォトダイオードとして説明しているが、アレ
イ化したｐｉｎフォトダイオードアレイにも適用される
ものであり、さらには、半導体レーザ等の他の光素子と
集積化した光集積回路装置にも適用されるものである。
【００４９】
【発明の効果】本発明によれば、電界調整層を設けて正
孔走行層を高電界領域とし、電子走行層を低電界領域と
しているので、キャリア走行層を厚くすることができ、
それによって、素子容量を低減できるので光吸収層で発
生した電子と正孔を高速で同時で電極に到達させること
ができるとともに、素子形成が容易になり、ひいては、
高速光通信網の普及・発展に寄与するところが大きい。
孔走行層を高電界領域とし、電子走行層を低電界領域と
しているので、キャリア走行層を厚くすることができ、
それによって、素子容量を低減できるので光吸収層で発
生した電子と正孔を高速で同時で電極に到達させること
ができるとともに、素子形成が容易になり、ひいては、
高速光通信網の普及・発展に寄与するところが大きい。
【図１】本発明の原理的構成の説明図である。
【図２】ＩｎＧａＡｓ及びＩｎＰ内の電子と正孔のドリ
フト速度の電界強度依存性の説明図である。
フト速度の電界強度依存性の説明図である。
【図３】本発明の第１の実施の形態のｐｉｎフォトダイ
オードの説明図である。
オードの説明図である。
【図４】本発明の第１の実施の形態のｐｉｎフォトダイ
オードの変形例のバンドダイヤグラムである。
オードの変形例のバンドダイヤグラムである。
【図５】本発明の第２の実施の形態のｐｉｎフォトダイ
オードのバンドダイヤグラムである。
オードのバンドダイヤグラムである。
【図６】本発明の第３の実施の形態のｐｉｎフォトダイ
オードのバンドダイヤグラムである。
オードのバンドダイヤグラムである。
【図７】従来のｐｉｎフォトダイオードのバンドダイヤ
グラムである。
グラムである。
【図８】従来の他のｐｉｎフォトダイオードのバンドダ
イヤグラムである。
イヤグラムである。
【図９】従来のさらに他のｐｉｎフォトダイオードのバ
ンドダイヤグラムである。
ンドダイヤグラムである。
１ 一導電型半導体基板
２ 低電界領域
３ 光吸収層
４ 高電界領域
５ 逆導電型半導体層
６ 電極
７ 電極
８ 入射光
９ 電子
１０ 正孔
１１ ｎ型ＩｎＰ基板
１２ ｉ型ＩｎＰ層
１３ ｎ型ＩｎＰ電界調整層
１４ ｉ型ＩｎＰ光吸収層
１５ ｉ型ＩｎＧａＡｓＰグレーデッド層
１６ ｐ型ＩｎＰ層
１７ ｐ型ＩｎＧａＡｓキャップ層
１８ ｉ型ＩｎＰ埋込層
１９ ｐ側電極
２０ ｎ側電極
２１ 電子
２２ 正孔
２３ ｉ型ＩｎＧａＡｓＰグレーデッド層
２４ ｎ型ＩｎＧａＡｓ電界調整層
２５ ｉ型ＩｎＧａＡｓＰグレーデッド層
３１ ｎ型ＩｎＰ基板
３２ ｉ型ＩｎＧａＡｓ光吸収層
３３ ｐ型ＩｎＰ層
３４ 電子
３５ 正孔
３６ ｉ型ＩｎＰ電子走行層
３７ ｐ型ＩｎＧａＡｓ光吸収層
３８ ｉ型ＩｎＰ正孔走行層
Claims (10)
- 【請求項１】 光吸収層の一方の側に電子が高速度で走
行できる電界を印加した低電界領域を設けるとともに、
他方の側に正孔が高速度で走行できる電界を印加した高
電界領域を形成し、前記低電界領域及び高電界領域にお
いてアバランシェ現象によるキャリアの増減が無いよう
に構成したことを特徴とする半導体受光素子。 - 【請求項２】 上記高電界領域の厚さと低電界領域の厚
さの比が、速度−電界特性において、正孔の最高速度と
電子の最高速度の比に等しいことを特徴とする請求項１
記載の半導体受光素子。 - 【請求項３】 上記高電界領域のバンドギャップを連続
的または階段的に変化させ、光吸収層からｐ型電極に向
かって徐々にバンドギャップを大きくすることを特徴と
する請求項１または２に記載の半導体受光素子。 - 【請求項４】 上記低電界領域のバンドギャップを連続
的または階段的に変化させ、光吸収層からｎ型電極に向
かって徐々にバンドギャップを大きくすることを特徴と
する請求項１または２に記載の半導体受光素子。 - 【請求項５】 上記高電界領域のバンドギャップを連続
的または階段的に変化させ、光吸収層からｐ型電極に向
かって徐々にバンドギャップを大きくするとともに、上
記低電界領域のバンドギャップを連続的または階段的に
変化させ、光吸収層からｎ型電極に向かって徐々にバン
ドギャップを大きくすることを特徴とする請求項１また
は２に記載の半導体受光素子。 - 【請求項６】 上記光吸収層、高電界領域、及び、低電
界領域が、III-Ｖ族化合物半導体により構成されている
ことを特徴とする請求項１乃至５のいずれか１項に記載
の半導体受光素子。 - 【請求項７】 上記光吸収層の一方の側或いは他方の側
のいずれか一方の側に高電界領域を形成するための電界
調整層を設けたことを特徴とする請求項１乃至６のいず
れか１項に記載の半導体受光素子。 - 【請求項８】 上記光吸収層の一方の側寄り或いは他方
の側寄りのいずれか一方の側の領域が高電界領域を形成
するための電界調整層を兼ねることを特徴とする請求項
１乃至６のいずれか１項に記載の半導体受光素子。 - 【請求項９】 上記高電界領域をアンドープのＩｎＧａ
ＡｓＰグレーデッド層で構成するとともに、上記低電界
領域をｎ型ＩｎＰ電界調整層とアンドープＩｎＰ層とに
より構成したことを特徴とする請求項７記載の半導体受
光素子。 - 【請求項１０】 上記高電界領域と低電界領域をアンド
ープＩｎＧａＡｓＰグレーデッド層で構成するととも
に、上記光吸収層をアンドープＩｎＧａＡｓ層とｎ型Ｉ
ｎＧａＡｓ電界調整層とにより構成したことを特徴とす
る請求項８記載の半導体受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001370907A JP2003174185A (ja) | 2001-12-05 | 2001-12-05 | 半導体受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001370907A JP2003174185A (ja) | 2001-12-05 | 2001-12-05 | 半導体受光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003174185A true JP2003174185A (ja) | 2003-06-20 |
Family
ID=19180055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001370907A Withdrawn JP2003174185A (ja) | 2001-12-05 | 2001-12-05 | 半導体受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003174185A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242697B2 (en) | 2002-06-14 | 2007-07-10 | Fujitsu Limited | Wavelength selection device, wavelength selection laser, and tunable laser |
| JP2011176094A (ja) * | 2010-02-24 | 2011-09-08 | Nippon Telegr & Teleph Corp <Ntt> | フォトダイオード |
| JP2011181581A (ja) * | 2010-02-26 | 2011-09-15 | Nippon Telegr & Teleph Corp <Ntt> | フォトダイオード |
| JP2012124404A (ja) * | 2010-12-10 | 2012-06-28 | Nippon Telegr & Teleph Corp <Ntt> | フォトダイオードおよびその製造方法 |
| EP2808908A1 (en) * | 2013-05-31 | 2014-12-03 | Tyco Electronics Svenska Holdings AB | High-speed photodetector |
| WO2023141895A1 (zh) * | 2022-01-27 | 2023-08-03 | 成都英飞睿技术有限公司 | 红外探测器及其制备方法 |
-
2001
- 2001-12-05 JP JP2001370907A patent/JP2003174185A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242697B2 (en) | 2002-06-14 | 2007-07-10 | Fujitsu Limited | Wavelength selection device, wavelength selection laser, and tunable laser |
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| JP2012124404A (ja) * | 2010-12-10 | 2012-06-28 | Nippon Telegr & Teleph Corp <Ntt> | フォトダイオードおよびその製造方法 |
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| WO2014191275A1 (en) * | 2013-05-31 | 2014-12-04 | Tyco Electronics Svenska Holdings Ab | High speed photodetector |
| US9882080B2 (en) | 2013-05-31 | 2018-01-30 | Mellanox Technologies Ltd. | High speed photodetector |
| WO2023141895A1 (zh) * | 2022-01-27 | 2023-08-03 | 成都英飞睿技术有限公司 | 红外探测器及其制备方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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