JP2011081829A - 薄型半導体装置 - Google Patents
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Abstract
【解決手段】第1の薄膜集積回路と、第2の薄膜集積回路と、を有する薄型半導体装置であって、第1の薄膜集積回路は、第1の半導体層と、第1のアンテナとを有し、第1のアンテナは、第1の半導体層と重なるように一体形成され、第2の薄膜集積回路は、第2の半導体層と、第2のアンテナとを有し、第2のアンテナは、第2の半導体層の外側に配置されている。複数の薄膜集積回路を設けたことによって、セキュリティーを向上させることができる。
【選択図】図12
Description
置の使用方法に関する。
ンデンサ容量調整を不要にし、カード構成要素に対する機械的損傷を最小限にし、量産性
を向上させることを目的とし、非接触ICチップと接続される平面状コイルと、周囲に設
けられた複数の別の平面状コイルを有する構成が提案されている(特許文献1、2参照)
。特許文献1、2には、各共振周波数が、書き込み装置からの高周波電磁界の周波数およ
び多少上下に周波数シフトしたもの等、お互いに干渉しないように数種類組み合わせ、広
帯域共振特性を得ることが記載されている。
ースタコイルとをカード基材上に搭載するものがある(特許文献3参照)。特許文献3に
よると、ICチップは、ブースタコイルを共通の外部アンテナとして使用し、外部のリー
ダライタと個別にデータを通信することができることが記載されている。
かった。また情報漏洩防止について何ら対策が施されていなかった。
とした薄型半導体装置を提供することを課題とする。
なくとも1つの薄膜集積回路と、その他の薄膜集積回路とは、形態、送信又は受信用(合
わせて送受信と呼ぶ)周波数(単に周波数と呼ぶ)、メモリ、通信手段(交信手段)、通
信法則(交信法則)等のいずれかが異なることを特徴とする。形態には、薄膜集積回路の
仕様やレイアウトが含まれる。
異なることを含む。薄膜集積回路内のレイアウトとは、中央演算装置(CPU)、メモリ
又はアンテナ等のレイアウトを含む。アンテナにおけるレイアウトが異なるとは、形状や
長さが異なることを含む。アンテナの形状やアンテナ長が異なることは、周波数を異なら
せることにも起因する。この周波数は、サブミリ波(300GHz〜3THz)、ミリ波
(EHF)(30GHz〜300GHz)、マイクロ波(SHF)(3GHz〜30GH
z)、極超短波(UHF)(300MHz〜3GHz)、超短波(VHF)(30MHz
〜300MHz)、短波(HF)(3MHz〜30MHz)、中波(MF)(300KH
z〜3MHz)、長波(LF)(30KHz〜300KHz)、及び超長波(VLF)(
3KHz〜30KHz)のいずれかを採ることができる。具体的な周波数は、135KH
z、6.78MHz、13.56MHz、27.125MHz、40.68MHz、43
3.92MHz、869.0MHz、915.0MHz、2.45GHz、5.8GHz
、及び24.125GHzのいずれかから選択することができる。例えば周波数を、2.
45GHzと900MHzとする場合、アンテナの形状や長さが異なることとなる。具体
的にアンテナは、当該周波数に応じてダイポール型、ループ型をとることができる。
なメモリのどちらでもよい。電源を切っても情報を保持可能なメモリとは、不揮発性メモ
リやROM(マスクROM等)を用いることができる。不揮発性メモリは、フラッシュメ
モリ、強誘電体メモリ(FRAM)、EPROM(Electrically Prog
rammable Read Only Memory)、EEPROM(Electri
cally Erasable Read Only Memory)がある。また電源を切
ると情報を保持不可能なメモリは、ダイナミックメモリ(DRAM)、スタティック型メ
モリ(SRAM)がある。このようなメモリには、信号が入力されることにより、情報の
書き込み、又は読み出しを行うことができる。信号とは、情報を書き込むための信号の他
、読み出すメモリを選択するための信号、所謂選択信号が含まれる。本発明においてこれ
らメモリが異なる形態として、当該メモリに記憶(蓄積、記録)された情報が異なる場合
が含まれる。また情報が異なるとは、情報が書き換え可能、消去可能、上書き可能等のメ
モリの記憶形態が異なることが含まれる。
ずれかを採用することである。デジタル変調方式は、振幅変調(ASK)、周波数変調(
FSK)、及び位相変調(PSK)のいずれかである。アナログ変調方式は、振幅変調(
AM)、周波数変調(FM)、及び位相変調(PM)のいずれかである。
多重化方式、偏波面分割多重方式、周波数分割多重化方式、時分割多重化方式、符号分割
多重化方式、及び直交周波数分割多重化方式のいずれかを採ることができる。
、あらかじめ定めておく法則が異なることである。プロトコルが異なると、薄膜集積回路
に設けられる中央演算処理装置(CPU)の処理法則が異なる。
装置とが通信し、複数の薄膜集積回路のうち少なくとも1つの薄膜集積回路へ信号を送信
することによりメモリに情報を書き込み、メモリに書き込まれた情報により複数の薄膜集
積回路のいずれに通信を行うかを決定することを特徴とする。
回路と通信するかを決定することができる。それに伴い、メモリへのアクセスを制限する
ことができる。
を代表とするIDカード、商品管理に使用するIDタグ、物品に実装されるIDチップが
含まれる。
より、薄型半導体装置の新たな使用システムを提供することができる。本発明の使用シス
テムにおいて、メモリを不揮発性メモリ適用することができる。特に書き込みのみを許可
する不揮発性メモリは、改ざんを防止することができ、薄型半導体装置のセキュリティー
をより向上させることができる。
その結果、薄膜集積回路を再利用することができ、薄型半導体装置の低コスト化に貢献す
ることができる。さらに本発明の薄膜集積回路は絶縁基板上に形成するため、円形のシリ
コンウェハから形成されたICチップと比較して、母体基板形状に制約がない。そのため
、薄膜集積回路の量産性を高め、大量生産を行うことができる。その結果、薄膜集積回路
のコストの削減が期待できる。単価が非常に低い薄膜集積回路は、単価コストの削減によ
り非常に大きな利益を生むことができる。
様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形
態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施
の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するため
の全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り
返しの説明は省略する。
本実施の形態では、複数の薄膜集積回路を実装した薄型半導体装置の使用方法及びそのシ
ステムについて説明する。
薄膜集積回路301a、第2の薄膜集積回路301b、第3の薄膜集積回路301cは、
ゲート回路304を介して電子鍵305、制御回路306に接続されている。電子鍵30
5は、書き込みのみを許可する不揮発性メモリから形成するとよい。電子鍵自体の改ざん
を防止し、それに伴う不正使用を防ぐことができるからである。メモリ回路307は、第
1のメモリ回路307a、第2のメモリ回路307bを有し、制御回路306に接続され
ている。なお便宜上、第1のメモリ回路307aと、第2のメモリ回路307bと記載す
るが、実際のメモリ回路307において、各メモリの形成される領域が分割されている必
要はない。またアンテナ300、制御回路306、メモリ回路307は、それぞれ電源回
路308へ接続されている。
示すように、アンテナ300より信号を受信する第1の受信形態(受信1に相当)によっ
て、第1の薄膜集積回路301aは電子鍵305へ、電子鍵となるデータ(鍵情報)1を
付与する。同様に、アンテナ300より信号を受信する第2の受信形態(受信2に相当)
によって、第2の薄膜集積回路301bは電子鍵305へ、鍵情報2を付与する。同様に
、アンテナ300より信号を受信する第3の受信形態(受信3に相当)によって、第3の
薄膜集積回路301cは電子鍵305へ、鍵情報3を付与する。これら鍵情報1乃至3は
、第1乃至第3の薄膜集積回路のいずれが信号を受信するかによって書き換える、つまり
更新することができる。
のいずれかの情報を読み出す、又は情報を書き込むかを選択することができる。なお、メ
モリから情報を読み出すことを読み出し、メモリへ情報を書き込むことを書き込み、読み
出し及び書き込みを合わせてメモリに対するアクセスと表記する。
に読み出しを制御回路によって制御することができる。また鍵情報の情報と不一致である
ため、メモリに対するアクセスを拒否された場合、エラー信号を送信したり、エラー音を
発するようにしてもよい。エラー信号の送信に伴い、薄膜集積回路自体の送受信が不可能
(単に、否とも表記する)となるよう設定してもよい。また第1又は第2のメモリ回路3
07bから読み出しを行う場合、鍵情報を参照し、合致する場合のみ、読み出し可能(単
に、可とも表記する)となる信号を送信する。
1a、第2の薄膜集積回路301b、第3の薄膜集積回路301cへ情報が送信される。
このとき鍵情報を参照して、いずれの薄膜集積回路へ送信すべきか判断する。すなわち、
制御回路により、信号を受信した薄膜集積回路を介して、所定の情報を送信するように制
御する。
リ回路307bへの書き込み、又は第1のメモリ回路307a若しくは第2のメモリ回路
307bからの読み出しの可否をそれぞれ、「0」又は「1」で制御する。例えば図3に
示すように、第2のメモリ回路307bへの書き込みを否とする場合、鍵情報を「010
0」とする。また、第1のメモリ回路307aの書き込み及び読み出しを否とする場合、
鍵情報を「1010」とする。また第1のメモリ回路307aへの書き込みを否とする場
合、鍵情報を「1000」とする。また第2のメモリ回路307bへの書き込み、及び読
み出しを否とする場合、鍵情報を「0101」とする。そして、第1のメモリ回路307
a及び第2のメモリ回路307bへの書き込む及び読み出しができない状態を「1111
」とする。また初期状態における鍵情報は「0000」とする。このようにして、第1の
メモリ回路307a及び第2のメモリ回路307bへの書き込み及び読み出しを制御する
ことができる。なお図3において、「−」は送受信つまり通信が行われていない状態を指
し、「*」は薄膜集積回路への送受信つまり通信が禁止された状態を指す。
、リーダ/ライタ装置が「0100」の信号を発信すると、第1の薄膜集積回路が反応す
る。具体的にはリーダ/ライタ装置が第1の薄膜集積回路固有の通信法則を用いたり、固
有の周波数を用いたり、固有の通信手段を用いて「0100」の信号を送信すればよい。
固有の通信法則とは、例えば固有のプロトコルを用いることができる。また固有の周波数
とは、サブミリ波(300GHz〜3THz)、ミリ波(EHF)(30GHz〜300
GHz)、マイクロ波(SHF)(3GHz〜30GHz)、極超短波(UHF)(30
0MHz〜3GHz)、超短波(VHF)(30MHz〜300MHz)、短波(HF)
(3MHz〜30MHz)、中波(MF)(300KHz〜3MHz)、長波(LF)(
30KHz〜300KHz)、及び超長波(VLF)(3KHz〜30KHz)のいずれ
かを採ることができる。具体的な周波数は、135KHz、6.78MHz、13.56
MHz、27.125MHz、40.68MHz、433.92MHz、869.0MH
z、915.0MHz、2.45GHz、5.8GHz、及び24.125GHzのいず
れかから選択することができる。さらに周波数は、アンテナ長に起因するため、薄膜集積
回路のアンテナ長を決定することとなる。また固有の通信手段とは、デジタル変調方式又
はアナログ変調方式を採ることができる。デジタル変調方式は、振幅変調(ASK)、周
波数変調(FSK)、位相変調(PSK)のいずれかを選択することができる。また、ア
ナログ変調方式は、振幅変調(AM)、周波数変調(FM)、位相変調(PM)のいずれ
かを選択することができる。加えて、通信手段は、単方向通信、又は双方向通信を選択す
ることができ、空間分割多重化方式、偏波面分割多重方式、周波数分割多重化方式、時分
割多重化方式、符号分割多重化方式、及び直交周波数分割多重化方式のいずれかを採るこ
ともできる。
書き込みが行われる。また第1のメモリ回路307aへ書き込みが行われると、その後リ
ーダ装置から「0100」の信号が発信され、第1のメモリ回路307aからの読み出し
を行うことができる。同時に第2のメモリ回路307bからの読み出しが可となるが、第
2のメモリ回路307bへは書き込みが行われていないため、何の情報も読み出されるこ
とはない。すなわち、第1の薄膜集積回路が「0100」の信号を受信すると、第1のメ
モリ回路307aのみで書き込み、読み出しを行うことができる。
。具体的には、リーダ/ライタ装置が第2の薄膜集積回路固有の通信法則を用いたり、固
有の周波数を用いたり、固有の通信手段を用いて「1010」の信号を発信すればよい。
これら固有の周波数、通信手段、通信法則は、第1の薄膜集積回路への発信と同様に選択
することができる。
の書き込みが否となり、第2のメモリ回路307bへの書き込みが可となる。同時に、第
1のメモリ回路307aからの読み出しが否となり、第2のメモリ回路307bからの読
み出しのみが可となる。すなわち、第2の薄膜集積回路が「1010」の信号を受信する
と、第2のメモリ回路307bのみでの書き込み、読み出しを行うことができる。
。加えて第1の薄膜集積回路を信号受信不可能な状態としてもよい。具体的にはリーダ/
ライタ装置が第2の薄膜集積回路固有の通信法則を用いたり、固有の周波数を用いたり、
固有の通信手段を用いて「1000」の信号を発信すればよい。これら固有の周波数、通
信手段、通信法則は、第1の薄膜集積回路への発信と同様に選択することができる。
読み出しができなくなるように制御する。すなわち、第1のメモリ回路307aの情報は
第三者へ読み出されることがない。但し、特定メーカ、例えば薄型半導体装置の製造販売
所、又は管理所が有するリーダ/ライタ装置から発信される信号によって第1のメモリ回
路307aを読み出せるように設定しておく。その結果、通常、第三者に読み出されるこ
とがないが、特定な状況において本人、又は特定の者は読み出すことが可能となる。
さらに好ましくは第2の薄膜集積回路を信号受信不可能な状態とする。具体的にはリーダ
/ライタ装置が第1の薄膜集積回路固有の通信法則を用いたり、固有の周波数を用いたり
、固有の通信手段を用いて「0101」の信号を送信すればよい。これら固有の周波数、
通信手段、通信法則は、上述したように選択することができる。
読み出しができなくなる。すなわち、第2のメモリ回路307bの情報は第三者へ読み出
されることがない。但し、特定メーカ、例えば薄型半導体装置販売所が有するリーダ/ラ
イタ装置から受信される信号によって第2のメモリ回路307bを読み出せるように設定
しておく。その結果、通常、第三者に読み出されることがないが、特定な状況において本
人、又は特定の者は読み出すことが可能となる。
。加えて第1及び第2の薄膜集積回路を信号受信不可能な状態としてもよい。具体的には
リーダ/ライタ装置が第3の薄膜集積回路固有の通信法則を用いたり、固有の周波数を用
いたり、固有の通信手段を用いて「1111」の信号を送信すればよい。これら固有の周
波数、通信手段、通信法則は、第1の薄膜集積回路への発信と同様に選択することができ
る。
路307bからの読み出しができなくなる。すなわち、第1及び第2のメモリ回路307
bの情報は第三者へ読み出されることがない。この状態で特定メーカ、例えば薄型半導体
装置販売所が有するリーダ/ライタ装置から受信される信号によって第3の薄膜集積回路
により鍵情報を書き換えることにより、第1又は第2のメモリ回路307bを読み出せる
ように設定しておく。その結果、本人又は特定の者のみが第1又は第2のメモリ回路30
7bから読み出すことができる。
メモリ回路への読み出し、及び書き込みを制限することができる。その結果、セキュリテ
ィーを向上させることができる。このように読み出しを制限されるメモリ回路へは、個人
的な情報を入力するとよい。
コルによって受信を制御すると好ましいが、アンテナをそれぞれ設け、リーダ/ライタ装
置から発信される周波数によって第1乃至第3の薄膜集積回路の受信を制御することがで
きる。またリーダ/ライタ装置との通信手段によって第1乃至第3の薄膜集積回路の受信
を制御することができる。
鍵情報を更新することができる。その結果、メモリ回路の書き込み、及び読み出しを制御
することができる。そして、第三者への情報漏洩を防止することができ、セキュリティー
を向上させることができる。
共通して接続する1つのアンテナを有する場合を説明したが、本発明はこれに限定される
ものではない。
本実施の形態では、上記実施の形態と異なり、鍵情報の更新の方法が異なる薄型半導体装
置の使用方法について説明する。図4に示すように、本実施の形態の薄型半導体装置は、
アンテナ300を共有した第1の薄膜集積回路301a、第2の薄膜集積回路301bは
、ゲート回路304を介して電子鍵305、制御回路306に接続されている。電子鍵3
05は、不揮発性メモリから形成するとよい。電子鍵自体の改ざんを防止し、それに伴う
不正使用を防ぐことができるからである。メモリ回路307は、制御回路306に接続さ
れている。なお本実施の形態において、メモリ回路307は第1のメモリ回路307a、
第2のメモリ回路307bとを有していてもよい。またアンテナ300、制御回路306
、メモリ回路307は、それぞれ電源回路308へ接続されている。
る。第1の受信形態(受信1)により、電子鍵305へデータが入力され鍵情報が付与さ
れる。また第2の受信形態(受信2)により、電子鍵305へデータが入力され鍵情報が
付与される。例えば第1の受信形態により第1の薄膜集積回路のみが動作し、第2の受信
形態により第2の薄膜集積回路のみが動作するように制御する。
に異ならせることにより決定することができることは上述の通りである。
Data=*1)となり、第2の受信形態により「10」(上位1bit目が“1”、つ
まりData=1*)となるように付与することができる。
ロトコルP1とし、鍵情報を「01」とすることができる。また第2の受信形態は、周波
数f2、プロトコルP2とし、鍵情報を「10」とすることができる。
えば、書き込み用の鍵情報が可となれば、メモリ回路へ書き込みが許可される。また読み
出し用の鍵情報が可となれば、メモリ回路からの読み出しが許可される。これら鍵情報が
否となれば、エラー信号を送信する。さらに加えて、第1及び第2の薄膜集積回路への送
受信を禁止してもよい。
の読み出し、及び書き込みは可となっている。鍵情報が「01」のとき、メモリ回路への
読み出しは可、書き込みは否となっている。鍵情報が「10」のとき、メモリ回路への読
み出しは否、書き込みは可となっている。鍵情報が「11」のとき、メモリ回路への読み
出し、及び書き込みは否となっている。このように鍵情報と、メモリ回路の読み出し、書
き込みを決定することができる。
」、「11」となるが、鍵情報はn個の不揮発性メモリを用いて形成することができる。
その結果、図5のフローチャートに示すように、電子鍵の鍵情報を更新することができる
。例えば、4つの不揮発性メモリを用いる場合、「11」となった後であっても、「11
00」とし、鍵情報を「1101」又は「1111」とすることによって、メモリ回路の
読み出し、書き込みを制御することができる。
積回路301bへ情報が送信される。このとき鍵情報に基づいて、どちらに送信すべきか
判断する。
本実施の形態では、薄膜集積回路と、リーダ/ライタ装置との通信形態を示すシステムに
ついて、図7に示すフローチャートを用いて説明する。
薄膜集積回路C1が受信する。これに伴い、薄型半導体装置が有するメモリ回路へ書き込
み等が行われる。その後、薄膜集積回路C1からリーダ/ライタ装置へ情報が送信される
。すると、リーダ/ライタ装置は、さらに別の薄膜集積回路Cnと通信するか否かを決定
する。
装置へ情報が送信された後、さらにリーダ/ライタ装置は、さらに別の薄膜集積回路と通
信するか否かを決定する。
信するか否かを決定すればよい。また先に通信した薄膜集積回路によって、次に通信する
薄膜集積回路の情報をリーダ/ライタ装置へ与えてもよい。別の薄膜集積回路と通信する
回数を増やすことにより、セキュリティー性を向上させることができる。
3THz)、ミリ波(EHF)(30GHz〜300GHz)、マイクロ波(SHF)(
3GHz〜30GHz)、極超短波(UHF)(300MHz〜3GHz)、超短波(V
HF)(30MHz〜300MHz)、短波(HF)(3MHz〜30MHz)、中波(
MF)(300KHz〜3MHz)、長波(LF)(30KHz〜300KHz)、及び
超長波(VLF)(3KHz〜30KHz)のいずれかの周波数を採ることができる。具
体的な周波数は、135KHz、6.78MHz、13.56MHz、27.125MH
z、40.68MHz、433.92MHz、869.0MHz、915.0MHz、2
.45GHz、5.8GHz、及び24.125GHzのいずれかから選択することがで
きる。その結果、リーダ/ライタ装置は、複数の薄膜集積回路のうち少なくとも1つの薄
膜集積回路へ信号を発信することができる。
幅変調(ASK)、周波数変調(FSK)、位相変調(PSK)のいずれかを用いること
ができる。その結果、リーダ/ライタ装置は、複数の薄膜集積回路のうち少なくとも1つ
の薄膜集積回路へ信号を発信することができる。
幅変調(AM)、周波数変調(FM)、位相変調(PM)のいずれかを用いることができ
る。その結果、リーダ/ライタ装置は、複数の薄膜集積回路のうち少なくとも1つの薄膜
集積回路へ信号を発信することができる。
あって、空間分割多重化方式、偏波面分割多重方式、周波数分割多重化方式、時分割多重
化方式、符号分割多重化方式、及び直交周波数分割多重化方式のいずれかを用いることが
できる。その結果、リーダ/ライタ装置は、複数の薄膜集積回路のうち少なくとも1つの
薄膜集積回路へ信号を発信することができる。
ができる。その結果、リーダ/ライタ装置は、複数の薄膜集積回路のうち少なくとも1つ
の薄膜集積回路へ信号を発信することができる。
できる。このとき薄膜集積回路は、それぞれアンテナを実装しても、アンテナを共有して
もよい。それぞれアンテナを薄膜集積回路に実装する場合、当該薄膜集積回路が受信する
周波数を異ならせることができる。
集積回路と、リーダ/ライタ装置との通信により決定することができる。
本実施の形態では、複数の薄膜集積回路を実装した薄型半導体装置をタグ、所謂IDタグ
として、食品の流通に用いた形態、及びその動作方法について説明する。
011」、「0111」、「1111」とする。そして、鍵情報データにより、上記実施
の形態に示したように薄膜集積回路に対する送受信、つまりメモリへのアクセスを制限す
ることができる。
動作で「0」、「1」を制御することができる。なお、(1)、(2)、(3)、(4)
の動作は、例えば上記実施の形態で示したように、いずれの薄膜集積回路が受信するかに
より制御することができる。
、第1の薄膜集積回路C1、第2の薄膜集積回路C2、第3の薄膜集積回路C3、第4の
薄膜集積回路C4を有し、それぞれアクセス可能な第1のメモリ回路M1、第2のメモリ
回路M2を有する。そして図9(A)に示すように、第1の薄膜集積回路C1のみアクセ
ス可能な状態(in又はoutの信号を受信する状態)とする。第1の薄膜集積回路C1
は、第1のメモリ回路M1に対して書き込み、又は読み出しを行うことができる。例えば
、鍵情報を「0001」とする。例えば、このような薄型半導体装置への動作を食品の生
産・加工工場のリーダ/ライタ装置で行い、商品の生産地、生産者、加工年月日、賞味期
限等の商品に関する基本事項を第1のメモリ回路M1へ書き込む。そして出荷前に、基本
事項が第1のメモリ回路M1に正確に入力されているかを確認することができる。
薄膜集積回路C1への送受信が禁止される。例えば、鍵情報を「0011」とする。なお
第1の薄膜集積回路C1の送受信禁止は、上記生産工場から出荷されるときに設定しても
よい。第1の薄膜集積回路C1の送受信が禁止される結果、第1のメモリ回路M1への書
き込みが禁止され、第1のメモリ回路M1からの読み出しのみ可能となり、第2の薄膜集
積回路C2は第2のメモリ回路M2への書き込み、又は読み出しを行うことができるよう
に制御することができる。例えば、このような薄型半導体装置への動作を流通過程のリー
ダ/ライタ装置で行う。すると、生産工場で書き込まれた基本事項は、流通過程で改ざん
されることがない。そして流通過程で必要な事項、例えば配達先、配達個数等は第2のメ
モリ回路M2へ書き込む。そして配送前に、流通過程で必要な事項が第2のメモリ回路M
2に正確に入力されているかを確認することができる。
膜集積回路C2への送受信が禁止される。例えば、鍵情報を「0111」とする。第2の
薄膜集積回路C2への送受信禁止は、上記流通過程から配送させるときに設定してもよい
。第2の薄膜集積回路C2への送受信が禁止される結果、第1のメモリ回路M1及び第2
のメモリ回路M2への書き込みが禁止され、第1のメモリ回路M1及び第2のメモリ回路
M2からの読み出しのみが可能となるように制御することができる。例えば、このような
薄型半導体装置への動作を店頭のリーダ/ライタ装置で行う。すると、生産工場及び流通
過程で書き込まれた事項は、店頭で改ざんされることがない。店頭では、これら書き込ま
れた事項を確認することができればよい。
んでも構わない。このように、書き込む事項、内容によってメモリ又はバーコードリーダ
といった書き込み手段を選択することができる。
薄膜集積回路C3への送受信が禁止される。例えば、鍵情報を「1111」とする。第3
の薄膜集積回路C3の送受信禁止は、上記店頭から購入したときに設定してもよい。第3
の薄膜集積回路C3への送受信が禁止される結果、第1のメモリ回路M1及び第2のメモ
リ回路M2への書き込み、及び読み出しが禁止されるよう制御することができる。例えば
、このような薄型半導体装置への動作を店頭のリーダ/ライタ装置、具体的にはレジスタ
に搭載されたシステムにより行う。すると、第1のメモリ回路M1及び第2のメモリ回路
M2へ書き込まれた事項は、消費者等によって改ざんされることがない。消費者等は、店
頭でこれら書き込まれた事項を確認することができればよい。
れた事項を読み出す場合、薄膜集積回路の数やメモリの数、送受信禁止される状態を制御
することにより可能とすることができる。
セスが禁止された薄型半導体装置は、リサイクルのため回収すると望ましい。例えば、商
品購入後、レジスタ等で回収すればよい。第4の薄膜膜集積回路C4により、消費者等が
第1のメモリ回路M1及び第2のメモリ回路M2からの読み出しができないため、レジス
タで回収しても構わない。このように回収された薄型半導体装置は、第1のメモリ回路M
1及び第2のメモリ回路M2に書き込まれた情報を削除する。そのため、第1のメモリ回
路M1及び第2のメモリ回路M2は、EEPROM等から形成されるとよく、紫外線を照
射する等物理的、化学的処理により情報を削除することができる。
は、書き込みのみを可能とする不揮発性メモリから形成するとよい。その結果、改ざん防
止にもつながる。
に限定されない。例えば、メモリを共有したり、薄膜集積回路にメモリを形成することが
できる。
に関する情報を改ざんすることが防止でき、セキュリティーを向上させることができる。
できる。そのため、薄型半導体装置のコストを高めることなく、複数の薄膜集積回路を実
装することができる。
本実施の形態では、複数の薄膜集積回路の作製方法について説明する。
て有する薄膜トランジスタ層(TFT層と呼ぶ)103を順次形成し、薄膜集積回路10
1を複数形成する。また図10(B)は図10(A)のa−bの断面図、図10(C)は
図10(A)のc−dの断面図を示す。
のガラス基板、石英基板等が挙げられる。またその他の絶縁表面を有する基板としては、
ポリエチレン-テレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリ
エーテルサルフォン(PES)に代表されるプラスチックや、アクリル等の可撓性を有す
る合成樹脂からなる基板がある。また、ステンレスなどの金属または半導体基板などの表
面に酸化珪素や窒化珪素などの絶縁膜を形成した基板なども用いることができる。このよ
うな絶縁基板100は、円形のシリコンウェハからICチップを取り出す場合と比較して
、母体基板形状に制約がなく、薄膜集積回路の低コスト化を達成することができる。
結晶状態とが混在したセミアモルファス半導体(SASとも表記する)、及び結晶性半導
体のいずれでもよい。なおSASは、非晶質半導体中に0.5nm〜20nmの結晶粒を
観察することができる微結晶半導体が含まれる。これらの剥離層102は、スパッタリン
グ法、又はプラズマCVD法等によって形成することができる。また剥離層102は、3
0nm〜1μmの膜厚とすればよく、剥離層102の成膜装置の薄膜形成限界が許容すれ
ば、30nm以下とすることも可能である。また剥離層102は、タングステン(W)、
モリブデン(Mo)等の金属材料を用いて形成することもできる。
該元素を活性化させてもよい。元素を添加することにより、剥離層102の反応速度、つ
まりエッチングレートを改善することができる。
膜厚を有するSASを用いるが、上述したその他の材料を用いても構わない。
層102を形成しないようにする。剥離層102が形成されない領域により、剥離層除去
後であっても、TFT層103がばらばらになることがない。すなわちTFT層は、基板
100等によって一体化されている。選択的に剥離層102を形成する手段として、絶縁
基板100の周囲を覆うようにマスクを配置して剥離層102を形成したり、絶縁基板1
00全面に剥離層102を形成した後、絶縁基板100の周囲のみエッチングする方法が
ある。
ゲート絶縁膜として機能する絶縁膜(以下、単にゲート絶縁膜)125を介して設けられ
たゲート電極として機能する導電膜(以下、単にゲート電極と表記する)126を有する
薄膜トランジスタ128n、128pを有する。半導体膜は、0.2μm以下、代表的に
は40nm〜170nm、好ましくは50nm〜150nmの膜厚とする。なお薄膜トラ
ンジスタの構造は、シングルドレイン構造、LDD(Lightly Doped Drain)構造、及び
GOLD(Gate-drain Overlapped LDD)構造のいずれでもよい。また半導体膜はチャネ
ル形成領域、及び不純物領域(ソース領域、ドレイン領域、GOLD領域、LDD領域を
含む)を有し、添加される不純物元素の導電型によりnチャネル型薄膜トランジスタ12
8n、又はpチャネル型薄膜トランジスタ128pと区別することができる。またチャネ
ル形成領域が微細化するにつれ短チャネル効果を防止するためには、ゲート電極の側面に
絶縁物を形成し、所謂サイドウォール構造を有すると好ましく、当該絶縁物下方に低濃度
不純物領域が形成される。そして各不純物領域と接続するように形成された配線130を
有する。
膜は、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(
x>y)、窒化酸化珪素(SiNxOy)(x>y)(x、y=1、2・・・)等の酸素
、又は窒素を有する絶縁膜の単層構造、又はこれらの積層構造を有するとよい。これはエ
ッチングガスに対し、剥離層102との十分な選択比がとれるためである。
1、第2の絶縁膜122、第3の絶縁膜123を有する。例えば第1の絶縁膜として酸化
珪素膜、第2の絶縁膜として酸化窒化珪素膜、第3の絶縁膜として酸化珪素膜を用いる。
これは、絶縁基板100等からの不純物拡散を考えると、酸化窒化珪素膜を用いると好ま
しいが、当該酸化窒化珪素膜は剥離層、及び半導体膜との密着性が低いことが懸念される
。そこで、剥離層、半導体膜、及び酸化窒化珪素膜との密着性の高い酸化珪素膜を設ける
とよい。
導体中に0.5nm〜20nmの結晶粒を観察することができる微結晶半導体、及び結晶
性半導体から選ばれたいずれの状態を有してもよい。
膜を形成する。加熱処理とは、加熱炉、レーザ照射、若しくはレーザ光の代わりにランプ
から発する光の照射(以下、ランプアニールと表記する)、又はそれらを組み合わせて用
いることができる。
振型のレーザビーム(パルスレーザビーム)を用いることができる。レーザビームとして
は、Arレーザ、Krレーザ、エキシマレーザ、YAGレーザ、Y2O3レーザ、YVO4
レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、アレキサンド
ライトレーザ、Ti:サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種ま
たは複数種から発振されるものを用いることができる。このようなレーザビームの基本波
、及び当該基本波の第2高調波から第4高調波のレーザビームを照射することで、大粒径
の結晶を得ることができる。例えば、Nd:YVO4レーザ(基本波1064nm)の第2
高調波(532nm)や第3高調波(355nm)を用いることができる。このときレー
ザのパワー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/c
m2)が必要である。そして、走査速度を10〜2000cm/sec程度として照射す
る。
を行う。まず、レーザ発振器290から射出されるCWレーザビームが光学系291によ
り長く引き延ばされ、線状に加工される。具体的には、レーザビームが、光学系291が
有するシリンドリカルレンズや凸レンズを通過すると、線状に加工することができる。こ
のときビームスポットの長軸の長さが、200〜350μmとなるように加工するとよい
。
とを介して半導体膜124へ入射する。このとき線状レーザは、半導体膜上に所定の大き
さのレーザスポット282を形成するように調整されている。またfθレンズ294によ
り、ガルバノミラーの角度によらず、被照射物表面において、レーザスポット282の形
状を一定とすることができる。
りガルバノミラーの角度が変化するようになっており、レーザスポット282は、一方向
(例えば、図中のX軸方向)に移動する。例えばガルバノミラーが半周期振動すると、レ
ーザビームが半導体膜上のX軸方向に一定距離移動する(往路)。
、ガルバノミラーにより、レーザスポットが半導体膜上のX軸方向に移動する(復路)。
このようなレーザビームの往復運動を用いて、経路283をレーザスポットが移動し、レ
ーザ照射が行われる。
ビームのX軸への移動方向(走査方向)とが沿うようにレーザ照射を行う。例えば図19
(B)に示す形状を有する半導体膜124の場合、レーザビームのX軸への移動方向(走
査方向)と平行となるように、半導体膜に形成されるソース領域124(s)、チャネル
形成領域124(c)、ドレイン領域124(d)を配置する。その結果、キャリアが横
切る粒界を少なくする又はなくすことができるため、薄膜トランジスタの移動度を高める
ことができる。
してもよい。その結果、レーザビームの干渉を防止することができる。
うにしてもよいし、連続発振の基本波のレーザビームとパルス発振の高調波のレーザビー
ムとを照射するようにしてもよい。複数のレーザビームを照射することにより、エネルギ
ーを補うことができる。
化するまでに、次のパルスのレーザ光を照射できるような発振周波数でレーザを発振させ
るレーザビームを用いることもできる。このような周波数でレーザビームを発振させるこ
とで、走査方向に向かって連続的に成長した結晶粒を得ることができる。具体的なレーザ
ビームの発振周波数は10MHz以上であって、通常用いられている数十Hz〜数百Hz
の周波数帯よりも著しく高い周波数帯を使用する。
い。これにより、レーザビームの照射による半導体表面の荒れを抑えたり、平坦性を高め
ることができ、界面準位密度のばらつきによって生じる閾値のばらつきを抑えることがで
きる。
うなレーザ照射をおこなって結晶化してもよい。
〜20時間かけて加熱する。このとき、徐々に高温となるように温度を500〜550℃
の範囲で多段階に設定するとよい。最初の低温加熱工程により、非晶質半導体膜の水素等
が出てくるため、結晶化の際の膜荒れを低減する、所謂水素だしを行うことができる。さ
らに、結晶化を促進させる金属元素、例えばNiを非晶質半導体膜上に形成すると、加熱
温度を低減することができ好ましい。このような金属元素を用いた結晶化であっても、6
00〜950℃に加熱しても構わない。
るので、該金属元素を低減又は除去するためのゲッタリング工程を施す必要が生じる。例
えば、非晶質半導体膜をゲッタリングシンクとして金属元素を捕獲する工程を行えばよい
。
のフッ素系ガスと、SiH4、又はSi2H6等のシラン系ガスとを用い、熱又はプラズマ
を利用して直接被形成面に、結晶性半導体膜を形成することができる。このように直接結
晶性半導体膜を形成する場合であって、高温処理が必要となるときは、耐熱性の高い石英
基板を用いるとよい。
る。例えば、炉を用いた加熱処理を行う場合や、532nmの波長を用いてレーザ照射を
行う場合、剥離層102までエネルギーが到達することがある。その結果、剥離層102
も結晶化されることがある。このような剥離層102の結晶化状態によっても、反応速度
を改善することができる。
達させないように、下地絶縁膜の構造を選択することもできる。例えば、下地絶縁膜の材
料、膜厚、積層順を選択する。
るICチップと比べて多くの水素を有する。具体的には、水素を1×1019〜1×1022
atoms/cm3、好ましくは1×1019〜5×1020atoms/cm3有するように
形成することができる。この水素により、半導体膜中のダングリングボンドを緩和する、
所謂ターミネート効果を奏することができる。加えて半導体膜中の水素により、薄膜集積
回路の柔軟性を高めることができる。
30%とすることで、曲げ応力による薄膜トランジスタの破壊や剥がれを防止することが
できる。
5V/dec以下、好ましくは0.25〜0.09V/decとなる。また当該薄膜トラ
ンジスタの移動度は、10cm2/Vs以上となる。
〜5Vでは、その発振周波数は1MH以上、好ましくは100MHz以上の特性を有する
。電源電圧3〜5Vにおいて、インバータ1段あたりの遅延時間は26ns、好ましくは
0.26ns以下を有する。
コンウェハから形成されるICチップと比較して、薄型化を達成することができる。具体
的な薄膜集積回路の厚みは0.3μm〜3μm、代表的には2μm程度となる。
間絶縁膜127、第2の層間絶縁膜129を形成するとよい。第1の層間絶縁膜127が
有する水素により、半導体膜のレーザダメージ、欠陥等を補修することができる。すなわ
ち水素による欠陥のターミネーション効果を得ることができる。このような第1の層間絶
縁膜127としては、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(S
iOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)(x、y=1、2・
・・)等の酸素、又は窒素を有する絶縁膜を用いることができる。
絶縁膜129は、有機材料や無機材料を用いることができる。有機材料としては、ポリイ
ミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シ
ロキサン、ポリシラザンを用いることができる。なお、シロキサンとは、Si−O−Si
結合を含む。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成さ
れる。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素
)が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少な
くとも水素を含む有機基と、フルオロ基とを用いてもよい。またポリシラザンとは、珪素
(Si)と窒素(N)の結合を有するポリマー材料、所謂ポリシラザンを含む液体材料を
出発原料として形成される。無機材料としては、酸化珪素(SiOx)、窒化珪素(Si
Nx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x
>y)(x、y=1、2・・・)等の酸素、又は窒素を有する絶縁膜を用いることができ
る。また、第2の層間絶縁膜129として、これら絶縁膜の積層構造を用いてもよい。例
えば有機材料を用いて第2の層間絶縁膜129を形成すると、平坦性は高まるが、水分や
酸素が吸収されやすい状態となってしまう。これを防止するため、有機材料上に、無機材
料を有する絶縁膜を形成するとよい。無機材料に、窒素を有する絶縁膜を用いると、水分
に加えてNa等のアルカリイオンの侵入を防ぐことができる。
回路が実装される物品は、手で触ることが多いため、Na等のアルカリイオンの拡散が懸
念される。そのため、薄膜集積回路の最上面に第4の絶縁膜131を形成するとよい。第
4の絶縁膜131としては、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪
素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)(x、y=1
、2・・・)等の酸素、又は窒素を有する絶縁膜を用いることができるが、代表的には窒
化酸化珪素(SiNxOy)を用いるとよい。
スクライビング又はマスクを利用したエッチング等によって行うことができる。溝105
の形状は、円状(所謂穴に相当)、矩形状(所謂スリットに相当)等とすることができる
。ダイシングの場合には、ダイシング装置(ダイサー)を用いるブレードダイシング法が
一般的である。ブレードとは、ダイヤモンド砥粒を埋め込んだ砥石で、その幅は約30〜
50μmであり、このブレードを高速回転させることにより、TFT層103を分離し溝
105を形成することができる。また、スクライビングの場合には、ダイヤモンドスクラ
イビング法とレーザスクライビング法等がある。また、エッチングの場合には、露光、現
像工程によりマスクパターンを形成し、ドライエッチング、ウェットエッチング等により
TFT層を分離し溝105を形成することができる。ドライエッチングにおいては、大気
圧プラズマ法を用いてもよい。このようにして薄膜集積回路101間に、溝105を形成
することができる。
に形成してもよい。
る導体膜が設けられている領域以外に形成する必要がある。このような開口部を溝と合わ
せて使用することにより、溝105の大きさや数を調節したり、剥離層102の除去に要
する時間を短縮することができる。開口部の円状、矩形状等であればよい。
05以外の領域には絶縁膜、又は導電膜等が残留する。このような薄膜集積回路間に残留
した絶縁膜、又は導電膜等を接続領域106と表記する。なお接続領域106は、薄膜集
積回路がばらばらとならず一体となるようにつなぎ止める機能を有すればよく、絶縁膜、
及び導電膜のいずれを有してもよく、さらに単層構造でも、積層構造でもよい。
て、絶縁基板100に固定してもよい。固定された結果、薄膜集積回路101は絶縁基板
100と離れることがないので、ばらばらになることがない。そのため、作製工程中の薄
膜集積回路の移動が簡便なものとなる。
5を導入する。エッチング剤としては、ハロゲン化物、代表的にはフッ化ハロゲンを含む
気体又は液体を使用することができる。例えばフッ化ハロゲンとしてClF3(三フッ化
塩素)を使用することができる。なお、ClF3は、塩素を200℃以上でフッ素と反応
させることにより、Cl2(g)+3F2(g)→2ClF3(g)の過程を経て生成する
ことができる。またClF3は、反応空間の温度によっては液体の場合もあり(沸点11
.75℃)、その際にはフッ化ハロゲンを含む液体としてウェットエッチングを採用する
こともできる。その他のフッ化ハロゲンを含む気体として、ClF3等に窒素を混合した
ガスを用いてもよい。
であれば、ClF3に限定されるものでなく、またフッ化ハロゲンに限定されるものでも
ない。例えば、CF4、SF6、NF3、F2等のフッ素を含む気体をプラズマ化して用いる
こともできる。その他のエッチング剤として、テトラメチルアンモニウムハイドロオキサ
イド(TMAH)のような強アルカリ溶液を用いてもよい。
にエッチングされる材料を剥離層102として用い、エッチングされない材料を下地膜と
して用いるという条件に従うならば、剥離層102及び下地絶縁膜の組み合わせは、上記
材料に限定されるものではない。
ス、温度:350℃、流量:300sccm、気圧:6Torr、時間:3hの条件で剥
離層102を除去することができるが、この条件に限定されるものではない。また減圧C
VD装置は、複数の絶縁基板100を処理することができるようなベルジャーを有する。
その結果、薄膜集積回路の量産性を高めることができる。そして、排気管より不要なガス
が排気されるとき、薄膜集積回路が絶縁基板100と一体化されていれば、排気管へ吸い
込まれる恐れがない。
り処理温度を100℃〜300℃とすると剥離層102とエッチング剤の反応速度を高め
ることができる。その結果、エッチング剤の使用量を少なくすることができ、処理時間を
短縮することもできる。
ができる。
流量、温度等を設定する。本実施の形態で用いるClF3は、珪素を選択的にエッチング
する特性があるため、剥離層102を選択的に除去することができる。さらにTFT層1
03がエッチングされないように、下地絶縁膜には酸素、又は窒素を有する絶縁膜を用い
ると好ましい。これら剥離層と、下地絶縁膜との反応速度の差、つまり選択比が高いため
、薄膜集積回路を保護しつつ、剥離層102を容易に除去することができる。本実施の形
態では、TFT層103の上下に設けられた酸化窒化珪素等、側面に露出する層間絶縁膜
、ゲート絶縁膜、配線等の端部により、TFT層がエッチグ剤と反応することを防止でき
る。
ないように、薄膜集積回路同士をつなげておいてもよい。
低コスト化を達成することができる。再利用する場合、溝105を形成するためのダイシ
ングやスクライビング等において、絶縁基板100に傷が生成されないように制御するの
が望ましい。しかし、傷が生成された場合であっても、有機樹脂や無機膜を塗布法や液滴
吐出法によって形成し、平坦化処理を行うことができる。なお液滴吐出法とは、導電膜や
絶縁膜などの材料が混入された組成物の液滴(ドットとも表記する)を選択的に吐出(噴
出)する方法であり、その方式によっては、インクジェット法とも呼ばれる。
へ接着することができる。別基体142は、可撓性を有するフレキシブル基板が好ましい
。フレキシブル基板には、ポリエチレン-テレフタレート(PET)、ポリエチレンナフ
タレート(PEN)、ポリエーテルサルフォン(PES)に代表されるプラスチックや、
アクリル等の可撓性を有する合成樹脂からなる基板を用いることができる。
剤等の接着剤又は両面テープ等を用いることができる。
ことができる。また絶縁基板100上に形成された薄膜集積回路と比べて、軽量化、薄型
化を達成でき、可撓性を高めることができる。
絶縁基板100を有さない状態で完成することができ、物品へ実装することができる。そ
のため、薄型半導体装置の薄膜化、及び実装する物品に実装した状態の薄膜化、及び軽量
化を達成することができる。
る。例えば、ガラス基板に吸収されるレーザ、例えばCO2レーザを使用して切断するこ
とができる。
結果、薄膜集積回路は外部から保護され、持ち運びしやすい形態となる。
は0.3mm四方(0.09mm2)〜4mm四方(16mm2)とすることができる。
製されたICチップと比較して、母体基板形状に制約がない。そのため、薄膜集積回路の
量産性を高め、大量生産を行うことができる。さらに絶縁基板100を再利用することが
できるため、コストを削減することができる。
以下、代表的には40nm〜170nm、好ましくは50nm〜150nmの膜厚の半導
体膜を能動領域として有し、非常に薄型となることを特徴とする。その結果、物品へ実装
しても、薄膜集積回路の存在が認識しづらく、改ざん防止につながる。
をとることもできるため、シリコンウェハから形成されるICチップと比較して破損しに
くい特徴を有する。
されるICチップと比較して、電波吸収の心配がなく、高感度な信号の受信を行うことが
できる。
できる。その結果、実装物品の印字面に実装しても、デザイン性を損ねることがない。
テナは、薄膜集積回路上に直接形成することができる。また薄膜集積回路と、別途基板に
形成されたアンテナとを張り合わせることができる。
る非接触型の薄型半導体装置(無線タグ、又は無線チップとして機能する)、アンテナは
実装せずに外部電源と接続する端子を形成した接触型の薄型半導体装置、非接触型及び接
触型とを混在したハイブリッド型の薄型半導体装置がある。本実施の形態で示した薄膜集
積回路は、いずれの薄型半導体装置にも適応することができる。
2(A)に示すように、それぞれの薄膜集積回路101を絶縁基板100から切り出す。
そして薄型半導体装置、具体的にはカード用の基材200へ実装する。例えば、アンテナ
が一体形成された薄膜集積回路101aと、アンテナが形成されていない薄膜集積回路1
01bを基材200へ実装する場合を説明する。基材200には、外付け用のアンテナ2
01が形成されており、当該アンテナと電気的に接続するように薄膜集積回路101bを
実装する。このとき、導電体を有する樹脂、例えば異方性導電樹脂(ACF)によりアン
テナと薄膜集積回路101bと接続することができる。またアンテナが一体形成された薄
膜集積回路101aは、基材200に接着剤、例えば両面テープを用いて実装する(図1
2(B)参照)。
ート)を形成して、薄型半導体装置、具体的にはカード203を完成することができる。
表裏面用シートには、印字や写真の掲載が可能である。また薄膜集積回路を実装すること
により、従来のカードに記載されているカード番号等は印字する必要がない。加えて複数
の薄膜集積回路を実装するため、セキュリティーを向上することができる。
から形成されたICチップと比較して、母体基板形状に制約がない。そのため、薄膜集積
回路の量産性を高め、大量生産を行うことができる。その結果、薄膜集積回路のコストの
削減が期待できる。単価が非常に低い薄膜集積回路は、単価コストの削減により非常に大
きな利益を生むことができる。
ス基板を用いた場合とで取り数等を比較する。前者のシリコンウェハの面積は約7300
0mm2であるが、後者のガラス基板の面積は約672000mm2であり、ガラス基板は
シリコンウェハの約9.2倍に相当する。後者のガラス基板の面積は約672000mm
2では、基板の分断により消費される面積を無視すると、1mm四方のIDタグが約67
2000個形成できる計算になり、該個数はシリコンウェハの約9.2倍の数に相当する
。そしてIDタグの量産化を行うための設備投資は、730×920mm2のガラス基板
を用いた場合の方が直径12インチのシリコンウェハを用いた場合よりも工程数が少なく
て済むため、額を3分の1で済ませることができうる。
本実施の形態では、薄型半導体装置が有する複数の薄膜集積回路の形態について説明する
。
1c、11d、が一体形成された複数の薄膜集積回路101a、101b、101c、1
01d、が、基材200へ実装された状態を示す。このように、同一形状を有する複数の
薄膜集積回路は、通信プロトコルやメモリへ記録情報等を異ならせることができる。その
結果、同一な薄膜集積回路を実装する場合と比べ、薄型半導体装置のセキュリティー性を
向上させることができる。
、101b、101c、101d、101eで共有してもよい。最も面積をとるメモリを
共通することにより、薄型半導体装置の小型化を達成することができる。さらに、薄膜集
積回路の実装面積が広がり、実装する自由度が増す。また各薄膜集積回路は、アンテナ1
1a、11b、11c、11d、11eを有するが、各アンテナの形状は図14には限定
されない。
よってアンテナ長が異なる薄膜集積回路101a、101b、101cを実装してもよい
。アンテナ長は、通信周波数によって異なるため、複数の周波数を用いて通信することが
できる。
ものではない。そして図13から図15に示した薄膜集積回路は、互いに組み合わせるこ
とができる。
で説明したが、薄型半導体装置の形態には限定されない。すなわち、接続端子を有する接
触型の薄型半導体装置でも、接触型及び非接触型の機能を有するハイブリッド型の薄型半
導体装置であってもよい。
テナは、複数の薄膜集積回路間で共有することができる。
本実施の形態では、複数の薄膜集積回路を実装したIDチップ(以下、チップ群と表記す
る)を実装した物品について説明する。
の形態では、パスポートや免許証等にチップ群を実装する場合を説明する。
モリ321が一体形成された、4つの薄膜集積回路320から形成されている。図16(
A)ではチップ群30がパスポートの表紙に実装されているが、その他のページに実装し
てもよく、チップ群30は透光性を有するため表面に実装してもよい。またチップ群を表
紙等の材料で挟み込むようにし、表紙の内部に実装することも可能である。本発明のチッ
プ群を実装することにより、薄膜集積回路の改ざん防止や薄膜集積回路からの情報漏洩防
止といったセキュリティー向上させ、パスポート等の偽造を防止することができる。
るチップ群30を用いて説明したが、これに限定されない。すなわち本発明は、薄膜集積
回路数、メモリ数、薄膜集積回路とメモリの形成方法には限定されない。
リ321が一体形成された、4つの薄膜集積回路320から形成されている。図16(B
)では、チップ群30が免許証の内部に実装されている。またチップ群30は透光性を有
するため、免許証の印刷面上に設けても構わない。例えば、チップ群は免許証の印字面上
に実装し、ラミネート材等によって覆うことができる。またチップ群を免許証の材料で挟
み込むようにし、内部に実装することも可能である。本発明のチップ群を実装することに
より、薄膜集積回路の改ざん防止や薄膜集積回路からの情報漏洩防止といったセキュリテ
ィー向上させ、免許証等の偽造を防止することができる。
きる。加えて非常に薄型で小さいチップ群を用いるため、パスポートや免許証等のデザイ
ン性を損ねることがない。さらにチップ群は透光性を有するため、表面に実装しても構わ
ない。
スポートや免許証等に直接情報を記入することなく、チップ群に保存することができるた
め、プライバシーを守ることができる。
、このような高価な商品の偽造の流通を防止することができる。
群30を用いて説明したが、これに限定されない。すなわち本発明は、薄膜集積回路数、
メモリ数、薄膜集積回路とメモリの形成方法には限定されない。
共有したアンテナを設けたり、アンテナを各薄膜集積回路に一体形成することができる。
薄膜集積回路が受信する周波数を異ならせる場合、アンテナ長を周波数に応じて変えると
好ましいため、各薄膜集積回路にアンテナを形成するとよい。このとき、アンテナ長が長
くなってしまう薄膜集積回路は、薄膜集積回路外に形成されたアンテナ(外付けされたア
ンテナと表記する)と、接続すればよい。
の物品へ実装することができる。例えば、シート状物品として紙幣へチップ群を実装する
場合を説明する。
21及びアンテナ322が一体形成された、2つの薄膜集積回路と、外付けされたアンテ
ナ322に接続され、メモリ321が一体形成された1つの薄膜集積回路320を有する
ように形成されている。図17では、チップ群は紙幣の内部に実装する形態を示すが、表
面に露出してもよい。
料と薬品とを混ぜ合わせるときに、チップ群をばらまいて、紙幣を形成してもよい。チッ
プ群、つまり薄膜集積回路は低コストで生産することができるため、複数のチップ群を実
装しても紙幣コストに影響を及ぼすことが少なくてすむ。
回路の改ざん防止や薄膜集積回路からの情報漏洩防止といったセキュリティー向上させ、
有価証券等の偽造を防止することができる。
要がある。例えば、チップ群が実装された紙幣が曲がった状態を説明する。なお一般的に
、シート状物品は、その長軸方向に曲がりやすい、又は曲げやすいため、長軸方向に曲げ
る場合を説明する。曲げた状態のとき、チップ群30の薄膜集積回路が有する薄膜トラン
ジスタは、ソース領域、チャネル形成領域、ドレイン領域は、曲げる方向と、キャリアの
移動方向とが垂直になるように配置すると好ましい。すなわち薄膜トランジスタのソース
領域、チャネル形成領域、ドレイン領域の配置を、曲げる方向と垂直になるようにする。
その結果、曲げ応力による薄膜トランジスタの破壊や剥がれを防止することができる。
方向(X軸方向)も曲げる方向と垂直となるように設定すると好ましい。
ンジスタを破壊することがなく、さらにキャリアの移動方向に存在する結晶粒界を極力低
減することができる。その結果、薄膜トランジスタの電気特性、特に移動度を向上させる
ことができる。
曲げ応力による薄膜トランジスタの破壊や剥がれを防止することができる。
、チップ群と比べると低くなる。
路と、外付けされたアンテナ322に接続され、メモリ321が一体形成された1つの薄
膜集積回路320を有するチップ群30を用いて説明したが、これに限定されない。すな
わち本発明は、薄膜集積回路数、メモリ数、薄膜集積回路とメモリの形成方法には限定さ
れない。
説明する。図18に、クレジットカード351を用いて、決済を行っている様子を示す。
クレジットカード351は、チップ群30を有している。チップ群30は、メモリ321
及びアンテナ322が一体形成された、2つの薄膜集積回路と、形状の異なる外付けされ
たアンテナ322に接続され、メモリ321が一体形成された1つの薄膜集積回路320
を有するように形成されている。また決済に必要な、レジスタ352やリーダ/ライタ装
置353を設置する。チップ群30には、クレジットカード351に入金されている金額
の情報が保持されており、リーダ/ライタ装置353は該金額の情報を非接触で読み取り
、レジスタ352に送信することができる。そしてレジスタ352では、クレジットカー
ド351に入金されている金額が、決済する金額以上であることを確認し、決済を行う。
そしてリーダ/ライタ装置353に決済後の残額の情報を送信する。リーダ/ライタ装置
353は該残額の情報を、チップ群30に書き込むことができる。このような、チップ群
と、リーダ/ライタ装置とのアクセス時、複数の薄膜集積回路によって鍵情報を取り入れ
、セキュリティーを向上することができる。
とができるキー354を付加し、第三者によってクレジットカード351を用いた決済が
無断で行なわれるのを制限できるようにしてもよい。
薄膜集積回路の改ざん防止や薄膜集積回路からの情報漏洩防止といったセキュリティー向
上させ、クレジットカード等の偽造を防止することができる。
Claims (9)
- 第1の薄膜集積回路と、
第2の薄膜集積回路と、を有する薄型半導体装置であって、
前記第1の薄膜集積回路は、第1の半導体層と、第1のアンテナとを有し、
前記第1のアンテナは、前記第1の半導体層と重なるように一体形成され、
前記第2の薄膜集積回路は、第2の半導体層と、第2のアンテナとを有し、
前記第2のアンテナは、前記第2の半導体層の外側に配置されていることを特徴とする薄型半導体装置。 - 第1の薄膜集積回路と、
第2の薄膜集積回路と、を有する薄型半導体装置であって、
前記第1の薄膜集積回路は、第1の半導体層と、第1のアンテナとを有し、
前記第1のアンテナは、前記第1の半導体層と重なるように一体形成され、
前記第2の薄膜集積回路は、第2の半導体層と、第2のアンテナとを有し、
前記第2のアンテナは、基材上に形成され、かつ、前記第2の半導体層の外側に配置されていることを特徴とする薄型半導体装置。 - 複数の第1の薄膜集積回路と、
第2の薄膜集積回路と、を有する薄型半導体装置であって、
前記複数の第1の薄膜集積回路はそれぞれ、第1の半導体層と、第1のアンテナとを有し、
前記第1のアンテナは、前記第1の半導体層と重なるように一体形成され、
前記第2の薄膜集積回路は、第2の半導体層と、第2のアンテナとを有し、
前記第2のアンテナは、前記第2の半導体層の外側に配置されていることを特徴とする薄型半導体装置。 - 複数の第1の薄膜集積回路と、
複数の第2の薄膜集積回路と、を有する薄型半導体装置であって、
前記複数の第1の薄膜集積回路はそれぞれ、第1の半導体層と、第1のアンテナとを有し、
前記第1のアンテナは、前記第1の半導体層と重なるように一体形成され、
前記複数の第2の薄膜集積回路はそれぞれ、第2の半導体層と、第2のアンテナとを有し、
前記第2のアンテナは、前記第2の半導体層の外側に配置されていることを特徴とする薄型半導体装置。 - 請求項4において、前記複数の第2の薄膜集積回路がそれぞれ有する第2のアンテナは、互いにアンテナ長が異なることを特徴とする薄型半導体装置。
- 請求項3乃至5のいずれか一において、前記複数の第1の薄膜集積回路はそれぞれ、通信プロトコルが異なることを特徴とする薄型半導体装置。
- 請求項3乃至6のいずれか一において、前記複数の第1の薄膜集積回路はそれぞれ、メモリを有することを特徴とする薄型半導体装置。
- 請求項3乃至6のいずれか一において、前記複数の第1の薄膜集積回路で共有されるメモリを有することを特徴とする薄型半導体装置。
- 請求項3乃至8のいずれか一において、前記複数の第1の薄膜集積回路は、同一基板上に設けられた複数の薄膜集積回路を切り取って形成されたことを特徴とする薄型半導体装置。
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