JP2005310131A - 薄型半導体装置、及び薄型半導体装置の使用方法 - Google Patents

Abstract

【課題】 偽造防止や情報漏洩防止といったセキュリティー向上させることを目的とした薄型半導体装置を提供することを課題とする。
【解決手段】 本発明は、複数の薄膜集積回路を実装した薄型半導体装置であって、少なくとも１つの薄膜集積回路と、その他の薄膜集積回路とは、形態、送信、又は送受信用周波数、メモリ、通信手段、通信法則等のいずれかが異なることを特徴とする。また本発明は、当該複数の薄膜集積回路を有するＩＤタグと、リーダ／ライタ装置とが通信し、複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路が信号を受信することによりメモリに情報を書き込み、メモリに書き込まれた情報により複数の薄膜集積回路のいずれかと通信するかを決定するＩＤタグの使用方法を特徴とする。
【選択図】
図１

Description

本発明は薄膜集積回路を実装した薄型半導体装置及びＩＤタグを代表とする薄型半導体装置の使用方法に関する。

従来の非接触ＩＣカードであって、アンテナ機構の共振回路の共振周波数設定のためのコンデンサ容量調整を不要にし、カード構成要素に対する機械的損傷を最小限にし、量産性を向上させることを目的とし、非接触ＩＣチップと接続される平面状コイルと、周囲に設けられた複数の別の平面状コイルを有する構成が提案されている（特許文献１、２参照）。特許文献１、２には、各共振周波数が、書き込み装置からの高周波電磁界の周波数および多少上下に周波数シフトしたもの等、お互いに干渉しないように数種類組み合わせ、広帯域共振特性を得ることが記載されている。
特開２００１−１０９８６１号公報 特開２００１−１０９８６２号公報

またＩＣカードの搭載機能を拡張するため、使用周波数が同一の複数のＩＣチップと、ブースタコイルとをカード基材上に搭載するものがある（特許文献３参照）。特許文献３によると、ＩＣチップは、ブースタコイルを共通の外部アンテナとして使用し、外部のリーダライタと個別にデータを通信することができることが記載されている。
特開２００３−３３１２３８号公報

上記特許文献１乃至３では、従来のＩＣチップにかかる偽造防止について考慮されていなかった。また情報漏洩防止について何ら対策が施されていなかった。

そこで本発明は、偽造防止や情報漏洩防止といったセキュリティー向上させることを目的とした薄型半導体装置を提供することを課題とする。

上記課題を鑑み、本発明は、複数の薄膜集積回路を実装した薄型半導体装置であって、少なくとも１つの薄膜集積回路と、その他の薄膜集積回路とは、形態、送信又は受信用（合わせて送受信と呼ぶ）周波数（単に周波数と呼ぶ）、メモリ、通信手段（交信手段）、通信法則（交信法則）等のいずれかが異なることを特徴とする。形態には、薄膜集積回路の仕様やレイアウトが含まれる。

薄膜集積回路の形態が異なるとは、薄膜集積回路の仕様や薄膜集積回路内のレイアウトが異なることを含む。薄膜集積回路内のレイアウトとは、中央演算装置（ＣＰＵ）、メモリ又はアンテナ等のレイアウトを含む。アンテナにおけるレイアウトが異なるとは、形状や長さが異なることを含む。アンテナの形状やアンテナ長が異なることは、周波数を異ならせることにも起因する。この周波数は、サブミリ波（３００ＧＨｚ〜３ＴＨｚ）、ミリ波（ＥＨＦ）（３０ＧＨｚ〜３００ＧＨｚ）、マイクロ波（ＳＨＦ）（３ＧＨｚ〜３０ＧＨｚ）、極超短波（ＵＨＦ）（３００ＭＨｚ〜３ＧＨｚ）、超短波（ＶＨＦ）（３０ＭＨｚ〜３００ＭＨｚ）、短波（ＨＦ）（３ＭＨｚ〜３０ＭＨｚ）、中波（ＭＦ）（３００ＫＨｚ〜３ＭＨｚ）、長波（ＬＦ）（３０ＫＨｚ〜３００ＫＨｚ）、及び超長波（ＶＬＦ）（３ＫＨｚ〜３０ＫＨｚ）のいずれかを採ることができる。具体的な周波数は、１３５ＫＨｚ、６．７８ＭＨｚ、１３．５６ＭＨｚ、２７．１２５ＭＨｚ、４０．６８ＭＨｚ、４３３．９２ＭＨｚ、８６９．０ＭＨｚ、９１５．０ＭＨｚ、２．４５ＧＨｚ、５．８ＧＨｚ、及び２４．１２５ＧＨｚのいずれかから選択することができる。例えば周波数を、２．４５ＧＨｚと９００ＭＨｚとする場合、アンテナの形状や長さが異なることとなる。具体的にアンテナは、当該周波数に応じてダイポール型、ループ型をとることができる。

またメモリは、電源を切っても情報を保持可能なメモリ、電源を切ると情報を保持不可能なメモリのどちらでもよい。電源を切っても情報を保持可能なメモリとは、不揮発性メモリやＲＯＭ（マスクＲＯＭ等）を用いることができる。不揮発性メモリは、フラッシュメモリ、強誘電体メモリ（ＦＲＡＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）がある。また電源を切ると情報を保持不可能なメモリは、ダイナミックメモリ（ＤＲＡＭ）、スタティック型メモリ（ＳＲＡＭ）がある。このようなメモリには、信号が入力されることにより、情報の書き込み、又は読み出しを行うことができる。信号とは、情報を書き込むための信号の他、読み出すメモリを選択するための信号、所謂選択信号が含まれる。本発明においてこれらメモリが異なる形態として、当該メモリに記憶（蓄積、記録）された情報が異なる場合が含まれる。また情報が異なるとは、情報が書き換え可能、消去可能、上書き可能等のメモリの記憶形態が異なることが含まれる。

また薄膜集積回路の通信手段が異なるとは、デジタル変調方式及びアナログ変調方式のいずれかを採用することである。デジタル変調方式は、振幅変調（ＡＳＫ）、周波数変調（ＦＳＫ）、及び位相変調（ＰＳＫ）のいずれかである。アナログ変調方式は、振幅変調（ＡＭ）、周波数変調（ＦＭ）、及び位相変調（ＰＭ）のいずれかである。

さらに通信手段は、単方向通信、及び双方向通信のいずれかを選択でき、さらに空間分割多重化方式、偏波面分割多重方式、周波数分割多重化方式、時分割多重化方式、符号分割多重化方式、及び直交周波数分割多重化方式のいずれかを採ることができる。

また薄膜集積回路の通信法則、つまりプロトコルが異なるとは、データ通信を行うために、あらかじめ定めておく法則が異なることである。プロトコルが異なると、薄膜集積回路に設けられる中央演算処理装置（ＣＰＵ）の処理法則が異なる。

このような薄型半導体装置の使用システムは、複数の薄型半導体装置と、リーダ／ライタ装置とが通信し、複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路へ信号を送信することによりメモリに情報を書き込み、メモリに書き込まれた情報により複数の薄膜集積回路のいずれに通信を行うかを決定することを特徴とする。

このような薄膜集積回路と、リーダ／ライタ装置との通信形態により、いずれの薄膜集積回路と通信するかを決定することができる。それに伴い、メモリへのアクセスを制限することができる。

また本発明において、薄膜集積回路が実装された薄型半導体装置とは、クレジットカードを代表とするＩＤカード、商品管理に使用するＩＤタグ、物品に実装されるＩＤチップが含まれる。

本発明により、薄型半導体装置のセキュリティーを向上することができる。また本発明により、薄型半導体装置の新たな使用システムを提供することができる。本発明の使用システムにおいて、メモリを不揮発性メモリ適用することができる。特に書き込みのみを許可する不揮発性メモリは、改ざんを防止することができ、薄型半導体装置のセキュリティーをより向上させることができる。

また本発明の使用システムにおいて、メモリは書き換え可能なものとすることもできる。その結果、薄膜集積回路を再利用することができ、薄型半導体装置の低コスト化に貢献することができる。さらに本発明の薄膜集積回路は絶縁基板上に形成するため、円形のシリコンウェハから形成されたＩＣチップと比較して、母体基板形状に制約がない。そのため、薄膜集積回路の量産性を高め、大量生産を行うことができる。その結果、薄膜集積回路のコストの削減が期待できる。単価が非常に低い薄膜集積回路は、単価コストの削減により非常に大きな利益を生むことができる。

以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、複数の薄膜集積回路を実装した薄型半導体装置の使用方法及びそのシステムについて説明する。

図１に示すように、本実施の形態の薄型半導体装置は、アンテナ３００を共有した第１の薄膜集積回路３０１ａ、第２の薄膜集積回路３０１ｂ、第３の薄膜集積回路３０１ｃは、ゲート回路３０４を介して電子鍵３０５、制御回路３０６に接続されている。電子鍵３０５は、書き込みのみを許可する不揮発性メモリから形成するとよい。電子鍵自体の改ざんを防止し、それに伴う不正使用を防ぐことができるからである。メモリ回路３０７は、第１のメモリ回路３０７ａ、第２のメモリ回路３０７ｂを有し、制御回路３０６に接続されている。なお便宜上、第１のメモリ回路３０７ａと、第２のメモリ回路３０７ｂと記載するが、実際のメモリ回路３０７において、各メモリの形成される領域が分割されている必要はない。またアンテナ３００、制御回路３０６、メモリ回路３０７は、それぞれ電源回路３０８へ接続されている。

このような薄型半導体装置の使用システムを、フローチャートを用いて説明する。図２に示すように、アンテナ３００より信号を受信する第１の受信形態（受信１に相当）によって、第１の薄膜集積回路３０１ａは電子鍵３０５へ、電子鍵となるデータ（鍵情報）１を付与する。同様に、アンテナ３００より信号を受信する第２の受信形態（受信２に相当）によって、第２の薄膜集積回路３０１ｂは電子鍵３０５へ、鍵情報２を付与する。同様に、アンテナ３００より信号を受信する第３の受信形態（受信３に相当）によって、第３の薄膜集積回路３０１ｃは電子鍵３０５へ、鍵情報３を付与する。これら鍵情報１乃至３は、第１乃至第３の薄膜集積回路のいずれが信号を受信するかによって書き換える、つまり更新することができる。

また鍵情報１乃至３により、第１のメモリ回路３０７ａ、又は第２のメモリ回路３０７ｂのいずれかの情報を読み出す、又は情報を書き込むかを選択することができる。なお、メモリから情報を読み出すことを読み出し、メモリへ情報を書き込むことを書き込み、読み出し及び書き込みを合わせてメモリに対するアクセスと表記する。

すなわち、鍵情報の状態により、第１及び第２のメモリ回路３０７ｂへの書き込み、並びに読み出しを制御回路によって制御することができる。また鍵情報の情報と不一致であるため、メモリに対するアクセスを拒否された場合、エラー信号を送信したり、エラー音を発するようにしてもよい。エラー信号の送信に伴い、薄膜集積回路自体の送受信が不可能（単に、否とも表記する）となるよう設定してもよい。また第１又は第２のメモリ回路３０７ｂから読み出しを行う場合、鍵情報を参照し、合致する場合のみ、読み出し可能（単に、可とも表記する）となる信号を送信する。

また第１又は第２のメモリ回路３０７ｂの読み出しを行った後、第１の薄膜集積回路３０１ａ、第２の薄膜集積回路３０１ｂ、第３の薄膜集積回路３０１ｃへ情報が送信される。このとき鍵情報を参照して、いずれの薄膜集積回路へ送信すべきか判断する。すなわち、制御回路により、信号を受信した薄膜集積回路を介して、所定の情報を送信するように制御する。

次に、具体的な鍵情報について説明する。第１のメモリ回路３０７ａ若しくは第２のメモリ回路３０７ｂへの書き込み、又は第１のメモリ回路３０７ａ若しくは第２のメモリ回路３０７ｂからの読み出しの可否をそれぞれ、「０」又は「１」で制御する。例えば図３に示すように、第２のメモリ回路３０７ｂへの書き込みを否とする場合、鍵情報を「０１００」とする。また、第１のメモリ回路３０７ａの書き込み及び読み出しを否とする場合、鍵情報を「１０１０」とする。また第１のメモリ回路３０７ａへの書き込みを否とする場合、鍵情報を「１０００」とする。また第２のメモリ回路３０７ｂへの書き込み、及び読み出しを否とする場合、鍵情報を「０１０１」とする。そして、第１のメモリ回路３０７ａ及び第２のメモリ回路３０７ｂへの書き込む及び読み出しができない状態を「１１１１」とする。また初期状態における鍵情報は「００００」とする。このようにして、第１のメモリ回路３０７ａ及び第２のメモリ回路３０７ｂへの書き込み及び読み出しを制御することができる。なお図３において、「−」は送受信つまり通信が行われていない状態を指し、「＊」は薄膜集積回路への送受信つまり通信が禁止された状態を指す。

このような状態を、第１乃至第３の薄膜集積回路が受信する信号により制御する。例えば、リーダ／ライタ装置が「０１００」の信号を発信すると、第１の薄膜集積回路が反応する。具体的にはリーダ／ライタ装置が第１の薄膜集積回路固有の通信法則を用いたり、固有の周波数を用いたり、固有の通信手段を用いて「０１００」の信号を送信すればよい。固有の通信法則とは、例えば固有のプロトコルを用いることができる。また固有の周波数とは、サブミリ波（３００ＧＨｚ〜３ＴＨｚ）、ミリ波（ＥＨＦ）（３０ＧＨｚ〜３００ＧＨｚ）、マイクロ波（ＳＨＦ）（３ＧＨｚ〜３０ＧＨｚ）、極超短波（ＵＨＦ）（３００ＭＨｚ〜３ＧＨｚ）、超短波（ＶＨＦ）（３０ＭＨｚ〜３００ＭＨｚ）、短波（ＨＦ）（３ＭＨｚ〜３０ＭＨｚ）、中波（ＭＦ）（３００ＫＨｚ〜３ＭＨｚ）、長波（ＬＦ）（３０ＫＨｚ〜３００ＫＨｚ）、及び超長波（ＶＬＦ）（３ＫＨｚ〜３０ＫＨｚ）のいずれかを採ることができる。具体的な周波数は、１３５ＫＨｚ、６．７８ＭＨｚ、１３．５６ＭＨｚ、２７．１２５ＭＨｚ、４０．６８ＭＨｚ、４３３．９２ＭＨｚ、８６９．０ＭＨｚ、９１５．０ＭＨｚ、２．４５ＧＨｚ、５．８ＧＨｚ、及び２４．１２５ＧＨｚのいずれかから選択することができる。さらに周波数は、アンテナ長に起因するため、薄膜集積回路のアンテナ長を決定することとなる。また固有の通信手段とは、デジタル変調方式又はアナログ変調方式を採ることができる。デジタル変調方式は、振幅変調（ＡＳＫ）、周波数変調（ＦＳＫ）、位相変調（ＰＳＫ）のいずれかを選択することができる。また、アナログ変調方式は、振幅変調（ＡＭ）、周波数変調（ＦＭ）、位相変調（ＰＭ）のいずれかを選択することができる。加えて、通信手段は、単方向通信、又は双方向通信を選択することができ、空間分割多重化方式、偏波面分割多重方式、周波数分割多重化方式、時分割多重化方式、符号分割多重化方式、及び直交周波数分割多重化方式のいずれかを採ることもできる。

このように第１の薄膜集積回路が所定の信号を受信すると、第１のメモリ回路３０７ａへ書き込みが行われる。また第１のメモリ回路３０７ａへ書き込みが行われると、その後リーダ装置から「０１００」の信号が発信され、第１のメモリ回路３０７ａからの読み出しを行うことができる。同時に第２のメモリ回路３０７ｂからの読み出しが可となるが、第２のメモリ回路３０７ｂへは書き込みが行われていないため、何の情報も読み出されることはない。すなわち、第１の薄膜集積回路が「０１００」の信号を受信すると、第１のメモリ回路３０７ａのみで書き込み、読み出しを行うことができる。

次に薄型半導体装置が「１０１０」の信号を受信すると、第２の薄膜集積回路が反応する。具体的には、リーダ／ライタ装置が第２の薄膜集積回路固有の通信法則を用いたり、固有の周波数を用いたり、固有の通信手段を用いて「１０１０」の信号を発信すればよい。これら固有の周波数、通信手段、通信法則は、第１の薄膜集積回路への発信と同様に選択することができる。

このように第２の薄膜集積回路が所定の信号を受信すると、第１のメモリ回路３０７ａへの書き込みが否となり、第２のメモリ回路３０７ｂへの書き込みが可となる。同時に、第１のメモリ回路３０７ａからの読み出しが否となり、第２のメモリ回路３０７ｂからの読み出しのみが可となる。すなわち、第２の薄膜集積回路が「１０１０」の信号を受信すると、第２のメモリ回路３０７ｂのみでの書き込み、読み出しを行うことができる。

次に薄型半導体装置が「１０００」の信号を受信すると、第２の薄膜集積回路が反応する。加えて第１の薄膜集積回路を信号受信不可能な状態としてもよい。具体的にはリーダ／ライタ装置が第２の薄膜集積回路固有の通信法則を用いたり、固有の周波数を用いたり、固有の通信手段を用いて「１０００」の信号を発信すればよい。これら固有の周波数、通信手段、通信法則は、第１の薄膜集積回路への発信と同様に選択することができる。

このように第１の薄膜集積回路を受信不可能とすると、第１のメモリ回路３０７ａからの読み出しができなくなるように制御する。すなわち、第１のメモリ回路３０７ａの情報は第三者へ読み出されることがない。但し、特定メーカ、例えば薄型半導体装置の製造販売所、又は管理所が有するリーダ／ライタ装置から発信される信号によって第１のメモリ回路３０７ａを読み出せるように設定しておく。その結果、通常、第三者に読み出されることがないが、特定な状況において本人、又は特定の者は読み出すことが可能となる。

次に薄型半導体装置が「０１０１」の信号を受信すると、第１の薄膜集積回路が反応し、さらに好ましくは第２の薄膜集積回路を信号受信不可能な状態とする。具体的にはリーダ／ライタ装置が第１の薄膜集積回路固有の通信法則を用いたり、固有の周波数を用いたり、固有の通信手段を用いて「０１０１」の信号を送信すればよい。これら固有の周波数、通信手段、通信法則は、上述したように選択することができる。

このように第２の薄膜集積回路を受信不可能とすると、第２のメモリ回路３０７ｂからの読み出しができなくなる。すなわち、第２のメモリ回路３０７ｂの情報は第三者へ読み出されることがない。但し、特定メーカ、例えば薄型半導体装置販売所が有するリーダ／ライタ装置から受信される信号によって第２のメモリ回路３０７ｂを読み出せるように設定しておく。その結果、通常、第三者に読み出されることがないが、特定な状況において本人、又は特定の者は読み出すことが可能となる。

次に薄型半導体装置が「１１１１」の信号を受信すると、第３の薄膜集積回路が反応する。加えて第１及び第２の薄膜集積回路を信号受信不可能な状態としてもよい。具体的にはリーダ／ライタ装置が第３の薄膜集積回路固有の通信法則を用いたり、固有の周波数を用いたり、固有の通信手段を用いて「１１１１」の信号を送信すればよい。これら固有の周波数、通信手段、通信法則は、第１の薄膜集積回路への発信と同様に選択することができる。

このように第１及び第２の薄膜集積回路を受信不可能とすると、第１及び第２のメモリ回路３０７ｂからの読み出しができなくなる。すなわち、第１及び第２のメモリ回路３０７ｂの情報は第三者へ読み出されることがない。この状態で特定メーカ、例えば薄型半導体装置販売所が有するリーダ／ライタ装置から受信される信号によって第３の薄膜集積回路により鍵情報を書き換えることにより、第１又は第２のメモリ回路３０７ｂを読み出せるように設定しておく。その結果、本人又は特定の者のみが第１又は第２のメモリ回路３０７ｂから読み出すことができる。

このように、ある信号を受信すると薄膜集積回路を受信不可能な状態とすることにより、メモリ回路への読み出し、及び書き込みを制限することができる。その結果、セキュリティーを向上させることができる。このように読み出しを制限されるメモリ回路へは、個人的な情報を入力するとよい。

本実施の形態では、アンテナを共有するため、第１乃至第３の薄膜集積回路固有のプロトコルによって受信を制御すると好ましいが、アンテナをそれぞれ設け、リーダ／ライタ装置から発信される周波数によって第１乃至第３の薄膜集積回路の受信を制御することができる。またリーダ／ライタ装置との通信手段によって第１乃至第３の薄膜集積回路の受信を制御することができる。

以上のように、複数の薄膜集積回路を用いることによって、鍵情報を制御し、好ましくは鍵情報を更新することができる。その結果、メモリ回路の書き込み、及び読み出しを制御することができる。そして、第三者への情報漏洩を防止することができ、セキュリティーを向上させることができる。

なお本実施の形態では、３つの薄膜集積回路、及び２つのメモリ、３つの薄膜集積回路に共通して接続する１つのアンテナを有する場合を説明したが、本発明はこれに限定されるものではない。

（実施の形態２）
本実施の形態では、上記実施の形態と異なり、鍵情報の更新の方法が異なる薄型半導体装置の使用方法について説明する。図４に示すように、本実施の形態の薄型半導体装置は、アンテナ３００を共有した第１の薄膜集積回路３０１ａ、第２の薄膜集積回路３０１ｂは、ゲート回路３０４を介して電子鍵３０５、制御回路３０６に接続されている。電子鍵３０５は、不揮発性メモリから形成するとよい。電子鍵自体の改ざんを防止し、それに伴う不正使用を防ぐことができるからである。メモリ回路３０７は、制御回路３０６に接続されている。なお本実施の形態において、メモリ回路３０７は第１のメモリ回路３０７ａ、第２のメモリ回路３０７ｂとを有していてもよい。またアンテナ３００、制御回路３０６、メモリ回路３０７は、それぞれ電源回路３０８へ接続されている。

このような薄型半導体装置の使用システムを、図５に示すフローチャートを用いて説明する。第１の受信形態（受信１）により、電子鍵３０５へデータが入力され鍵情報が付与される。また第２の受信形態（受信２）により、電子鍵３０５へデータが入力され鍵情報が付与される。例えば第１の受信形態により第１の薄膜集積回路のみが動作し、第２の受信形態により第２の薄膜集積回路のみが動作するように制御する。

受信形態は、周波数をｆ１、ｆ２のように異ならせたり、プロトコルをＰ１、Ｐ２のように異ならせることにより決定することができることは上述の通りである。

また鍵情報は、例えば第１の受信形態により「０１」（下位１ｂｉｔ目が“１”、つまりＤａｔａ＝＊１）となり、第２の受信形態により「１０」（上位１ｂｉｔ目が“１”、つまりＤａｔａ＝１＊）となるように付与することができる。

これらに基づき、例えば、図６（Ａ）に示すように、第１の受信形態は、周波数ｆ１、プロトコルＰ１とし、鍵情報を「０１」とすることができる。また第２の受信形態は、周波数ｆ２、プロトコルＰ２とし、鍵情報を「１０」とすることができる。

そしてこの鍵情報に基づき、メモリ回路３０７の書き込み、又は読み出しを制御する。例えば、書き込み用の鍵情報が可となれば、メモリ回路へ書き込みが許可される。また読み出し用の鍵情報が可となれば、メモリ回路からの読み出しが許可される。これら鍵情報が否となれば、エラー信号を送信する。さらに加えて、第１及び第２の薄膜集積回路への送受信を禁止してもよい。

例えば図６（Ｂ）に示すように、鍵情報が「００」つまり初期状態のとき、メモリ回路への読み出し、及び書き込みは可となっている。鍵情報が「０１」のとき、メモリ回路への読み出しは可、書き込みは否となっている。鍵情報が「１０」のとき、メモリ回路への読み出しは否、書き込みは可となっている。鍵情報が「１１」のとき、メモリ回路への読み出し、及び書き込みは否となっている。このように鍵情報と、メモリ回路の読み出し、書き込みを決定することができる。

なお、２つの不揮発性メモリを用いて電子鍵を形成する場合、鍵情報を「０１」、「１０」、「１１」となるが、鍵情報はｎ個の不揮発性メモリを用いて形成することができる。その結果、図５のフローチャートに示すように、電子鍵の鍵情報を更新することができる。例えば、４つの不揮発性メモリを用いる場合、「１１」となった後であっても、「１１００」とし、鍵情報を「１１０１」又は「１１１１」とすることによって、メモリ回路の読み出し、書き込みを制御することができる。

またメモリ回路の読み出しを行った後、第１の薄膜集積回路３０１ａ、又は第２の薄膜集積回路３０１ｂへ情報が送信される。このとき鍵情報に基づいて、どちらに送信すべきか判断する。

（実施の形態３）
本実施の形態では、薄膜集積回路と、リーダ／ライタ装置との通信形態を示すシステムについて、図７に示すフローチャートを用いて説明する。

まず、薄型半導体装置をリーダ／ライタ装置へかざす。すると、薄型半導体装置が有する薄膜集積回路Ｃ１が受信する。これに伴い、薄型半導体装置が有するメモリ回路へ書き込み等が行われる。その後、薄膜集積回路Ｃ１からリーダ／ライタ装置へ情報が送信される。すると、リーダ／ライタ装置は、さらに別の薄膜集積回路Ｃｎと通信するか否かを決定する。

その後、別の薄膜集積回路Ｃｎと受信するとなり、薄膜集積回路Ｃｎからリーダ／ライタ装置へ情報が送信された後、さらにリーダ／ライタ装置は、さらに別の薄膜集積回路と通信するか否かを決定する。

別の薄膜集積回路と通信するか否かは、リーダ／ライタ装置側で、どの薄膜集積回路を受信するか否かを決定すればよい。また先に通信した薄膜集積回路によって、次に通信する薄膜集積回路の情報をリーダ／ライタ装置へ与えてもよい。別の薄膜集積回路と通信する回数を増やすことにより、セキュリティー性を向上させることができる。

なお、薄型半導体装置と、リーダ／ライタ装置との通信は、サブミリ波（３００ＧＨｚ〜３ＴＨｚ）、ミリ波（ＥＨＦ）（３０ＧＨｚ〜３００ＧＨｚ）、マイクロ波（ＳＨＦ）（３ＧＨｚ〜３０ＧＨｚ）、極超短波（ＵＨＦ）（３００ＭＨｚ〜３ＧＨｚ）、超短波（ＶＨＦ）（３０ＭＨｚ〜３００ＭＨｚ）、短波（ＨＦ）（３ＭＨｚ〜３０ＭＨｚ）、中波（ＭＦ）（３００ＫＨｚ〜３ＭＨｚ）、長波（ＬＦ）（３０ＫＨｚ〜３００ＫＨｚ）、及び超長波（ＶＬＦ）（３ＫＨｚ〜３０ＫＨｚ）のいずれかの周波数を採ることができる。具体的な周波数は、１３５ＫＨｚ、６．７８ＭＨｚ、１３．５６ＭＨｚ、２７．１２５ＭＨｚ、４０．６８ＭＨｚ、４３３．９２ＭＨｚ、８６９．０ＭＨｚ、９１５．０ＭＨｚ、２．４５ＧＨｚ、５．８ＧＨｚ、及び２４．１２５ＧＨｚのいずれかから選択することができる。その結果、リーダ／ライタ装置は、複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路へ信号を発信することができる。

また薄型半導体装置と、リーダ／ライタ装置との通信は、デジタル変調方式であって、振幅変調（ＡＳＫ）、周波数変調（ＦＳＫ）、位相変調（ＰＳＫ）のいずれかを用いることができる。その結果、リーダ／ライタ装置は、複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路へ信号を発信することができる。

また薄型半導体装置と、リーダ／ライタ装置との通信は、アナログ変調方式であって、振幅変調（ＡＭ）、周波数変調（ＦＭ）、位相変調（ＰＭ）のいずれかを用いることができる。その結果、リーダ／ライタ装置は、複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路へ信号を発信することができる。

また薄型半導体装置と、リーダ／ライタ装置との通信は、単方向通信、又は双方向通信であって、空間分割多重化方式、偏波面分割多重方式、周波数分割多重化方式、時分割多重化方式、符号分割多重化方式、及び直交周波数分割多重化方式のいずれかを用いることができる。その結果、リーダ／ライタ装置は、複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路へ信号を発信することができる。

また薄型半導体装置と、リーダ／ライタ装置との通信は、異なるプロトコルを用いることができる。その結果、リーダ／ライタ装置は、複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路へ信号を発信することができる。

以上を繰り返すことにより、薄型半導体装置と、リーダ／ライタ装置とは通信することができる。このとき薄膜集積回路は、それぞれアンテナを実装しても、アンテナを共有してもよい。それぞれアンテナを薄膜集積回路に実装する場合、当該薄膜集積回路が受信する周波数を異ならせることができる。

上記実施の形態に示したように薄型半導体装置の動作方法は、例えば本実施の形態の薄膜集積回路と、リーダ／ライタ装置との通信により決定することができる。

（実施の形態４）
本実施の形態では、複数の薄膜集積回路を実装した薄型半導体装置をタグ、所謂ＩＤタグとして、食品の流通に用いた形態、及びその動作方法について説明する。

図８（Ａ）に示すように、鍵情報データを「００００」（初期値）、「０００１」、「００１１」、「０１１１」、「１１１１」とする。そして、鍵情報データにより、上記実施の形態に示したように薄膜集積回路に対する送受信、つまりメモリへのアクセスを制限することができる。

図８（Ｂ）に示すように、この鍵情報データは、順に（１）、（２）、（３）、（４）の動作で「０」、「１」を制御することができる。なお、（１）、（２）、（３）、（４）の動作は、例えば上記実施の形態で示したように、いずれの薄膜集積回路が受信するかにより制御することができる。

このような鍵情報データを有する薄型半導体装置は、図９（Ａ）から（Ｅ）に示すような、第１の薄膜集積回路Ｃ１、第２の薄膜集積回路Ｃ２、第３の薄膜集積回路Ｃ３、第４の薄膜集積回路Ｃ４を有し、それぞれアクセス可能な第１のメモリ回路Ｍ１、第２のメモリ回路Ｍ２を有する。そして図９（Ａ）に示すように、第１の薄膜集積回路Ｃ１のみアクセス可能な状態（ｉｎ又はｏｕｔの信号を受信する状態）とする。第１の薄膜集積回路Ｃ１は、第１のメモリ回路Ｍ１に対して書き込み、又は読み出しを行うことができる。例えば、鍵情報を「０００１」とする。例えば、このような薄型半導体装置への動作を食品の生産・加工工場のリーダ／ライタ装置で行い、商品の生産地、生産者、加工年月日、賞味期限等の商品に関する基本事項を第１のメモリ回路Ｍ１へ書き込む。そして出荷前に、基本事項が第１のメモリ回路Ｍ１に正確に入力されているかを確認することができる。

その後図９（Ｂ）に示すように、第２の薄膜集積回路Ｃ２への送受信を試みると、第１の薄膜集積回路Ｃ１への送受信が禁止される。例えば、鍵情報を「００１１」とする。なお第１の薄膜集積回路Ｃ１の送受信禁止は、上記生産工場から出荷されるときに設定してもよい。第１の薄膜集積回路Ｃ１の送受信が禁止される結果、第１のメモリ回路Ｍ１への書き込みが禁止され、第１のメモリ回路Ｍ１からの読み出しのみ可能となり、第２の薄膜集積回路Ｃ２は第２のメモリ回路Ｍ２への書き込み、又は読み出しを行うことができるように制御することができる。例えば、このような薄型半導体装置への動作を流通過程のリーダ／ライタ装置で行う。すると、生産工場で書き込まれた基本事項は、流通過程で改ざんされることがない。そして流通過程で必要な事項、例えば配達先、配達個数等は第２のメモリ回路Ｍ２へ書き込む。そして配送前に、流通過程で必要な事項が第２のメモリ回路Ｍ２に正確に入力されているかを確認することができる。

次いで図９（Ｃ）に示すように、第３の薄膜集積回路Ｃ３へ送受信を試みると、第２の薄膜集積回路Ｃ２への送受信が禁止される。例えば、鍵情報を「０１１１」とする。第２の薄膜集積回路Ｃ２への送受信禁止は、上記流通過程から配送させるときに設定してもよい。第２の薄膜集積回路Ｃ２への送受信が禁止される結果、第１のメモリ回路Ｍ１及び第２のメモリ回路Ｍ２への書き込みが禁止され、第１のメモリ回路Ｍ１及び第２のメモリ回路Ｍ２からの読み出しのみが可能となるように制御することができる。例えば、このような薄型半導体装置への動作を店頭のリーダ／ライタ装置で行う。すると、生産工場及び流通過程で書き込まれた事項は、店頭で改ざんされることがない。店頭では、これら書き込まれた事項を確認することができればよい。

また商品等の価格を書き込む場合、当該価格は流動するため、バーコードリーダに書き込んでも構わない。このように、書き込む事項、内容によってメモリ又はバーコードリーダといった書き込み手段を選択することができる。

その後図９（Ｄ）に示すように、第４の薄膜膜集積回路Ｃ４へ送受信を試みると、第３の薄膜集積回路Ｃ３への送受信が禁止される。例えば、鍵情報を「１１１１」とする。第３の薄膜集積回路Ｃ３の送受信禁止は、上記店頭から購入したときに設定してもよい。第３の薄膜集積回路Ｃ３への送受信が禁止される結果、第１のメモリ回路Ｍ１及び第２のメモリ回路Ｍ２への書き込み、及び読み出しが禁止されるよう制御することができる。例えば、このような薄型半導体装置への動作を店頭のリーダ／ライタ装置、具体的にはレジスタに搭載されたシステムにより行う。すると、第１のメモリ回路Ｍ１及び第２のメモリ回路Ｍ２へ書き込まれた事項は、消費者等によって改ざんされることがない。消費者等は、店頭でこれら書き込まれた事項を確認することができればよい。

なお、消費者等が店頭外で、第１のメモリ回路Ｍ１及び第２のメモリ回路Ｍ２へ書き込まれた事項を読み出す場合、薄膜集積回路の数やメモリの数、送受信禁止される状態を制御することにより可能とすることができる。

そして、図９（Ｅ）このように第１のメモリ回路Ｍ１及び第２のメモリ回路Ｍ２へのアクセスが禁止された薄型半導体装置は、リサイクルのため回収すると望ましい。例えば、商品購入後、レジスタ等で回収すればよい。第４の薄膜膜集積回路Ｃ４により、消費者等が第１のメモリ回路Ｍ１及び第２のメモリ回路Ｍ２からの読み出しができないため、レジスタで回収しても構わない。このように回収された薄型半導体装置は、第１のメモリ回路Ｍ１及び第２のメモリ回路Ｍ２に書き込まれた情報を削除する。そのため、第１のメモリ回路Ｍ１及び第２のメモリ回路Ｍ２は、ＥＥＰＲＯＭ等から形成されるとよく、紫外線を照射する等物理的、化学的処理により情報を削除することができる。

なお、情報を削除する必要がない場合、第１のメモリ回路Ｍ１及び第２のメモリ回路Ｍ２は、書き込みのみを可能とする不揮発性メモリから形成するとよい。その結果、改ざん防止にもつながる。

本実施の形態では、４つの薄膜集積回路、２つのメモリを用いる場合を説明したが、これに限定されない。例えば、メモリを共有したり、薄膜集積回路にメモリを形成することができる。

このように複数の薄膜集積回路を実装した薄型半導体装置は、多くの過程を経由する商品に関する情報を改ざんすることが防止でき、セキュリティーを向上させることができる。

また本発明の薄膜集積回路は、従来のＩＣチップと比較してコストを低く製造することができる。そのため、薄型半導体装置のコストを高めることなく、複数の薄膜集積回路を実装することができる。

（実施の形態５）
本実施の形態では、複数の薄膜集積回路の作製方法について説明する。

図１０（Ａ）に示すように、絶縁基板１００に、剥離層１０２、半導体膜を能動領域として有する薄膜トランジスタ層（ＴＦＴ層と呼ぶ）１０３を順次形成し、薄膜集積回路１０１を複数形成する。また図１０（Ｂ）は図１０（Ａ）のａ−ｂの断面図、図１０（Ｃ）は図１０（Ａ）のｃ−ｄの断面図を示す。

絶縁基板１００としては、バリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板等が挙げられる。またその他の絶縁表面を有する基板としては、ポリエチレン-テレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板がある。また、ステンレスなどの金属または半導体基板などの表面に酸化珪素や窒化珪素などの絶縁膜を形成した基板なども用いることができる。このような絶縁基板１００は、円形のシリコンウェハからＩＣチップを取り出す場合と比較して、母体基板形状に制約がなく、薄膜集積回路の低コスト化を達成することができる。

剥離層１０２としては、珪素を有すればよく、その構造は、非晶質半導体、非晶質状態と結晶状態とが混在したセミアモルファス半導体（ＳＡＳとも表記する）、及び結晶性半導体のいずれでもよい。なおＳＡＳは、非晶質半導体中に０．５ｎｍ〜２０ｎｍの結晶粒を観察することができる微結晶半導体が含まれる。これらの剥離層１０２は、スパッタリング法、又はプラズマＣＶＤ法等によって形成することができる。また剥離層１０２は、３０ｎｍ〜１μｍの膜厚とすればよく、剥離層１０２の成膜装置の薄膜形成限界が許容すれば、３０ｎｍ以下とすることも可能である。また剥離層１０２は、タングステン（Ｗ）、モリブデン（Ｍｏ）等の金属材料を用いて形成することもできる。

また剥離層１０２には、リンやボロン等の元素を添加してもよい。さらに加熱等により当該元素を活性化させてもよい。元素を添加することにより、剥離層１０２の反応速度、つまりエッチングレートを改善することができる。

本実施の形態では、剥離層１０２に３０ｎｍ〜１μｍ、好ましくは３０ｎｍ〜５０ｎｍの膜厚を有するＳＡＳを用いるが、上述したその他の材料を用いても構わない。

このとき剥離層１０２を選択的に形成してもよい。例えば、絶縁基板１００の周囲に剥離層１０２を形成しないようにする。剥離層１０２が形成されない領域により、剥離層除去後であっても、ＴＦＴ層１０３がばらばらになることがない。すなわちＴＦＴ層は、基板１００等によって一体化されている。選択的に剥離層１０２を形成する手段として、絶縁基板１００の周囲を覆うようにマスクを配置して剥離層１０２を形成したり、絶縁基板１００全面に剥離層１０２を形成した後、絶縁基板１００の周囲のみエッチングする方法がある。

なおＴＦＴ層１０３は、下地絶縁膜、所望の形状にパターニングされた半導体膜１２４、ゲート絶縁膜として機能する絶縁膜（以下、単にゲート絶縁膜）１２５を介して設けられたゲート電極として機能する導電膜（以下、単にゲート電極と表記する）１２６を有する薄膜トランジスタ１２８ｎ、１２８ｐを有する。半導体膜は、０．２μｍ以下、代表的には４０ｎｍ〜１７０ｎｍ、好ましくは５０ｎｍ〜１５０ｎｍの膜厚とする。なお薄膜トランジスタの構造は、シングルドレイン構造、ＬＤＤ（Lightly Doped Drain）構造、及びＧＯＬＤ（Gate-drain Overlapped LDD）構造のいずれでもよい。また半導体膜はチャネル形成領域、及び不純物領域（ソース領域、ドレイン領域、ＧＯＬＤ領域、ＬＤＤ領域を含む）を有し、添加される不純物元素の導電型によりｎチャネル型薄膜トランジスタ１２８ｎ、又はｐチャネル型薄膜トランジスタ１２８ｐと区別することができる。またチャネル形成領域が微細化するにつれ短チャネル効果を防止するためには、ゲート電極の側面に絶縁物を形成し、所謂サイドウォール構造を有すると好ましく、当該絶縁物下方に低濃度不純物領域が形成される。そして各不純物領域と接続するように形成された配線１３０を有する。

またＴＦＴ層１０３がエッチングされないために、剥離層１０２上に形成される下地絶縁膜は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙ＝１、２・・・）等の酸素、又は窒素を有する絶縁膜の単層構造、又はこれらの積層構造を有するとよい。これはエッチングガスに対し、剥離層１０２との十分な選択比がとれるためである。

そのため、下地絶縁膜は、積層構造を有してもよく、本実施の形態では第１の絶縁膜１２１、第２の絶縁膜１２２、第３の絶縁膜１２３を有する。例えば第１の絶縁膜として酸化珪素膜、第２の絶縁膜として酸化窒化珪素膜、第３の絶縁膜として酸化珪素膜を用いる。これは、絶縁基板１００等からの不純物拡散を考えると、酸化窒化珪素膜を用いると好ましいが、当該酸化窒化珪素膜は剥離層、及び半導体膜との密着性が低いことが懸念される。そこで、剥離層、半導体膜、及び酸化窒化珪素膜との密着性の高い酸化珪素膜を設けるとよい。

半導体膜１２４は、非晶質半導体、非晶質状態と結晶状態とが混在したＳＡＳ、非晶質半導体中に０．５ｎｍ〜２０ｎｍの結晶粒を観察することができる微結晶半導体、及び結晶性半導体から選ばれたいずれの状態を有してもよい。

本実施の形態では、非晶質半導体膜を形成し、加熱処理により結晶化された結晶性半導体膜を形成する。加熱処理とは、加熱炉、レーザ照射、若しくはレーザ光の代わりにランプから発する光の照射（以下、ランプアニールと表記する）、又はそれらを組み合わせて用いることができる。

レーザ照射を用いる場合、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。レーザビームとしては、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＹＡＧレーザ、Ｙ₂Ｏ₃レーザ、ＹＶＯ₄レーザ、ＹＬＦレーザ、ＹＡｌＯ₃レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及び当該基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ:ＹＶＯ₄レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのパワー密度は０．０１〜１００ＭＷ／ｃｍ²程度（好ましくは０．１〜１０ＭＷ／ｃｍ²）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。

このとき例えば図１９（Ａ）に示すような光学系を用い、ＣＷレーザ装置を用いて結晶化を行う。まず、レーザ発振器２９０から射出されるＣＷレーザビームが光学系２９１により長く引き延ばされ、線状に加工される。具体的には、レーザビームが、光学系２９１が有するシリンドリカルレンズや凸レンズを通過すると、線状に加工することができる。このときビームスポットの長軸の長さが、２００〜３５０μｍとなるように加工するとよい。

その後、線状に加工されたレーザビームは、ガルバノミラー２９３と、ｆθレンズ２９４とを介して半導体膜１２４へ入射する。このとき線状レーザは、半導体膜上に所定の大きさのレーザスポット２８２を形成するように調整されている。またｆθレンズ２９４により、ガルバノミラーの角度によらず、被照射物表面において、レーザスポット２８２の形状を一定とすることができる。

このときガルバノミラーの振動を制御する装置（制御装置）２９６により振動する、つまりガルバノミラーの角度が変化するようになっており、レーザスポット２８２は、一方向（例えば、図中のＸ軸方向）に移動する。例えばガルバノミラーが半周期振動すると、レーザビームが半導体膜上のＸ軸方向に一定距離移動する（往路）。

その後、半導体膜１２４はＸＹステージ２９５によりＹ軸方向へ移動する。そして同様に、ガルバノミラーにより、レーザスポットが半導体膜上のＸ軸方向に移動する（復路）。このようなレーザビームの往復運動を用いて、経路２８３をレーザスポットが移動し、レーザ照射が行われる。

このとき図１９（Ｂ）に示すように、薄膜トランジスタのキャリアの移動方向と、レーザビームのＸ軸への移動方向（走査方向）とが沿うようにレーザ照射を行う。例えば図１９（Ｂ）に示す形状を有する半導体膜１２４の場合、レーザビームのＸ軸への移動方向（走査方向）と平行となるように、半導体膜に形成されるソース領域１２４（ｓ）、チャネル形成領域１２４（ｃ）、ドレイン領域１２４（ｄ）を配置する。その結果、キャリアが横切る粒界を少なくする又はなくすことができるため、薄膜トランジスタの移動度を高めることができる。

またさらにレーザビームの入射角θを、半導体膜に対して０°＜θ＜９０°となるようにしてもよい。その結果、レーザビームの干渉を防止することができる。

なお連続発振の基本波のレーザビームと連続発振の高調波のレーザビームとを照射するようにしてもよいし、連続発振の基本波のレーザビームとパルス発振の高調波のレーザビームとを照射するようにしてもよい。複数のレーザビームを照射することにより、エネルギーを補うことができる。

またパルス発振型のレーザビームであって、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できるような発振周波数でレーザを発振させるレーザビームを用いることもできる。このような周波数でレーザビームを発振させることで、走査方向に向かって連続的に成長した結晶粒を得ることができる。具体的なレーザビームの発振周波数は１０ＭＨｚ以上であって、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を使用する。

なお、希ガスや窒素などの不活性ガス雰囲気中でレーザビームを照射するようにしてもよい。これにより、レーザビームの照射による半導体表面の荒れを抑えたり、平坦性を高めることができ、界面準位密度のばらつきによって生じる閾値のばらつきを抑えることができる。

またＳｉＨ₄とＦ₂、又はＳｉＨ₄とＨ₂を用いて微結晶半導体膜を形成し、その後上記のようなレーザ照射をおこなって結晶化してもよい。

その他の加熱処理として、加熱炉を用いる場合、非晶質半導体膜を５００〜５５０℃で２〜２０時間かけて加熱する。このとき、徐々に高温となるように温度を５００〜５５０℃の範囲で多段階に設定するとよい。最初の低温加熱工程により、非晶質半導体膜の水素等が出てくるため、結晶化の際の膜荒れを低減する、所謂水素だしを行うことができる。さらに、結晶化を促進させる金属元素、例えばＮｉを非晶質半導体膜上に形成すると、加熱温度を低減することができ好ましい。このような金属元素を用いた結晶化であっても、６００〜９５０℃に加熱しても構わない。

但し、金属元素を形成する場合、半導体素子の電気特性に悪影響を及ぼすことが懸念されるので、該金属元素を低減又は除去するためのゲッタリング工程を施す必要が生じる。例えば、非晶質半導体膜をゲッタリングシンクとして金属元素を捕獲する工程を行えばよい。

また直接被形成面に、結晶性半導体膜を形成してもよい。この場合、ＧｅＦ₄、又はＦ₂等のフッ素系ガスと、ＳｉＨ₄、又はＳｉ₂Ｈ₆等のシラン系ガスとを用い、熱又はプラズマを利用して直接被形成面に、結晶性半導体膜を形成することができる。このように直接結晶性半導体膜を形成する場合であって、高温処理が必要となるときは、耐熱性の高い石英基板を用いるとよい。

このような半導体膜を加熱する工程により、剥離層１０２へ加熱の影響があると考えられる。例えば、炉を用いた加熱処理を行う場合や、５３２ｎｍの波長を用いてレーザ照射を行う場合、剥離層１０２までエネルギーが到達することがある。その結果、剥離層１０２も結晶化されることがある。このような剥離層１０２の結晶化状態によっても、反応速度を改善することができる。

一方、効率よく半導体膜を結晶化するため、剥離層１０２へレーザによるエネルギーを到達させないように、下地絶縁膜の構造を選択することもできる。例えば、下地絶縁膜の材料、膜厚、積層順を選択する。

以上に示したいずれかの手段により形成される半導体膜は、シリコンウェハから形成されるＩＣチップと比べて多くの水素を有する。具体的には、水素を１×１０¹⁹〜１×１０²²ａｔｏｍｓ／ｃｍ³、好ましくは１×１０¹⁹〜５×１０²⁰ａｔｏｍｓ／ｃｍ³有するように形成することができる。この水素により、半導体膜中のダングリングボンドを緩和する、所謂ターミネート効果を奏することができる。加えて半導体膜中の水素により、薄膜集積回路の柔軟性を高めることができる。

さらに、パターニングされた半導体膜が薄膜集積回路において占める面積の割合を、１〜３０％とすることで、曲げ応力による薄膜トランジスタの破壊や剥がれを防止することができる。

このような半導体膜を有する薄膜トランジスタのサブシュレッド係数（Ｓ値）は、０．３５Ｖ／ｄｅｃ以下、好ましくは０．２５〜０．０９Ｖ／ｄｅｃとなる。また当該薄膜トランジスタの移動度は、１０ｃｍ²／Ｖｓ以上となる。

このようなＴＦＴを用いて１９段リングオシレータを構成した場合において、電源電圧３〜５Ｖでは、その発振周波数は１ＭＨ以上、好ましくは１００ＭＨｚ以上の特性を有する。電源電圧３〜５Ｖにおいて、インバータ１段あたりの遅延時間は２６ｎｓ、好ましくは０．２６ｎｓ以下を有する。

このように薄膜集積回路は、非常に薄い半導体膜を能動領域として有しているため、シリコンウェハから形成されるＩＣチップと比較して、薄型化を達成することができる。具体的な薄膜集積回路の厚みは０．３μｍ〜３μｍ、代表的には２μｍ程度となる。

以上の構造によりＴＦＴとしての機能を奏することは可能であるが、好ましくは第１の層間絶縁膜１２７、第２の層間絶縁膜１２９を形成するとよい。第１の層間絶縁膜１２７が有する水素により、半導体膜のレーザダメージ、欠陥等を補修することができる。すなわち水素による欠陥のターミネーション効果を得ることができる。このような第１の層間絶縁膜１２７としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙ＝１、２・・・）等の酸素、又は窒素を有する絶縁膜を用いることができる。

また第２の層間絶縁膜１２９により平坦性を高めることができる。このような第２の層間絶縁膜１２９は、有機材料や無機材料を用いることができる。有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサンとは、Ｓｉ−Ｏ−Ｓｉ結合を含む。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。またポリシラザンとは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料、所謂ポリシラザンを含む液体材料を出発原料として形成される。無機材料としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙ＝１、２・・・）等の酸素、又は窒素を有する絶縁膜を用いることができる。また、第２の層間絶縁膜１２９として、これら絶縁膜の積層構造を用いてもよい。例えば有機材料を用いて第２の層間絶縁膜１２９を形成すると、平坦性は高まるが、水分や酸素が吸収されやすい状態となってしまう。これを防止するため、有機材料上に、無機材料を有する絶縁膜を形成するとよい。無機材料に、窒素を有する絶縁膜を用いると、水分に加えてＮａ等のアルカリイオンの侵入を防ぐことができる。

更に好ましくは、配線１３０を覆うように第４の絶縁膜１３１を設けるとよい。薄膜集積回路が実装される物品は、手で触ることが多いため、Ｎａ等のアルカリイオンの拡散が懸念される。そのため、薄膜集積回路の最上面に第４の絶縁膜１３１を形成するとよい。第４の絶縁膜１３１としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙ＝１、２・・・）等の酸素、又は窒素を有する絶縁膜を用いることができるが、代表的には窒化酸化珪素（ＳｉＮｘＯｙ）を用いるとよい。

その後、例えば薄膜集積回路１０１間に溝１０５を形成する。溝１０５は、ダイシング、スクライビング又はマスクを利用したエッチング等によって行うことができる。溝１０５の形状は、円状（所謂穴に相当）、矩形状（所謂スリットに相当）等とすることができる。ダイシングの場合には、ダイシング装置（ダイサー）を用いるブレードダイシング法が一般的である。ブレードとは、ダイヤモンド砥粒を埋め込んだ砥石で、その幅は約３０〜５０μｍであり、このブレードを高速回転させることにより、ＴＦＴ層１０３を分離し溝１０５を形成することができる。また、スクライビングの場合には、ダイヤモンドスクライビング法とレーザスクライビング法等がある。また、エッチングの場合には、露光、現像工程によりマスクパターンを形成し、ドライエッチング、ウェットエッチング等によりＴＦＴ層を分離し溝１０５を形成することができる。ドライエッチングにおいては、大気圧プラズマ法を用いてもよい。このようにして薄膜集積回路１０１間に、溝１０５を形成することができる。

なお溝１０５は、各薄膜集積回路間に形成する必要はなく、複数の薄膜集積回路の領域間に形成してもよい。

またＴＦＴ層１０３中に開口部を形成してもよい。この開口部は、チャネル形成領域となる導体膜が設けられている領域以外に形成する必要がある。このような開口部を溝と合わせて使用することにより、溝１０５の大きさや数を調節したり、剥離層１０２の除去に要する時間を短縮することができる。開口部の円状、矩形状等であればよい。

また薄膜集積回路１０１の境界に溝１０５を選択的に形成すると、薄膜集積回路間の溝１０５以外の領域には絶縁膜、又は導電膜等が残留する。このような薄膜集積回路間に残留した絶縁膜、又は導電膜等を接続領域１０６と表記する。なお接続領域１０６は、薄膜集積回路がばらばらとならず一体となるようにつなぎ止める機能を有すればよく、絶縁膜、及び導電膜のいずれを有してもよく、さらに単層構造でも、積層構造でもよい。

また薄膜集積回路１０１は、剥離層１０２が形成されていない領域を形成することによって、絶縁基板１００に固定してもよい。固定された結果、薄膜集積回路１０１は絶縁基板１００と離れることがないので、ばらばらになることがない。そのため、作製工程中の薄膜集積回路の移動が簡便なものとなる。

この状態で、剥離層１０２を除去する。まず、剥離層１０２を除去するエッチング剤１１５を導入する。エッチング剤としては、ハロゲン化物、代表的にはフッ化ハロゲンを含む気体又は液体を使用することができる。例えばフッ化ハロゲンとしてＣｌＦ₃（三フッ化塩素）を使用することができる。なお、ＣｌＦ₃は、塩素を２００℃以上でフッ素と反応させることにより、Ｃｌ₂（ｇ）＋３Ｆ₂（ｇ）→２ＣｌＦ₃（ｇ）の過程を経て生成することができる。またＣｌＦ₃は、反応空間の温度によっては液体の場合もあり（沸点１１．７５℃）、その際にはフッ化ハロゲンを含む液体としてウェットエッチングを採用することもできる。その他のフッ化ハロゲンを含む気体として、ＣｌＦ₃等に窒素を混合したガスを用いてもよい。

また、剥離層１０２をエッチングし、下地絶縁膜をエッチングしないようなエッチング剤であれば、ＣｌＦ₃に限定されるものでなく、またフッ化ハロゲンに限定されるものでもない。例えば、ＣＦ₄、ＳＦ₆、ＮＦ₃、Ｆ₂等のフッ素を含む気体をプラズマ化して用いることもできる。その他のエッチング剤として、テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）のような強アルカリ溶液を用いてもよい。

さらに、ＣｌＦ₃等のフッ化ハロゲンを含む気体によって化学的に除去する場合、選択的にエッチングされる材料を剥離層１０２として用い、エッチングされない材料を下地膜として用いるという条件に従うならば、剥離層１０２及び下地絶縁膜の組み合わせは、上記材料に限定されるものではない。

本実施の形態では、減圧ＣＶＤ装置を用い、エッチング剤：ＣｌＦ₃（三フッ化塩素）ガス、温度：３５０℃、流量：３００ｓｃｃｍ、気圧：６Ｔｏｒｒ、時間：３ｈの条件で剥離層１０２を除去することができるが、この条件に限定されるものではない。また減圧ＣＶＤ装置は、複数の絶縁基板１００を処理することができるようなベルジャーを有する。その結果、薄膜集積回路の量産性を高めることができる。そして、排気管より不要なガスが排気されるとき、薄膜集積回路が絶縁基板１００と一体化されていれば、排気管へ吸い込まれる恐れがない。

さらに減圧ＣＶＤ装置の側面には加熱手段、例えばヒータを設けてもよい。加熱手段により処理温度を１００℃〜３００℃とすると剥離層１０２とエッチング剤の反応速度を高めることができる。その結果、エッチング剤の使用量を少なくすることができ、処理時間を短縮することもできる。

このようなエッチング剤の導入により、剥離層１０２を徐々に後退させて、除去することができる。

エッチング剤の導入時、ＴＦＴ層１０３がエッチングされないようにエッチング剤、ガス流量、温度等を設定する。本実施の形態で用いるＣｌＦ₃は、珪素を選択的にエッチングする特性があるため、剥離層１０２を選択的に除去することができる。さらにＴＦＴ層１０３がエッチングされないように、下地絶縁膜には酸素、又は窒素を有する絶縁膜を用いると好ましい。これら剥離層と、下地絶縁膜との反応速度の差、つまり選択比が高いため、薄膜集積回路を保護しつつ、剥離層１０２を容易に除去することができる。本実施の形態では、ＴＦＴ層１０３の上下に設けられた酸化窒化珪素等、側面に露出する層間絶縁膜、ゲート絶縁膜、配線等の端部により、ＴＦＴ層がエッチグ剤と反応することを防止できる。

その後、絶縁基板１００を剥離する。このとき薄膜集積回路がばらばらになることがならないように、薄膜集積回路同士をつなげておいてもよい。

また、剥離された絶縁基板１００は再利用することができる。その結果、薄膜集積回路の低コスト化を達成することができる。再利用する場合、溝１０５を形成するためのダイシングやスクライビング等において、絶縁基板１００に傷が生成されないように制御するのが望ましい。しかし、傷が生成された場合であっても、有機樹脂や無機膜を塗布法や液滴吐出法によって形成し、平坦化処理を行うことができる。なお液滴吐出法とは、導電膜や絶縁膜などの材料が混入された組成物の液滴（ドットとも表記する）を選択的に吐出（噴出）する方法であり、その方式によっては、インクジェット法とも呼ばれる。

次いで図１１（Ａ）に示すように、接着剤１４１を用いて、薄膜集積回路を別基体１４２へ接着することができる。別基体１４２は、可撓性を有するフレキシブル基板が好ましい。フレキシブル基板には、ポリエチレン-テレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板を用いることができる。

接着剤１４１としては、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤又は両面テープ等を用いることができる。

フレキシブル基板へ移し替える結果、薄膜集積回路の柔軟性が向上し、破壊強度を高めることができる。また絶縁基板１００上に形成された薄膜集積回路と比べて、軽量化、薄型化を達成でき、可撓性を高めることができる。

別基体１４２は、実装する物品の表面であってもよい。すなわち薄膜集積回路１０１は、絶縁基板１００を有さない状態で完成することができ、物品へ実装することができる。そのため、薄型半導体装置の薄膜化、及び実装する物品に実装した状態の薄膜化、及び軽量化を達成することができる。

最後に、薄膜集積回路をダイシング、スクライビング、又はレーザカット法により切断する。例えば、ガラス基板に吸収されるレーザ、例えばＣＯ₂レーザを使用して切断することができる。

また薄膜集積回路の側面等の周囲に、エポキシ樹脂等の有機樹脂を充填してもよい。その結果、薄膜集積回路は外部から保護され、持ち運びしやすい形態となる。

このように切断された薄膜集積回路の面積は、５ｍｍ四方（２５ｍｍ²）以下、好ましくは０．３ｍｍ四方（０．０９ｍｍ²）〜４ｍｍ四方（１６ｍｍ²）とすることができる。

このような絶縁基板１００に薄膜集積回路を形成する場合、円形のシリコンウェハより作製されたＩＣチップと比較して、母体基板形状に制約がない。そのため、薄膜集積回路の量産性を高め、大量生産を行うことができる。さらに絶縁基板１００を再利用することができるため、コストを削減することができる。

また本発明の薄膜集積回路は、シリコンウェハからなるＩＣチップと異なり、０．２μｍ以下、代表的には４０ｎｍ〜１７０ｎｍ、好ましくは５０ｎｍ〜１５０ｎｍの膜厚の半導体膜を能動領域として有し、非常に薄型となることを特徴とする。その結果、物品へ実装しても、薄膜集積回路の存在が認識しづらく、改ざん防止につながる。

このような薄型の薄膜集積回路の強度を高める場合、フレキシブル基板に移し替える方法をとることもできるため、シリコンウェハから形成されるＩＣチップと比較して破損しにくい特徴を有する。

また本発明の薄膜集積回路は、シリコンウェハを有さないため、シリコンウェハから形成されるＩＣチップと比較して、電波吸収の心配がなく、高感度な信号の受信を行うことができる。

さらに本発明の薄膜集積回路は、シリコンウェハを有さないため、透光性を有することができる。その結果、実装物品の印字面に実装しても、デザイン性を損ねることがない。

本発明の薄膜集積回路は、アンテナにより電力、又は信号を得ることができる。このアンテナは、薄膜集積回路上に直接形成することができる。また薄膜集積回路と、別途基板に形成されたアンテナとを張り合わせることができる。

また詳しく述べると、薄膜集積回路を有する薄型半導体装置は、アンテナが実装されている非接触型の薄型半導体装置（無線タグ、又は無線チップとして機能する）、アンテナは実装せずに外部電源と接続する端子を形成した接触型の薄型半導体装置、非接触型及び接触型とを混在したハイブリッド型の薄型半導体装置がある。本実施の形態で示した薄膜集積回路は、いずれの薄型半導体装置にも適応することができる。

このように形成された薄膜集積回路は、薄型半導体装置へそれぞれ実装する。例えば図１２（Ａ）に示すように、それぞれの薄膜集積回路１０１を絶縁基板１００から切り出す。そして薄型半導体装置、具体的にはカード用の基材２００へ実装する。例えば、アンテナが一体形成された薄膜集積回路１０１ａと、アンテナが形成されていない薄膜集積回路１０１ｂを基材２００へ実装する場合を説明する。基材２００には、外付け用のアンテナ２０１が形成されており、当該アンテナと電気的に接続するように薄膜集積回路１０１ｂを実装する。このとき、導電体を有する樹脂、例えば異方性導電樹脂（ＡＣＦ）によりアンテナと薄膜集積回路１０１ｂと接続することができる。またアンテナが一体形成された薄膜集積回路１０１ａは、基材２００に接着剤、例えば両面テープを用いて実装する（図１２（Ｂ）参照）。

その後図１２（Ｃ）に示すように、厚み調整用のシート、表裏面用シート（オーバレイシート）を形成して、薄型半導体装置、具体的にはカード２０３を完成することができる。表裏面用シートには、印字や写真の掲載が可能である。また薄膜集積回路を実装することにより、従来のカードに記載されているカード番号等は印字する必要がない。加えて複数の薄膜集積回路を実装するため、セキュリティーを向上することができる。

さらに本発明の薄膜集積回路は絶縁基板１００上に形成するため、円形のシリコンウェハから形成されたＩＣチップと比較して、母体基板形状に制約がない。そのため、薄膜集積回路の量産性を高め、大量生産を行うことができる。その結果、薄膜集積回路のコストの削減が期待できる。単価が非常に低い薄膜集積回路は、単価コストの削減により非常に大きな利益を生むことができる。

例えば、直径１２インチのシリコンウェハを用いた場合と、７３０×９２０ｍｍ²のガラス基板を用いた場合とで取り数等を比較する。前者のシリコンウェハの面積は約７３０００ｍｍ²であるが、後者のガラス基板の面積は約６７２０００ｍｍ²であり、ガラス基板はシリコンウェハの約９．２倍に相当する。後者のガラス基板の面積は約６７２０００ｍｍ²では、基板の分断により消費される面積を無視すると、１ｍｍ四方のＩＤタグが約６７２０００個形成できる計算になり、該個数はシリコンウェハの約９．２倍の数に相当する。そしてＩＤタグの量産化を行うための設備投資は、７３０×９２０ｍｍ²のガラス基板を用いた場合の方が直径１２インチのシリコンウェハを用いた場合よりも工程数が少なくて済むため、額を３分の１で済ませることができうる。

（実施の形態６）
本実施の形態では、薄型半導体装置が有する複数の薄膜集積回路の形態について説明する。

図１３には、メモリ１０ａ、１０ｂ、１０ｃ、１０ｄ、及びアンテナ１１ａ、１１ｂ、１１ｃ、１１ｄ、が一体形成された複数の薄膜集積回路１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、が、基材２００へ実装された状態を示す。このように、同一形状を有する複数の薄膜集積回路は、通信プロトコルやメモリへ記録情報等を異ならせることができる。その結果、同一な薄膜集積回路を実装する場合と比べ、薄型半導体装置のセキュリティー性を向上させることができる。

また図１４に示すように、基材２００に形成されたメモリ１０を各薄膜集積回路１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１０１ｅで共有してもよい。最も面積をとるメモリを共通することにより、薄型半導体装置の小型化を達成することができる。さらに、薄膜集積回路の実装面積が広がり、実装する自由度が増す。また各薄膜集積回路は、アンテナ１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅを有するが、各アンテナの形状は図１４には限定されない。

また図１５に示すように、基材２００に形成された各アンテナ１１ａ、１１ｂ、１１ｃによってアンテナ長が異なる薄膜集積回路１０１ａ、１０１ｂ、１０１ｃを実装してもよい。アンテナ長は、通信周波数によって異なるため、複数の周波数を用いて通信することができる。

本発明の薄型半導体装置は、図１３から図１５に示した薄膜集積回路の形態に限定されるものではない。そして図１３から図１５に示した薄膜集積回路は、互いに組み合わせることができる。

本実施の形態では、アンテナを実装した薄膜集積回路を有する非接触型の薄型半導体装置で説明したが、薄型半導体装置の形態には限定されない。すなわち、接続端子を有する接触型の薄型半導体装置でも、接触型及び非接触型の機能を有するハイブリッド型の薄型半導体装置であってもよい。

また本実施の形態では、各薄膜集積回路用のアンテナを実装する場合を説明したが、アンテナは、複数の薄膜集積回路間で共有することができる。

（実施の形態７）
本実施の形態では、複数の薄膜集積回路を実装したＩＤチップ（以下、チップ群と表記する）を実装した物品について説明する。

商品の偽造防止を目的として、多様な物品へチップ群を実装する場合を説明する。本実施の形態では、パスポートや免許証等にチップ群を実装する場合を説明する。

図１６（Ａ）に、チップ群３０を実装したパスポート３１１を示す。チップ群３０は、メモリ３２１が一体形成された、４つの薄膜集積回路３２０から形成されている。図１６（Ａ）ではチップ群３０がパスポートの表紙に実装されているが、その他のページに実装してもよく、チップ群３０は透光性を有するため表面に実装してもよい。またチップ群を表紙等の材料で挟み込むようにし、表紙の内部に実装することも可能である。本発明のチップ群を実装することにより、薄膜集積回路の改ざん防止や薄膜集積回路からの情報漏洩防止といったセキュリティー向上させ、パスポート等の偽造を防止することができる。

なお図１６（Ａ）では、４つの薄膜集積回路３２０に一体形成されたメモリ３２１を有するチップ群３０を用いて説明したが、これに限定されない。すなわち本発明は、薄膜集積回路数、メモリ数、薄膜集積回路とメモリの形成方法には限定されない。

図１６（Ｂ）には、チップ群３０を実装した免許証３１２を示す。チップ群３０は、メモリ３２１が一体形成された、４つの薄膜集積回路３２０から形成されている。図１６（Ｂ）では、チップ群３０が免許証の内部に実装されている。またチップ群３０は透光性を有するため、免許証の印刷面上に設けても構わない。例えば、チップ群は免許証の印字面上に実装し、ラミネート材等によって覆うことができる。またチップ群を免許証の材料で挟み込むようにし、内部に実装することも可能である。本発明のチップ群を実装することにより、薄膜集積回路の改ざん防止や薄膜集積回路からの情報漏洩防止といったセキュリティー向上させ、免許証等の偽造を防止することができる。

以上のような物品にチップ群を実装することにより、実装物品の偽造を防止することができる。加えて非常に薄型で小さいチップ群を用いるため、パスポートや免許証等のデザイン性を損ねることがない。さらにチップ群は透光性を有するため、表面に実装しても構わない。

またチップ群により、パスポートや免許証等の管理を簡便に行うことができる。さらにパスポートや免許証等に直接情報を記入することなく、チップ群に保存することができるため、プライバシーを守ることができる。

また本発明のチップ群を高価な商品、例えばブランドバッグに実装してもよい。その結果、このような高価な商品の偽造の流通を防止することができる。

なお図１６（Ｂ）では、メモリ３２１を共有する４つの薄膜集積回路３２０有するチップ群３０を用いて説明したが、これに限定されない。すなわち本発明は、薄膜集積回路数、メモリ数、薄膜集積回路とメモリの形成方法には限定されない。

また図１６（Ａ）、（Ｂ）では、アンテナについて図示しないが、複数の薄膜集積回路に共有したアンテナを設けたり、アンテナを各薄膜集積回路に一体形成することができる。薄膜集積回路が受信する周波数を異ならせる場合、アンテナ長を周波数に応じて変えると好ましいため、各薄膜集積回路にアンテナを形成するとよい。このとき、アンテナ長が長くなってしまう薄膜集積回路は、薄膜集積回路外に形成されたアンテナ（外付けされたアンテナと表記する）と、接続すればよい。

チップ群は、非常に薄型で小さく、更に可撓性を有することが可能であるため、シート状の物品へ実装することができる。例えば、シート状物品として紙幣へチップ群を実装する場合を説明する。

図１７に示すように、紙幣３１３にチップ群３０を実装する。チップ群３０は、メモリ３２１及びアンテナ３２２が一体形成された、２つの薄膜集積回路と、外付けされたアンテナ３２２に接続され、メモリ３２１が一体形成された１つの薄膜集積回路３２０を有するように形成されている。図１７では、チップ群は紙幣の内部に実装する形態を示すが、表面に露出してもよい。

また複数のチップ群を含有するインクを用いて紙幣を印刷してもよい。さらに、紙幣の材料と薬品とを混ぜ合わせるときに、チップ群をばらまいて、紙幣を形成してもよい。チップ群、つまり薄膜集積回路は低コストで生産することができるため、複数のチップ群を実装しても紙幣コストに影響を及ぼすことが少なくてすむ。

また紙幣以外の有価証券、例えば株券や小切手、又は硬貨にチップ群を実装してもよい。

このような有価証券等に、本発明の複数の薄膜集積回路を実装することにより、薄膜集積回路の改ざん防止や薄膜集積回路からの情報漏洩防止といったセキュリティー向上させ、有価証券等の偽造を防止することができる。

このようなシート状物品は、曲げる機会が多いため、チップ群への曲げ応力を考慮する必要がある。例えば、チップ群が実装された紙幣が曲がった状態を説明する。なお一般的に、シート状物品は、その長軸方向に曲がりやすい、又は曲げやすいため、長軸方向に曲げる場合を説明する。曲げた状態のとき、チップ群３０の薄膜集積回路が有する薄膜トランジスタは、ソース領域、チャネル形成領域、ドレイン領域は、曲げる方向と、キャリアの移動方向とが垂直になるように配置すると好ましい。すなわち薄膜トランジスタのソース領域、チャネル形成領域、ドレイン領域の配置を、曲げる方向と垂直になるようにする。その結果、曲げ応力による薄膜トランジスタの破壊や剥がれを防止することができる。

また図１９に示すように、レーザ照射を用いた結晶性半導体膜を用いる場合、レーザ走査方向（Ｘ軸方向）も曲げる方向と垂直となるように設定すると好ましい。

このような方向にチップ群を曲げることにより、チップ群の薄膜集積回路、特に薄膜トランジスタを破壊することがなく、さらにキャリアの移動方向に存在する結晶粒界を極力低減することができる。その結果、薄膜トランジスタの電気特性、特に移動度を向上させることができる。

加えて、パターニングされた半導体膜が占める面積の割合を、１〜３０％とすることで、曲げ応力による薄膜トランジスタの破壊や剥がれを防止することができる。

このとき、アンテナは伸展性を有する材料を使用できるため、曲げ方向を考慮する必要が、チップ群と比べると低くなる。

なお図１７では、メモリ３２１及びアンテナ３２２が一体形成された、２つの薄膜集積回路と、外付けされたアンテナ３２２に接続され、メモリ３２１が一体形成された１つの薄膜集積回路３２０を有するチップ群３０を用いて説明したが、これに限定されない。すなわち本発明は、薄膜集積回路数、メモリ数、薄膜集積回路とメモリの形成方法には限定されない。

次に、接触型のチップ群を用いたＩＣカードを、電子マネーとして利用する形態について説明する。図１８に、クレジットカード３５１を用いて、決済を行っている様子を示す。クレジットカード３５１は、チップ群３０を有している。チップ群３０は、メモリ３２１及びアンテナ３２２が一体形成された、２つの薄膜集積回路と、形状の異なる外付けされたアンテナ３２２に接続され、メモリ３２１が一体形成された１つの薄膜集積回路３２０を有するように形成されている。また決済に必要な、レジスタ３５２やリーダ／ライタ装置３５３を設置する。チップ群３０には、クレジットカード３５１に入金されている金額の情報が保持されており、リーダ／ライタ装置３５３は該金額の情報を非接触で読み取り、レジスタ３５２に送信することができる。そしてレジスタ３５２では、クレジットカード３５１に入金されている金額が、決済する金額以上であることを確認し、決済を行う。そしてリーダ／ライタ装置３５３に決済後の残額の情報を送信する。リーダ／ライタ装置３５３は該残額の情報を、チップ群３０に書き込むことができる。このような、チップ群と、リーダ／ライタ装置とのアクセス時、複数の薄膜集積回路によって鍵情報を取り入れ、セキュリティーを向上することができる。

なおセキュリティー向上のためリーダ／ライタ装置３５３に、暗証番号などを入力することができるキー３５４を付加し、第三者によってクレジットカード３５１を用いた決済が無断で行なわれるのを制限できるようにしてもよい。

このようなクレジットカード等に、本発明の複数の薄膜集積回路を実装することにより、薄膜集積回路の改ざん防止や薄膜集積回路からの情報漏洩防止といったセキュリティー向上させ、クレジットカード等の偽造を防止することができる。

薄型半導体装置の形態を示した図である 薄型半導体装置の動作方法を示したフローチャートである 薄型半導体装置の鍵情報を示した図である 薄型半導体装置の形態を示した図である 薄型半導体装置の動作方法を示したフローチャートである 薄型半導体装置の鍵情報を示した図である 薄型半導体装置の動作方法を示したフローチャートである 薄型半導体装置の鍵情報を示した図である 薄型半導体装置の使動作方法を示した図である 薄膜集積回路の作製工程を示した図である 薄膜集積回路の作製工程を示した図である 薄膜集積回路の実装工程を示した図である 薄型半導体装置の形態を示した図である 薄型半導体装置の形態を示した図である 薄型半導体装置の形態を示した図である 薄膜集積回路を備えた物品を示した図である 薄膜集積回路を備えた物品を示した図である 薄膜集積回路を備えた物品を示した図である 薄膜集積回路の作製工程を示した図である

Claims (32)

1. ４０ｎｍ〜１７０ｎｍの膜厚を有する半導体膜を備えた薄膜集積回路を複数有し、
   少なくとも１つの薄膜集積回路と、その他の薄膜集積回路とは、形態、周波数、通信手段、及び通信法則のいずれかが異なる
   ことを特徴とする薄型半導体装置。
2. ４０ｎｍ〜１７０ｎｍの膜厚を有する半導体膜及びアンテナを備えた薄膜集積回路を複数有し、
   少なくとも１つの薄膜集積回路と、その他の薄膜集積回路とは、形態、周波数、通信手段、及び通信法則のいずれかが異なる
   ことを特徴とする薄型半導体装置。
3. ４０ｎｍ〜１７０ｎｍの膜厚を有する半導体膜、アンテナ、及びメモリを備えた薄膜集積回路を複数有し、
   少なくとも１つの薄膜集積回路と、その他の薄膜集積回路とは、形態、周波数、通信手段、及び通信法則のいずれかが異なる
   ことを特徴とする薄型半導体装置。
4. 請求項３において、
   前記複数の薄膜集積回路は前記メモリを共有する
   ことを特徴とする薄型半導体装置。
5. 請求項３又は４において、
   前記メモリは、不揮発性メモリ、ＲＯＭ、マスクＲＯＭ、フラッシュメモリ、ＦＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＤＲＡＭ、及びＳＲＡＭのいずれかである
   ことを特徴とする薄型半導体装置。
6. 請求項２乃至５のいずれか一において、
   前記アンテナの長さは、前記複数の薄膜集積回路毎に異なる
   ことを特徴とする薄型半導体装置。
7. 請求項２乃至６のいずれか一において、
   前記アンテナは、前記半導体膜上に一体形成されている
   ことを特徴とする薄型半導体装置。
8. 請求項１乃至７のいずれか一において、
   前記薄膜集積回路の形態は、前記薄膜集積回路が有する中央演算装置、メモリ、アンテナのレイアウトのいずれかを含む
   ことを特徴とする薄型半導体装置。
9. 請求項１乃至８のいずれか一において、
   前記周波数は、サブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚ、短波である３ＭＨｚ〜３０ＭＨｚ、中波である３００ＫＨｚ〜３ＭＨｚ、長波である３０ＫＨｚ〜３００ＫＨｚ、及び超長波である３ＫＨｚ〜３０ＫＨｚのいずれかである
   ことを特徴とする薄型半導体装置。
10. 請求項１乃至９のいずれか一において、
    前記通信手段は、デジタル変調方式であって、
    振幅変調、周波数変調、及び位相変調のいずれかである
    ことを特徴とする薄型半導体装置。
11. 請求項１乃至９のいずれか一において、
    前記通信手段は、アナログ変調方式であって、
    振幅変調、周波数変調、及び位相変調のいずれかである
    ことを特徴とする薄型半導体装置。
12. 請求項１乃至１１のいずれか一において、
    前記通信手段は、単方向通信、又は双方向通信であって、
    空間分割多重化方式、偏波面分割多重方式、周波数分割多重化方式、時分割多重化方式、符号分割多重化方式、及び直交周波数分割多重化方式のいずれかである
    ことを特徴とする薄型半導体装置。
13. 請求項１乃至１２のいずれかに記載の前記薄型半導体装置は、カードであることを特徴とする薄型半導体装置。
14. ４０ｎｍ〜１７０ｎｍの膜厚を有する半導体膜を備えた複数の薄膜集積回路を有する薄型半導体装置は、
    リーダ／ライタ装置から発信された信号により、前記複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路が信号を受信するアンテナと、
    前記受信された信号により情報が書き込まれるメモリと、
    前記複数の薄膜集積回路のいずれかと通信するかの情報が入力された電子鍵と、を有する
    ことを特徴とする薄型半導体装置。
15. ４０ｎｍ〜１７０ｎｍの膜厚を有する半導体膜を備えた複数の薄膜集積回路を有する薄型半導体装置は、
    リーダ／ライタ装置から発信された信号により、前記複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路が信号を受信するアンテナと、
    前記受信された信号により情報が書き込まれるメモリと、
    前記複数の薄膜集積回路のいずれかと通信するかの情報が入力された電子鍵と、
    前記複数の薄膜集積回路のいずれかと通信するかを制御する制御回路と、を有する
    ことを特徴とする薄型半導体装置。
16. 請求項１５において、
    前記制御回路は、前記電子鍵に基づき前記メモリへの書き込み、又は読み出しを制御する
    ことを特徴とする薄型半導体装置。
17. 請求項１４乃至１６のいずれか一において、
    前記薄膜集積回路が受信する信号により、前記電子鍵は更新される
    ことを特徴とする薄型半導体装置。
18. 請求項１４乃至１７のいずれか一において、
    前記リーダ／ライタ装置から発信される周波数によって、前記複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路が信号を受信する
    ことを特徴とする薄型半導体装置。
19. 請求項１８において、
    前記周波数は、サブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚ、短波である３ＭＨｚ〜３０ＭＨｚ、中波である３００ＫＨｚ〜３ＭＨｚ、長波である３０ＫＨｚ〜３００ＫＨｚ、及び超長波である３ＫＨｚ〜３０ＫＨｚのいずれかである
    ことを特徴とする薄型半導体装置。
20. 請求項１４乃至１９のいずれか一において、
    前記リーダ／ライタ装置から発信される通信手段によって、前記複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路が信号を受信するように制御する
    ことを特徴とする薄型半導体装置。
21. 請求項２０において、
    前記通信手段は、デジタル変調方式であって、
    振幅変調、周波数変調、及び位相変調のいずれかである
    ことを特徴とする薄型半導体装置。
22. 請求項２０において、
    前記通信手段は、アナログ変調方式であって、
    振幅変調、周波数変調、及び位相変調のいずれかである
    ことを特徴とする薄型半導体装置。
23. 請求項２０において、
    前記通信手段は、単方向通信、又は双方向通信であって、
    空間分割多重化方式、偏波面分割多重方式、周波数分割多重化方式、時分割多重化方式、符号分割多重化方式、及び直交周波数分割多重化方式のいずれかである
    ことを特徴とする薄型半導体装置。
24. ４０ｎｍ〜１７０ｎｍの膜厚を有する半導体膜を備えた複数の薄膜集積回路を有する薄型半導体装置と、リーダ／ライタ装置とが通信し、
    前記複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路が信号を受信することにより前記メモリに情報を書き込み、
    前記メモリに書き込まれた情報により前記複数の薄膜集積回路のいずれかと通信するかを決定する
    ことを特徴とする薄型半導体装置の使用方法。
25. ４０ｎｍ〜１７０ｎｍの膜厚を有する半導体膜及びアンテナを備えた複数の薄膜集積回路を有する薄型半導体装置と、リーダ／ライタ装置とが通信し、
    前記複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路が信号を受信することにより前記メモリに情報を書き込み、
    前記メモリに書き込まれた情報により前記複数の薄膜集積回路のいずれかと通信するかを決定する
    ことを特徴とする薄型半導体装置の使用方法。
26. ４０ｎｍ〜１７０ｎｍの膜厚を有する半導体膜、アンテナ、及びメモリを備えた複数の薄膜集積回路を有する薄型半導体装置と、リーダ／ライタ装置とが通信し、
    前記複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路が信号を受信することにより前記メモリに情報を書き込み、
    前記メモリに書き込まれた情報により前記複数の薄膜集積回路のいずれかと通信するかを決定する
    ことを特徴とする薄型半導体装置の使用方法。
27. 請求項２４乃至２６のいずれか一において、
    前記リーダ／ライタ装置から発信される周波数によって、前記複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路が信号を受信する
    ことを特徴とする薄型半導体装置の使用方法。
28. 請求項２７において、
    前記周波数は、サブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚ、短波である３ＭＨｚ〜３０ＭＨｚ、中波である３００ＫＨｚ〜３ＭＨｚ、長波である３０ＫＨｚ〜３００ＫＨｚ、及び超長波である３ＫＨｚ〜３０ＫＨｚのいずれかである
    ことを特徴とする薄型半導体装置の使用方法。
29. 請求項２４乃至２８のいずれか一において、
    通信手段によって、前記複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路が信号を受信するように制御することを特徴とする薄型半導体装置の使用方法。
30. 請求項２９において、
    前記通信手段は、デジタル変調方式であって、
    振幅変調、周波数変調、及び位相変調のいずれかである
    ことを特徴とする薄型半導体装置の使用方法。
31. 請求項２９において、
    前記通信手段は、アナログ変調方式であって、
    振幅変調、周波数変調、及び位相変調のいずれかである
    ことを特徴とする薄型半導体装置の使用方法。
32. 請求項２９において、
    前記リーダ／ライタ装置は空間分割多重化方式、偏波面分割多重方式、周波数分割多重化方式、時分割多重化方式、符号分割多重化方式、及び直交周波数分割多重化方式のいずれかの通信手段を採ることが可能であり、
    前記通信手段のいずれか一の通信を行うことにより、前記複数の薄膜集積回路のうち少なくとも１つの薄膜集積回路へ信号を発信することを特徴とする薄型半導体装置の使用方法。
    
    

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