JP2004031536A - 半導体集積回路の製造方法 - Google Patents

Abstract

【課題】不所望な起電力により電気回路が破壊されるのを防止する。
【解決手段】コイル（１０）の両端子（Ｌａ，Ｌｂ）が短絡された状態で上記コイルを覆うようにコイル保護膜を形成し、上記コイル保護膜形成後に上記コイルの短絡状態を解除することでコイルオンチップ型半導体集積回路を構成する。コイル保護膜形成にプラズマＣＶＤ法を採用し、プラズマを発生させるために電極間に高周波の電界をかけたにもかかわらず、コイルの両端子が短絡されているため、上記コイルでの不所望な起電力によって起電回路（１２）や通信制御回路（１３）などの電気回路が破壊されないで済む。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の製造技術、特にチップ表面にコイルが一体形成されたコイルオンチップ型半導体集積回路の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
情報処理の効率化やセキュリティーの観点から、データの記録や処理を行う半導体集積回路チップを搭載したＩＣカードが使われている。ＩＣカードには、カードの外部端子と外部処理装置の端子とを接続してデータの送受信を行う接触方式のものと、電波によってデータの送受信を行うアンテナコイルとデータ処理を行うための半導体チップを内蔵した非接触方式のものとがある。非接触方式のものものは、外部処理装置との間の読み書きや、ＩＣカードにおける内部回路への電源供給は電磁誘導を利用して行われる。
【０００３】
尚、コイルオンチップ型のモジュールについて記載された文献の例としては、特許公開２０００−１３７７７９号公報がある。
【０００４】
また、半導体集積回路における保護膜の形成手法として、プラズマ励起化学的気相成長法（「プラズマＣＶＤ法」という）を挙げることができる。このプラズマＣＶＤ法は、放電プラズマにより低温（２５０〜４００℃）下で反応ガスを分解、反応させて薄膜の形成を可能にする。このようにプラズマＣＶＤ法は、低温で薄膜を形成可能であるため、金属配線以後のパッシベーション膜、層間絶縁膜の形成に使用される。
【０００５】
【発明が解決しようとする課題】
コイルオンチップ型半導体集積回路における保護膜仕様について本願発明者が検討したところ、コイルの保護膜形成においてプラズマＣＶＤ法を採用した場合に上記コイルに不所望な起電力を生じ、当該コイルに結合された電気回路が破壊されてしまうおそれのあることが見いだされた。
【０００６】
すなわち、プラズマを発生させるには、電極間に、高周波の電界をかける必要があり、電極間に高周波を印加すると、存在する自由電子が電界により加速されて大きなエネルギーを得ることができるが、この過程で生成された電子が電界により加速、衝突し、なだれ的に電離が進行し、電界強度、圧力等の条件で決定されるプラズマ密度に飽和する。上記コイルを覆うようにコイル保護膜が形成される際に上記電極に印加される高周波により、上記コイルに不所望な起電力を生じる。上記コイルは、起電及び通信用として半導体集積回路における電気回路に結合されているため、上記コイルに生じた起電力によって上記電気回路が破壊されることがある。
【０００７】
本発明の目的は、不所望な起電力により電気回路が破壊されるのを防止するための技術を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、コイルを電気回路に結合させる第１工程と、上記コイルの両端子が短絡された状態で上記コイルを覆うようにコイル保護膜を形成する第２工程と、上記コイル保護膜形成後に上記コイルの短絡状態を解除する第３工程とを含んで半導体集積回路を製造する。
【００１１】
上記の手段によれば、コイルの両端子が短絡された状態で上記コイルを覆うようにコイル保護膜を形成し、上記コイル保護膜形成後に上記コイルの短絡状態を解除するようにしているので、コイル保護膜を形成の際に電極に印加される高周波により、上記コイルに不所望な起電力を生じないで済む。すなわち、コイル保護膜形成にプラズマＣＶＤ法を採用し、プラズマを発生させるために電極間に、高周波の電界をかけたにもかかわらず、コイルの両端子が短絡されているため、このコイルに生じた不所望な起電力が電気回路に供給されることはない。このことが、不所望な起電力により電気回路の破壊防止を達成する。
【００１２】
このとき、上記第１工程には、ヒューズ又は導電層を介して上記コイルの両端子を結合させることで上記コイルを短絡状態にする工程を含めることができる。
【００１３】
また、上記第３工程には、レーザ光照射による上記ヒューズ又は金属配線の切断工程を含めることができる。
【００１４】
【発明の実施の形態】
図１には本発明方法が適用されるコイルオンチップ型半導体集積回路が示される。図１に示されるコイルオンチップ型半導体集積回路１００は、特に制限されないが、それ自体公知である単結晶シリコン基板などの一つの半導体基板に形成されており、ＩＣカードに搭載される。ＩＣカードは、図示されないカードリーダ／ライタモジュールから非接触状態で動作用の電源供給が行われる。また、図示されないカードリーダ／ライタモジュールとの間において非接触状態で各種情報のやり取りが可能とされる。
【００１５】
上記半導体基板には、特に制限されないが、起電回路１２、通信制御回路１３、ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・プログラマブル・リード・オンリ・メモリ）モジュール１４などのの電気回路ブロックが形成され、その上にコイル１０が設けられる。コイル１０の端子Ｌａ，Ｌｂは、起電回路１２及び通信制御回路１３に結合される。尚、図１においては、コイル１０の端子Ｌａ，Ｌｂを短絡するようにヒューズ１１が設けられているが、このヒューズ１１は、上記コイル１０を覆うようにコイル保護膜が形成された後のヒューズ切断工程において切断される。
【００１６】
起電回路１２は、図示されないカードリーダ／ライタモジュールからの電波によってコイル１０に誘起された起電力（交流電圧）を整流及び昇圧することによって所定レベルの直流電圧を形成する機能を有し、得られた直流電圧は、通信制御回路１３やＥＥＰＲＯＭモジュール１４など、当該コイルオンチップ型半導体集積回路１００における各部へそれらの動作用電源として供給される。この起電回路１２は、特に制限されないが、図２に示されるように、キャパシタ１２１，１２９と、抵抗１２８と、ダイオード１２２，１２３，１２４〜１２７とが結合されて成る。ダイオード１２２と１２３とが直列接続され、この直列接続ノードに、抵抗１２８を介してダイオード１２４〜１２７の直列回路が結合される。上記ダイオード１２２，１２３，１２４〜１２７には、特に制限されないが、図３に示されるようにｐチャネル型ＭＯＳトランジスタがダイオード結合されたものが適用される。
【００１７】
図示されないカードリーダ／ライタモジュールからの電波によってコイル１０に誘起された起電力（交流電圧）において、端子Ｌｂが正極の場合には、ダイオード１２２で整流されることにより、キャパシタ１２１への電荷蓄積が行われる。また、図示されないカードリーダ／ライタモジュールからの電波によってコイル１０に誘起された起電力（交流電圧）において、端子Ｌａが正極の場合には、ダイオードＤ１２３で整流されることにより、キャパシタ１２９への電荷蓄積が行われる。このとき、キャパシタ１２１の端子電圧が重畳されることにより、コイル１０に誘起された起電力の倍電圧整流が行われることで、各部に供給される直流電圧Ｖｃｃが得られる。例えば図１３〜１５に示されるように、コイル１０に誘起された交流電圧のレベルが高いほど、起電回路１２から出力される直流電圧Ｖｃｃのレベルが高くなる。すなわち、コイル１０に誘起される交流電圧が３Ｖ、５Ｖ、７Ｖの場合を比べてみると、交流電圧が３Ｖ、５Ｖ、７Ｖの順に直流電圧Ｖｃｃのレベルが高くなる。尚、図１３〜１５において、横軸は時間であり、縦軸は電圧レベルである。
【００１８】
通信制御回路１３は、上記起電回路１２からの電源供給によって動作され、コイル１０を介して、図示されないカードリーダ／ライタモジュールとの間でのデータ通信を制御する。
【００１９】
ＥＥＰＲＯＭ１４は、上記起電回路１２からの電源供給によって動作され、各種データの記憶を可能とする。通信制御回路１３の制御によりコイル１０を介して取り込まれたデータをＥＥＰＲＯＭ１４に書き込むことができる。また、ＥＥＰＲＯＭ１４に記憶されているデータは、通信制御回路１３の制御によりコイル１０を介して外部出力可能とされる。ＥＥＰＲＯＭ１４は、不揮発性メモリであるため、電源が遮断された状態においても記憶情報の保持が可能とされる。
【００２０】
次に、上記コイルオンチップ型半導体集積回路１００の製造工程について説明する。ここでは、特に制限されないが、素子の安定化などの目的でゲート電極としてポリシリコン（Ｐｏｉｙ　Ｓｉ）を採用するものについて説明する。
【００２１】
先ず、図４に示されるように、単結晶シリコン基板などの半導体基板４１にポリシリコン層４２によりトランジスタのゲートが形成される。すなわち、図１０では省略されているが、半導体基板４１には、トランジスタのソースやドレインなどとして使用される拡散層、素子の分離に使用されるフィールド酸化膜、イオン打ち込みによるチャネル領域などが既に形成されており、このチャネル領域に上記ポリシリコン（Ｐｏｉｙ　Ｓｉ）層４２によるゲートが積層される。
【００２２】
そして、図５に示されるようにポリシリコン（Ｐｏｉｙ　Ｓｉ）層４２の上に、層間絶縁膜５１が積層され、図６に示されるように、上記層間絶縁膜５１の上にポリシリコン（Ｐｏｉｙ　Ｓｉ）によるヒューズ６１が形成される。このヒューズ６１は、後に形成されるコイルの両端を短絡するのに使用される。
【００２３】
次に、図７に示されるように、ヒューズ６１を覆うように層間絶縁膜７１が形成され、さらに、図８に示されるように、コンタクトホール８１，８２，８３，８４が設けられる。コンタクトホール８１，８２は、拡散層と金属配線層８５，８６とを結合するのに使用され、コンタクトホール８３，８４は、後に形成されるコイルと、ヒューズ８３，８４とを結合するのに使用される。
【００２４】
そして、図９に示されるように、金属配線８５，８６を覆うように層間絶縁膜９１が形成される。そして、図１０に示されるように、上記層間絶縁膜９１の上にコイル１０１が形成される。特に制限されないが、このコイル１０１は、図１６に示されるように、半導体チップの形状に対応して角形とされ、アルミニウムや銅などの金属によって形成される。コイル１０１の端子Ｌａ，Ｌｂは、金属配線によって起電回路１２や通信制御回路１３に結合される。スルーホール１０２，１０３及びコンタクトホール８３，８４を介してヒューズ６１に結合される。それによりコイル１０１の端子Ｌａ，Ｌｂは短絡される。このようにコイル１０１の端子Ｌａ，Ｌｂが短絡された状態で、図１１に示されるように、コイル１０１を覆うようにコイル保護膜１１１が形成される。このコイル保護膜１１１は、特に制限されないが、プラズマＣＶＤ法によるプラズマシリコン窒化膜（Ｐ−Ｓｉｎ）とされ、放電プラズマにより低温（２５０〜４００℃）下で反応ガスを分解、反応させることによって形成される。このコイル保護膜１１１の形成においては、プラズマＣＶＤ法を採用しているにもかかわらず、コイル１０１の端子Ｌａ，Ｌｂがヒューズ６１によって短絡されているため、このコイル１０１の端子Ｌａ，Ｌｂの電位はほぼ零ボルトである。そのため、コイル保護膜１１１の形成において、コイル１０１の端子Ｌａ，Ｌｂの電位によって電気回路（起電回路１２や通信制御回路１３）が破壊されることはない。つまり、従来技術のようにコイル１０１の端子Ｌａ，Ｌｂが短絡されていない状態では、プラズマＣＶＤ法によるコイル酸化膜の形成においてコイル１０１に不所望な起電力を生じ、それが電気回路に印加されるおそれがあるが、本例においては、上記ヒューズ６１によってコイル１０１の端子Ｌａ，Ｌｂが短絡されているため、コイル１０１に生ずる不所望な起電力によって電気回路が破壊されないで済む。
【００２５】
そして上記コイル保護膜１１１が形成された後に、図１２に示されるように、ヒューズ６１に向けてレーザ光が照射され、このレーザ光によりヒューズ６１が切断される。このヒューズ６１の切断により、コイル１０１の端子Ｌａ，Ｌｂの短絡状態が解除される。このようにコイル１０１の端子Ｌａ，Ｌｂの短絡状態が解除された後には、パッケージング工程に移行され、半導体チップのパッケージングが行われる。
【００２６】
上記の例によれば、以下の作用効果を得ることができる。
【００２７】
（１）プラズマＣＶＤ法によるコイル酸化膜形成においては、コイル１０１の端子Ｌａ，Ｌｂがヒューズ６１によって短絡されているため、コイル保護膜１１１の形成において、コイル１０１の端子Ｌａ，Ｌｂの電位によって電気回路（起電回路１２や通信制御回路１３）が破壊されることはない。
【００２８】
（２）ヒューズ６１は、ポリシリコンにより簡単に形成することができるし、また、レーザ光の照射により簡単に切断することができるので、ヒューズ６１の形成やその切断工程が増えたとしても、従来に比べて製造コストの大幅な上昇を伴わないで済む。
【００２９】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３０】
例えば、上記の例では、コイル１０の端子Ｌａ，Ｌｂを短絡するためのヒューズ６１を形成したが、このヒューズ６１に代えて金属配線などの導電層を適用することができる。すなわち、図１７に示されるように、コイル１０が形成されるとき、端子Ｌａとは別に、この端子Ｌａから延在形成された端子Ｌｃを設ける。
端子Ｌａ，Ｌｃ間は、図１６におけるヒューズ６１に対応するもので、コイル１０の形成の際に、それと同一の導電層によって形成される。コイル１０のもう一つの端子Ｌｂと端子Ｌｃとの間は、半導体チップにおける金属配線とされる。そのような構成において、コイル保護膜１１１が形成され、その後に、端子Ｌａ，Ｌｃ間の導電層に向けてレーザ光が照射され、このレーザ光により端子Ｌａ，Ｌｃ間の導電体が切断される。この導電層の切断により、コイル１０１の端子Ｌａ，Ｌｂの短絡状態が解除される。このようにしても、上記の例の場合と同様の作用効果を得ることができる。
【００３１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＩＣカードに搭載されるコイルオンチップ型半導体集積回路の製造方法に適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路の製造方法に広く適用することができる。
【００３２】
本発明は、少なくとも電位回路にコイルが結合されていることを条件に適用することができる。
【００３３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３４】
すなわち、コイルの両端子が短絡された状態で上記コイルを覆うようにコイル保護膜を形成し、このコイル保護膜形成後に上記コイルの短絡状態を解除するようにしているので、コイル保護膜形成にプラズマＣＶＤ法を採用し、プラズマを発生させるために電極間に高周波の電界をかけたにもかかわらず、上記のようにコイルの両端子が短絡されているため、上記コイルでの不所望な起電力によって電気回路が破壊されないで済む。
【図面の簡単な説明】
【図１】本発明方法が適用されるコイルオンチップ型半導体集積回路の構成例ブロック図である。
【図２】上記コイルオンチップ型半導体集積回路に含まれる起電回路の構成例回路図である。
【図３】上記起電回路に含まれるダイオードの等価回路図である。
【図４】上記コイルオンチップ型半導体集積回路の製造工程を示す断面図である。
【図５】上記コイルオンチップ型半導体集積回路の製造工程を示す断面図である。
【図６】上記コイルオンチップ型半導体集積回路の製造工程を示す断面図である。
【図７】上記コイルオンチップ型半導体集積回路の製造工程を示す断面図である。
【図８】上記コイルオンチップ型半導体集積回路の製造工程を示す断面図である。
【図９】上記コイルオンチップ型半導体集積回路の製造工程を示す断面図である。
【図１０】上記コイルオンチップ型半導体集積回路の製造工程を示す断面図である。
【図１１】上記コイルオンチップ型半導体集積回路の製造工程を示す断面図である。
【図１２】上記コイルオンチップ型半導体集積回路の製造工程を示す断面図である。
【図１３】上記コイルオンチップ型半導体集積回路におけるコイルの端子間電圧と回路内部電源との関係が示される波形図である。
【図１４】上記コイルオンチップ型半導体集積回路におけるコイルの端子間電圧と回路内部電源との関係が示される波形図である。
【図１５】上記コイルオンチップ型半導体集積回路におけるコイルの端子間電圧と回路内部電源との関係が示される波形図である。
【図１６】上記コイルオンチップ型半導体集積回路の別の構成例説明図である。
【図１７】上記コイルオンチップ型半導体集積回路の別の構成例ブロック図である。
【符号の説明】
１０　コイル
１１　ヒューズ
１２　起電回路
１３　通信制御回路
１４　ＥＥＰＲＯＭモジュール
６１　ヒューズ
１００　コイルオンチップ型半導体集積回路
１１１　コイル保護膜

Claims (4)

1. 半導体基板に形成された電気回路にコイルが結合されて成る半導体集積回路の製造方法であって、
   上記コイルを形成し、それを上記電気回路に結合させる第１工程と、
   上記コイルの両端子が短絡された状態で上記コイルを覆うようにコイル保護膜を形成する第２工程と、
   上記コイル保護膜形成後に上記コイルの短絡状態を解除する第３工程と、を含むことを特徴とする半導体集積回路の製造方法。
2. 上記第１工程は、ヒューズ又は導電層を介して上記コイルの両端子を結合させることで上記コイルを短絡状態にする工程を含む請求項１記載の半導体集積回路の製造方法。
3. 上記第２工程は、プラズマＣＶＤ法による薄膜形成工程を含む請求項１又は２記載の半導体集積回路の製造方法。
4. 上記第３工程は、レーザ光照射による上記ヒューズ又は導電層の切断工程を含む請求項２又は３記載の半導体集積回路の製造方法。

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