KR101137709B1 - 반도체 디바이스 - Google Patents

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KR101137709B1
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준 코야마
케이타로 이마이
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

ID 칩으로서 사용되며, 단 1회만 데이터가 재기록될 수 있는 반도체 디바이스. 부가적으로, 칩 제조시를 제외하고 데이터가 기록될 수 있는 ID 칩으로서 사용되는 반도체 디바이스. 본 발명은 변조 회로, 복조 회로, 로직 회로, 메모리 회로 및 안테나 회로를 절연 기판 위에 포함한다. 변조 회로 및 복조 회로는 안테나 회로에 전기적으로 접속되고, 복조 회로는 로직 회로에 접속되며, 메모리 회로는 로직 회로의 출력 신호를 저장하고, 메모리 회로는 퓨즈 소자를 사용하는 퓨즈 메모리 회로이다.
반도체 디바이스, ID 칩, 퓨즈 메모리 회로, 로드 변조 시스템, 안정화 전원 회로

Description

반도체 디바이스{Semiconductor device}
도 1은 본 발명의 반도체 디바이스의 구성을 도시하는 블록도.
도 2는 종래의 반도체 디바이스의 구성을 도시하는 블록도.
도 3a 및 도 3b는 종래의 반도체 디바이스의 구성을 각각 도시하는 블록도.
도 4는 RF 태그 시스템의 개요를 도시하는 도면.
도 5는 퓨즈 메모리의 회로 구성을 도시하는 도면.
도 6a 및 도 6b는 퓨즈 소자의 구성을 각각 도시하는 도면.
도 7은 퓨즈 메모리의 회로 구성을 도시하는 도면.
도 8은 용량성 퓨즈 메모리의 구조를 도시하는 도면.
도 9는 퓨즈 메모리의 회로 구성을 도시하는 도면.
도 10a 내지 도 10e는 본 발명의 안테나의 실시예를 각각 도시하는 도면들.
도 11a 내지 도 11c는 본 발명의 안테나의 실시예를 도시하는 도면들.
도 12a 및 도 12b는 메모리 회로내에 저장된 데이터의 예를 각각 도시하는 도면들.
도 13은 본 발명의 로직 회로의 블록도.
도 14는 본 발명의 로직 회로의 블록도.
도 15는 본 발명의 일 단계의 단면도.
도 16a 및 도 16b는 각각 본 발명의 일 단계의 단면도.
도 17a 및 도 17b는 각각 본 발명의 일 단계의 단면도.
도 18a 내지 도 18h는 본 발명의 응용들을 예시하는 도면.
도 19는 본 발명에 따른 TFT의 배열을 도시하는 도면.
도 20은 본 발명의 안정화 전원 회로의 예를 도시하는 도면.
도 21a 및 도 21b는 보호층과 조합된 본 발명의 반도체 디바이스의 도면들.
도 22a 내지 도 22e는 각각 본 발명의 일 단계의 단면도들.
도 23f 내지 도 23i는 각각 본 발명의 일 단계의 단면도들.
도 24a 및 도 24b는 각각 본 발명의 일 단계의 단면도들.
도 25는 본 발명을 사용하는 가방을 예시하는 도면.
도 26a 및 도 26b는 본 발명을 사용하는 증명서를 각각 예시하는 도면들.
도 27은 본 발명을 사용하는 잡화점 제어를 설명하는 도면.
도 28a 및 도 28b는 본 발명을 사용하는 물리적 배포 관리를 설명하는 도면들.
도 29는 본 발명을 사용하는 IC 카드 세틀먼트를 설명하는 도면.
*도면의 주요 부분에 대한 부호의 설명*
56 : 게이트 전극 57 : 아일랜드형 반도체 막
58 : 게이트 절연막 62 : 레지스트
101 : 안테나 회로 102 : 정류 회로
103 : 안정화 전원 회로 104 : 전압 승압 전원 회로
105 : 변조 회로 106, 108 : 증폭기
107, 109 : 로직 회로 110 : 레벨 시프트 회로
111 : 퓨즈 메모리 회로 112 : 퓨즈 메모리 제어 회로
113 : 복조 회로 301 : 안테나 코일
302 : 튜닝 커패시터 501 : 행 디코더,
502 : 열 디코더 503 : 전압 승압 전원 회로
3000 : 기판 3001~3002 : 기저층
3003~3005 : 반도체 층 3006 : 게이트 절연막
3007~3009 : 제1 전도층 3010 : 절연막
3011~3013 : 제2 전도층 3014~3015 : 제1 불순물 영역
3016~3017 : 제2 불순물 영역 3018~3019 : 제3 불순물 영역
3020~3021 : 측벽 3022~3023 : 제4 불순물 영역
3024 : 제1 층간 절연막 3025 : 제2 층간 절연막
3026~3030 : 전극
1. 발명의 분야
본 발명은 필요한 데이터가 메모리 회로내에 저장될 수 있거나, 무선 통신 같은 비접촉 수단에 의해 그로부터 데이터가 판독될 수 있는 IC 칩(이하, "ID 칩" 이라고도 지칭됨)으로서 사용되는 반도체 디바이스에 관한 것이다. 특히, 본 발명은 유리 및 플라스틱 같은 절연 기판 위에 형성된 ID 칩으로서 사용되는 반도체 디바이스에 관한 것이다.
2. 종래 기술의 설명
컴퓨터 기술 및 이미지 인식 기술 발전에 따라, 바코드 같은 매체의 사용에 의한 데이터 인식이 사업적 데이터 등의 인식을 위해 널리 사용되고 있다. 미래에는 보다 많은 양의 데이터 인식이 필요할 것으로 예상된다. 한편, 바코드로 데이터를 판독할 때, 바코드 판독기가 판독을 위해 바코드와 접촉하여야 한다는 점 및 바코드가 많은 데이터를 저장할 수 없다는 단점들이 있다. 따라서, 비접촉 데이터 인식 및 매체의 저장 용량의 증가가 요구된다.
이런 수요들에 응답하여, 근년, IC를 사용하는 ID 칩이 개발되었다. ID 칩은 IC 칩내의 메모리 회로내에 필요한 데이터를 저장하며, 데이터는 일반적으로 무선 수단인 비접촉 수단을 사용하여 독출된다. 이런 ID 칩을 실용화함으로써, 상업적 배포 등이 보다 쉬워지고, 가격이 감소되며, 높은 안전성이 달성될 것으로 기대된다.
ID 칩을 사용한 개체 인식 시스템의 개요를 도 4를 사용하여 설명한다. 도 4는 접촉하지 않고 가방의 개체 데이터를 획득하기 위한 개체 인식 시스템의 개요를 예시한다. 특정 개체 데이터를 저장하는 ID 칩(401)이 가방(404)에 부착 또는 매설된다. 전파(radio wave)가 호출기(interrogator)(판독기/기록기라고도 지칭됨)(403)의 안테나 유닛(402)으로부터 ID 칩(401)으로 전송된다. 전파 수신시, ID 칩(401)은 안테나 유닛(402)으로 그 개체 데이터를 반환 송신한다. 안테나 유닛(402)은 호출기(403)를 식별하기 위해, 호출기에 개체 전송한다. 이 방식으로, 호출기(403)는 가방(404)의 데이터를 얻을 수 있다. 또한, 이 시스템은 물리적 배포 관리, 계수, 위조의 배제 등이 가능하다.
도 2는 이런 ID 칩 기술의 예를 도시한다. ID 칩으로서 사용되는 반도체 디바이스(200)는 안테나 회로(201), 정류 회로(202), 안정화 전원 회로(203), 증폭기(208), 복조 회로(213), 로직 회로(209), 메모리 제어 회로(212), 메모리 회로(211), 로직 회로(207), 증폭기(206) 및 변조 회로(205)를 포함한다. 또한, 안테나 회로(201)는 안테나 코일(301) 및 튜닝 커패시터(302)(도 3a)를 포함한다. 정류 회로(202)는 다이오드들(303, 304)과 평활화 커패시터(305)(도 3b)를 포함한다.
이제, 이런 ID 칩의 동작을 설명한다. 안테나 회로(201)에 의해 수신된 교번 신호(arternating signal)는 다이오드들(303, 304)에 의해 반파 정류로 처리되고, 평활화 커패시터(305)에 의해 평활화된다. 이 평활화된 전압은 다수의 리플(ripple)들을 가지며, 따라서, 이는 안정화 전원 회로(203)에 의해 안정화되고, 안정화된 전압이 복조 회로(213), 증폭기(206), 로직 회로(207), 증폭기(208), 로직 회로(209), 메모리 회로(211) 및 메모리 제어 회로(212)에 공급된다. 한편, 안테나 회로(201)에 의해 수신된 신호는 클록 신호로서 증폭기(208)를 통해 로직 회로(209)에 입력된다. 부가적으로, 안테나에 의한 신호 입력은 복조 회로(213)에 의해 복조되고, 데이터로서 로직 회로(209)에 입력된다.
로직 회로(209)에서, 입력 데이터가 복호화된다. 호출기는 변형 미러 코드, NRZ-L 코드 등으로 부호화된 데이터를 전송하고, 이는 로직 회로(209)에 의해 복호화된다. 복호화된 데이터는 메모리 제어 회로(212)에 전송되고, 그에 의해, 메모리 회로(211)내의 저장된 데이터가 독출된다. 메모리 회로(211)는 전력이 오프될 때에도 저장할 수 있는 불휘발성 메모리 회로일 필요가 있으며, 마스크형 ROM 등이 사용된다. 저장된 콘텐트는 예로서, 4-바이트 패밀리 코드, 4-바이트 어플리케이션 코드 및 ID 칩의 라인을 나타내는 사용자에 의해 설정된 2 종류의 4-바이트 사용자 코드들을 포함하는 14-바이트 데이터(도 12a 참조)이다.
전송된/수신된 신호에 대하여, 125 kHz, 13.56 kHz, 915 MHz, 2.45 GHz 등이 사용될 수 있으며, 이에 ISO 표준 등이 적용된다. 부가적으로, 전송/수신의 변조 및 복조 시스템들은 표준화된다. 특허 문헌 1은 이런 ID 칩의 예이다.
[특허 문헌 1]
일본 특허 공개 제 2001-250393 호
상술된 ID 칩을 위한 종래의 반도체 디바이스는 하기의 문제를 갖는다. 마스크형 롬이 메모리 회로로서 사용되는 경우에, 칩 제조시를 제외하면 데이터를 기록할 수 없다. 따라서, 칩 제조시를 제외하고 데이터를 기록할 수 있는 ID 칩이 요구된다. 대안적으로, EEPROM이 메모리 회로로서 사용되는 경우에, 비록, 실제 사용자를 제외한 누군가가 그 재기록이 금지된 식별을 위한 데이터를 재기록할 수 있어 위조가 가능하지만, 그 콘텐트가 사용자의 의지로 재기록될 수 있다. 따라서, 이런 위조를 방지하기 위해, 단 1회만 재기록될 수 있는 ID 칩이 필요하다.
상술한 견지에서, 본 발명은 단 1회만 재기록될 수 있으며, ID 칩으로서 사용되는 반도체 디바이스를 제공한다. 부가적으로, 본 발명은 칩 제조시를 제외한 데이터 기록이 가능한 ID 칩으로서 사용되는 반도체 디바이스를 제공한다.
본 발명은 절연 기판 위에, 변조 회로, 복조 회로, 로직 회로 및 메모리 회로를 포함한다. 변조 회로 및 복조 회로는 안테나 회로에 전기 접속되고, 복조 회로는 로직 회로에 접속되며, 메모리 회로는 로직 회로의 출력 신호를 저장하고, 메모리 회로는 퓨즈 소자를 사용하는 퓨즈 메모리 회로이다.
반도체 디바이스에서, 퓨즈 메모리 회로는 단 1회만 데이터를 기록할 수 있는 제어 회로를 포함한다.
본 발명은 절연 기판위에 변조 회로, 복조 회로, 로직 회로 및 메모리 회로를 포함한다. 변조 회로 및 복조 회로는 안테나 회로에 전기 접속되고, 복조 회로는 로직 회로에 접속되고, 메모리 회로는 로직 회로의 출력 신호를 저장하고, 메모리 회로는 퓨즈 소자를 사용하는 퓨즈 메모리 회로이며, 로직 회로는 메모리 회로의 기록이 가능한지 여부를 메모리 회로에 저장된 데이터에 의존하여 제어한다.
반도체 디바이스에서, 퓨즈 메모리 회로를 구성하는 퓨즈 소자는 금속 배선을 단절(blow)시킴으로써 저장 동작을 수행한다.
반도체 디바이스에서, 퓨즈 메모리 회로를 구성하는 퓨즈 소자는 반도체 막 필름을 단절시킴으로써 저장 동작을 수행한다.
반도체 디바이스에서, 퓨즈 메모리 회로를 구성하는 퓨즈 소자는 절연막을 단락-회로화함으로써 저장 동작을 수행한다.
반도체 디바이스에서, 퓨즈 메모리 회로가 저장 동작을 수행하는 경우를 위한 전력은 안테나 회로로부터 출력된 신호를 정류하고, 그 전압을 승압함으로써 얻어진다.
반도체 디바이스에서, 퓨즈 메모리 회로가 저장 동작을 수행하는 경우를 위한 전력은 외부 고전압 전원으로 얻어진다.
반도체 디바이스에서, 변조 회로, 복조 회로, 로직 회로 및 메모리 회로 중 적어도 하나는 박막 트랜지스터(이하, 'TFT'라고도 지칭됨)에 의해 구성된다.
반도체 디바이스에서, 안테나 회로, 변조 회로, 복조 회로, 로직 회로 및 메모리 회로는 동일 절연 기판 위에 일체로 형성되거나, 변조 회로, 복조 회로, 로직 회로 및 메모리 회로는 동일 절연 기판 위에 일체로 형성되고, 안테나 회로는 다른 절연 기판 위에 형성된다.
반도체 디바이스에서, 절연 기판은 유리, 플라스틱 및 막 절연체 중에서 선택된 하나이다.
반도체 디바이스에서, 안테나 회로는 변조 회로, 복조 회로, 로직 회로 및 메모리 회로 중 적어도 하나 위에 형성된다.
반도체 디바이스에서, 안테나 회로에 대한 신호 입력은 라디오 주파수 신호이다.
본 발명에서, ID 칩은 IC 태그, 무선 태그, RFID, IC 카드, 위성 중계기 등을 위해 사용되는 개체 식별을 위해 사용되는 반도체 칩을 지칭한다.
상술된 바와 같이, 본 발명에 따라, 데이터는 ID 칩내의 메모리 회로에 단 1회만 기록될 수 있다. 이 방식으로, ID 칩의 데이터 위조가 방지될 수 있고, 그에 의해, 비밀-보호 ID 칩으로서 사용되는 반도체 디바이스가 제조될 수 있다. 부가적으로, 칩 제조시를 제외한 데이터 기록이 가능한 ID 칩으로서 사용되는 반도체 디바이스를 제공하는 것이 가능하다.
(발명의 상세한 설명)
첨부 도면들을 참조로 실시예를 통해 본 발명을 완전히 설명하지만, 본 기술의 숙련자들은 다양한 변경들 및 변용들을 명백히 알 수 있다는 것을 인지하여야 한다. 따라서, 이런 변경들 및 변용들이 본 발명의 범주로부터 벗어나지 않는 한, 이들은 본 발명에 포함되는 것으로서 해석되어야 한다. 실시 형태들에서 동일한 부분들은 동일 참조 번호들로 표시하고, 그 상세한 설명들은 생략한다는 것을 주의하여야 한다.
ID 칩으로서 사용되는 반도체 디바이스(100)는 안테나 회로(101), 정류 회로(102), 안정화 전원 회로(103), 전압 승압 전원 회로(104), 변조 회로(105), 증폭기(106), 로직 회로(107), 증폭기(108), 로직 회로(109), 레벨 시프트 회로(110), 퓨즈 메모리 회로(111), 퓨즈 메모리 제어 회로(112) 및 복조 회로(113)를 포함한다(도 1 참조). 안테나 회로(101)는 도 3a에 도시된 종래의 것과 유사하다. 정류 회로(102)도 도 3b에 도시된 종래의 것과 유사하다. 비록, 본 발명이 이에 한정되지 않으며, 안테나 회로(101)가 반도체 디바이스(100) 외측에 접속될 수 있지만, 본 실시 형태에서, 안테나 회로(101)는 반도체 디바이스(100) 위에 형성된다.
이제, 이런 ID 칩의 동작을 설명한다. 안테나 회로(101)에 의해 수신된 교번 신호는 정류 회로(102)에 의해 반파 정류 및 평활화 처리된다. 이 평활화된 전압은 다수의 리플들을 가지며, 따라서, 안정화 전원 회로(103)에 의해 안정화되고, 안정화된 전압은 전압 승압 전원 회로(104), 증폭기(106), 로직 회로(107), 증폭기(108) 및 로직 회로(109)에 공급된다.
퓨즈 메모리 회로(111)에 데이터를 기록하는 경우에, 안정화 전원 회로(103)의 출력 전압이 전압 승압 전원 회로(104)에 의해 승압되고, 승압된 전압이 퓨즈 메모리 회로(111)에 데이터를 기록하기 위해 사용된다. 비록 본 발명이 이에 한정되지는 않지만, 전하 펌프 회로 등이 전압 승압 전원 회로(104)로서 사용된다. 전압 승압 전원 회로(104)를 동작하기 위한 클록 신호에 대하여, 이는 안테나 회로(101)로부터 입력된 교번 신호를 사용하여 생성되거나, 반도체 디바이스(100)에 추가로 제공된 발진 회로를 사용하여 생성될 수 있다.
안테나 회로(101)로부터 입력된 신호는 레벨 시프트 회로(110)에 입력되도록 로직 회로(109)에 논리적으로 동작된다. 레벨 시프트 회로(110)는 전압 승압 전원 회로(104)에 의해 승압된 전압으로 동작하며, 로직 회로(109)의 신호 진폭을 증폭한다. 로직 회로(109)는 퓨즈 메모리 제어 회로(110)를 위한 어드레스 등을 기록할 것인지 여부를 지정한다. 퓨즈 메모리 회로(111)는 퓨즈 메모리 제어 회로(112) 및 레벨 시프트 회로(110)로부터의 명령에 따라 데이터 기록이 수행된다.
호출기는 하기의 동작에 의해 퓨즈 메모리 회로(111)내에 저장된 데이터를 호출한다. 안테나 회로(101)에 의해 수신된 교번 신호는 정류 회로(102)에 의해 반파 정류 및 평활화 처리된다. 이 평활화된 전압은 다수의 리플들을 가지며, 따라서, 전압 승압 전원 회로(104), 증폭기(106), 로직 회로(107), 증폭기(108) 및 로직 회로(109)에 공급되도록 안정화 전원 회로(103)에 의해 안정화된다. 한편, 안테나 회로(101)에 의해 수신된 교번 신호는 증폭기(108)를 통해 로직 회로(109)에 입력되며, 그에 의해 논리적으로 동작된다. 후속하여, 로직 회로(109)의 신호는 퓨즈 메모리 회로(111)에 저장된 데이터를 호출하기 위해 퓨즈 메모리 제어 회로(112)를 제어한다. 퓨즈 메모리 회로(111)의 데이터는 로직 회로(107)에 의해 처리되며, 그 출력은 변조 회로(105)를 동작시킨다. 비록, 호출기에 부합되는 한, 이들 표준들 이외의 다른 처리 시스템이 적용될 수 있지만, 데이터 처리는 ISO14443, ISO15693 및 ISO18000 같은 보그-표준 시스템(bog-standard system)에 따라 수행된다.
변조 회로(105)가 동작할 때, 안테나 회로(101)의 임피던스가 변경된다. 따라서, 안테나 회로(101)상에 반사된 호출기의 신호가 변한다. 호출기가 이 변화를 읽을 때, 반도체 디바이스(100)의 퓨즈 메모리 회로(101)내에 저장된 데이터를 인식할 수 있다. 이런 변조 시스템은 로드 변조 시스템(load modulation system)이라 지칭된다.
퓨즈 메모리 회로의 동작을 도 5를 사용하여 후술한다. 비록, 본 발명이 6-비트에 한정되지 않지만, 단순화(simplification)를 위해, 도 5에 도시된 퓨즈 메모리 회로는 6-비트이다.
퓨즈 메모리 회로는 행 디코더(501), 열 디코더(502), 전압 승압 전원 회로 (503), 증폭기(504), N-형 트랜지스터들(505 내지 510), 퓨즈 소자들(511 내지 516), 비트 라인들(517 내지 519), 워드 라인들(520, 521), 행 스위치들(552 내지 524), 스위치들(525, 526), 출력 배선(527), 메모리 부하 저항(528), 출력 단자(529), 전원(1) 및 전원(2)(도5)을 포함한다. 전원(1)은 Hi 전위를 설정하도록 기능하고, 전원(2)은 Lo 전위를 설정하도록 기능한다. 트랜지스터(505 내지 510)가 P-형 트랜지스터들인 경우에, 전원(1)은 Lo 전위를 설정하도록 기능하고, 전원(2)은 Hi 전위를 설정하도록 기능한다. 하기의 설명에서, 트랜지스터들(505 내지 510)은 N-형 트랜지스터들이다.
예로서, 퓨즈 소자(511)와 트랜지스터(505)를 포함하는 메모리 셀(500)에 대한 설명이 이루어진다.
먼저, 개시 스테이지에서 데이터를 독출하는 경우를 설명한다. 퓨즈 소자들(511 내지 516)은 개시 스테이지에서 전기 배선들로서 기능하며, 그에 의해, 트랜지스터들(505 내지 516)은 비트 라인(517)에 접속되고, 트랜지스터들(506 내지 509)은 비트 라인(518)에 접속되며, 트랜지스터들(507 내지 510)은 비트 라인(519)에 접속된다.
메모리 셀(500)의 데이터를 독출하는 경우에, 열 디코더(502)가 워드 라인(520)을 선택하도록 동작되며, 그래서 트랜지스터들(505 내지 507)이 온 전환된다. 그 후, 행 디코더(501)가 행 스위치(522)를 온 전환하도록 동작되고, 그래서 비트 라인(517) 및 출력 배선(527)이 서로 접속된다. 후속하여, 스위치(526)가 온 전환되어 출력 배선(527)을 메모리 부하 저항(528) 및 증폭기(504)에 접속한다. 이 때 , 스위치(525)는 오프 전환된다.
트랜지스터(505)가 온 전환될 때, 전류는 전원(1)으로부터 메모리 부하 저항(528), 스위치(526), 출력 배선(527), 행 스위치(522), 비트 라인(517), 퓨즈 소자(511), 트랜지스터(505) 및 전원(2)으로 흐른다. 메모리 부하 저항(528)에서 전위 강하가 생성되며, 따라서 증폭기(504)의 입력 전위는 트랜지스터(505)의 온 저항이 메모리 부하 저항(528)의 저항값 보다 충분히 낮은 경우에 Lo가 된다. 메모리 셀들은 개시 스테이지(initial stage)에서 모두 동일하며, 따라서, 소정의 트랜지스터들이 온 전환될 때, 출력은 Lo이다.
이제, 메모리 셀(500)의 출력이 Hi인 경우를 후술한다.
메모리 셀(500)의 데이터를 독출하는 경우에, 열 디코더(502)가 워드 라인(520)을 선택하도록 동작되며, 그래서 트랜지스터들(505 내지 507)이 온 전환된다. 그 후, 행 디코더(501)가 행 스위치(522)를 온 전환하도록 동작되며, 그래서, 비트 라인(517) 및 출력 배선(527)이 서로 접속된다. 후속하여, 스위치(526)가 온 전환되어 출력 배선(527)을 메모리 부하 저항(528) 및 증폭기(504)에 접속한다. 이 때, 스위치(525)가 오프 전환된다.
트랜지스터(505)가 온 전환될 때에도 메모리 셀(500)의 Hi 출력을 얻기 위해서, 퓨즈 소자(511)를 분리시킴으로써 개방되게 할 필요가 있다. 이때, 미소한 누설 전류(leak current)를 제외한 어떠한 전류도 메모리 부하 저항(528)에 흐르지 않으며, 증폭기(504)의 입력 전압은 전원(1)의 전위와 같아지고, 그에 의해, Hi가 출력 단자(529)에 출력된다. 스위치(525)가 오프 전환된다는 것을 주의하여야 한 다.
Hi를 출력하도록 메모리 셀(500)에 데이터를 기록하는 경우를 다음에 설명한다. 열 디코더(502)는 워드 라인(520)을 선택하도록 동작되며, 그래서 트랜지스터들(505 내지 507)이 온 전환된다. 그 후, 행 디코더(501)가 스위치(522)를 온 전환하도록 동작되며, 그래서 비트 라인(517) 및 출력 배선(527)이 오프 전환된다. 스위치(525)가 온 전환될 때, 출력 배선(527)은 전압 승압 전원 회로(503)에 접속되며, 그에 의해 고전압이 인가된다. 퓨즈 소자(511)는 행 스위치(522)를 통해 출력 배선(527)에 접속되고, 트랜지스터(505)가 온 전환된다. 따라서, 퓨즈 소자(511)의 단자들 양자 모두에 고전압이 인가되고, 퓨즈 소자(511)는 그를 통해 전류 흐름에 의해 단절된다.
이 방식으로, Hi가 기록되는 메모리 셀의 퓨즈 소자를 단절시킴으로써 불휘발성 메모리 회로가 실현될 수 있다.
단 1회만 기록이 수행되는 실시 모드가 후술된다. 메모리 회로에 의해 필수적으로 요구되는 메모리 영역(도 12b의 12 바이트)을 따르는, 본 실시 형태에서, 도 12b에 도시된 바와 같이, 기록의 상태를 나타내기 위해 1 비트가 추가된다. 기록이 이루어졌는지 여부를 나타내기 위한 데이터는 이 부분에 저장된다.
그 동작을 도 13을 사용하여 설명한다. 도 13은 로직 회로(109)의 내부 블록을 도시한다. 로직 회로(109)는 디코드 회로(1301), 지연 회로(1302), 스위치(1303) 및 휘발성 메모리 회로(1304)를 포함한다. 개시 스테이지에서, 도 12b에 도시된 기록 상태를 저장하기 위한 비트는 비기록 상태를 나타낸다. 여기에서, Lo 가 저장된 것으로 가정된다. (비록 Hi가 대신 저장될 수 있지만, 설명의 용이성을 위해 Lo가 저장된다). 안정화 전원 회로(103)를 동작시키기 위해 안테나 회로(101)로부터 신호가 입력될 때, 퓨즈 메모리 회로(111)는 이 값을 로직 회로(109)내의 휘발성 메모리 회로(1304)에 출력한다. 휘발성 메모리 회로(1304)는 이 값을 저장한다. 휘발성 메모리 회로(1304)는 데이터를 저장할 수 있는 한, DRAM, SRAM, 레지스터 같은 소정의 회로 구조를 사용할 수 있다.
한편, 복조 회로(113)로부터 입력된 신호는 디코드 회로(1301)에 의해 복호화되고, 지연 회로(1302)를 통해 스위치(1303)에 입력된다. 스위치(1303)는 불휘발성 메모리 회로(1304)의 데이터가 상술한 바와 같이 Lo일 때, 스위치(1303)가 온 전환되도록 휘발성 메모리 회로(1304)에 의해 제어된다. 스위치(1303)가 온 전환될 때, 신호가 레벨 시프트 회로(110)로 출력되고, 퓨즈 메모리 회로(111)에 기록된다. 기록이 종결되었을 때, 도 12b에 도시된 기록 데이터를 저장하기 위한 비트에 Hi가 저장된다(개시값이 Hi인 경우에, Lo가 저장된다). 지연 회로(1302)는 안정화 전원 회로(103)가 스위치(1303)의 상태를 결정하도록 동작되기 이전에, 스위치(1303)를 통해 레벨 시프트 회로(110)에 데이터가 출력되는 것을 방지하도록 기능한다. 스위치의 결정 이전의 기능부전(malfunction)은 지연 회로 이외의 수단에 의해 방지될 수 있다.
도 12b에 도시된 기록 상태를 저장하기 위한 비트에 Hi가 저장될 때, 휘발성 메모리 회로(1304)는 스위치(1303)를 오프 전환하도록 동작한다. 이 방식에서, 최초의 데이터 이후의 데이터는 스위치(1303)를 통과할 수 없으며, 그에 의해 메모리 회로에 대한 데이터 기록은 단 1회만 수행될 수 있다.
도 13에 도시된 것과는 다른 단 1회만 데이터를 기록하는 실시 모드를 도 14를 참조로 설명한다. 도 14는 로직 회로(109)내부를 도시하는 블록도이다. 로직 회로(109)는 디코드 회로(1401), 지연 회로(1402), 스위치(1403) 및 퓨즈 메모리 회로(1404)를 구비한다. 도 12b에 도시된 기록 상태 저장 비트는 퓨즈 메모리 회로(1404)내에 저장된다. 개시 상태에서, 도 12b에 도시된 기록 상태 저장 비트는 여기서는 로우 상태(이는 마찬가지로 하이 상태일 수 있음)인 기록이 수행되지 않는 상태를 나타낸다. 안테나 회로(101)로부터 신호가 입력되고, 안정화 전원이 온 전환될 때, 데이터는 디코드 회로(1401), 지연 회로(1402) 및 스위치(1403)를 통해 레벨 시프트 회로(110)에 전송된다. 레벨 시프트 회로(110)에 의해 레벨이 시프트된 이후, 기록 상태를 나타내는 데이터가 퓨즈 메모리 회로(1404)로 전송 및 저장된다.
한편, 복조 회로(113)로부터 입력된 신호가 디코드 회로(1401)에 의해 복호화되고, 지연 회로(1402)를 통해 스위치(1403)에 입력된다. 스위치(1403)는 퓨즈 메모리 회로(1404)에 의해 제어되며, 퓨즈 메모리 회로(1404)의 데이터가 상술한 바와 같이 로우일 때 온 전환되도록 동작한다. 스위치(1403)가 온인 경우에, 신호가 레벨 시프트 회로(110)로 출력되고, 레벨 시프트 회로(110)를 통해 퓨즈 메모리 회로(111)에 기록된다. 기록이 완료될 때, 도 12b에 도시된 기록 상태 저장 비트(퓨즈 메모리 회로(1404))에 하이 상태가 저장된다(개시값이 하이인 경우에는 로우 상태가 저장된다). 지연 회로(1402)는 안정화 전원이 온 전환되고 스위치(1403)의 상태가 결정되기 이전에 데이터가 스위치(1403)를 통과하여 레벨 시프트 회로(110)에 출력되는 것을 방지한다. 또한, 스위치(1403)의 상태가 결정되기 이전에 에러들을 방지하기 위해 지연 회로 이외의 다른 수단이 사용될 수도 있다.
하이 상태가 도 12b에 도시된 기록 상태 저장 비트에 저장되었을 때, 퓨즈 메모리 회로(1404)는 스위치(1403)를 오프 전환하도록 동작한다. 따라서, 첫 번째 데이터만이 스위치(1404)를 통과할 수 있으며, 따라서 메모리 회로에 대한 기록은 1회로 한정된다.
[제 1 실시예]
도 6a를 사용하여 퓨즈 소자를 예시적으로 설명한다. 도 6a에 도시된 퓨즈 소자는 일반적인 전자 퓨즈같이 그 금속 배선을 단절시킴으로써 사용된다. 배선 재료에 대하여, 게이트 전극을 위한 재료 또는 박막 트랜지스터(이하 TFT)를 형성하는 소스/드레인 전극을 위한 재료가 사용될 수 있다. 보다 적은 발열로 단절하기 위해, 배선의 폭은 가능한 좁게 형성되며, 바람직하게는 1 ㎛ 이하이다.
TFT의 아일랜드형 영역을 사용하는 퓨즈 소자가 도 6b를 바로 사용하여 설명된다. 도 6b에 도시된 퓨즈 소자는 대량의 전류가 흐른다. 따라서, 대량의 N-형 및 P-형 불순물이 그 저항값을 억제하기 위해 추가되는 것이 바람직하다. 보다 적은 발열로 단절하기 위해, 배선의 폭은 가능한 좁게, 바람직하게는 1 ㎛ 이하로 형성된다.
[제 2 실시예]
상술된 것과는 다른 퓨즈 메모리 회로를 사용하는 퓨즈 메모리 회로의 일 실시예가 도 7에 설명되어 있다. 도 7의 퓨즈 소자는 캐패시터를 사용하며, 이는 캐패시터로서 기능하고, 개시 스테이지의 직류에 관하여 열려져 있다. 기록이 끝났을 때, 고전압이 절연막의 양 측부들에 제공된 퓨즈 소자의 양 전극들에 인가되고, 이것이 절연막을 파괴하여 단락-회로화하기 때문에, 양 단자들은 단락-회로화된다.
퓨즈 메모리 회로의 동작을 도 7을 사용하여 후술한다. 비록, 본 발명이 6-비트에 한정되지 않지만, 도 7에 도시된 퓨즈 메모리 회로는 단순화를 위해 6-비트 메모리 회로이다. 퓨즈 메모리 회로는 행 디코더(701), 열 디코더(72), 전압 승압 전원 회로(703), 증폭기(704), N-형 트랜지스터들(705 내지 710), 퓨즈 소자들(711 내지 716), 비트 라인들(717 내지 179), 워드 라인들(720, 721), 행 스위치들(722 내지 724), 스위치들(725, 726), 출력 배선(727), 부하 저항(728), 출력 단자(729), 전원(1) 및 전원(2)을 포함한다(도 7 참조). 전원 1은 Hi 전위를 설정하도록 기능하고, 반면에 전원 2는 Lo 전위를 설정하도록 기능한다. 하기의 설명에서, 트랜지스터들(705 내지 710)은 N-형 트랜지스터들이다.
예로서, 트랜지스터(705) 및 퓨즈 소자(711)를 구비하는 메모리 셀(700)에 대하여 설명한다.
먼저, 개시 스테이지에서 데이터를 독출하는 경우를 설명한다. 퓨즈 소자들(711 내지 716)은 개시 스테이지에 캐패시터들로서 기능하며, 그에 의해 트랜지스터들(705, 708)은 직류 흐름을 갖는 비트 라인(717)에 접속되지 않고, 트랜지스터 들(706, 709)은 직류 흐름을 갖는 비트 라인(718)에 접속되지 않으며, 트랜지스터들(707, 710)은 직류 흐름을 갖는 비트 라인(719)에 접속되지 않는다.
메모리 셀(700)의 데이터를 독출하는 경우에, 열 디코더(702)가 워드 라인(720)을 선택하도록 동작되고, 그래서 트랜지스터들(705 내지 707)이 온 전환된다. 그 후, 행 디코더(701)가 행 스위치(722)를 온 전환하도록 동작되며, 그래서 비트 라인(717) 및 출력 배선(727)이 서로 접속된다. 후속하여, 스위치(726)가 온 전환되어 출력 배선(727)을 부하 저항(728) 및 증폭기(704)에 접속한다. 이때, 스위치(725)는 오프 전환된다.
트랜지스터(705)가 온 전환될 때, 트랜지스터(705) 및 비트 라인(717)이 직류 흐름으로 서로 접속되지 않기 때문에 어떠한 전류도 트랜지스터(705)에 흐르지 않는다. 따라서, 부하 저항(728)에 어떠한 전류도 흐르지 않으며, 그러므로 증폭기(704)의 입력 전위는 Hi가 된다. 개시 상태에서 메모리 셀들은 모두 동일하며, 그러므로 소정의 트랜지스터가 온 전환되었을 때, 출력은 Hi이다.
메모리 셀(700)의 출력이 Lo인 경우를 후술한다.
메모리 셀(700)의 데이터를 독출하는 경우에, 열 디코더(702)가 워드 라인(720)을 선택하도록 동작되고, 그래서 트랜지스터들(705 내지 707)이 온 전환된다. 그 후, 행 디코더(701)가 행 스위치(722)를 온 전환하도록 동작하며, 그래서 비트 라인(717) 및 출력 배선(727)이 서로 접속된다. 후속하여, 스위치(726)가 온 전환되어 출력 배선(727)을 부하 저항(728) 및 증폭기(704)에 접속한다. 이때, 스위치(725)는 오프 전환된다.
트랜지스터(705)가 온 전환될 때에도 메모리 셀(700)의 Lo 출력을 얻기 위해서, 퓨즈 소자(711)는 직류 흐름과 접속될 필요가 있다. 퓨즈 소자(711)가 직류 흐름에 접속될 때, 전류는 전원(1)으로부터 부하 저항(728), 스위치(726), 출력 배선(727), 행 스위치(722), 비트 라인(717), 퓨즈 소자(711), 트랜지스터(705) 및 전원(2)으로 흐른다. 이 전류에 의한 전위 강하(potential drop)로 인해, 메모리 셀(700)의 출력은 Lo 가 된다. 그러므로, 증폭기(704)의 입력 전위는 전원(2)의 전위와 같고, 그에 의해 출력 단자(729)에 Lo가 출력된다. 스위치(725)는 오프 전환된다는 것을 주의하여야 한다.
Lo를 출력하도록 메모리 셀(700)에 데이터를 기록하는 경우를 다음에 설명한다. 열 디코더(702)는 워드 라인(720)을 선택하도록 동작되며, 그래서 트랜지스터들(705 내지 707)이 온 전환된다. 그 후, 행 디코더(701)는 행 스위치(722)를 온 전환하도록 동작되며, 그래서, 비트 라인(717) 및 출력 배선(727)이 서로 접속된다. 이때, 스위치(725)는 온 전환되고, 스위치(726)는 오프 전환된다. 스위치(725)가 온 전환될 때, 출력 배선(727)은 전압 승압 전원 회로(703)에 접속되고, 그에 의해, 고전압이 인가된다. 퓨즈 소자(711)는 행 스위치(722)를 통해 출력 배선(727)에 접속되고, 트랜지스터(705)는 온 전환된다. 따라서, 고전압이 퓨즈 소자(711)의 양 단자들에 인가되며, 퓨즈 소자(711)는 그를 통한 전류 흐름으로 인해 단락-회로화된다.
이 방식으로, Lo가 기록되는 메모리 셀의 퓨즈 소자를 단락-회로화함으로써 불휘발성 메모리 회로가 실현될 수 있다.
단락-회로화된 그 캐패시터에 의해 사용되는 퓨즈 소자를 도 8의 단면도를 사용하여 설명한다. 얇은 절연막(802)이 제 1 전도층(801)과 제 2 전도층(803) 사이에 개재된다. 고전압이 제 1 전도층(801)과 제 2 전도층(803) 사이에 인가되며, 그래서 절연막(802)이 파괴되고, 제 1 전도층(801)과 제 2 전도층(803)은 단락-회로화 된다.
[제 3 실시예]
안테나로부터의 입력 신호를 정류, 안정화 및 전압 승압함으로써 고전압을 생성하는 대신, 외부적 고전압 전원(903)에 의해 퓨즈 메모리에 데이터가 기록되는 경우를 예시적으로 도 9를 사용하여 설명한다. 도 9에서, 도 7에 도시된 단락-회로화된 캐패시터가 됨으로써 사용되는 퓨즈 소자가 마찬가지로 사용될 수 있지만, 도 5에 도시된 저항을 단절시킴으로써 사용되는 퓨즈 소자가 사용된다. 이런 외부적 고전압 전원(903)에 의한 기록은 칩이 검사되는 동안 데이터가 기록되는 경우에 적합하다. LSI를 위한 테스트 장치는 일반적으로, 데이터를 기록하기 위해 사용될 수 있는 고전압 전원을 갖추고 있다. 칩의 전기적 검사 이후, 패드(930)가 검사 프로브를 통해 외부적 고전압 전원(903)에 접속되며, 그래서, 기록이 수행된다. 그 동작을 후술한다.
퓨즈 메모리 회로는 행 디코더(901), 열 디코더(902), 외부적 고전압 전원(903), 증폭기(904), N-형 트랜지스터들(905 내지 910), 퓨즈 소자들(911 내지 916), 비트 라인들(917 내지 919), 워드 라인들(920, 921), 행 스위치들(922 내지 924), 스위치들(925, 926), 출력 배선(927), 메모리 부하 저항(928), 출력 단자(929), 전원(1) 및 전원(2)을 구비한다(도 9 참조). 전원 1은 Hi 전위를 설정하도록 기능하고, 반면에 전원 2는 Lo 전위를 설정하도록 기능한다. 트랜지스터들(905 내지 910)이 P-형 트랜지스터들인 경우에, 전원 1은 Lo 전위를 설정하도록 기능하고, 전원 2는 Hi 전위를 설정하도록 기능한다는 것을 주의하여야 한다. 하기의 설명에서, 트랜지스터들(905 내지 910)은 N-형 트랜지스터들이다.
예로서, 트랜지스터(905)와 퓨즈 소자(911)를 구비하는 메모리 셀(900)에 대해 설명한다.
먼저, 개시 스테이지에서 데이터를 독출하는 경우를 설명한다. 퓨즈 소자들(911 내지 916)은 개시 스테이지에 전기 배선들로서 기능하며, 그에 의해 트랜지스터들(905, 908)은 비트 라인(917)에 접속되고, 트랜지스터들(906, 909)은 비트 라인(918)에 접속되며, 트랜지스터들(907, 910)은 비트 라인(919)에 접속된다.
메모리 셀(900)의 데이터를 독출하는 경우에, 열 디코더(902)는 워드 라인(920)을 선택하도록 동작되며, 그래서, 트랜지스터들(905 내지 907)이 온 전환된다. 그 후, 행 디코더(901)가 행 스위치(922)를 온 전환하도록 동작되며, 그래서, 비트 라인(917)과 출력 배선(927)이 서로 접속된다. 후속하여, 스위치(926)가 온 전환되어 출력 배선(927)을 메모리 부하 저항(928) 및 증폭기(904)에 접속한다. 이때, 스위치(925)는 오프 전환된다.
트랜지스터(905)가 온 전환될 때, 전류는 전원(1)으로부터 메모리 부하 저항(928), 스위치(926), 출력 배선(927), 행 스위치(922), 비트 라인(917), 퓨즈 소자 (911), 트랜지스터(9050) 및 전원(2)으로 흐른다. 메모리 부하 저항(928)에서 전위 강하가 발생되며, 따라서, 증폭기(904)의 입력 전위는 트랜지스터(905)의 온 저항이 메모리 부하 저항(928)의 저항값보다 충분히 작은 경우에 Lo가 된다. 메모리 셀들은 개시 스테이지에서 모두 동일하며, 그러므로 출력은 트랜지스터들 중 소정의 것이 온 전환될 때 Lo가 된다.
메모리 셀(900)의 출력이 Hi인 경우를 다음에 설명한다.
메모리 셀(900)의 데이터를 독출하는 경우에, 열 디코더(902)는 워드 라인(920)을 선택하도록 동작되고, 그래서 트랜지스터들(905 내지 907)이 온 전환된다. 그 후, 행 디코더(901)가 행 스위치(922)를 온 전환하도록 동작되고, 그래서 비트 라인(917) 및 출력 배선(927)이 서로 접속된다. 후속하여, 스위치(926)가 온 전환되어 출력 배선(927)을 메모리 부하 저항(928) 및 증폭기(904)에 접속한다. 이때, 스위치(925)는 오프 전환된다.
트랜지스터(905)가 온 전환된 경우에도 메모리 셀(900)의 Hi 출력을 얻기 위해, 퓨즈 소자(911)를 분리시킴으로써 열려질 필요가 있다. 이 때, 미소한 누설 전류를 제외한 어떠한 전류도 메모리 부하 저항(928)에 흐르지 않으며, 증폭기(904)의 입력 전압은 전원(1)의 전위와 같고, 그에 의해 Hi가 출력 단자(929)에 출력된다. 스위치(925)는 오프 전환되어 있다는 것을 주의한다.
Hi를 출력하도록 메모리 셀(900)에 데이터를 기록하는 경우를 후술한다. 열 디코더(902)는 워드 라인(920)을 선택하도록 동작되며, 그래서 트랜지스터들(9905 내지 907)이 온 전환된다. 그 후, 행 디코더(901)는 행 스위치(922)를 온 전환하 도록 동작되며, 그래서, 비트 라인(917) 및 출력 배선(927)이 서로 접속된다. 이 때, 스위치(925)가 온 전환되며, 반면에 스위치(926)는 오프 전환된다. 스위치(925)가 온 전환되었을 때, 출력 배선(927)은 패드(930)를 통해 외부 고전압 전원(903)에 접속되며, 그에 의해 고전압이 인가된다. 퓨즈 소자(911)는 행 스위치(922)를 통해 출력 배선(927)에 접속되며, 트랜지스터(905)는 온 전환된다. 따라서, 퓨즈 소자(911)의 양 단자들에 고전압이 인가되며, 퓨즈 소자(911)는 그를 통한 전류 흐름으로 인해 단절된다.
이 방식으로, Hi가 기록된 메모리 셀의 퓨즈 소자를 단절시킴으로써, 불휘발성 메모리 회로가 실현될 수 있다.
[제 4 실시예]
안정화 전원 회로를 도 20을 사용하여 예시적으로 설명한다. 안정화 전원 회로는 기준 전압 회로 및 버퍼 증폭기를 구비한다. 기준 전압 회로는 저항(2201) 및 다이오드 접속 트랜지스터들(2202, 2203)을 포함하며, 이는 트랜지스터들의 두 VGS들을 위한 기준 전압(reference voltage)을 생성한다. 버퍼 증폭기는 트랜지스터들(2205, 2206)에 의해 구성된 차동 회로, 트랜지스터들(2207, 2208)에 의해 구성된 전류 미러 회로 및 전류 공급 저항(2204), 트랜지스터(2209) 및 저항(2210)에 의해 구성된 공용 소스 증폭기를 포함한다.
출력 단자로부터 흐르는 전류가 클 때, 트랜지스터(2209)에 공급되는 전류는 작은 반면에, 출력 단자로부터 흐르는 전류가 작을 때, 트랜지스터(2209)에 공급되 는 전류는 크다. 동작은 저항(2210)으로부터 흐르는 전류가 거의 일정하도록 수행된다. 부가적으로, 출력 단자의 전위는 기준 전압 회로와 거의 동일한 값을 갖는다. 비록, 본 발명이 상술한 것에 한정되지 않으며, 다른 구성을 마찬가지로 가질 수 있지만, 여기서, 안정화 전원 회로는 기준 전압 회로 및 버퍼 증폭기를 구비한다.
[제 5 실시예]
도 15를 사용하여, 실시 형태에서 설명된 디코더, 선택기, 기록 회로 및 판독 회로 같은 로직 회로부와 메모리 소자를 위해 사용되는 TFT들을 동시에, 동일 절연 기판 위에 제조하는 방법을 설명한다. 본 발명에 따른 로직 회로부 및 메모리부를 위해 사용되는 반도체 소자가 그에 한정되지는 않지만, 본 실시예에서, 반도체 소자로서, 부동 게이트(floating gate), N-형 TFT 및 P-형 TFT를 구비하는 N-형 메모리 소자가 예시적으로 사용된다. 부가적으로, 이 제조 방법은 단지 예일 뿐이며, 절연 기판위의 제조 방법을 제한하는 것은 아니다.
먼저, 기저막(3001, 3002)이 실리콘 산화물 막, 실리콘 질화물 막 및 실리콘 산질화물 막 같은 절연막을 사용하여 유리 기판(3000) 위에 형성된다. 예로서, 10 nm 내지 200 nm의 두께를 갖는 실리콘 산질화물 막 및 50 nm 내지 200 nm의 두께를 갖는 수화된 실리콘 산질화물 막이 각각 기저막들(3001, 3002)로서 이 순서로 적층된다.
아일랜드형 반도체 층들(3003 내지 3005)은 알려진 레이저 결정화 또는 열 결정화를 비결정성 반도체 막에 적용함으로써 얻어진 결정 반도체 막으로 형성된다. 아일랜드 형 반도체 층들(3003 내지 3005)은 25 nm 내지 80nm의 두께를 갖도록 형성된다. 결정 반도체 막의 재료는 특정히 한정되지 않지만, 실리콘-게르마늄(SiGe) 합금이 사용되는 것이 바람직할 수 있다.
이 때, 메모리 소자를 위해 사용된 TFT의 반도체 층(3003)의 드레인 영역 및 소스 영역 중 하나에 전하를 내보내기 위한 중첩 영역을 제공하기 위해 처리를 수행할 수 있다.
후속하여, 게이트 절연 막(3006)은 아일랜드 형 반도체 층(3003 내지 3005)을 덮도록 형성된다. 게이트 절연막(3006)은 플라즈마 CVD 또는 스퍼터링에 의해 10 nm 내지 80nm의 두께를 갖는 실리콘 함유 절연막으로 형성된다. OTP 불휘발성 메모리의 경우에, 특히, 고온 전자 주입 및 전하 저장에 의한 기록이 중요하며, 그러므로 게이트 절연막은 소수의 터널 전류를 흐르게 하도록 40 nm 내지 80nm의 두께를 갖는 것이 바람직하다.
이 때, 제 1 전도층(3007 내지 3009)이 게이트 절연막(3006) 위에 형성되고, 정상 TFT의 게이트 전극을 위한 영역 및 부동 게이트 전극을 위한 영역을 제외한 에칭에 의해 제거된다.
제 2 게이트 절연막(3010)은 플라즈마 CVD 또는 스퍼터링에 의해 10 nm 내지 80 nm의 두께를 갖는 실리콘 함유 절연막을 사용함으로써 형성된다. 제 2 게이트 절연막(3010)은 메모리 소자의 영역을 제외한 에칭에 의해 제거된다.
후속하여, 제 2 전도층(3011 내지 3013)이 형성된다. 제 1 전도층(3007), 제 2 게이트 절연막(3010) 및 제 2 전도층(3011)이 이 순서로 기판 위에 적층되어 있는 적층된 층과, 제 1 전도층(3008) 및 제 2 전도층(3012)이 적층되어 있는 적층된 층 및 제 1 전도층(3009)과 제 2 전도층(3013)이 이 순서로 기판(정상 TFT) 위에 적층되어 있는 적층된 층이 동시에 에칭되어 메모리 소자의 제어 게이트 전극 및 부동 게이트 전극과 정상 TFT의 게이트 전극을 형성한다.
본 실시예에서, 제 1 전도층(3007 내지 3009)이 50 nm 내지 100 nm 두께의 TaN으로 형성되고, 제 2 전도층(3011 내지 3013)이 100 nm 내지 300 nm의 두께를 가진 W로 형성된다. 전도층의 재료는 특정하게 제한되지 않으며, Ta, W, Ti, Mo, Al 및 Cu 중 소정의 원소, 주 성분으로서 이런 원소를 함유하는 합금 재료 또는 합성 재료가 사용될 수 있다.
그 후, 제 1 불순물 영역(3014, 3015)을 형성하기 위해, 메모리 소자를 위해 사용되는 TFT에 N-형 도핑이 수행된다. 제 2 불순물 영역(3016, 3017)을 형성하기 위해 로직 회로부를 위한 P-형 TFT에 P-형 도핑이 수행된다. 후속하여, 로직 회로부를 위해 사용되는 N-형 TFT의 LDD 영역을 형성하기 위해, N-형 도핑이 수행되어 제 3 불순물 영역(3018, 3019)을 형성한다. 측벽(3020, 3021)이 형성된 이후, 로직 회로부를 위해 사용되는 N-형 TFT에 N-형 도핑이 수행되어 제 4 불순물 영역(3022, 3023)을 형성한다. 이런 도핑은 이온 도핑(ion doping) 또는 이온 주입(ion implantation)에 의해 수행될 수 있다. 상술한 단계들 전반에 걸쳐, 불순물 영역들이 각각 아일랜드형 반도체 층들내에 형성된다.
아일랜드형 반도체 층들내에 추가된 불순물 원소들이 활성화된다. 이 단계 는 어닐링 노(annealing furnace)를 사용하여 열적 어닐링에 의해 수행된다. 대안적으로, 레이저 어닐링 또는 급속 열적 어닐링(RTA)이 사용될 수 있다. 그 후, 열 처리가 아일랜드형 반도체 층들을 수화시키기 위해 3 % 내지 100 %의 수소를 함유하는 분위기에서 1 시간 내지 12 시간 동안 300 ℃ 내지 450 ℃로 수행된다. 수화를 위한 다른 수단으로서, 플라즈마 수화(플라즈마에 의해 여기된 수소를 사용)가 마찬가지로 수행될 수 있다.
다음에, 제 1 층간 절연막(3024)이 게이트 절연막(3006)과 거의 같은 10 nm내지 80 nm의 두께를 가지는 실리콘 산질화물 막을 사용하여 형성된다. 제 2 층간 절연막(3025)은 그 위에 아크릴 같은 유기 절연 재료를 사용하여 형성된다. 제 2 층간 절연막(3025)을 위한 유기 절연 재료 대신, 무기 절연 재료가 사용될 수 있다는 것을 주의하여야 한다. 무기 SiO2, 플라즈마 CVD(PCVD-SiO2)에 의해 생성된 SiO2, SOG(스핀 온 글래스; 코팅된 실리콘 산화물 막) 등이 무기 재료로서 사용된다. 두 개의 층간 절연막들을 형성한 이후, 접촉 구멍(contact hole)을 형성하기 위해 에칭이 수행된다.
그 후, 메모리부에서 아일랜드형 반도체 층의 소스 영역 및 드레인 영역과의 접점을 형성하기 위한 전극들(3026 내지 3027)이 형성된다. 유사하게, 전극들(3028, 3030)은 로직 회로부에 형성된다.
이 방식으로, 단일 드레인 구조를 가지는 P-형 TFT 및 LDD 구조를 가지는 N-형 TFT를 포함하는 로직 회로부와 부동 게이트를 가지는 N-형 메모리 소자를 포함 하는 메모리부가 동일 기판 위에 형성될 수 있다(도 15 참조).
[제 6 실시예]
본 실시예에서, 메모리부 및 로직 회로부를 형성하고, 이를 가요성 기판(flexible substate)에 전사하기 위한 방법이 도 16a 내지 17b를 사용하여 설명된다. 비록, 본 발명에서, 메모리부 및 로직 회로부에 포함된 반도체 소자들이 이에 한정되지는 않지만, 부동 게이트, N-형 TFT 및 P-형 TFT를 가지는 N-형 메모리 소자가 본 실시예에서 반도체 소자들의 예들로서 설명된다. 이 제조 방법은 단지 예일 뿐이며, 절연 기판상의 제조 방법을 제한하는 것은 아니다.
박리층(4000)이 절연 기판(3000) 위에 형성된다. 박리층(4000)을 위해, 비결정질 실리콘, 다결정 실리콘, 단결정 실리콘 및 미소 결정 실리콘(반결정질 실리콘 포함) 같은 주 성분으로서 실리콘을 함유하는 층이 사용될 수 있다. 박리층(4000)은 스퍼터링, 플라즈마 CVD 등에 의해 형성될 수 있다. 본 실시예에서, 비결정질 실리콘은 스퍼터링에 의해 약 500 nm의 두께로 형성되며, 이는 박리층(4000)으로서 사용된다. 후속하여, 제 2 실시예에 설명된 제조 단계들에 따라, 도 15에 도시된 바와 같은 메모리부 및 로직 회로부가 형성된다.
다음에, 제 3 층간 절연막(4001)이 제 2 층간 절연막(3025) 위에 형성되고, 패드(4002 내지 4005)가 형성된다. 전도성 재료는 Ag, Au, Cu, Pd, Cr, Mo, Ti, Ta, W, Al 등 중 하나 또는 복수의 금속들 및 그 금속 화합물들이다.
보호층(4006)은 패드(4002 내지 4005)를 덮도록 제 3 층간 절연막(4001) 위 에 형성된다. 보호층(4006)은 박리층(4000)이 후속 단계에서 에칭에 의해 제거될 때, 패드(4002 내지 4005)를 보호할 수 있는 재료로 형성된다. 예로서, 물 또는 알콜내에 용해될 수 있는 에폭시 수지, 아크릴 수지 또는 실리콘 수지가 보호층(4006)을 형성하도록 전체 표면에 인가된다(도 16a).
트렌치(4007)는 박리층(4000)을 박리시키기 위해 형성된다(도 16b 참조). 트렌치(4007)는 박리층(4000)을 드러내기에 충분히 깊어지는 것만을 필요로 한다. 에칭, 다이싱, 스크라이빙 등이 트렌치(4007)를 형성하기 위해 사용될 수 있다.
그 후, 박리층(4000)이 에칭에 의해 제거된다(도 17a 참조). 본 실시예에서, 플로오린 할라이드(fluorine halide)가 에칭 가스로서 사용되며, 이는 트렌치(4007)로부터 주입된다. 본 실시예에서, 예로서, ClF3(클로린 트리플루오라이드)이 하기의 조건, 즉, 350℃의 온도, 300 sccm의 유량, 6 Torr의 압력 및 3시간의 처리 시간에 따른 에칭을 위해 사용될 수 있다. 대안적으로, 질소 및 ClF3의 혼합 가스가 마찬가지로 사용될 수 있다. ClF3 같은 플루오린 할라이드를 사용함으로써, 박리층(4000)은 절연 기판(3000)을 박리시키도록 선택적으로 에칭된다. 플루오린 할라이드는 액체 또는 가스일 수 있다는 것을 주의하여야 한다.
후속하여, 박리된 메모리부 및 로직 회로부는 접착제 재료(4008)로 지지체(4009)에 부착된다(도 17b 참조). 접착제 재료(4008)로서, 지지체(4009)와 기저막들(3001)을 서로 접착할 수 있는 재료가 사용된다. 예로서, 반응 경화성 접착제 재료, 열 경화성 접착제 재료, 자외선 경화성 접착제 재료 같은 광 경화성 접착제 재료 및 혐기성 접착제 재료 같은 다양한 경화성 접착제 재료들이 사용될 수 있다.
지지체(4009)를 위해, 가요성 페이퍼 또는 플라스틱 같은 유기 재료가 사용될 수 있다. 가요성 무기 재료가 마찬가지로 사용될 수 있다. 집적 회로내에 발생된 열을 확산시키기 위해, 지지체(4009)는 약 2 W/mK 내지 30 W/mK의 높은 열 전도성을 가지는 것이 바람직하다.
절연 기판(3000)으로부터 메모리부 및 로직 회로부내의 집적 회로들을 박리시키기 위한 방법에 대하여, 본 발명은 본 실시예에서와 같이 실리콘 막의 에칭을 적용하는 것에 의한 방법에 한정되지 않으며, 다양한 방법이 사용될 수 있다는 것을 주의하여야 한다. 예로서, 금속 산화물 막이 고 내열성을 가지는 기판과 집적 회로 사이에 제공되고, 그 후, 집적 회로가 박리되도록 취화시키기 위해 결정화된다. 대안적으로, 집적 회로가 기판으로부터 박리되도록 박리층이 레이저 조사에 의해 파괴될 수 있다. 대안적으로, 집적 회로가 형성된 기판은 기계적 방식으로 절단되거나, 집적 회로가 기판으로부터 박리되도록 용액이나 가스를 사용하여 에칭에 의해 제거될 수 있다.
물체의 표면이 곡면이고, 곡면에 부착된 ID 칩의 지지체가 버스-바(bus-bar)를 이동시킴으로써 원통형 표면 또는 원추형 표면 같은 곡선을 그리도록 굴곡되는 경우에, TFT의 캐리어 흐름의 방향 및 버스-바의 방향은 동일한 것이 바람직하다. 상술된 구조에 따라서, 지지체의 굴곡은 TFT의 물성에 덜 영향을 준다. 또한, 집적 회로의 1 % 내지 30 %의 면적 비율을 점유하도록 아일랜드형 반도체 막을 형성함으로써, 지지체의 굴곡으로 인해 TFT의 물성이 영향받는 것이 보다 억제될 수 있 다. 본 실시예는 상술한 실시 형태 및 실시예들과 조합하여 구현될 수 있다.
[제 7 실시예]
가요성 ID 태그가 박리 프로세스(peeling process)에 의해 구성되는 경우가 도 21a 및 21b를 사용하여 예시적으로 설명된다. ID 태그는 박리 프로세스에 의해 형성된 ID 칩(2302) 및 가요성 보호층들(2301, 2303)을 포함한다. 본 실시예에서, 안테나(2304)는 ID 칩(2302) 위에 형성되지 않으며, 보호층(2303)위에 형성되어 ID 칩(2302)에 전기 접속된다. 도 21a에서, 안테나(2304)가 보호층(2303) 위에 형성되지만, 이는 마찬가지로 보호층(2301) 위에도 형성될 수 있다. 안테나(2304)는 은, 구리 또는 그들에 의해 코팅된 금속으로 형성되는 것이 바람직하다. ID 칩(2302) 및 안테나(2304)는 UV 처리에 의해 이방성 전도성 막으로 서로 접속되지만, 접속 방법은 이에 한정되지 않는다.
도 21b는 도 21a의 단면도이다. ID 칩(2302)의 두께는 5㎛ 이하, 바람직하게는 0.1 내지 3㎛이다. 보호층들(2301, 2303)의 각 두께에 대하여, 보호층들(2301, 2303)의 총 두께가 d인 경우, (d/2)±30 ㎛이 적합하며, (d/2)±10 ㎛이 가장 적합하다. 보호층들(2301, 2303)의 각 두께는 10 ㎛ 내지 200㎛인 것이 바람직하다. ID 칩(2302)의 영역은 5 mm2 이하, 그리고, 바람직하게는 0.3 mm2 내지 4 mm 2이다.
보호층들(2301, 2303)은 유기 수지 재료로 형성되며, 굴곡(bending)에 대하 여 강한 구조를 갖는다. 박리 처리에 의해 구성된 ID 칩(2302) 자체는 또한 단결정 반도체와 비해 굴곡에 대해 강하며, 그에 의해, 이는 보호층들(2301, 2303)에 밀접하게 부착될 수 있다. 보호층들(2301, 2303)에 의해 개재된 이 ID 칩(2302)은 표면 위에 또는 다른 개별 대상물의 내측에 추가로 배치될 수 있다. 부가적으로, 이는 종이내에 매설될 수 있다.
[제 8 실시예]
ID 칩에 의해 그려진 원호에 TFT가 수직으로 배치되는 경우인 ID 칩이 곡면에 부착되는 경우를 도 19를 사용하여 설명한다. 도 19에 도시된 ID 칩의 TFT는 전류 흐름의 방향 또는 소스 전극에 대한 게이트 전극, 드레인 전극의 위치가 응력에 의해 덜 영향받도록 선형이다. 이 방식으로 배치함으로써, TFT 물성의 변동이 억제될 수 있다. 부가적으로, TFT의 결정 방향은 전류 흐름의 방향과 동일하다. TFT의 결정이 CWLC 등에 의해 형성되는 경우에, 이는 0.35 V/dec 이하의 S 값(바람직하게는 0.09 V/dec 내지 0.25 V/dec) 및 100 cm2/Vs 이상의 이동도를 갖도록 형성될 수 있다.
이런 TFT로 구성된 19-스테이지 링 발진기는 3 V 내지 5 V의 전원 전압으로 1 MHz 이상, 바람직하게는 100 MHz 이상의 발진 주파수를 나타낸다. 3 V 내지 5 V의 전원 전압으로, 인버터의 스테이지당 지연 시간은 26 ns, 바람직하게는 0.26 ns 이하이다.
TFT 같은 활성 소자가 응력으로 인해 손상되는 것을 방지하기 위해서, TFT 같은 활성 소자의 활성 영역(실리콘 아일랜드 영역)은 전체 영역의 5 % 내지 50 %로 점유되는 것이 바람직하다.
TFT 같은 활성 소자를 제외한 영역에서, 베이스 절연 재료, 층간 절연 재료 및 배선 재료가 주로 제공된다. TFT의 활성 영역을 제외한 영역은 전체 영역의 60 % 이상인 것이 바람직하다.
활성 소자의 활성 영역의 두께는 20 nm 내지 200 nm, 전형적으로는 40 nm 내지 170 nm, 그리고, 바람직하게는 45 nm 내지 55 nm 또는 145 nm 내지 155 nm이다.
[제 9 실시예]
본 실시예에서, 본 발명을 사용하는 회로에 외부 안테나가 제공되는 경우를 도 10a 내지 도 11c를 사용하여 예시적으로 설명한다.
도 10a는 안테나의 시트에 의해 회로가 둘러싸여지는 경우를 도시한다. 안테나(1001)는 기판(1000) 위에 형성되며, 본 발명을 사용하는 회로(1002)가 그에 접속된다. 도 10a에서, 회로(1002)는 안테나(1001)에 의해 둘러싸여지지만, 안테나(1001)는 전체 표면을 덮을 수 있으며, 전극들을 가지는 회로(1002)가 그에 부착될 수 있다.
도 10b는 얇은 안테나가 회로를 둘러싸도록 배치된 경우를 도시한다. 안테나(1004)는 기판(1003) 위에 형성되며, 본 발명을 사용하는 회로(1005)가 그에 접속된다. 안테나의 배선은 이에 한정되지 않는다는 것을 주의하여야 하다.
도 10c는 고주파수 안테나가 제공되는 경우를 도시한다. 안테나(1007)는 기판(1006) 위에 형성되며, 본 발명을 사용하는 회로(1008)가 그에 접속된다.
도 10d는 안테나가 180°이내에서 전방향성(소정의 방향으로부터 전파들을 수신할 수 있는)인 경우를 도시한다. 안테나(1010)는 본 발명을 사용하는 회로(1011)가 접속되는 기판(1009) 위에 형성된다.
도 10e는 안테나가 긴 바(bar) 형상인 경우를 도시한다. 안테나(1013)는 본 발명을 사용하는 회로(1014)가 접속되는 기판(1012) 위에 형성된다.
본 발명을 사용하는 회로 및 이들 안테나들은 공지된 방법으로 접속될 수 있다. 예로서, 안테나 및 회로는 와이어 본딩(wire bonding) 또는 범프 접속(bump bonding)에 의해 접속될 수 있다. 대안적으로, 칩으로서 형성된 회로의 표면은 안테나에 부착되는 전극으로서 사용될 수 있다. 후자의 방법에서, 회로는 ACF(이방성 전도성막)를 사용하여 안테나에 부착될 수 있다.
안테나의 적절한 길이는 수신을 위해 사용되는 주파수에 의존하여 다르다. 일반적으로, 안테나는 주파수의 정수 분율 만큼 길다. 예로서, 주파수가 2.45 GHz인 경우에, 안테나의 길이는 약 60 mm(1/2 파장) 또는 약 30 mm(1/4 파장)인 것이 적합하다.
또한, 본 발명의 회로상에 다른 기판을 부착하고, 그 위에 안테나를 형성할 수 있다. 도 11a 내지 도 11c는 기판이 그 위에 부착되며, 나선형 안테나가 그 위에 제공되어 있는 회로의 상면도 및 단면도를 도시한다.
본 실시예는 단지 일 예를 설명하고 있으며, 안테나의 형상을 한정하는 것은 아니라는 것을 주의하여야 한다. 본 발명은 안테나의 소정의 형태로 구현될 수 있다. 본 실시예는 실시 형태 및 제 1 내지 제 7 실시예 중 소정의 것과 조합하여 구현될 수 있다.
[제 10 실시예]
본 실시예에서, TFT를 포함하는 박막 지적 회로를 제조하는 방법이 도 22a 내지 도 24b를 참조로 상세히 설명된다. 단순성을 위해, 여기서, N-형 및 P-형 TFT들을 가지는 메모리부 및 CPU의 단면 구조를 설명함으로써, 제조 방법을 설명한다.
먼저, 박리층(61)이 기판(60) 위에 형성된다(도 22a). 박리층(61)은 여기서 저압 CVD에 의해 유리 기판(예로서, 코닝 인코포레이티드의 제품인 1737 기판) 위에 50 nm(500 Å)의 두께를 가지는 a-Si 막(비결정질 실리콘 막)으로 형성된다. 기판에 대하여, 석영 기판, 알루미나 같은 절연 재료로 이루어진 기판, 실리콘 웨이퍼 기판, 후속 단계의 열처리에 대한 충분한 내열성을 가지는 플라스틱 기판 등이 유리 기판과 마찬가지로 사용될 수 있다.
박리층에 대하여, 다결정 실리콘, 단결정 실리콘, SAS(미소-결정 실리콘이라고도 지칭되는 반결정질 실리콘) 및 비결정질 실리콘 같은 주 성분으로서 실리콘을 함유하는 층이 사용되는 것이 적합하지만, 본 발명은 이에 한정되지 않는다. 박리층은 플라즈마 CVD 또는 스퍼터링 및 저압 CVD에 의해 형성될 수 있다. 부가적으로, 인 같은 불순물로 도핑된 막이 마찬가지로 사용될 수 있다. 박리층의 두께는 50 nm 내지 60 nm인 것이 바람직하지만, SAS를 사용하는 경우에는 30 nm 내지 50 nm이 될 수 있다.
다음에, 보호층(55)(기저막 또는 기저 절연막이라고도 지칭됨)이 박리층(61) 위에 형성된다(도 22a). 여기서, 보호층(55)은 기판 위에 100 nm의 두께를 가지는 SiON이, 50 nm의 두께를 가지는 SiNO막 및 100 nm의 두께를 가지는 SiON 막이 이 순서로 형성되어 이루어진 3개 층들에 의해 구성되지만, 층들의 재료, 두께 및 수는 이에 한정되지 않는다. 예로서, SiON 막으로 이루어진 최저층 대신, 실록산 같은 내열성 수지가 스핀 코팅, 슬릿 코팅, 적상(droplet) 배출 등에 의해 0.5 ㎛ 내지 3㎛의 두께로 형성될 수 있다. 대안적으로, 실리콘 질화물 막(예로서, SiN, Si3N4)이 사용될 수 있다. 부가적으로, 각 두께는 0.05 ㎛ 내지 3㎛인 것이 바람직하며, 필요에 따라 이 범위 이내로 선택될 수 있다.
여기서, SiH4/O2 및 TEOS(테트라에톡시 실란)/O2 같은 혼합 가스를 사용하여 실리콘 산화물 막은 열적 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECR-CVD 등에 의해 실리콘 산화물 막이 형성될 수 있다. 실리콘 질화물 막은 SiH4/NH3의 혼합 가스를 사용하여 플라즈마 CVD에 의해 형성될 수 있다. SiON 막 및 SiNO 막은 통상적으로, SiH4/N2O의 혼합 가스를 사용하는 플라즈마 CVD에 의해 형성된다.
a-Si 같은 주 성분으로서 실리콘을 함유하는 재료가 박리층(61) 및 아일랜드형 반도체 막(57)을 위해 사용되는 경우에, SiOxNy가 접착을 보증하기 위해 그들과 접촉하도록 보호막으로서 사용될 수 있다는 것을 주의하여야 한다.
후속하여, CPU 또는 박막 집적 회로 디바이스의 메모리를 구성하기 위한 박막 트랜지스터(TFT)가 보호층(55) 위에 형성된다. 유기 TFT 및 박막 다이오드 같은 박막 활성 소자가 TFT와 마찬가지로 형성될 수 있다는 것을 주의하여야 한다.
TFT 형성 방법으로서, 아일랜드형 반도체 막(57)이 보호층(55) 위에 먼저 형성된다(도 22b). 아일랜드형 반도체 막(57)은 비결정성 반도체, 결정 반도체 또는 반결정질 반도체로 형성된다. 어떠한 경우에도, 실리콘, 실리콘 게르마늄(SiGe) 등을 주 성분으로서 포함하는 반도체 막이 사용될 수 있다.
여기서, 비결정질 실리콘이 70 nm의 두께로 형성되고, 그 표면이 니켈 함유 용액으로 처리된다. 열적 결정화가 500℃ 내지 750℃의 온도로 수행되어 결정 실리콘 반도체 막이 얻어진다. 그 후, 레이저 결정화에 의해 그 결정도가 향상된다. 성막 방법으로서, 플라즈마 CVD, 스퍼터링, LPCVD 등이 사용될 수 있다는 것을 주의하여야 한다. 그 결정화 방법으로서, 레이저 결정화, 열적 결정화 또는 촉매(예로서, Fe, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au)를 사용하는 열적 결정화가 사용될 수 있거나, 이런 방법들이 대안적으로 복수회 사용될 수 있다.
부가적으로, 비결정질 구조를 가지는 반도체 막의 결정화 처리에 대하여, 연속파 레이저가 사용될 수 있다. 결정화시 큰 입자 크기를 가지는 결정을 획득하기 위해, 연속파가 가능한 고상 레이저가 사용될 수 있으며, 기본파의 제 2 하모닉 내지 제 4 하모닉으로부터 적용하는 것이 바람직하다(이 경우의 결정화는 CWLC라 지 칭됨). 통상적으로, Nd:YVO4 레이저(기본파 : 1064 nm)의 기본파의 제 2 하모닉(532 nm) 또는 제 3 하모닉(355 nm)이 적용될 수 있다. 연속파 레이저가 사용될 때, 그 출력이 10 W인 연속파 YVO4 레이저로부터 출사된 레이저광이 비선형 광학 소자에 의해 하모닉으로 변환된다. 부가적으로, 공진기내에 비선형 광학 소자 및 YVO4 결정 또는 GdVO4 결정을 배치함으로써 하모닉을 출사하는 방법이 있다. 그 후, 레이저광은 대상물을 조사하기 위한 광학계를 사용하여 피조사면에서 직사각형 형상 또는 타원 형상으로 성형되는 것이 바람직하다. 이 경우에, 약 0.01 MW/cm2 내지 100 MW/cm2(바람직하게는 0.1 MW/cm2 내지 10 MW/cm2)의 파워 밀도가 필요하다. 그후, 약 10 cm/s내지 2000 cm/s의 속도로 레이저광에 대하여 이동시키면서 반도체 막이 조사되는 것이 바람직하다.
부가적으로, 펄스형 레이저가 사용되는 경우에, 수십 내지 수백 Hz의 주파수 대역을 갖는 펄스형 레이저가 일반적으로 사용되지만, 10 MHz 이상의 극도로 보다 높은 발진 주파수를 가지는 펄스형 레이저가 마찬가지로 사용될 수 있다(이 경우의 결정화는 MHzLC라 지칭됨). 반도체 막이 펄스형 레이저 광으로 조사된 이후, 반도체 막이 완전히 응고하기 위해 수십 내지 수백 nsec가 소요된다. 펄스형 레이저광이 10 MHz 이상의 발진 주파수를 가질 때, 용융 이후에 반도체 막이 응고될 때까지 이전 레이저 광 옆에 다음 펄스형 레이저광을 조사하는 것이 가능하다. 따라서, 종래의 펄스형 레이저의 경우와는 달리, 고체 위상과 액체 위상 사이의 경계면이 반도체 막내에서 연속적으로 이동될 수 있으며, 스캐닝 방향을 따라 연속적으로 성장된 결정 입자를 가지는 반도체 막이 형성된다. 구체적으로, 스캐닝 방향으로 10 ㎛ 내지 30 ㎛의 폭과 스캐닝 방향에 수직인 방향으로 약 1 ㎛ 내지 5 ㎛의 폭을 각각 가지는 결정 입자들의 덩어리를 형성할 수 있다. 스캐닝 방향으로 연장된 이런 단결정의 결정 입자를 형성함으로써, 적어도 TFT의 채널 방향으로 소수의 입자 경계를 가지는 반도체 막이 형성될 수 있다.
실록산 또는 내열성 수지가 보호층(55)을 위해 부분적으로 사용되는 경우에, 상술한 결정화시, 반도체 막으로부터의 열 누설이 방지될 수 있으며, 그에 의해, 결정화가 효율적으로 수행될 수 있다.
결정 실리콘 반도체 막이 이 방식으로 얻어진다. 그 결정들은 소스, 채널 및 드레인의 방향과 동일한 방향으로 정열되는 것이 바람직하다. 그 결정층의 두께는 20 nm 내지 200 nm(통상적으로는 40 nm 내지 170 nm, 보다 바람직하게는 50 nm 내지 150 nm)인 것이 바람직하다. 후속하여, 금속 촉매의 게터링(gettering)을 수행하기 위한 비결정질 실리콘 막이 그 사이에 산화물 막이 개재된 상태로 반도체 막 위에 형성되고, 500℃ 내지 750℃의 열처리가 게터링을 수행하기 위해 수행된다. 또한, TFT 소자로서의 임계값을 제어하기 위해, 붕소 이온이 1013 /cm2의 양으로 결정 실리콘 반도체 막에 주입된다. 아일랜드형 반도체 막(57)을 형성하기 위한 마스크로서 레지스트를 사용하여 에칭이 수행된다.
결정 반도체 막 형성을 위해, 디실란(Si2H6) 및 게르마늄 플루오라이드(GeF4) 의 소스 가스를 사용하여 LPCVD(저압 CVD)에 의해 다결정 반도체 막을 직접적으로 형성함으로써 결정 반도체 막이 마찬가지로 얻어질 수 있다. 가스의 유량비는 Si2H6/GeF4 = 20/0.9이며, 성막 온도는 400℃ 내지 500℃이며, He 또는 Ar이 캐리어 가스로서 사용되지만, 본 발명은 이들에 한정되지 않는다.
TFT의 채널 영역은 특히 1x1019 cm-3 내지 1x1022 cm-3, 바람직하게는 1x1019 cm-3 내지 5x1020 cm-3의 수소 또는 할로겐이 추가되는 것이 바람직하다. SAS의 경우에, 1x1019 cm-3 내지 2x1021 cm-3이 추가되는 것이 바람직하다. 어떠한 경우에도, 수소 또는 할로겐의 양은 IC 칩을 위해 사용된 단결정에 포함된 것 보다 많은 것이 바람직하다. 따라서, TFT부에서 생성될 수 있는 국지적 균열이 수소 또는 할로겐에 의해 종결될 수 있다.
그 후, 게이트 절연막(58)이 아일랜드형 반도체 막(57) 위에 형성된다(도 22b). 게이트 절연막(58)은 플라즈마 CVD, 스퍼터링 등 같은 박막을 형성하는 방법에 의해, 실리콘 질화물, 실리콘 산화물, 실리콘 질화물 산화물 또는 실리콘 산질화물을 함유하는 적층된 층 또는 단일 층으로 형성되는 것이 바람직하다. 적층된 층의 경우에, 예로서, 실리콘 산화물 막, 실리콘 질화물 막 및 실리콘 산화물 막이 이 순서로 기판 위에 적층되어 있는 3층 구조가 바람직하다.
후속하여, 게이트 전극(56)이 형성된다(도 22c). 여기서, Si 및 W(텅스텐)는 스퍼터링에 의해 적층되고, 게이트 전극(56)을 형성하기 위한 마스크로서 사용 된 레지스트(62)로 에칭된다. 말할 필요 없이, 게이트 전극(56)의 재료, 구조 및 형성 방법은 이들에 한정되지 않으며, 적절히 선택될 수 있다. 예로서, N-형 불순물 및 NiSi(니켈 실리사이드)로 도핑된 Si의 적층된 구조체 또는 TaN(탄탈륨 질화물) 및 W(텅스텐)의 적층된 구조체가 사용될 수 있다. 대안적으로, 게이트 전극(56)이 소정의 전도성 재료를 사용하여 단일 층으로 형성될 수 있다.
SiOx 등의 마스크가 레지스트 마스크 대신 사용될 수 있다. 이 경우에, 패터닝에 의한 SiOx, SiON 등으로 이루어진 마스크(하드 마스크라 지칭됨)를 형성하는 단계가 부가적으로 필요하며, 마스크의 막은 게이트 전극층이 원하는 폭으로 형성되도록 레지스트 마스크의 경우에 비해 에칭시 덜 감소된다. 대안적으로, 게이트 전극(56)은 레지스트(62)를 사용하지 않고, 적상 배출에 의해 선택적으로 형성될 수 있다.
전도성 재료에 대하여, 다양한 종류의 재료들이 전도성 막의 기능에 따라 선택될 수 있다. 부가적으로, 게이트 전극 및 안테나가 동시에 형성되는 경우에, 재료는 그 기능들을 고려하여 선택되는 것이 바람직하다.
에칭에 의한 게이트 전극 형성시의 에칭 가스로서, CF4, Cl2 및 O2 또는 Cl2 가스의 혼합 가스가 여기서 사용되지만, 본 발명은 이들에 한정되지 않는다.
후속하여, 레지스트(63)가 P-형 TFT들(70, 72)의 부분들을 덮도록 형성된다. N-형 불순물 원소(64)(통상적으로, P : 인 또는 As : 비소)가 마스크로서 게이트 전극을 사용하여 낮은 농도로 N-형 TFT들(69, 71)의 아일랜드형 반도체 막들내에 도핑된다(제 1 도핑 단계, 도 22d). 제 1 도핑 단계는 하기의 조건에 따라 수행된다 : 1x1013/cm2내지 6x1013/cm2의 양, 50 keV 내지 70 keV의 가속 전압. 그러나, 본 발명은 이에 한정되지 않는다. 제 1 도핑 단계에서, 한 쌍의 저농도 불순물 영역들(65)을 형성하기 위해 게이트 절연막(58)을 통해 쓰루 도핑(through doping)이 수행된다. 제 1 도핑 단계는 레지스트로 P-형 TFT 영역을 덮지 않고, 전체 표면에 수행될 수 있다는 것을 주의하여야 한다.
레지스트(63)가 애싱(ashing) 등에 의해 제거된 이후, 레지스트(66)는 N-형 TFT 영역을 덮도록 형성된다. P-형 불순물 원소(67)(통상적으로 B : 붕소)가 마스크로서 게이트 전극을 사용하여 고농도로 P-형 TFT들(70, 72)의 아일랜드형 반도체 막들내로 도핑된다(제 2 도핑 단계, 도 22e). 제 2 도핑 단계는 하기의 조건에 따라 수행된다 : 1x1016/cm2 내지 3x1016/cm2의 양 및 20 keV 내지 40 keV의 가속 전압. 그러나, 본 발명은 이에 한정되지 않는다. 제 2 도핑 단계에서, 한 쌍의 P-형 고농도 불순물 영역들(68)을 형성하기 위해 게이트 절연막(58)을 통해 쓰루 도핑이 수행된다.
레지스트(66)가 애싱 등에 의해 제거된 이후, 절연막(75)이 기판 위에 형성된다(도 23f). 여기서, SiO2 막은 플라즈마 CVD에 의해 100 nm의 두께로 형성된다. 그 후, 절연막(75) 및 게이트 절연막(58)이 자가 정렬 방식으로 측벽(76)을 형성하도록 에칭에 의해 제거된다(도 23g). 에칭 가스로서, CHF3 및 He의 혼합 가스가 사 용된다. 측벽 형성 단계는 이들에 제한되지 않는다는 것을 이해하여야 한다.
절연막이 마찬가지로 기판의 후면위에 형성되는 경우에, 절연막(75) 형성시, 후면 위의 절연막은 기판의 전체 표면을 덮는 레지스트를 마스크로서 사용하여 에칭에 의해 제거된다(후면 처리).
측벽(76)의 형성 방법은 상술한 것에 한정되지 않는다. 예로서, 도 24a 및 도 24b에 도시된 방법들이 마찬가지로 사용될 수 있다. 도 24a는 절연막(75)이 둘 이상의 적층된 층들로 형성되는 경우를 도시한다. 절연막(75)으로서, 예로서, 100 nm의 두께를 가지는 SiON(실리콘 산질화물)막과 200 nm의 두께를 갖는 LTO(저온 산화물)막이 적층된다. 여기서, SiON 막은 플라즈마 CVD에 의해 형성되고, SiO2 막은 저압 CVD에 의해 LTO 막으로서 형성된다. 그 후, 에치 백(etch back)이 수행된다. 따라서, 원호 형상 및 L 형상이 형성되는 측벽(76)이 형성된다.
도 24b는 게이트 절연막(58)이 에치-백 수행시 제거되지 않도록 에칭이 수행되는 경우를 도시한다. 이 경우를 위한 절연막(75)은 단일 층 또는 적층된 층으로 형성될 수 있다.
측벽은 후속 단계에서 고농도로 N-형 불순물로 도핑되고 이것이 저농도 불순물 영역 형성시 마스크로서 기능하거나, 아무것도 도핑되지 않은 오프셋 영역이 측벽(76) 아래에 형성된다. 상술한 측벽 형성 방법 중 소정의 것에서, 에치 백의 조건은 형성될 오프셋 영역 또는 저농도 불순물 영역의 폭에 따라 변경되는 것이 바람직하다.
후속하여, 레지스트(77)가 P-형 TFT 영역을 덮도록 형성된다. N-형 불순물 원소(78)(통상적으로 P 또는 As)가 게이트 전극(56) 및 측벽(76)을 마스크로서 사용하여 고농도로 도핑된다(제 3 도핑 단계, 도 23h). 제 3 도핑 단계는 하기의 조건에 따라 수행된다 : 1x1013/cm2 내지 5x1015/cm2의 양 및 60 keV 내지 100 keV의 가속 전압. 제 3 도핑 단계에서, 한 쌍의 N-형 고농도 불순물 영역(79)이 형성된다.
레지스트(77)가 애싱 등에 의해 제거된 이후, 불순물 영역의 열 활성화가 수행될 수 있다. 예로서, SiON 막이 50 nm의 두께로 형성되고, 그후, 열처리가 550℃에서 4시간 동안 질소 분위기에서 수행된다. 수소를 함유하는 SiNx 막이 100 nm의 두께로 형성되고, 1시간 동안 질소 분위기에서 410℃로 열처리가 수행되는 경우에, 결정 반도체막내의 결함이 개선될 수 있다. 이는 예로서, 결정 실리콘내의 댕글링 결합(dangling bond)을 종단할 수 있게 하며, 수소처리 단계 등이라 지칭된다. 그 후, SiON 막이 TFT를 보호하기 위한 캡 절연막으로서 600 nm의 두께로 형성된다. 상술한 수소처리 단계는 SiON 막이 형성된 이후 수행될 수 있다는 것을 주의하여야 한다. 이 경우에, SiNx 막 및 SiON 막이 연속적으로 형성될 수 있다. 이 방식으로, 절연막이 TFT 위에 SiON/SiNx 및 SiON의 3개 층을 적층함으로써 형성되지만, 구조 및 재료는 이들에 한정되지 않는다. 이런 절연막이 형성되는 것이 바람직하며, 그 이유는 이 또한 TFT를 보호하도록 기능하기 때문이라는 것을 주의하여야 한다.
후속하여, 층간막(53)이 TFT 위에 형성된다(도 23i). 층간막(53)에 대하여, 폴리이미드, 아크릴, 폴리아미드 및 실록산 같은 내열성 유기 수지가 사용될 수 있다. 형성 방법에 대하여, 스핀 코팅, 딥핑(dipping), 스프레이 도포, 적상 배출(droplet discharge)(예로서, 잉크젯법, 스크린 프린팅, 오프셋 프린팅), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등이 사용될 수 있다. 대안적으로, 실리콘 산화물 막, 실리콘 질화물, 실리콘 산질화물, PSG(인 유리), BPSG(인 및 붕소로 이루어진 유리) 및 알루미나 같은 무기 재료가 사용될 수 있다. 이들 절연막들은 마찬가지로 층간막(53)을 형성하도록 적층될 수 있다.
보호막(54)이 층간막(53) 위에 형성될 수 있다. 보호막(54에 대하여, DLC(다이아몬드형 탄소) 및 탄소 질화물(CN)을 함유하는 막, 실리콘 산화물 막, 실리콘 질화물 막, 실리콘 질화물 산화물 막 등이 사용될 수 있다. 형성 방법에 대하여, 플라즈마 CVD, 상압 플라즈마 등이 사용될 수 있다. 대안적으로, 폴리이미드, 아크릴, 폴리아미드, 레지스트 및 벤조사이클로부텐 같은 감광성 또는 비감광성 유기 재료 또는 실록산 같은 내열성 유기 수지가 사용될 수 있다.
층간막(53) 또는 보호막(54)과 후속 단계에서 형성된 배선의 전도성 재료 사이의 열 팽창 계수의 편차에 의해 생성되는 응력으로 인한 이들 막들의 막 분리 또는 균열을 방지하기 위해 충전재가 층간막(53) 또는 보호막(54)내에 혼합될 수 있다.
그 후, 레지스트가 형성되고, 접촉 구멍이 에칭에 의해 형성되며, 그래서, TFT들을 서로 접속하기 위한 배선(51) 및 외부 안테나에 대한 접속을 위한 접속 배 선(21)이 형성된다(도 23i). 접촉 구멍을 형성하기 위한 에칭 가스에 대하여, CHF3 및 He의 혼합 가스가 사용되지만, 본 발명은 이에 한정되지 않는다. 부가적으로, 배선(51) 및 접속 배선(21)은 동시에 동일 재료로 형성되거나, 개별적으로 형성될 수 있다. 여기서, TFT에 접속된 배선(51)은 스퍼터링 및 패터닝에 의해, Ti/TiN/Al-Si/Ti/TiN의 5개 층들로 형성된다.
Si를 Al층에 혼합함으로써, 배선이 패턴화될 때, 레지스트 이면체에 힐록이 생성되는 것이 방지될 수 있다. Si 대신, 약 0.5 %의 Cu가 혼합될 수 있다. 부가적으로, Ti 또는 TiN에 의해 Al-Si 층을 개재시킴으로써, 힐록 내성(hillock resistance)이 추가로 향상될 수 있다. 패터닝시, 상술한 SiON 등의 하드 마스크가 사용되는 것이 바람직하다. 이들 배선들의 재료 및 형성 방법은 이들에 한정되지 않으며, 게이트 전극을 형성하기 위해 상술된 재료가 마찬가지로 사용될 수 있다.
본 실시예에서, CPU(73), 메모리(74) 등을 형성하기 위한 TFT 영역 및 안테나에 대한 접속을 위한 단자부(80)가 일체로 형성된다. 본 실시예는 TFT 영역과 안테나가 일체로 형성되는 경우에도 적용될 수 있다. 이 경우에, 안테나는 층간막(53) 또는 보호막(54) 위에 형성되고, 그 후, 다른 보호막으로 덮혀지는 것이 바람직하다. 안테나의 전도성 재료에 대하여, Ag, Au, Al, Cu, Zn, Sn, Ni, Cr, Fe, Co, Ti 또는 그 합금이 사용될 수 있지만, 본 발명은 이에 한정되지 않는다. 배선 및 안테나는 서로 다른 재료들로 형성될 수 있다. 부가적으로, 배선 및 안테나는 높은 연성 및 전성을 가지는 금속 재료를 함유하도록, 보다 바람직하게는 그 두께가 변형으로 인한 응력을 견디기 위해 증가되도록 형성되는 것이 바람직하다.
형성 방법에 대하여, 막은 스퍼터링에 의해 전체 표면위에 형성되고, 레지스트 마스크로 패턴화되거나, 노즐(nozzle)을 사용한 적상 배출에 의해 선택적으로 형성될 수 있다. 여기에서 적상 배출은 잉크젯 방법에 부가하여 오프셋 인쇄, 스크린 인쇄 등을 포함한다. 배선 및 안테나는 동시에 형성되거나, 그들 중 하나가 먼저 형성되고, 그후 나머지가 중첩 형성되도록 개별적으로 형성될 수 있다.
상술된 단계들에 따라서, TFT를 포함하는 박막 집적 회로 디바이스가 얻어진다. 본 실시예에서, 상단 게이트 구조가 사용되지만, 저면 게이트 구조(역 스테거형 구조)도 마찬가지로 사용될 수 있다. TFT 같은 박막 활성 소자 영역(활성 소자)을 제외한 영역에서, 기저 절연막 재료, 층간 절연막 재료 및 배선 재료가 주로 제공된다. 이들은 전체 박막 집적 회로 디바이스의 바람직하게는 50 % 이상, 보다 바람직하게는 70 % 내지 95 % 이상을 점유한다. 이에 따라, IC 칩이 쉽게 굴곡될 수 있고, 그에 의해, ID 라벨 같은 그 완성된 제품이 쉽게 취급될 수 있다. 이 경우에, TFT부를 포함하는 활성 소자의 아일랜드형 반도체 영역(아일랜드)은 전체 박막 집적 회로 디바이스의 바람직하게는 1 % 내지 30%, 보다 바람직하게는 5 % 내지 15 %를 점유한다.
부가적으로, 도 23i에 도시된 바와 같이, 보호층 또는 층간막의 두께는 TFT의 반도체 층과 하부 보호층 사이의 거리(tunder)와, 상부 층간막(또는, 형성되는 경 우에는 상부 보호층)에 대한 반도체층의 거리(tover)가 박막 집적 회로 디바이스내에서 동일 또는 거의 동일해지도록 바람직하게 제어된다. 이 방식으로 박막 집적 회로 디바이스의 중간에 반도체층을 배치함으로써, 반도체층에 인가되는 응력이 경감되고, 그에 의해 균열의 발생이 방지될 수 있다.
[제 11 실시예]
본 실시예에서, 본 발명의 반도체 디바이스는 IC 카드, IC 태그, RFID, 위성 중계기(transponder), 지폐, 유가 증권, 패스포트, 전자 기기, 가방 및 의복에 적용될 수 있다. IC 카드, ID 태그, ID 칩등의 예가 도 18a 내지 도 18h를 사용하여 설명된다.
도 18a는 개체의 식별을 위해, 그리고, 집적 회로내의 재기록가능한 메모리를 사용함으로써 현금을 사용하지 않고 지불이 이루어질 수 있게 하는 크레디트 카드 또는 전자 화폐로서 사용될 수 있는 IC 카드를 예시한다. 본 발명을 사용하는 회로부(2001)는 IC 카드(2000)에 통합된다.
도 18b는 그 축약성에 의해 특정 장소에 대한 진입을 관리하기 위해, 개체의 식별을 위해 사용될 수 있는 ID 태그를 예시한다. 본 발명을 사용하는 회로부(2011)는 ID 태그(2010)에 통합된다.
도 18c는 슈퍼마켓 같은 소매점에서 상품 관리를 위해 상품(2020)에 ID 칩(2022)이 부착되는 경우를 예시한다. 본 발명은 ID 칩(2022)내의 회로에 적용된 다. 이 방식으로 ID 칩을 사용함으로써, 재고 관리가 단순화될 뿐만 아니라, 좀도둑질 등이 마찬가지로 방지될 수 있다. 도 18c에서 ID 칩(2022)이 분리되는 것을 방지하기 위해 접착을 위해 보호막(2021)이 제공되지만, ID 칩(2022)은 접착제로 직접 부착될 수 있다. 또한, 제 2 실시예에서 언급된 바와 같은 가요성 기판이 상품에 부착하기 위한 ID 칩(2022)을 형성하기 위해 사용되는 것이 바람직하다.
도 18d는 식별을 위한 ID 칩이 제조시 상품에 통합되는 경우를 예시한다. 도 18d에서, ID 칩(2031)은 디스플레이의 하우징(2030)에 통합된다. 본 발명은 ID 칩(2031)내의 회로에 적용된다. 이런 구조에서, 상품의 제조업자의 식별, 배포 관리, 제고품 같은 것이 단순화될 수 있다. 본 명세서에서 디스플레이의 하우징이 예로서 취해졌지만, 본 발명은 이에 한정되지 않으며, 다양한 전자 기기 및 대상물들에 적용될 수 있다는 것을 인지하여야 한다.
도 18e는 대상물들을 수송하기 위한 배송 태그를 예시한다. 도 18e에서, ID 칩(2041)이 배송 태그(2040)에 통합된다. 본 발명은 ID 칩(2041)내의 회로에 적용된다. 이런 구조에서, 도착지의 선택 및 상품의 배포 관리가 단순화될 수 있다. 배송 태그는 여기서 대상물을 묶는 줄에 고정되지만, 본 발명은 이에 한정되지 않으며, 태그는 밀봉재 등으로 대상물에 직접 부착될 수 있다.
도 18f는 서적(2050)에 통합된 ID 칩(2052)을 예시한다. 본 발명은 ID 칩(2052)내의 회로에 적용된다. 이런 구조에서, 서점에서의 배포 관리, 도서관에서의 대출 관리 등이 단순화될 수 있다. 도 18f에서, 보호막(2051)이 ID 칩(2052)이 분리되는 것을 방지하기 위한 접착제로 사용되지만, ID 칩(2052)은 접착제로 직접 적으로 부착되거나, 서적(2050)의 서적 표지에 통합될 수 있다.
도 18g는 지폐(2060)에 통합된 ID 칩(2061)을 예시한다. 본 발명은 ID 칩(2061)내의 회로에 적용된다. 이런 구조에서, 위조 지폐의 순환이 조기에 방지될 수 있다. ID 칩(2061)은 ID 칩(2061)이 지폐의 특성으로 인해 분리되는 것을 방지하도록 지폐(2060)내에 매설되는 것이 바람직하다. 본 발명은 유가 증권 및 패스포트와 지폐같은 종이로 이루어진 대상물에 적용될 수 있다.
도 18h는 신발(2070)에 통합된 ID 칩(2072)을 예시한다. 본 발명은 RFID 칩(2072)내의 회로에 적용된다. 이런 구조에서, 상품의 제조업자 식별, 배포 관리 등이 단순화될 수 있다. 도 18h에서, 보호막(2071)이 ID 칩(2072)의 분리를 방지하기 위해 접착제로 제공되었지만, ID 칩(2022)은 접착제로 직접 부착되거나, 신발(2070)에 배설될 수 있다. 본 발명은 의류, 및 가방과 신발 같은 대상물에 적용될 수 있다.
ID 칩이 그 안전성을 보호하기 위해 다양한 대상물들에 설치되는 경우를 이제 설명한다. 안전성 보호는 위조의 배제 또는 도난의 배제의 견지에서 고려될 수 있다.
도난의 배제의 예로서, ID 칩(2502)이 가방(2501)에 설치된다. 예로서, ID 칩(2502)은 가방(2501)의 저부, 측부 등에 설치될 수 있다. 매우 얇고 소형인 ID 칩(2502)은 디자인을 훼손하지 않고 설치될 수 있다. 또한, ID 칩(2502)은 반투명성을 가지며, 따라서, 도둑이 ID 칩(2502)이 존재하는지 여부를 판정하기 곤란하다. 따라서, ID 칩(2502)은 도둑에 거의 분리되지 않는다.
ID 칩을 가지는 이런 가방이 도난당하는 경우에, 가방의 현 위치에 대한 정보가 GPS(글로벌 위치 시스템) 등에 의해 획득될 수 있다. GPS는 GPS 위성으로부터 수신된 신호로부터 획득된 시간차에 의존하는 위치에 대한 시스템이다.
이런 도난된 대상물에 부가하여 뒤에 남겨진 대상물 또는 떨어진 대상물에 대하여, 현 위치에 대한 정보가 GPS에 의해 획득될 수 있다.
ID 칩은 자동차 및 자전거 같은 탈 것, 시계 또는 악세사리와 가방에 설치될 수 있다.
위조의 배제의 예로서, ID 칩이 패스포트, 증명서 등에 설치되는 경우를 다음에 설명한다.
도 26a는 ID 칩을 가지는 패스포트(2601)를 예시한다. 도 26a에서, ID 칩(2602)은 패스포트(2601)의 커버에 설치되지만, ID 칩(2602)이 반투명성을 갖기 때문에, 이는 다른 페이지에 설치될 수 있고, 커버의 표면에 설치될 수 있다. 대안적으로, ID 칩(2602)은 커버 등을 위한 재료에 의해 개재되도록 커버내에 매설될 수 있다.
도 26b는 ID 칩을 가지는 증명서(2603)를 예시한다. 도 26b에서, ID 칩(2604)은 증명서(2603)에 매설된다. 반투명성을 가지는 ID 칩(2604)이 예로서, ID 칩(2604)이 증명서(2603)의 인쇄측상에 설치되고, 라미네이트 재료로 덮혀지도록 증명서(2603)의 인쇄측상에 설치될 수 있다. 대안적으로, ID 칩(2604)은 증명서(2603)를 위한 재료에 의해 개재되도록 증명서(2603)내에 매설될 수 있다.
이들 대상물들에 ID 칩을 설치함으로써, 그 위조가 배제될 수 있다. 부가적 으로, 가방의 위조도 그에 ID 칩을 설치함으로써 배제된다. 매우 얇고 소형인 ID 칩은 패스포트, 증명서 등의 디자인을 훼손시키지 않고 설치될 수 있다. 또한, ID 칩은 반투명성을 가지며, 따라서, 이는 그 표면상에 설치될 수 있다.
부가적으로, ID 칩에 따라서, 패스포트, 증명서 등의 감독이 단순화될 수 있다. 또한, 내부에 직접 기록하지 않고, 데이터가 ID칩에 저장될 수 있으며, 그에 의해, 프라이버시가 보호될 수 있다.
ID 칩이 안전성 제어를 위해 식료품 같은 상품에 부착되는 경우를 도 27을 사용하여 설명한다.
ID 칩(2703)을 가지는 라벨 및 라벨이 부착되는 육류(2701)를 위한 포장체가 도시되어 있다. ID 칩(2703)은 라벨(2702)의 표면상에 설치되거나, 라벨(2702)내에 매설될 수 있다. 채소들 같은 신선 식품의 경우에, ID 칩은 신선 식품을 위한 랩에 설치될 수 있다.
ID 칩(2703)은 제조 장소, 제조자, 포장 일자 및 유효 일자 같은 상품의 기본적 사항을 저장할 수 있으며, 상품을 사용하는 조리예 같은 응용 사항을 저장할 수 있다. 재기록을 위해 필요하지 않을 수 있는 기본 사항은 MROM 같은 재기록될 수 없는 메모리내에 저장되는 것이 바람직하다. 응용 사항은 EEPROM 같은 기록 및 삭제될 수 있는 메모리에 저장되는 것이 바람직하다.
부가적으로, 식품의 안전성 제어를 위해, 예비가공 식물들 및 동물들의 상태들이 획득될 수 있는 것이 중요하다. 이 견지에서, ID 칩은 그에 대한 데이터가 판독기에 의해 획득되도록 식물들 및 동물들내에서 매설되는 것이 바람직하다. 식 물들 및 동물들에 대한 데이터는 사육일, 사료, 사육자 및 소정의 전염병 감염 여부를 포함한다.
부가적으로, ID 칩이 상품의 가격을 저장하는 경우, 종래에 사용되는 바코드의 경우에 비해 보다 짧은 시간에 보다 단순히 계산이 수행될 수 있다. 즉, ID 칩들을 가지는 복수의 상품들이 한번에 모두 계산될 수 있다. 복수의 ID 칩들이 이 방식으로 독출되는 경우에, 판독기는 충돌 방지 기능을 가질 필요가 있다.
더욱이, 상품의 계산은 레지스터와 상품 사이의 거리가 길지라도 가능하며, 이는 ID 칩의 통신 거리에 의존한다. ID 칩은 또한 도난을 방지하는 기능을 할 수 있다.
또한, ID 칩은 바코드 및 자기 테이프와 같은 다른 정보 매체와 조합하여 사용될 수 있다. 예로서, 재기록되도록 요구되지 않는 기본 사항은 ID 칩 내에 저장되고, 반면 바코드는 ID 칩과는 달리 용이하게 수정될 수 있기 때문에 할인가 또는 특별가에 대한 데이터와 같은 갱신될 데이터는 바코드 내에 저장된다.
상술한 바와 같이 ID 칩을 설치함으로써, 소비자에 대한 데이터의 용량이 증가될 수 있어, 소비자는 걱정 없이 상품을 구매할 수 있다.
ID 칩이 물리적 분배 관리를 위한 맥주병과 같은 상품에 설치되는 경우를 이하에 설명한다. 도 28a에 도시된 바와 같이, ID 칩(2802)은 맥주병에 설치된다. 예를 들어, ID 칩(2802)은 라벨(2801)에 의해 부착될 수 있다.
ID 칩은 제조일, 제조처 및 이들의 재료와 같은 기본 사항을 저장한다. 이러한 기본 사항은 재기록이 요구되지 않으며, 따라서 MROM과 같은 재기록이 불가능 한 메모리 내에 저장되는 것이 바람직하다. 게다가, ID 칩은 맥주병의 배송을 위한 주소, 날짜 및 시간과 같은 개별 사항을 저장한다. 예로서, 배송을 위한 주소, 날짜 및 시간은, 맥주병(2803)이 벨트 컨베이어(2806)의 흐름에 의해 기록기(2805)를 통과할 때 라벨(2804)의 ID 칩(2807) 내에 저장될 수 있다. 이러한 개별 사항은 EEROM과 같은 재기록 및 삭제가 가능한 메모리내에 바람직하게 저장될 수 있다.
또한, 시스템은 구매된 상품의 데이터가 네트워크를 통해 상점으로부터 물리적 배포 관리 센터로 전송될 때, 기록기 디바이스 또는 기록기 디바이스를 제어하기 위한 퍼스널 컴퓨터 등이 ID 칩 내에 저장하기 위한 주소, 날짜 및 시간을 산출하도록 바람직하게 형성될 수 있다.
맥주병은 박스당으로 배송된다는 것을 주목하라. 이러한 견지에서, ID 칩은 개별 지점을 저장하도록 박스당 또는 복수의 박스들당으로 설치되는 것이 가능하다.
ID 칩을 설치함으로써 배송을 위한 복수의 주소들이 저장될 수 있는 음료수에서, 수동으로 입력하기 위한 시간이 억제될 수 있고, 이에 의해 수동 절차들에 기인하는 입력 누락이 감소될 수 있다. 이에 부가하여, 물리적 분배 관리의 분야에서 가장 고비용인 인력 비용이 감소될 수 있다. 따라서, ID 칩의 설치는 저 비용의 적은 누락으로 물리적 분배 관리를 가능하게 한다.
부가적으로, 맥주 및 맥주를 사용하는 레시피에 일치하는 식료 잡화점과 같은 응용 사항이 수신기에 의해 기록될 수 있다. 따라서, 식료 잡화점 등의 광고가 동시에 수행되고, 이는 소비자의 구매를 촉진한다. 이러한 응용 사항은 바람직하 게는 EEPROM과 같은 재기록 및 삭제가 가능한 메모리 내에 저장될 수 있다. 상술한 바와 같이 ID 칩을 설치함으로써, 소비자에 대한 데이터의 용량이 증가될 수 있어, 소비자가 걱정 없이 상품을 구매할 수 있다.
제조 제어를 위한 ID 칩의 데이터에 기초하여 제어된 ID 칩 및 제조 장치(제조 로봇)를 갖는 제조의 아티클을 이하에 설명한다.
최근에, 원래 상품은 제조 라인이 상품의 원래 데이터에 따라 이들을 제조하는 다수의 경우에 제조된다. 예로서, 도어의 페인팅 컬러가 적절하게 선택될 수 있는 자동차의 제조 라인에서, ID 칩은 자동차에 설치되고 페인팅 장치는 ID 칩으로부터의 데이터에 기초하여 제어된다. 따라서, 원래 자동차가 제조될 수 있다.
ID 칩을 그에 설치함에 따라, 제조 라인 내로 공급될 자동차들의 시퀀스 및 동일한 컬러를 갖는 자동차들의 수가 미리 제어될 필요가 없다. 대응적으로, 시퀀스, 자동차들의 수, 및 이들에 대응하기 위한 페인팅 장치를 제어하기 위한 임의의 프로그램이 설정될 필요가 없다. 즉, 제조 장치가 자동차 각각에 설치된 ID 칩의 데이터에 기초하여 개별적으로 동작될 수 있다.
상술한 바와 같이, ID 칩은 다양한 장소들에 사용될 수 있다. 제조의 개별 데이터는 제조 디바이스가 데이터에 기초하여 제어될 수 있도록 ID 칩 내에 저장된 데이터로부터 얻어질 수 있다.
다음에 본 발명의 ID 칩을 사용하는 IC 카드가 전자 화폐로서 이용되는 경우를 설명한다. 도 29에서, IC 카드(2901)를 사용함으로써 결제가 수행된다. IC 카드(2901)는 본 발명의 ID 칩(2902)을 갖는다. IC 카드(2901)의 이용시에, 레지스 터(2903) 및 판독기/기록기(2904)가 사용된다. IC 카드(2901)의 화폐의 총액이 ID 칩(2902)에 저장되고, 총액의 데이터는 레지스터(2903)로 전송되도록 기록기/판독기(2904)로 비접촉 수단에 의해 판독될 수 있다. 레지스터(2903)는 IC 카드(2901)의 화폐의 총액이 결제를 수행하기 위한 결제액보다 큰 것을 확인한다. 다음, IC 카드(2901)의 잔액의 데이터가 기록기/판독기(2904)로 전송된다. 기록기/판독기(2904)는 IC 카드(2901)의 ID 칩(2902) 내로 잔액의 데이터를 기록할 수 있다.
기록기/판독기(2904)는 제 3 자에 의한 IC 카드(2901)를 사용하는 미인증 결제가 금지될 수 있도록 패스워드를 입력하기 위한 키(2905)를 구비할 수 있다.
본 실시예는 단지 일례일 뿐이고 본 발명은 이들 적용들에 한정되지 않는다는 것을 주목하여야 한다.
상술한 바와 같이, 본 발명의 적용 범위는 매우 광범위하므로 본 발명은 다양한 목적들을 위한 개별적인 식별을 위한 칩으로서 적용될 수 있다. 본 실시예는 상술한 실시예 모드 및 실시예들의 구조들의 임의의 하나와 조합하여 구현될 수 있다.
본 발명에 따라, 데이터는 ID 칩내의 메모리 회로에 단 1회만 기록될 수 있다. 이 방식으로, ID 칩의 데이터 위조가 방지될 수 있고, 그에 의해, 비밀-보호 ID 칩으로서 사용되는 반도체 디바이스가 제조될 수 있다. 부가적으로, 칩 제조시를 제외한 데이터 기록이 가능한 ID 칩으로서 사용되는 반도체 디바이스를 제공하는 것이 가능하다.

Claims (32)

  1. 절연 기판 위의 반도체 디바이스에 있어서,
    절연 기판 위에 형성된 변조 회로;
    상기 절연 기판 위에 형성된 복조 회로;
    상기 절연 기판 위에 형성된 로직 회로;
    상기 절연 기판 위에 형성되고, 박막 트랜지스터와 퓨즈 소자를 포함하는 퓨즈 메모리 회로; 및
    안테나 회로를 포함하고,
    상기 변조 회로와 상기 복조 회로는 상기 안테나 회로에 전기적으로 접속되고,
    상기 복조 회로는 상기 로직 회로에 접속되고,
    상기 퓨즈 메모리 회로는 상기 로직 회로의 출력 신호를 저장하는 기능을 가지고,
    상기 로직 회로는 스위치와 휘발성 메모리 회로를 포함하고,
    기록 상태 저장 비트는 상기 휘발성 메모리 회로 내에 저장되고,
    상기 로직 회로는 상기 기록 상태 저장 비트 내에 저장된 데이터에 의존하여 상기 스위치를 온/오프 하는 것에 의해 상기 퓨즈 메모리 회로의 기록이 가능한지 아닌지를 제어하고,
    상기 변조 회로, 상기 복조 회로, 및 상기 로직 회로 중 적어도 하나는 상기 절연 기판 위에 형성된 박막 트랜지스터를 포함하는, 반도체 디바이스.
  2. 삭제
  3. 절연 기판 위의 반도체 디바이스에 있어서,
    절연 기판 위에 형성된 변조 회로;
    상기 절연 기판 위에 형성된 복조 회로;
    상기 절연 기판 위에 형성된 로직 회로;
    상기 절연 기판 위에 형성되고, 박막 트랜지스터와 퓨즈 소자를 포함하는 퓨즈 메모리 회로; 및
    안테나 회로를 포함하고,
    상기 변조 회로와 상기 복조 회로는 상기 안테나 회로에 전기적으로 접속되고,
    상기 복조 회로는 상기 로직 회로에 접속되고,
    상기 퓨즈 메모리 회로는 상기 로직 회로의 출력 신호를 저장하는 기능을 가지고,
    상기 로직 회로는 스위치와 휘발성 메모리 회로를 포함하고,
    기록 상태 저장 비트는 상기 휘발성 메모리 회로 내에 저장되고,
    상기 변조 회로, 상기 복조 회로, 및 상기 로직 회로 중 적어도 하나는 상기 절연 기판 위에 형성된 박막 트랜지스터를 포함하고,
    상기 퓨즈 메모리 회로는 단 1회만 데이터가 재기록되도록 구성되고,
    상기 로직 회로는 상기 기록 상태 저장 비트 내에 저장된 데이터에 의존하여 상기 스위치를 온/오프 하는 것에 의해 상기 퓨즈 메모리 회로의 기록이 가능한지 아닌지를 제어하는, 반도체 디바이스.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 퓨즈 메모리 회로는 퓨즈 소자를 포함하고,
    상기 퓨즈 소자는 금속 배선을 용단(blowing)시킴으로써 저장 동작을 수행하는, 반도체 디바이스.
  5. 삭제
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 퓨즈 메모리 회로는 퓨즈 소자를 포함하고,
    상기 퓨즈 소자는 반도체 박막을 용단시킴으로써 저장 동작을 수행하는, 반도체 디바이스.
  7. 삭제
  8. 제 1 항 또는 제 3 항에 있어서,
    상기 퓨즈 메모리 회로는 퓨즈 소자를 포함하고,
    상기 퓨즈 소자는 절연막을 단락시킴으로써 저장 동작을 수행하는, 반도체 디바이스.
  9. 삭제
  10. 제 1 항 또는 제 3 항에 있어서,
    상기 퓨즈 메모리 회로에 의해 저장 동작을 수행하기 위한 전력은 상기 안테나 회로로부터 출력된 신호를 정류하고, 상기 안테나 회로로부터 출력된 신호의 전압을 승압함으로써 얻어지는, 반도체 디바이스.
  11. 삭제
  12. 제 1 항 또는 제 3 항에 있어서,
    상기 퓨즈 메모리 회로에 의해 저장 동작을 수행하기 위한 전력은 외부 고전압 전원으로 얻어지는, 반도체 디바이스.
  13. 삭제
  14. 제 1 항 또는 제 3 항에 있어서,
    상기 변조 회로, 상기 복조 회로, 상기 로직 회로, 및 상기 메모리 회로 중 적어도 하나는 박막 트랜지스터에 의해 구성되는, 반도체 디바이스.
  15. 삭제
  16. 제 1 항 또는 제 3 항에 있어서,
    상기 안테나 회로, 상기 변조 회로, 상기 복조 회로, 상기 로직 회로, 및 상기 메모리 회로는 동일 절연 기판 위에 일체로 형성되는, 반도체 디바이스.
  17. 삭제
  18. 제 1 항 또는 제 3 항에 있어서,
    상기 변조 회로, 상기 복조 회로, 상기 로직 회로, 및 상기 메모리 회로는 동일 절연 기판 위에 일체로 형성되고, 상기 안테나 회로는 다른 절연 기판 위에 형성되는, 반도체 디바이스.
  19. 삭제
  20. 제 1 항 또는 제 3 항에 있어서,
    상기 절연 기판은 유리인, 반도체 디바이스.
  21. 삭제
  22. 제 1 항 또는 제 3 항에 있어서,
    상기 절연 기판은 플라스틱인, 반도체 디바이스.
  23. 삭제
  24. 제 1 항 또는 제 3 항에 있어서,
    상기 절연 기판은 막 절연체(film insulator)인, 반도체 디바이스.
  25. 삭제
  26. 제 1 항 또는 제 3 항에 있어서,
    상기 안테나 회로는 상기 변조 회로, 상기 복조 회로, 상기 로직 회로, 및 상기 메모리 회로 중 적어도 하나 위에 형성되는, 반도체 디바이스.
  27. 삭제
  28. 제 1 항 또는 제 3 항에 있어서,
    상기 안테나 회로에 입력된 신호는 무선 주파수 신호인, 반도체 디바이스.
  29. 삭제
  30. 제 1 항 또는 제 3 항에 있어서,
    상기 반도체 디바이스는 IC 카드, IC 태그, RFID, 트랜스폰더(transponder), 지폐, 유가 증권, 패스포트, 전자 장비, 가방 및 의류에서 선택된 하나에 포함되는, 반도체 디바이스.
  31. 삭제
  32. 삭제
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