CN102750565B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN102750565B
CN102750565B CN201210097659.4A CN201210097659A CN102750565B CN 102750565 B CN102750565 B CN 102750565B CN 201210097659 A CN201210097659 A CN 201210097659A CN 102750565 B CN102750565 B CN 102750565B
Authority
CN
China
Prior art keywords
channel transistor
circuit
drain electrode
semiconductor devices
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201210097659.4A
Other languages
English (en)
Other versions
CN102750565A (zh
Inventor
盐野入丰
松嵜隆德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN102750565A publication Critical patent/CN102750565A/zh
Application granted granted Critical
Publication of CN102750565B publication Critical patent/CN102750565B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/0723—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips the record carrier comprising an arrangement for non-contact communication, e.g. wireless communication circuits on transponder cards, non-contact smart cards or RFIDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Theoretical Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明的目的是防止在能够进行无线数据通信的半导体器件中由于脉冲宽度差导致的错误或故障如不响应。在半导体器件中，电平转移电路被提供于数据解调电路和每一个电路块之间，在该电路块中，从数据解调电路输出解调信号。以这种方式，解调信号的电压幅度几乎与自每一电路块的输出信号的电压幅度相等。因此，解调信号的脉冲宽度几乎与每一电路块中的信号的脉冲宽度相等，或者解调信号的脉冲宽度几乎与自每一电路块的输出信号的脉冲宽度相等。因此，可以防止由于脉冲宽度差导致的错误或故障如不响应。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，其能够进行无线数据通信。此外，本发明还涉及一种其中仅接收数据或者仅传输数据的半导体器件。
背景技术
近些年，由于被称作普遍存在的信息社会，因此控制环境使得任何时候和任何地点只要他/她想，就能访问信息网络。在这种环境下，分开验证技术吸引了注意，从而给每个对象分配ID(识别号码)；因此，阐明对象历程，并利于制造、管理等。特别是，使用能进行无线数据通信的半导体器件的RFID(射频识别)技术，如RFID标签(也称作IC标签、IC芯片、RF(射频)标签、无线标签、电子标签和应答器)已投入使用。
将参考图2说明能够进行无线数据通信的半导体器件的一般结构。
能够进行无线数据通信的半导体器件101包括天线102和半导体集成电路111。半导体器件101中的电路被分成模拟部分914和数字部分915。半导体集成电路111具有电路块如高频电路103、电源电路104、复位电路105，时钟产生电路106、数据解调电路107、数据调制电路108、控制电路109以及存储器电路110。电源电路104具有电路块如整流电路112、存储电容器113和恒压电路114。
接下来，将参考图3的时序图解释如图2中所示半导体器件101的操作。
从图2中的天线102接收无线信号如图3中的A’。通过图2中的高频电路103将无线信号A’输入到电源电路104。在电源电路104中无线信号A’被输入到整流电路112。输入到整流电路112中的无线信号A’被整流并且通过存储电容器113被进一步平滑。因此，第一高电源电势(以下，称作VDDH)通过电源电路104产生(图3中的B’)。此外，电源电路104还通过恒压电路114(图3中的C’)从VDDH产生第二高电源电势(以下，称作VDD)。VDD是低于VDDH的电势。注意，在构成半导体集成电路111的多个电路中，低电源电势(以下，称作VSS)是共用的，且例如可使用GND。对应于VDD和VSS之间电势差的第一DC电源电压和对应于VDD和VSS之间电势差的第二DC电源电压被提供到构成半导体集成电路111的该多个电路(模拟部分和数字部分)。第一DC电源电压是高于第二DC电源电压的电压。电压相互不同的两个DC电源电压(以下，还称作两种类型的DC电源电压)通过电源电路104产生。
此外，通过图2中的高频电路103被传送到解调电路107的信号如图3中的D’相似地被解调(解调信号911)。解调信号911被输入到时钟产生电路106，且时钟产生电路106输出时钟912。而且，信号通过高频电路103被输入到复位电路105，且复位电路105输出复位信号913。复位信号913、时钟912和解调信号911被传送到控制电路109。之后，被传送到控制电路109的信号通过控制电路109被分析。根据被分析的信号，输出存储在存储器电路110中的信息。从存储器电路110输出的信息通过控制电路109编码。而且，被编码的信号被输入到数据调制电路108中并通过天线102以无线信号被传送。
其中使用所接收的无线信号产生两种DC电源电压的结构在例如参考文献1：日本专利申请特开No.2002-319007中有描述。
发明内容
在能够进行无线数据通信的半导体器件101中，不向数据解调电路107提供VDD，且从数据解调电路107输出的解调信号911的电压幅度几乎与VDDH和VSS之间的电势差相同。
另一方面，时钟产生电路106和控制电路109被提供有作为高电源电势的VDD。此外，在时钟产生电路106和控制电路109中，输入信号中的一个是解调信号911。
由此，在时钟产生电路106和控制电路109中，作为输入信号中一个的解调信号911的电压幅度不同于所提供的电源电压(第二DC电源电压：对应于VDD和VSS之间的电势差)。因此，输入信号和电路中(时钟产生电路106和控制电路109)信号的电压幅度和脉冲宽度是不同的，或者在时钟产生电路106和控制电路109中，所输入信号和所输出信号的电压幅度和脉冲宽度是不同的。
例如，时钟产生电路106和控制电路109中的输入信号(对应于解调信号911)的脉冲宽度称作T1(图3中的D’)。在时钟产生电路106和控制电路109中的信号或者时钟产生电路106和控制电路109的输出信号中电压幅度变成VDD和VSS之间的电势差，与图3中的E’相似，且脉冲宽度变成T1+α(α是非0的数字)。
在如图2中所示半导体器件101中，模拟部分的电路被提供有第一DC电源电压(对应于VDDH和VSS之间的电势差)，并且数字部分的电路被提供有第二DC电源电压(对应于VDD和VSS之间的电势差)，其电压幅度低于第一DC电源电压的电压幅度。考虑自被提供有高电源电压的电路(使用第一DC电源电压作为电源电压的电路)的输出输入到被提供有低电源电压的电路(使用第二DC电源电压作为电源电压的电路)中的情况。在这种情况下，如果脉冲宽度T1的信号输入到被提供有地电源电压的电路中，则自该电路输出的信号在脉冲下降时具有延迟，该脉冲宽度变成T1+α(α＞0)。另一方面，考虑自被提供有低电源电压的电路(使用第二DC电源电压作为电源电压的电路)的输出输入到被提供有高电源电压的电路(使用第一DC电源电压作为电源电压的电路)中的情况。在这种情况下，如果脉冲宽度T1的信号输入到被提供有高电源电压的电路中，则自该电路输入的信号在上升时具有延迟；由此，脉冲宽度成为T1+α(α＜0)。
与类似于图3中D’的输入信号的脉冲宽度T1不同的是，将主要描述在时钟产生电路106和控制电路109中的信号或者时钟产生电路106和控制电流109中的输出信号的脉冲宽度变成与图3中的E’相似的T1+α的原因。通常，在电压幅度不同的两个信号中，其中一个信号的“0”和“1”转换的电势不同于其中另一信号的“0”和“1”转换的电势。因此，例如，当电路通过使用这两个信号中的一个作为输入信号且使用与另一信号的电压幅度相同的电压作为电源电压来操作时，与电路通过使用输入信号和具有相同电压幅度的电源电压操作的情况相比，输出信号的“0”和“1”转换的时序也改变了。由此，输出信号的脉冲宽度也改变。如上所述，当作为输入信号中一个的解调信号911的电压幅度不同于在时钟产生电路106和控制电路109中提供的电源电压时，输入信号和电路中信号的电压幅度和脉冲宽度不同，或者输入信号和输出信号的电压幅度和脉冲宽度是不同的。
根据上述原因，图3中D’解调信号的脉冲宽度(T1)不同于图3中E’输出信号的脉冲宽度(T1+α)。在能够进行无线数据通信的半导体器件中，信号的脉冲宽度通过标准确定，且半导体器件101可能出错或者半导体器件101不响应的这种故障在信号脉冲宽度极为不同的情况下发生。
考虑到上述情况，本发明的目的是防止错误或故障，如由于能够进行无线数据通信的半导体器件中脉冲宽度差别大导致的不响应。
为了解决上述问题，在进行无线数据通信的半导体器件中，电平转移电路被提供于其中输出电压幅度几乎与第一DC电源电压相同的信号的电路和被提供有第二DC电源电压的电路之间，在本发明中，该第二DC电源电压的电压幅度低于第一DC电源电压的电压幅度。注意，电平转移电路被提供有第一DC电源电压和第二DC电源电压。注意，本发明不限于进行无线数据通信的半导体器件，且也可替换地采用仅进行无线数据接收的半导体器件或仅进行无线数据传送的半导体器件。
特别是，在进行无线数据通信的半导体器件中，电平转移电路被提供于数据解调电路和传送其数据解调电路输出的信号(解调信号)的电路(以下，也称作电路块)之间。该电路块涉及多个电路的组，其中作为整体实现了预定功能。注意，本发明不限于进行无线数据通信的半导体器件，可以替换地采用仅进行无线数据接收的半导体器件。
因此，使解调信号的电压幅度和脉冲宽度几乎等于在每一个电路块中的信号的电压幅度和脉冲宽度，将解调信号传送到每个电路块，或者使解调信号的电压幅度和脉冲宽度几乎等于自每个电路块输出的信号的电压幅度和脉冲宽度。
例如，在解调信号被传送到的电路是控制电路的情况下，采用以下结构。半导体器件包括解调无线信号的数据解调电路，输入数据解调电路的输出信号的电平转移电路，和输入电平转移电路的输出的控制电路。数据解调电路的输出信号的电压幅度变成与第一DC电源电压的相同。电平转移电路被提供有第一DC电源电压和第二DC电源电压，其电压幅度低于第一DC电源电压的幅度。控制电路被提供有第二DC电源电压。被输入到电平转移电路中的输入信号是数据解调电路的输出信号；因此，电压幅度与第一DC电源电压的相同。在转换之后，电平转移电路输出输入信号的电压幅度。因此，从电平转移电路输出的信号的电压幅度与第二DC电源电压的相同。
在进行无线数据通信的半导体器件中，使解调信号的电压幅度和脉冲宽度几乎等于每个电路块中的信号的电压幅度和脉冲宽度，或者使解调信号的电压幅度和脉冲宽度几乎等于自每个电路块输出的信号的电压幅度和脉冲宽度。因此，与常规半导体器件相比，可以获得其中防止错误或故障如不响应、并且能精确传送存储在存储器电路中的信息的半导体器件。
附图说明
图1是说明根据本发明的实施例模式1和实施例模式2的图；
图2是说明常规结构的图；
图3是说明常规结构的图；
图4是说明根据本发明的实施例模式2的图；
图5A至5C均是说明根据本发明的实施例模式3的图；
图6是说明根据本发明的实施例模式4的图；
图7A至7D均是说明根据本发明的实施例模式5的图；
图8A和8B均是说明根据本发明的实施例的图；
图9A至9E均是说明根据本发明的实施例的图；
图10A至10D均是说明根据本发明的实施例模式5的图；
图11A至11C均是说明根据本发明的实施例模式6的图；
图12A和12B均是说明用于引出布线的方法的图；
图13是说明根据本发明的实施例模式7的图；
图14A至14E均是说明根据本发明的实施例模式7的图；
图15A和15B均是说明根据本发明的实施例模式8的图；
图16A和16B均是说明根据本发明的实施例模式8的图；
图17A和17B均是说明根据本发明的实施例模式8的图。
具体实施方式
以下将参考附图说明本发明的实施例模式。然而，容易理解，各种改变和改进对于本领域技术人员都是明显的。因此，除非这种改变和改进脱离了本发明的范围，否则都应认为其包括在此。注意，在不同图中，以下将描述的本发明结构中的相同部分通过相同的参考数字表示。
(实施例模式1)
在实施例模式1中，将描述根据本发明的能够进行无线数据通信的半导体器件的结构以及该半导体器件的操作。
首先，根据本发明的能够进行无线数据通信的半导体器件的结构于图1中示出。半导体器件201具有天线202和半导体集成电路211。在半导体器件201中的电路被分成为模拟部分和数字部分。
作为天线202，可使用偶极天线、贴片天线(patch antenna)、环形天线和八木天线(Yagi antenna)中的任一种。
此外，作为在天线202中传送和接收无线信号的方法，可使用电磁耦合方法、电磁感应方法和电磁波方法中的任一种。
半导体集成电路211具有电路块，如高频电路203、电源电路204、复位电路205、时钟产生电路206、电平转移电路215、数据解调电路207、数据调制电路208、控制电路209和存储器电路210。电源电路204具有电路块，如整流电路212、存储电容器213和恒压电路214。
模拟部分904包括天线202、高频电路203、电源电路204、复位电路205、时钟产生电路206、电平转移电路215、数据解调电路207、数据调制电路208等，且数字部分905包括控制电路209、存储器电路210等。
接下来，将说明半导体器件201的操作。通过天线202接收的无线信号通过高频电路203被传送到每一个电路块。通过高频电路203被传送到电源电路204中的信号被输入到整流电路212。通过存储电容器213整流并进一步平滑信号。因此，产生第一高电源电势(VDDH)。VDDH输入到恒压电路214且产生第二高电源电势(VDD)。VDD是低于VDDH的电势。
注意，在构成半导体集成电路211的多个电路块的DC电源电压中，低电源电势(以下称作VSS)是共用的，且GND可用于VSS。对应于VDDH和VSS之间的电势差的第一DC电源电压和对应于VDD和VSS之间的电势差的第二DC电源电压被提供到构成半导体集成电路211的该多个电路块(模拟部分904和数字部分905)。第一DC电源电压是高于第二DC电源电压的电压。电压相互不同的多个DC电源电压(以下称作多种类型的DC电源电压)通过电源电路204产生。
此外，解调通过高频电路203被传送到数据解调电路207中的信号(解调信号921)。而且，解调信号921被传送到电平转移电路215。而且，信号通过高频电路203被输入到复位电路205，并且复位电路205输出复位信号903。
在此，电平转移电路215、时钟产生电路206和控制电路209均被提供有第二DC电源电压(对应于VDD和VSS之间的电势差)。此外，电平转移电路215也被提供有第一DC电源电压(对应于VDDH和VSS之间的电势差)。
解调信号921的电压幅度等于或者高于电平转移电路215的输出信号的电压幅度。解调信号921被电平移动，以使电压幅度通过电平转移电路215降低，并被传送到时钟产生电路206和控制电路209。在时钟产生电路206和控制电路209中，输入通过电平转移电路215使电压幅度变成几乎与第二DC电源电压(对应于VDD和VSS之间的电势差)相同的信号(电平转移解调信号901)。换句话说，通过将解调信号转换成电压幅度几乎与第二DC电源电压(VDD和VSS之间的电势差)相同的信号(电平转移解调信号901)，电平转移电路215输出解调信号。
电平移动解调信号901被输入到时钟产生电路206，且时钟产生电路206输出时钟902。复位信号903、时钟902和电平移动解调信号901被传送到控制电路209。
在时钟产生电路206和控制电路209中的信号的电压幅度或者从时钟产生电路206和控制电路209输出的信号的电压幅度与所提供的电源电压具有一些差别(第二DC电源电压：对应于VDD和VSS之间的电势差)。因此，在时钟产生电路206和控制电路209中，可防止输入信号的脉冲宽度和电路中信号脉冲宽度之间或者输入信号的脉冲宽度和输出信号的脉冲宽度之间有大的差别。
在使用根据本发明的半导体器件的无线通信系统中，可使用半导体器件201、已知结构的读/写器、连接到读/写器的天线以及用于控制读/写器的控制端子。半导体器件201和连接到读/写器的天线的通信方法是单向通信或者双向通信，并且也可使用空分多址方法、极化分割复用存取(polarization division multiplex access)方法、频分多址方法、时分多址方法、码分多址方法以及正交频分复用方法。
无线信号是其中调制载波的信号。调制载波是模拟调制或者是数字调制，其可以是幅度调制、相位调制、频率调制和光谱扩散中的任一种。
载波的频率能采用300GHz或更高且3THz或更低的亚毫米波、30GHz或更多且低于300GHz的极高频率波、高于3GHz且低于30GHz的微波、300MHz或更高且低于3GHz的超高频率波、30MHz或更高且低于300MHz的很高频率波、3MHz或更高且低于30MHz的高频率波、300kHz或更高且低于3MHz的中频率波、30kHz或更高且低于300kHz的长频率波、以及3kHz或更高且低于30kHz的很长频率波中的任一种。
作为存储器电路210，可使用DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、FeRAM(铁电随机存取存储器)、掩模ROM(只读存储器)、EPROM(电可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)或者快闪存储器。
根据上述结构，在根据本发明能够进行无线数据通信的半导体器件中，与常规半导体器件相比，能防止错误或故障如不响应，并且能精确传送存储器电路中存储的信息。
(实施例模式2)
在实施例模式2中，根据本发明的具有图1中所示结构的半导体器件的操作可参考图4中的时序表说明。
从图1中的天线202接收与图4中的A相似的无线信号。无线信号A经由图1中的高频电路203被传送到电源电路204。传送到电源电路204的无线信号被输入到整流电路212。因此，通过存储电容器213整流且进一步平滑无线信号A。之后，产生与图4中的B相似的第一高电源电势(VDDH)。第一高电源电势(VDDH)被输入到恒压电路214以产生与图4中的C相似的第二高电源电势(VDD)。此外，经由图1中的高频电路203被传送到数据解调电路207的信号与图4中的D相似地被解调(解调信号921)。而且，解调信号921被传送到电平转移电路215。
在此，电平转移电路215、时钟产生电路206和控制电路209均被提供有与图4中的C相似的电源电压(第二DC电源电压：与VDD和VSS之间的电势相对应)。此外，电平转移电路215还提供有第一DC电源电压(与VDDH和VSS之间的电势差相对应)。注意，解调信号921的脉冲宽度根据所接收信号(从天线202接收的无线信号)而不同且不是恒定的。在图4中，解调信号921的脉冲宽度称作T1。此外，解调信号921的电压幅度几乎与和图4中的D相似的VDDH和VSS之间的电势差相同。
接下来，通过电平转移电路215被电平移动以降低解调信号921的电压幅度的信号(图4中的E：对应于图1中的电平转移解调信号901)被传送到时钟产生电路206和控制电路209。在图4中的信号中，电压幅度是VDD和VSS之间的电势差且脉冲宽度几乎是T1。
在时钟产生电路206和控制电路209中信号的电压幅度或者子时钟产生电路206和控制电路209的输出信号的电压幅度与所提供的电源电压(VDD和VSS之间的电势差)几乎不具有差别。因此，在时钟产生电路206和控制电路209中可防止在所输入信号的脉冲宽度和电路中信号脉冲宽度之间或者在所输入信号的脉冲宽度和所输出信号的脉冲宽度之间大的差别。
根据上述结构，在根据本发明能够进行无线数据通信的半导体器件中，与常规半导体器件相比，能防止错误或故障如不响应并能够精确传送在存储器电路中存储的信息。
该实施例模式能通过与实施例模式1的任意组合来实施。
(实施例模式3)
在实施例模式3中，将说明作为根据本发明的半导体器件的结构元件的电平转移电路。
电平转移电路的实例于图5A中示出。在图5A中，电平转移电路具有为N沟道晶体管的晶体管501、502和503和为P沟道晶体管的晶体管504、505、506、507和508。晶体管501和502的每一个中的源极被提供有低电源电势(VSS)。晶体管501的漏极连接到晶体管504的漏极和晶体管507的栅极。晶体管504的源极连接到晶体管506的漏极。晶体管506和507的源极连接到晶体管506的漏极。晶体管506和507的源极被提供有第二高电源电势(VDD)。晶体管507的漏极连接到晶体管505的源极。晶体管505的漏极连接到晶体管506的栅极和晶体管502的漏极。相互连接的晶体管501和504的栅极连接到晶体管508和503的漏极。晶体管508的源极被提供有第一高电源电势(VDDH)，且晶体管503的源极被提供有低电源电势(VSS)。晶体管502、503、505和508的栅极相互连接，其用作电平转移电路的输入。此外，晶体管501和504的漏极以及晶体管507的栅极用作电平转移电路的输出。
注意，电平转移电路不限于图5A中示出的电路。电路名称不限于电平转移电路。可采用任一种电路结构，只要电路在输入信号和输出信号之间具有不同电压幅度，且输入信号的电压幅度通过电平转移至与提供到电路的电源电压相同的电压幅度而输出。
在图5A中的电平转移电路中，当输入信号的电压幅度的计算结果是5V时，VDDH是5V，VDD是3V，且VSS是GND(0V)的计算结果于图5B和5C中示出。
在图5B中，输入信号的电压幅度是5V，周期是大约5μs(大约3μs+大约2μs)，且频率是大约20kHz。在图5C中，输出信号的电压幅度是3V，且周期和频率几乎与输入信号的那些相同。换句话说，几乎不改变输入信号和输出信号的脉冲宽度，输出信号的电压幅度几乎与提供给电路的电源电压的相同。
从数据解调电路207输出的解调信号被转换成具有小电压幅度的信号，并通过电平转移电路215被传送到时钟产生电路206和控制电路209，如上所述。由此，时钟产生电路206和控制电路209中信号的电压幅度和自时钟产生电路206和控制电路209的输出信号的电压幅度与所提供的电压幅度几乎不具有差别(对应于VDD和VSS之间的电势差)。因此，在时钟产生电路206和控制电路209中能防止所输入信号的脉冲宽度和电路中信号的脉冲宽度之间或者所输入信号的脉冲宽度和所输出信号的脉冲宽度之间大的差别。
根据上述结构，在根据本发明能够进行无线数据通信的半导体器件中，与常规半导体器件相比，能防止错误或故障如不响应并且能精确传送存储器电路中存储的信息。
该实施例模式能通过与实施例模式1和2任意组合来实施。
(实施例模式4)
在实施例模式4中，将说明用于制造根据本发明的半导体器件的掩模布局。
用于制造根据本发明的能够进行无线数据通信的半导体器件的部分掩模布局于图6中示出。图6中示出的掩模布局对应于实施例模式3中示出的图5A的电路图。在图6中，与图5A中那些相同的部分通过相同参考数字表示。注意，作为掩模布局，典型地示出了与其每一个是晶体管的有源层的半导体层(半导体层6601和6602)、作为栅电极的第一导电层6603、作为连接到源极或漏极的电极或布线的第二导电层6604以及连接半导体层和第二导电层6604的接触孔6605。半导体层6601是P沟道晶体管的有源层，且半导体层6602是N沟道晶体管的有源层。
图6中所示掩模布局的特征在于以步进方式切去电极或布线的角(典型示出角6001、6002、6003和6004)。步进削角(stepped chamfer)是10μm或更少，或者是布线线宽的1/5或更多且1/2或更少的长度。掩模图案使用该掩模布局制造并且使用掩模图案进行导电膜的蚀刻处理以形成电极或布线。因此，能获得其中切去电极或布线图案的角的形状。注意，可进一步圆化电极或布线图案的角。换句话说，通过适当设置曝光条件和蚀刻条件，布线的图案形状可较掩模布局更平滑。由此，形成其中角变圆的布线。
当在布线和电极中平滑并圆化了弯曲部分或线宽变化部分的角时，存在以下影响。当通过切去凸部(图6中的角6002)进行使用等离子体的干法蚀刻时，能抑制由于放电导致的精细颗粒产生。即使产生精细颗粒，在清洗时也能防止精细颗粒聚集在该角处，并且能通过切去凸部冼掉精细颗粒。由此，可解决在制造工艺中精细颗粒或灰尘的问题并提高产量。
尽管使用第一导电层6603和第二导电层6604形成的电极和布线的部分角被切去的结构于图6中示出，但是本发明不限于此。还可以将上述削角结构用于所有角。此外，还可以将上述削角结构用于使用其它导电层形成的电极和布线。
而且，在根据本发明的半导体器件的另一电路制造中以及电平转移电路中也可以采用布线和电极的上述结构。
该实施例模式可通过与实施例模式1至3的任意组合实施。
(实施例模式5)
在实施例模式5中，将参考图7A至7D、图10A至10D和图12A和12B说明根据本发明的能够进行无线数据通信的半导体器件的制造工艺。
图7A至7D示出了图1中所示的半导体器件201中天线202的结构实例。天线202能以两种方式提供。图7A和7C示出了一种方式(以下，称作第一天线结构)而图7B和7D示出了另一种方式(以下，称作第二天线结构)。图7C对应于沿着图7A中的A-A’取得的截面图，图7D对应于沿着图7B中的B-B’取得的截面图。
在第一天线结构中，天线202被提供于设有多个元件(以下，称作元件组601)的衬底600上方(见图7A和7C)。元件组601形成了除了根据本发明的半导体器件的天线之外的电路。元件组601包括多个薄膜晶体管。在所示出的结构中，将用作天线202的导电膜提供在与连接到元件组601中的薄膜晶体管的源极或漏极的布线相同的层中。然而，用作天线202的导电膜被提供在与元件组601中的薄膜晶体管的栅电极664相同的层中，或者在被提供以覆盖元件组601的绝缘膜上方。
在第二天线结构中，端子部分602被提供在设有元件组601的衬底600上方。之后，被提供在作为不同于衬底600的衬底的衬底610上方的天线202连接到端子部分602(见图7B和7D)。在所示出的结构中，连接到元件组601中的薄膜晶体管的源极或漏极的部分布线用作端子部分602。之后，被提供有天线202的衬底600和衬底610相互附着以便于在端子部分602处连接。导电颗粒603和树脂604被提供在衬底600和衬底610之间。天线202和端子部分602通过导电颗粒603电连接。
将说明元件组601的结构和制造方法。大量形成在大衬底上方且稍后将通过切割完成分割的元件组601可以被便宜地提供。作为衬底600，例如，可使用玻璃衬底如硼硅酸钡玻璃和硼硅酸铝玻璃、石英衬底、陶瓷衬底等。此外，也可使用在其上方将形成绝缘膜的半导体衬底。也可使用由合成树脂形成的具有柔性的衬底，如塑料。衬底表面可通过CMP方法等抛光来平坦化。而且，还可以使用通过抛光玻璃衬底、石英衬底或半导体衬底薄薄地形成的衬底。
作为提供于衬底600上方的基膜(base film)661，可使用绝缘膜如氧化硅、氮化硅或氧氮化硅。基膜661能防止包含在衬底600中的碱金属如Na或碱土金属分散到半导体层662中，并不利地影响薄膜晶体管的特性。在图7A至7D中，基膜661由单层形成；然而，其可由两层或更多层形成。注意，当杂质扩散不是大问题的时候，不总是需要提供基膜661，如使用石英衬底的情况。
注意，可以将高密度等离子体直接施加到衬底600的表面。高密度等离子体例如通过使用2.45GHz的高频产生。注意，使用具有1011至1013cm-3的电子密度、2eV或更小的电子温度和5eV或更小的离子能量的高密度等离子体。以这种方式，以低电子温度为特征的高密度等离子体具有低动能的有源种类；因此，与常规等离子体处理相比能形成具有较少等离子体损伤和缺陷的膜。等离子体可通过使用利用射频激励的等离子体处理装置产生，该射频激励采用径向缝隙天线。产生射频的天线和衬底600以20至80mm(优选20至60mm)的距离来放置。
通过在含有氮(N)和稀有气体(含有He、Ne、Ar、Kr和Xe中的至少一种)的气氛、含有氮、氢(H)和稀有气体的气氛、或者含有氨(NH3)和稀有气体的气氛中进行高密度等离子体处理，可以氮化衬底600的表面。在衬底600由玻璃、石英、硅晶片等形成的情况下，在含有氮化硅作为主要成分的衬底600的表面上方形成的氮化物层可用作阻挡层，以抵抗从衬底600侧扩散的杂质。氧化硅膜或氮氧化硅膜可通过等离子体CVD方法形成在氮化物层上方以用作基膜661。
通过将相似的高密度等离子体处理应用到由氧化硅或氮氧化硅形成的基膜661的表面，可氮化该表面和自该表面1-10nm的深度。由于该极其薄的氮化硅层用作阻挡层且对形成于其上的半导体层662具有较小的应力，因此其是有利的。
能将结晶半导体膜或非晶半导体膜用作半导体层662。而且，也可使用有机半导体膜。结晶半导体膜可通过结晶化非晶半导体膜获得。可将激光结晶化方法、使用RTA或退火炉的热结晶化方法、使用促进结晶化的金属元素的热结晶化方法等用作结晶化方法。半导体层662包括沟道形成区662a和一对杂质区662b，将赋予导电性的杂质元素添加至所述杂质区662b。在此所示出的是其中以比向杂质区662b低的浓度向其添加杂质元素的低浓度杂质区662c被提供在沟道形成区662a和该对杂质区662b之间的结构；然而，本发明不限于此。不一定提供低浓度杂质区662c。
注意，半导体层662和与这些半导体层同时形成的布线优选被引导(lead)，以使当从垂直于衬底600的顶表面的方向3005上看时，角被圆化。图12A和12B是示出引导布线的方法的示意图。图中布线3011与半导体层662同时形成。图12A示出了引导布线的常规方法。图12B示出了本发明引导布线的方法。本发明的布线3011的角部分1502a与常规布线3011的角部分1501a相比被圆化了。如实施例模式4中示出的掩模布局可用于圆化角部分。圆化的角部分可防止灰尘等残留在布线的角部分。以这种方式，可减少由灰尘导致的半导体器件的缺陷并且能提高产量。
赋予导电性的杂质元素可添加到薄膜晶体管的沟道形成区662a中。以这种方式，能控制薄膜晶体管的阈值电压。
由氧化硅、氮化硅、氧氮化硅等形成的单层或多层的叠层可用作第一绝缘膜663。在这种情况下，于氧化气氛或氮化气氛中将高密度等离子体施加于第一绝缘膜663的表面；因此，可氧化或氮化第一绝缘膜663使其变致密。高密度等离子体例如通过使用2.45GHz的高频产生，如上所述。注意，可使用具有电子密度为1011至1013/cm3或更多且电子温度为2eV或更小，以及离子能量为5eV或更小的高密度等离子体。通过使用利用射频激励的等离子体处理装置产生等离子体，该射频激励采用径向缝隙天线。在产生高密度等离子体的装置中，产生射频的天线和衬底600以20至80mm(优选，20至60mm)的距离来放置。
在形成第一绝缘膜663之前，半导体层662的表面可以通过对半导体层662和半导体层660的表面施加高密度等离子体处理而被氧化或氮化。此时，通过在氧化气氛或氮化气氛中于300至450℃的温度下对衬底600进行处理，能与形成于其上的第一绝缘膜663形成有利界面。
作为氮化气氛，可使用含有氮(N)和稀有气体(含有He、Ne、Ar、Kr和Xe中的至少一种)的气氛、含有氮、氢(H)和稀有气体的气氛或者含有氨(NH3)和稀有气体的气氛。作为氧化气氛，可使用含有氧(O)和稀有气体的气氛、含有氧、氢(H)和稀有气体的气氛或者含有一氧化二氮(N2O)和稀有气体的气氛。
作为栅电极664，可使用Ta、W、Ti、Mo、Al、Cu、Cr、和Nd中的一种元素或者含有多种上述元素的合金或化合物。替换地，可采用由这些元素、其合金或化合物形成的单层结构或叠层结构。在图中，栅电极664具有两层结构。注意，栅电极664和与栅电极664同时形成的布线优选被引导使得当从垂直于衬底600顶表面的方向3005上看时，其角部分被圆化。栅电极664和布线可与图12B中所示方向相似地被引导。可使用实施例模式4中所示的掩模布局，以圆化角部分。栅电极664和与栅电极664同时形成的布线在图中示出为布线3012。通过圆化本发明的布线3012的角部分1502b，与常规布线3012的角部分1501b相比，能防止灰尘等残留在布线的角部分上。以这种方式，能减少由灰尘导致的半导体器件的缺陷并提高产量。
薄膜晶体管由半导体层662、栅电极664和第一绝缘膜663形成，该第一绝缘膜663用作半导体层662和栅电极664之间的栅极绝缘膜。在该实施例模式中，薄膜晶体管具有顶栅结构；然而，其可以是在半导体层下方具有栅电极的底栅晶体管，或者是在半导体层上方和下方都具有栅电极的双栅晶体管。
希望第二绝缘层667是绝缘膜，如具有阻挡特性的氮化硅膜，以阻挡离子杂质。第二绝缘膜667由氮化硅或氮氧化硅形成。第二绝缘膜667用作防止半导体层662污染的保护膜。通过在沉积第二绝缘膜667之后引入氢气并施加上述高密度等离子体处理，可氢化第二绝缘层667。替换地，可通过引入氨(NH3)氮化并氢化第二绝缘层667。另外，可通过与氢气一起引入氧、一氧化二氮(N2O)等进行氧化氮化处理和氢化处理。通过用该方法进行氮化处理、氧化处理或氧化氮化处理，能使得第二绝缘层667的表面致密。以这种方式，增强了作为保护膜的第二绝缘层667的功能。当在400至450℃施加热处理时，引入到第二绝缘膜667中的氢被释放出来，从而能氢化半导体层662。注意，能与使用第一绝缘膜663的氢化组合进行该氢化。
第三绝缘层665由无机绝缘膜或有机绝缘膜的单层结构或叠置结构形成。作为无机绝缘膜，可使用由CVD方法形成的氧化硅膜、通过SOG(旋涂玻璃)形成的氧化硅膜等。作为有机绝缘膜，可使用由聚酰亚胺、聚酰胺、BCB(苯并环丁烯)、丙烯酸、正光敏有机树脂、负光敏有机树脂等形成的膜。
第三绝缘膜665可由金属形成，该金属具有由硅(Si)和氧(O)的键形成的框架结构。将至少含有氢(如烷基或芳香烃)的有机基团用作该材料的取代基。替换地，可将氟代基用作取代基。进一步替换地，可将氟代基和至少含有氢的有机基团用作取代基。
作为布线666，可使用Al、Ni、W、Mo、Ti、Pt、Cu、Ta、Au、和Mn中的一种元素或者含有多种这些元素的合金。替换地，可采用这些元素或其合金形成的单层结构或叠置结构。在图中，布线666具有单层结构。注意，布线666优选被引导使得当从垂直于衬底600的顶表面的方向3005上看时其角部分是圆化的。布线666与图12B中所示方法相似地被引导。使用实施例模式4中所示掩模布局以圆化角部分。将布线666示出为图中的布线3013。通过圆化本发明的布线3013的角部分1502c，与常规布线3013的角部分1501c相比，能防止灰尘等残留在布线的角部分处。以这种方式，可减少由灰尘导致的半导体器件的缺陷并提高产量。在图7A和7C中所示的结构中，布线666用作连接到薄膜晶体管的源极和漏极的布线并且也用作天线202。在图7B和7D中所示的结构中，布线666用作连接到薄膜晶体管的源极和漏极的布线并且还用作端子部分602。在图12A和12B中，示出了连接布线666和薄膜晶体管的源极和漏极的接触孔3014。
注意，天线202能通过使用含纳米颗粒如Au、Ag和Cu的导电胶的液滴泄放方法形成。液滴泄放方法是通过泄放液滴形成图案的方法的共同术语，如喷墨方法或分配方法，其优点在于改善了材料的利用效率等。
在图7A和7C中示出的结构中，第四绝缘层668形成于布线666上方。作为第四绝缘膜668，能使用无机绝缘膜或有机绝缘膜的单层结构或叠置结构。第四绝缘膜668用作天线202的保护层。
可以按照原样使用形成于衬底600上方的元件组601(见图10A)；然而，元件组601从衬底600剥离(见图10B)并附着到柔性衬底701(见图10C)。柔性衬底701具有柔性，对于其可使用由聚碳酸酯、聚芳酯、聚醚砜等形成的塑料衬底、陶瓷衬底等。
通过(A)在衬底600和元件组601之间预先提供剥离层并通过使用蚀刻剂去除剥离层，(B)通过使用蚀刻剂部分去除剥离层并从衬底600物理地剥离元件组601，或(C)机械地去除其上方形成元件组601的具有高热阻的衬底600或者通过用溶液或气体蚀刻将其去除，将元件组601从衬底600剥离。注意，物理剥离对应于通过外部应力剥离，例如，通过从管嘴吹出的风压、超声波等。
上述方法(A)和(B)通过在具有高热阻的衬底600和元件组601之间提供金属氧化物膜和借助结晶化弱化金属氧化物膜以剥离元件组601，或者通过在具有高热阻的衬底600和元件组601之间提供含有氢的非晶硅膜和借助激光照射或蚀刻去除非晶硅膜以剥离元件组601，来具体实现。
已经剥离的元件组601通过使用商业化粘着剂附着到柔性衬底701，该粘着剂例如是基于环氧树脂的粘着剂或树脂添加剂。
当元件组601附着到其上方形成天线的柔性衬底701上以使元件组601和天线电连接时，完成薄、重量轻并且当下降时能抗振的半导体器件(见图10C)。当使用柔性衬底701时，提供便宜的半导体芯片。此外，由于柔性衬底701具有柔性，因此其能够附着到弯曲表面或不规则表面且能实现多种应用。例如，作为本发明的半导体器件的一种模式的无线标志720例如能紧紧附着到例如表面上，该表面例如是药瓶中的一种(见图10D)。而且，通过重新利用衬底600，能以低成本制造半导体器件。
该实施例模式能通过与实施例模式1至4的任意组合来实施。
(实施例模式6)
该实施例模式中，将参考图11A至11C说明根据本发明的具有柔性结构的半导体器件。图11A中，半导体器件包括柔性保护层801、包括天线802的柔性保护层803和通过剥离工艺和减薄衬底形成的元件组804。元件组804例如具有与实施例模式5中描述的元件组601相似的结构。在保护层803上方形成的天线802电连接到元件组804；在图11中，天线802仅在保护层803上形成；然而，本发明不限于该结构且天线802也可形成于保护层801上方。注意，由氮化硅膜等形成的阻挡膜可形成于元件组804和保护层801和保护层803之间。结果，能提供具有改进的可靠性的半导体器件而不污染元件组804。
天线802可由Ag、Cu或用Ag或Cu电镀的金属形成。元件组804和天线802能通过使用各向异性导电膜并施加紫外线处理或超声波处理来相互连接。注意，元件组804和天线802可通过使用导电胶相互附着。
通过由保护层801和保护层803夹住元件组804，完成半导体器件(见图11A中的箭头)。
图11B示出了以这种方式形成的半导体器件的截面结构。被夹住的元件组804具有5μm或更小或者优选0.1至3μm的厚度3003。此外，当交叠的保护层801和保护层803具有厚度d时，保护层801和保护层803中的每一个优选具有厚度(d/2)±30μm，且更优选(d/2)±10μm。另外，希望保护层801和保护层803中的每一个具有10至200μm的厚度。而且，元件组804具有10mm见方(100mm2)或更小且更优选为0.3至4mm见方(0.09至16mm2)的面积。
由有机树脂材料形成的保护层801和保护层803对弯曲具有高抵抗力。由剥离工艺和衬底减薄形成的元件组804与单晶半导体相比对弯曲也具有较高抵抗力。由于元件组804、保护层801和保护层803能紧紧地相互附着而不具有任何空间，因此完成的半导体器件对弯曲具有高抵抗力。由保护层801和保护层803包围的元件组804可提供于另一物体的表面上方或内部或者嵌入到纸中。
将参考图11C给出将包括元件组804的半导体器件附着到具有弯曲表面的衬底的情况的说明。图中，示出选自元件组804的一个晶体管881。在晶体管881中，根据栅电极807的电势，电流从源极和漏极中的一个805流向源极和漏极中的另一个806。提供晶体管881，以使在晶体管881中电流的方向(载流子移动方向3004)和衬底880的弧线方向以直角相交。通过这种设置，即使衬底880弯曲并画出弧形，晶体管881也会较小地受应力影响，并由此能抑制包括在元件组804中的晶体管881的特性的变化。
该实施例模式可通过与实施例模式1至5任意组合来实施。
(实施例模式7)
在该实施例模式中，将示出包括在半导体器件201的电路中的晶体管的结构实例。晶体管可由在单晶衬底上形成的MOS晶体管以及薄膜晶体管(TFT)形成。图13是示出包括这些电路的晶体管的截面结构的图。图13示出了N沟道晶体管2001和2002、电容器元件2004、电阻元件2005和P沟道晶体管2003。每个晶体管被提供有半导体层305、绝缘层308和栅电极309。栅电极309形成为第一导电层303和第二导电层302的叠置结构。此外，图14A至14E是对应于图13中所示的晶体管、电容器元件和电阻元件的顶视图，图13也会被涉及到。
在图13中，在N沟道晶体管2001的半导体层305中，形成一对杂质区307以夹住并在沟道长度方向上(载流子流动的方向上)接触与栅电极309交叠的区域。因此，该对杂质区307形成于栅电极309的两侧上。杂质区306是源极和漏极区，其与布线304接触。杂质区307是低浓度漏极(LDD)区，其中杂质元素以低于杂质区306的杂质浓度的浓度被掺杂。在N沟道晶体管2001中，将磷等添加到杂质区306和杂质区307中，作为赋予N型导电性的杂质。
如图14A中所示，形成第一N沟道晶体管2001中的栅电极309的第一导电层303以便在第二导电层302的两侧上展开。在这种情况下，形成第一导电层303以使其膜厚度薄于第二导电层302的膜厚度。形成第一导电层303以具有能通过在10至100kV下加速的离子种类的膜厚度。形成杂质区307以与栅电极309的第一导电层303交叠。换句话说，形成与栅电极309交叠的LDD区。在该结构中，通过使用第二导电层302作为掩模经由栅电极309中的第一导电层303添加一种导电类型的杂质以自对准方式形成杂质区307。换句话说，与栅电极309交叠的LDD区以自对准方式形成。
将在栅电极的两侧上具有LDD区的晶体管用于用于图1中的电源电路204中的整流电路212的整流晶体管或者包括在用于逻辑电路的传输栅极(也称作模拟开关)中的晶体管。这些晶体管具有源电极和漏电极，其中施加了正电压和负电压；因此，优选在栅电极的两侧上提供LDD区。
在图13中，杂质区307形成于N沟道晶体管2002的半导体层305中的栅电极309的一侧上。杂质区307是低浓度漏极(LDD)区，其中杂质元素以低于杂质区306的杂质浓度的浓度被掺杂。如图14B中所示，形成N沟道晶体管2002中的栅电极309的第一导电层303以在第二导电层302的一侧上展开。在这种情况下，LDD区也通过经由第一导电层303使用第二导电层302作为掩模添加一种导电类型的杂质以自对准方式形成。
在栅电极的一侧上具有LDD区的晶体管可用于其中仅在源和漏电极之间施加正电压或负电压的晶体管。具体地，该晶体管可应用到在逻辑门如反相电路、NAND电路、NOR电路或锁存电路中包括的晶体管，或者在模拟电路如读出放大器、恒压产生电路或VCO(电压控制振荡器)中包括的晶体管。
在图13中，电容器元件2004通过将绝缘层308夹在第一导电层303和半导体层305之间形成。形成电容器元件2004的半导体层305被提供有杂质区310和311。杂质区311形成于与第一导电层303交叠的半导体层305的位置中。此外，杂质区310与布线304接触。一种导电类型的杂质能经由第一导电层303添加到杂质区311中；因此，在杂质区310和311中含有的杂质浓度可以是相同或不同的。在任一种情况下，制作半导体层305以用作电容器元件2004中的电极；因此，优选添加一种导电类型的杂质以降低电阻。此外，如图14C中所示，可通过使用第二导电层302作为辅助电极，制造第一和第二导电层303和302以足够用作电容器元件2004的电极。因此，可以通过采用其中第一导电层303与第二导电层302组合的多电极结构以自对准的方式形成电容器元件2004。
电容器元件2004可用作电源电路204的存储电容器213或者高频电路203的谐振电容器。特别是，由于将正和负电压施加到电容器元件2004的两个端子之间，因此谐振电容器需要用作不依赖两个端子之间的正和负电压的电容器。
在图13中，电阻元件2005由第一导电层303形成(也见图14D)。第一导电层303被形成为大约30至150nm的膜厚；因此，适当地设置其宽度或长度以形成电阻元件2005。
电阻元件2005可用作数据调制电路208的电阻负载。此外，在通过VCO等控制电流的情况下其也可以用作负载。电阻元件2005可由含有赋予导电类型的高浓度杂质元素的半导体层或具有薄的膜厚度的金属层形成。半导体层的电阻取决于膜厚度、膜质量、杂质浓度、激活比率，而金属层的电阻取决于膜厚度和膜质量，优选其具有很小的波动。
在图13中，在P沟道晶体管2003中，半导体层305被提供有杂质区312。杂质区312用作与布线304接触的源极和漏极区。栅电极309的结构是其中叠放了第一和第二导电层303和302的结构(也见图14E)。P沟道晶体管2003是具有单个漏极结构而不具有LDD区的晶体管。在形成P沟道晶体管2003的情况下，将硼等添加到杂质区312作为赋予P型导电性的杂质。另一方面，具有单个漏极结构的N沟道晶体管也可通过添加作为赋予N型导电性的杂质的磷等至杂质区312而形成。
通过高密度等离子体处理氧化或氮化半导体层305和栅极绝缘层308中的一个或两个。以与实施例模式5中所示方法相同的方式进行处理。
根据上述处理，可降低半导体层305和栅极绝缘层308之间的界面的缺陷等级。栅极绝缘层308可通过对栅极绝缘层308进行处理形成为致密膜。换句话说，可以抑制产生电荷缺陷并抑制晶体管的阈值电压的波动。此外，当以3V或更小的电压驱动晶体管时，通过等离子体处理氧化或氮化的绝缘层能用作栅极绝缘层308。而且，当晶体管的驱动电压是3V或更大时，栅极绝缘层308可通过组合由等离子体处理形成于半导体层305的表面上方的绝缘层和由CVD方法(等离子体CVD方法或热CVD方法)沉积的绝缘层形成。而且，以相同的方式，该绝缘层也可用作电容器元件2004的介电层。在这种情况下，通过等离子体处理形成的绝缘层被形成为1至10nm厚，其是致密膜；因此，可以形成具有高电荷容量的电容器元件。
能通过组合膜厚不同的导电层形成多种结构元件，其说明参考图13和图14A至14E给出。其中仅形成了第一导电层的区域和其中叠置了第一和第二导电层的区域通过使用具有降低光强度功能、由半透明膜构成的提供有衍射光栅图案或辅助图案的光掩模或者掩模版(reticle)形成。换句话说，在于光刻步骤中将光致抗蚀剂暴露到光的过程中，要显影的抗蚀剂掩模的厚度通过调整光掩模的光传输的光量而不同。在这种情况下，被提供有分辨率极限或更小的狭缝的光掩模或掩模版可用于形成具有如上所述的复杂形状的上述抗蚀剂。此外，在显影之后在约200℃下进行烘焙，以变形由光致抗蚀剂材料形成的掩模图案。
此外，通过使用被提供有辅助图案的光掩模或掩模版，其中该辅助图案由衍射光栅图案或半透明膜构成并具有降低光强度的功能，可连续形成仅形成了第一导电层的区域和叠置了第一和第二导电层的区域。如图14A中所示，仅形成了第一导电层的区域可选择地形成于半导体层上方。提供在半导体层上方仅形成了第一导电层的区域效果在于，LDD区能以自对准方式形成等；然而，仅形成了第一导电层的区域不必处于除了半导体层(与栅电极连续形成的布线区域)的顶面之外的区域中。通过使用光掩模或掩模版，不必形成在布线部分中仅形成了第一导电层的区域；由此，基本能降低布线密度。
在图13和图14A至14E的情况下，第一导电层由30至50nm厚的难熔金属如钨(W)、铬(Cr)、钽(Ta)、氮化钽(TaN)或者钼(Mo)或者含有该难熔金属作为其主要成分的合金或化合物形成。此外，第二导电层由300至600nm厚的难熔金属如钨(W)、铬(Cr)、钽(Ta)、氮化钽(TaN)或者钼(Mo)或者含有该难熔金属作为其主要成分的合金或化合物形成。例如，第一和第二导电层均由不同导电材料形成，在随后将进行的蚀刻步骤中具有不同蚀刻速度。作为实例，TaN膜可用作第一导电层且钨膜可用作第二导电层。
该实施例模式示出了用于在蚀刻步骤中使用相同光掩模或掩模版，通过使用被提供有由衍射光栅图案或半透明膜构成并具有降低光强度功能的辅助图案的光掩模或掩模版，分别制造均具有不同电极结构的晶体管、电容器元件和电阻元件的方法。因此，可根据电路特性制造并集成具有不同模式的元件，而不增加步骤。
该实施例模式可通过与实施例模式1至6的任意组合来实施。
(实施例模式8)
在该实施例模式中，可用作半导体器件201的存储器电路210等的静态RAM(SRAM)的实例将参考图15A和15B、图16A和16B以及图17A和17B说明。
优选用硅和含有硅作为其成分的结晶半导体形成图15A中示出的半导体层10和11。例如，作为半导体层10和11，采用多晶硅、单晶硅等通过激光退火等结晶化的硅膜。除此之外，还可以采用显示出半导体特性的金属氧化物半导体、非晶硅或者有机半导体。
在任一种情况下，首先形成的半导体层形成于具有绝缘表面的衬底的整个表面或一部分(具有比作为晶体管的半导体区域确定的区域面积大的区域)上。之后，在半导体层上方通过光刻技术形成掩模图案。包括晶体管的源极和漏极区以及沟道形成区的特性形状的岛状半导体层10和11通过使用掩模图案进行半导体层的蚀刻处理来形成。
用于形成图15A中示出的半导体层10和11的光掩模被提供有图15B中示出的掩模图案2000。掩模图案2000根据用于光刻步骤的抗蚀剂是正型还是负型而不同。在使用正型抗蚀剂的情况下，制造图15B中示出的掩模图案2000作为光遮蔽部分。掩模图案2000具有与去除了其顶部部分A的多边形相同的形状。例如，切去光掩模图案以便切掉在角处为10μm或更小的直角三角形一边。此外，弯曲部分B具有角被弯曲的形状以便不正交。当弯曲部分B放大时，存在以多个等级弯曲的形状(见参考实施例模式5中的图6示出的结构)。
图15B中示出的掩模图案2000的形状反映在图15A中示出的半导体层10和11中。在这种情况下，与掩模图案2000相似的形状被转移，或者被转移以便进一步圆化掩模图案2000的角。换句话说，也可提供其中图案形状较掩模图案2000进一步被平滑的圆化部分。
部分地含有至少氧化硅或氮化硅的绝缘层形成于半导体层10和11的上方。形成绝缘层的一个目的是栅极绝缘层。然后，如图16A中所示，形成栅极布线12、13和14以使其部分与半导体层交叠。栅极布线12与半导体层10相对应地形成。栅极布线13与半导体层10和11相应地形成。此外，栅极布线14与半导体层10和11相应地形成。通过形成具有高导电性的金属层或半导体层，栅极布线的形状通过光刻技术形成在绝缘层上方。
用于形成这些栅极布线的光掩模被提供有于图16B中示出的掩模图案2100。掩模图案2100具有其中在每一边缘弯成L形状的直角三角形被去除一角以使该三角形的一边为10μm或更小或者等于或长于掩模图案2100的五分之一宽度且等于或短于掩模图案2100的一半宽度的图案；因此圆化了边缘。换句话说，当从上面看时，在边缘处掩模图案2100的周线是弯曲的。具体地，为了形成边缘的圆形周线，去除部分掩模图案2100，其对应于具有构成边缘的相互垂直的两条第一直线和与该两条第一直线成约45度角的第二直线的等腰直角三角形。当去除该三角形时，两个钝角形成于掩模图案2100中。此时，掩模图案2100优选通过适当调整蚀刻条件和/或掩模设计来蚀刻，以使与第一直线和第二直线接触的曲线形成于每一个钝角部分中。注意，彼此相等的等腰直角三角形的两边的长度等于或长于掩模图案2100的五分之一宽度且等于或短于掩模图案2100的一半宽度。此外，边缘的内周线也根据边缘的周线制成弯曲的。图16B中示出的掩模图案2000的形状被反映到图16A中所示的栅极布线12、13和14中。在这种情况下，与掩模图案2100相似的形状可被转移或者可被转移以进一步圆化掩模图案2100的角。换句话说，也可提供其中较掩模图案2100被更加平滑化的图案形状的圆化部分。具体地，栅极布线12、13和14的角可以被圆化。当通过等离子体进行干法蚀刻时能抑制凸部中由于过泄放产生的精细颗粒，即使在清洗时聚集了精细颗粒也能冲洗掉在角处聚集的精细颗粒。因此，具有可以完全预期的产量提高的效果。
层间绝缘层是邻接栅极布线12、13和14形成的层。层间绝缘层使用如氧化硅的无机绝缘材料或使用聚酰亚胺、丙烯酸树脂等的有机绝缘材料形成。绝缘层如氮化硅或氧氮化硅可以插入层间绝缘层和栅极布线12、13和14之间。此外，绝缘层如氮化硅或氧氮化硅提供在层间绝缘层上方。绝缘层能防止半导体层和栅极绝缘层受杂质污染，所述杂质例如是对于薄膜晶体管(TFT)不可取的外来金属离子或湿气。
在层间绝缘层的预定位置中形成开口。例如，在下层和半导体层中提供与栅极布线对应的开口。在由金属或金属化合物的单层或多层形成的布线层中，其掩模图案通过光刻技术形成，且预定图案通过蚀刻处理形成。之后，如图17A中所示，形成布线15、16、17、18、19和20，以使其部分与半导体层10和11交叠。具体元件通过布线在其间连接。布线没有以直线连接其间的具体元件，而是由于布局的限制其包括弯曲部分。此外，在与其它布线或其他区域的接触部分中布线的宽度改变。当接触孔的尺寸等于或大于布线的宽度时，布线宽度变化以在接触部分中扩展。
形成这些布线15至20的光掩模被提供有图17B中示出的掩模图案2200。还在这种情况下，布线均具有其中在每个边缘弯成L形状的直角三角形的一角被去除以使该三角形的一边为10μm或更小或者等于或长于布线的五分之一宽度且等于或短于布线的一半宽度的图案；因此，圆化了边缘。换句话说，从上方看时边缘中布线的周线是弯曲的。具体地，为了形成边缘的圆形周线，去除部分布线，其对应于具有构成边缘的相互垂直的两条第一直线和与这两条第一直线构成约45度角的第二直线的等腰直角三角形。当去除该三角形时，两个钝角形成于布线中。此时，布线优选通过适当调整蚀刻条件和/或掩模设计来蚀刻，以使与第一直线和第二直线接触的曲线在每个钝角部分中形成。注意，彼此相等的等腰直角三角形的两边的长度等于或长于布线的五分之一宽度且等于或短于布线的一半宽度。此外，边缘的内周线也根据边缘的周线制成弯曲的。在这种布线中，当通过等离子体进行干法蚀刻时，能抑制凸部中由于过泄放导致的精细颗粒的产生，且在凹进部分中，即使在清洗时产生精细颗粒也能冲洗掉可能在角处聚集的精细颗粒。因此，具有可以完全预期的提高产量的效果。可预期，优选通过圆化布线的角制造布线的电传导。此外，非常有利之处在于，在并行提供多个布线的结构中，冲洗掉灰尘以使用具有圆化角的布线。
在图17A中，形成N沟道晶体管21、22、23和24以及P沟道晶体管25和26。N沟道晶体管23和P沟道晶体管25被包括在反相器27中。N沟道晶体管24和P沟道晶体管26被包括在反相器28中。包括这六个晶体管的电路形成SRAM。绝缘层如氮化硅或氧化硅形成于这些晶体管的上层中。
本实施例模式可通过与实施例模式1至7任意组合来实施。
[实施例]
在该实施例中，将参考图8A和8B以及图9A至9E说明根据本发明的半导体器件201的应用。可通过将其提供给纸币、硬币、证券、不记名债券、证件(驾驶证或身份证；见图9A)、封装容器(包装纸或瓶；见图9B)、记录介质(见图9A)如DVD软件、光盘和录像带来使用半导体器件201。此外，可通过提供给运输工具如汽车、摩托车和自行车(见图9D)、个人物品如包和眼镜(见图9E)、食品、衣物、日用品和电子设备来使用半导体器件201。电子设备包括液晶显示装置、EL显示装置、电视机(也简单称作电视或电视接收机)、蜂窝电话等。
半导体器件201能附着到物体表面或者嵌入到固定的物体内部。例如，半导体器件201优选嵌入到书的纸中或者由有机树脂形成的有机树脂封装中。通过在纸币、硬币、证券、不记名债券、证件等中提供半导体器件201，能防止其伪造品。此外，通过将半导体器件201提供在封装容器、记录介质、个人物品、食品、衣物、日用品、电子设备等中，能利于检测系统和租赁店系统的效率。而且，通过在运输工具中提供半导体器件201，能防止其伪造品和被偷。通过在活体如动物中植入半导体器件201，每一种活体都可容易地识别。例如，通过将无线标记注入到活体如家畜中，其出生年、性别、血液等可以被容易地识别。
如上所述，根据本发明的半导体器件201可用于任一种物体(包括活体)。
半导体器件201具有多种优点，其能无线地传送和接收数据，其能被处理成多种形状，其根据所选频率等具有宽方向性和识别区域。
接下来，将参考图8A和8B说明利用半导体器件201的系统的一种模式。读/写器820提供于包括显示部分821的便携式终端的侧表面上。半导体器件201提供于物体822的侧表面上(见图8A)。当读/写器820被保持在附着到物体822上的半导体器件201的附近时，显示部分821显示出关于物体822的信息，如物体的原料、产地、每一工艺的测试结果、流通记录和描述。作为另一系统，在通过传送带承载物体826的情况下，能通过使用读/写器824和半导体器件201来检查物体826(见图8B)。以这种方式，通过将根据本发明的半导体器件201用于系统，能容易获得信息并且可提供具有高功能和高添加值的系统。
本实施例模式可通过与实施例模式1至8任意组合来实施。
本申请基于2005年5月27号向日本专利局提交的日本专利申请序列号No.2005-156469，在此并入其全部内容作为参考。
参考标记说明
10半导体层，11半导体层，12栅极布线，13栅极布线，14栅极布线，15布线，16布线，17布线，18布线，19布线，20布线，21晶体管，22晶体管，23晶体管，24晶体管，25晶体管，26晶体管，27反相器，28反相器，101半导体器件，102天线，103高频电路，104功率电路，105复位电路，106时钟产生电路，107数据解调电路，108数据调制电路，109控制电路，110存储器电路，111半导体集成电路，112整流电路，113存储电容器，114恒压电路，201半导体器件，202天线，203高频电路，204电源电路，205复位电路，206时钟产生电路，207数据解调电路，208数据调制电路，209控制电路，210存储器电路，211半导体集成电路，212整流电路，213存储电容器，214恒压电路，215电平转移电路，302第二导电层，303第一导电层，304布线，305半导体层，306杂质区，307杂质区，308绝缘层，309栅电极，310杂质区，311杂质区，312杂质区，501晶体管，502晶体管，503晶体管，504晶体管，505晶体管，507晶体管，508晶体管，600衬底，601元件组，602端子部分，603导电颗粒，604树脂，610衬底，661基膜，662半导体层，662a沟道形成区，662b杂质区，662c低浓度杂质区，663第一杂质层，664栅电极，665第三绝缘层，666布线，667第二绝缘层，668第四绝缘层，701柔性衬底，720无线标签，801保护层，802天线，803保护层，804元件组，805源极和漏极中的一个，806源极和漏极中的另一个，807栅电极，820读/写器，821显示部分，822物体，824读/写器，826物体，880衬底，881晶体管，901电平移动解调的信号，902时钟，903复位信号，904模拟部分，905数字部分，911解调的信号，912时钟，913复位信号，914模拟部分，915数字部分，921解调的信号，1501a角，1501b角，1501c角，1502a角，1502b角，1502c角，2000掩模图案，2100掩模图案，2200掩模图案，2001晶体管，2002晶体管，2003晶体管，2004电容器元件，2005电阻元件，3003厚度，3004载流子移动方向，3005方向，3011布线，3012布线，3013布线，3014接触孔，6001角，6002角，6003角，6004角，6601半导体层，6602半导体层，6003第一导电层，6604第二导电层，以及6605接触孔。

Claims (12)

1.一种半导体器件，包括：
数据解调电路，在其中解调无线信号；
电平转移电路，在其中输入所述数据解调电路的输出信号；
时钟产生电路，在其中输入所述电平转移电路的输出；
控制电路，在其中输入所述电平转移电路的输出，
其中，所述电平转移电路被提供有第一DC电源电压和第二DC电源电压，所述第二DC电源电压的电压幅度低于所述第一DC电源电压的电压幅度，
其中，所述控制电路被提供有所述第二DC电源电压，
其中，所述电平转移电路输出具有与所述第二DC电源电压的电压幅度相同的电压幅度的信号，其是由具有与所述第一DC电源电压的电压幅度相同的电压幅度的输入信号转换的，
其中，所述时钟产生电路输出时钟信号到所述控制电路，
其中，所述电平转移电路包括第一至第五P沟道晶体管和第一至第三N沟道晶体管，
其中，所述第一N沟道晶体管的漏极连接到所述第一P沟道晶体管的漏极和所述第四P沟道晶体管的栅极，
其中，所述第一P沟道晶体管的源极连接到所述第三P沟道晶体管的漏极，
其中，所述第三P沟道晶体管的源极和所述第四P沟道晶体管的源极被供给有所述第二DC电源电压，
其中，所述第四P沟道晶体管的漏极连接到所述第二P沟道晶体管的源极，
其中，所述第二P沟道晶体管的漏极连接到所述第三P沟道晶体管的栅极和所述第二N沟道晶体管的漏极，
其中，所述第一N沟道晶体管的栅极和所述第一P沟道晶体管的栅极连接到所述第五P沟道晶体管的漏极和所述第三N沟道晶体管的漏极，
其中，所述第五P沟道晶体管的源极被供给有所述第一DC电源电压，
其中，所述第二N沟道晶体管的栅极、所述第三N沟道晶体管的栅极、所述第二P沟道晶体管的栅极和所述第五P沟道晶体管的栅极连接到输入端子，和
其中，所述第一N沟道晶体管的漏极、所述第一P沟道晶体管的漏极和所述第四P沟道晶体管的栅极连接到输出端子。
2.如权利要求1所述的半导体器件，还包括能够进行无线数据通信的天线。
3.如权利要求1所述的半导体器件，还包括用于产生所述第一DC电源电压和所述第二DC电源电压的电源电路。
4.如权利要求1所述的半导体器件，其中，所述控制电路是用于分析通过解调所述无线信号获得的信号的电路。
5.如权利要求1所述的半导体器件，其中，所述数据解调电路的输出信号的脉冲宽度与所述电平转移电路的输出信号的脉冲宽度相同。
6.如权利要求1所述的半导体器件，还包括存储器电路。
7.如权利要求1所述的半导体器件，还包括柔性衬底。
8.一种半导体器件，包括：
天线；
数据解调电路，可操作地与所述天线连接并用于解调来自所述天线的无线信号；
电平转移电路，可操作地与所述数据解调电路连接；
时钟产生电路，可操作地与所述电平转移电路连接；
控制电路，可操作地与所述电平转移电路连接；和
电源电路，用于连接至少所述电平转移电路和所述控制电路，
其中，所述电平转移电路包括第一至第五P沟道晶体管和第一至第三N沟道晶体管，
其中，所述第一N沟道晶体管的漏极连接到所述第一P沟道晶体管的漏极和所述第四P沟道晶体管的栅极，
其中，所述第一P沟道晶体管的源极连接到所述第三P沟道晶体管的漏极，
其中，所述第四P沟道晶体管的漏极连接到所述第二P沟道晶体管的源极，
其中，所述第二P沟道晶体管的漏极连接到所述第三P沟道晶体管的栅极和所述第二N沟道晶体管的漏极，
其中，所述第一N沟道晶体管的栅极和所述第一P沟道晶体管的栅极连接到所述第五P沟道晶体管的漏极和所述第三N沟道晶体管的漏极，
其中，所述第二N沟道晶体管的栅极、所述第三N沟道晶体管的栅极、所述第二P沟道晶体管的栅极和所述第五P沟道晶体管的栅极连接到输入端子，和
其中，所述第一N沟道晶体管的漏极、所述第一P沟道晶体管的漏极和所述第四P沟道晶体管的栅极连接到输出端子。
9.如权利要求8所述的半导体器件，其中，所述控制电路是用于分析通过解调所述无线信号获得的信号的电路。
10.如权利要求8所述的半导体器件，其中，所述数据解调电路的输出信号的脉冲宽度与所述电平转移电路的输出信号的脉冲宽度相同。
11.如权利要求8所述的半导体器件，还包括存储器电路。
12.如权利要求8所述的半导体器件，还包括柔性衬底。
CN201210097659.4A 2005-05-27 2006-05-25 半导体器件 Expired - Fee Related CN102750565B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005-156469 2005-05-27
JP2005156469 2005-05-27
CN2006800185158A CN101194276B (zh) 2005-05-27 2006-05-25 半导体器件

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN2006800185158A Division CN101194276B (zh) 2005-05-27 2006-05-25 半导体器件

Publications (2)

Publication Number Publication Date
CN102750565A CN102750565A (zh) 2012-10-24
CN102750565B true CN102750565B (zh) 2015-07-01

Family

ID=37452138

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2006800185158A Expired - Fee Related CN101194276B (zh) 2005-05-27 2006-05-25 半导体器件
CN201210097659.4A Expired - Fee Related CN102750565B (zh) 2005-05-27 2006-05-25 半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2006800185158A Expired - Fee Related CN101194276B (zh) 2005-05-27 2006-05-25 半导体器件

Country Status (5)

Country Link
US (1) US7978787B2 (zh)
EP (1) EP1907992B1 (zh)
CN (2) CN101194276B (zh)
DE (1) DE602006016949D1 (zh)
WO (1) WO2006126728A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267253A (ja) * 2009-04-16 2010-11-25 Semiconductor Energy Lab Co Ltd 復調信号生成回路および復調信号生成回路を有する半導体装置
US8928466B2 (en) * 2010-08-04 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN109585463B (zh) * 2014-08-22 2021-01-15 群创光电股份有限公司 显示面板的阵列基板
TWI563640B (en) 2014-08-22 2016-12-21 Innolux Corp Array substrate of display panel
USD863268S1 (en) 2018-05-04 2019-10-15 Scott R. Archer Yagi-uda antenna with triangle loop

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4959872A (en) * 1988-06-23 1990-09-25 Kabushiki Kaisha Toshiba Automatic frequency control apparatus for FM receivers
JPH04268818A (ja) * 1991-02-22 1992-09-24 Nec Corp レベルシフト回路
JPH0729649A (ja) 1993-07-12 1995-01-31 Kel Corp バットジョイントコネクタ
JP2577157Y2 (ja) * 1993-10-26 1998-07-23 シチズン時計株式会社 デ−タキャリア
JP3152867B2 (ja) * 1995-08-25 2001-04-03 株式会社東芝 レベルシフト半導体装置
JP2000269436A (ja) * 1999-03-19 2000-09-29 Seiko Epson Corp 半導体装置及びそれを用いた電子機器
US6659352B1 (en) * 1999-06-02 2003-12-09 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit, a contactless information medium having the semiconductor integrated circuit, and a method of driving the semiconductor integrated circuit
JP3425118B2 (ja) 1999-06-02 2003-07-07 松下電器産業株式会社 半導体集積回路、当該半導体集積回路を搭載した非接触型情報媒体、及び半導体集積回路の駆動方法
JP3835123B2 (ja) 2000-05-30 2006-10-18 セイコーエプソン株式会社 携帯型電子機器
WO2001092970A1 (en) 2000-05-30 2001-12-06 Seiko Epson Corporation Hand-held electronic device
JP4048232B2 (ja) * 2000-12-27 2008-02-20 三洋電機株式会社 レベルシフト回路
JP4822588B2 (ja) 2001-02-08 2011-11-24 富士通セミコンダクター株式会社 情報処理装置および情報処理デバイス
JP3784271B2 (ja) 2001-04-19 2006-06-07 松下電器産業株式会社 半導体集積回路とこれを搭載した非接触型情報媒体
JP3696157B2 (ja) * 2001-12-19 2005-09-14 株式会社東芝 レベルシフト回路
US7699232B2 (en) * 2004-02-06 2010-04-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7663473B2 (en) * 2004-02-12 2010-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, IC card, IC tag, RFID, transponder, bills, securities, passport, electronic apparatus, bag, and clothes
EP1696368B1 (en) 2005-02-28 2011-11-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof

Also Published As

Publication number Publication date
EP1907992A4 (en) 2009-09-02
CN102750565A (zh) 2012-10-24
DE602006016949D1 (de) 2010-10-28
US7978787B2 (en) 2011-07-12
EP1907992B1 (en) 2010-09-15
US20090085638A1 (en) 2009-04-02
CN101194276A (zh) 2008-06-04
EP1907992A1 (en) 2008-04-09
WO2006126728A1 (en) 2006-11-30
CN101194276B (zh) 2012-05-30

Similar Documents

Publication Publication Date Title
US7688272B2 (en) Semiconductor device
JP5947935B2 (ja) 半導体装置の作製方法
KR101383119B1 (ko) 반도체 장치 및 전자 장치
CN101084616B (zh) 无线芯片
JP5285235B2 (ja) 半導体装置
KR101373532B1 (ko) 반도체장치 및 상기 반도체장치를 구비하는 전자 장치
CN101278534B (zh) 半导体器件和无线通信系统
KR20090083362A (ko) 반도체 디바이스 및 이의 제작 방법
JP2007013120A (ja) 半導体装置
KR101443176B1 (ko) 반도체 장치 및 그것의 제작 방법
CN101034719B (zh) 半导体装置及其制造方法
US20080153450A1 (en) Semiconductor device
KR20080044763A (ko) 반도체 장치 및 반도체 장치의 제조방법
US20160364641A1 (en) Semiconductor device
CN102750565B (zh) 半导体器件
US20070290207A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP5144313B2 (ja) 半導体装置
CN101866437B (zh) 半导体装置
JP4789696B2 (ja) 半導体装置
JP2007006464A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150701

Termination date: 20180525

CF01 Termination of patent right due to non-payment of annual fee