KR101160814B1 - 반도체 장치 - Google Patents

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？페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

ID 칩으로 사용된 반도체 장치가 제공되고, 그 동작은 그것의 역할이 끝나거나 소멸될 때 종료된다. 본 발명에 따라서, 안테나 회로, 전압 검출 회로, 전류 증폭 회로, 신호 처리 회로, 및 퓨즈가 절연 기판상에 제공된다. 큰 전력이 안테나 회로에 인가되고, 전압이 전압 검출 회로에 의해 검출되며, 대응 전류가 전류 증폭 회로에 의해 증폭될 때, 그로 인해 퓨즈가 녹는다. 또한, 안티-퓨즈가 사용될 때, 안티-퓨즈는 초과 전압을 인가함으로써 절연막을 단락시킨다. 이러한 방식으로, 반도체 장치는 장치의 역할이 끝나거나 소멸될 때 신호 처리 회로의 동작을 중지시킴으로써 그것을 유효하지 않게 하는 기능을 갖는다.
Figure R1020077008113
반도체, ID 칩, IC 카드, 위조, 도난 방지

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 요청된 데이터가 메모리 회로에 저장될 수 있거나, 데이터가 무선 통신과 같은 비접촉 수단을 이용하여 판독될 수 있는 IC 칩(이후, 또한 "ID 칩"으로 칭함)으로 사용된 반도체 장치에 관한 것이다. 특히, 본 발명은 유리 및 플라스틱과 같은 절연 기판상에 형성된 ID 칩으로 사용된 반도체 장치에 관한 것이다.
컴퓨터 기술의 발전과 이미지 인식 기술의 향상에 따라서, 바코드와 같은 매체를 이용한 데이터 인식이 널리 사용되고 있으며, 예를 들어 상품의 데이터 인식에 사용된다. 훨씬 더 많은 양의 데이터 인식이 미래에 처리될 것으로 기대된다. 그러나, 바코드를 사용하는 데이터 판독 등은 바코드 판독기가 바코드에 접촉할 것을 요구하고 바코드에 저장된 데이터의 양이 매우 많지 않다는 단점이 있다. 그러므로, 접촉 및 매체의 메모리 용량의 증가 없는 데이터 인식이 요구되고 있다.
이러한 요구에 응답하여, IC를 이용한 ID 칩이 최근에 개발되었다. ID 칩은 IC 칩 내의 메모리 회로에 요청된 데이터를 저장하고 데이터는 비접촉 수단, 즉 일반적으로 무선 수단을 이용하여 판독된다. ID 칩이 실제 사용되면, 상품 유통 등이 점점 간단해지고, 그 비용이 감소되며, 높은 보안성이 제공될 것으로 기대된다.
ID 칩을 이용한 개체 인식 시스템의 개요가 도 4를 참조하여 설명된다. 도 4는 접촉하지 않고 가방의 개체 데이터를 획득하기 위한 개체 인식 시스템의 개요를 도시한다. 특정한 개체 데이터를 저장한 ID 칩(401)은 가방(404)에 부착 또는 내장된다. 무선파는 인터로게이터(interrogator)(또한 판독기/기록기라고 칭함)(403)의 안테나 유닛(402)으로부터 ID 칩에 전송된다. 무선파가 수신될 때, ID 칩(401)은 안테나 유닛(402)으로 그 개체 데이터를 되돌려 보낸다. 안테나 유닛(402)은 그것을 식별하기 위해 개체 데이터를 인터로게이터로 전송한다. 이러한 방식으로, 인터로게이터(403)는 가방(404)의 데이터를 획득할 수 있다. 더구나, 이러한 시스템은 물류 관리, 집계, 위조품 방지 등을 가능하게 한다.
이러한 ID 칩 기술의 예가 도 2에 도시된다. ID 칩을 위해 사용된 반도체 장치(200)가 안테나 회로(201), 정류 회로(202), 안정화 전원 회로(203), 증폭기(208), 복조 회로(213), 논리 회로(209), 메모리 제어 회로(212), 메모리 회로(211), 논리 회로(207), 증폭기(206), 및 변조 회로(205)를 포함한다. 또한, 안테나 회로(201)는 안테나 코일(301)과 동조 용량(turning capacitor; 302)을 포함한다(도 3a). 정류 회로(202)는 다이오드들(303, 304)과 평활 용량(305)을 포함한다(도 3b). 안테나 회로(201) 이외의 부분들은 신호 처리 회로(214)라 불린다.
ID 칩의 동작은 이하에 설명된다. 안테나 회로(201)에 의해 수신된 AC 신호는 다이오드들(303, 304)에 의해 정류된 반파(half-wave)이고, 그 후 평활 용량(305)에 의해 평활해진다. 다수의 리플들(ripples)을 포함한 평활 전압은 안정화 전원 회로(203)에 의해 안정화되고, 안정화된 전압은 복조 회로(213), 증폭기(206), 논리 회로(207), 증폭기(208), 논리 회로(209), 메모리 회로(211), 및 메모리 제어 회로(212)로 공급된다. 다른 한편, 안테나 회로(201)에 의해 수신된 신호는 증폭기(208)를 통해 클록 신호로서 논리 회로(209)에 입력된다. 또한, 안테나로부터 입력된 신호는 복조 회로(213)에 의해 복조되어, 데이터로서 논리 회로(209)에 입력된다.
논리 회로(209)에서, 입력 데이터가 디코딩된다. 인터로게이터는 데이터를 변형 미러 코드, NRZ-L 코드 등으로 인코딩해서 전송하며, 그것은 논리 회로(209)에 의해 디코딩된다. 디코딩된 데이터는 메모리 제어 회로(212)로 전송되고, 그로 인해 메모리 회로(211)에 저장된 데이터가 판독된다. 메모리 회로(211)는 전력이 오프(OFF)일 때조차 데이터를 저장할 수 있는 비휘발성 메모리 회로인 것이 필요하며, 마스킹된 ROM 등이 사용된다. 저장된 콘텐트는 예로써, ID 칩의 계열을 나타내기 위한 4-바이트 패밀리 코드, 4-바이트 애플리케이션 코드, 및 사용자에 의해 설정된 두 종류의 4-바이트 사용자 코드들을 포함한 16-바이트 데이터(도 12 참조)이다.
전송된/수신된 신호에 대해, 125 kHz, 13.56 MHz, 915 MHz, 2.45 GHz 등이 이용될 수 있고, ISO 표준 등이 적용된다. 이외에도, 전송/수신에서 변조 및 복조 시스템은 표준화된다. 특허 문서 1은 그러한 ID 칩의 일 예이다.
[특허 문서 1]
일본 특허 공개 번호 2001-250393
상술된 ID 칩에 대한 종래의 반도체 장치는 다음의 문제들을 가진다. ID 칩이 상품에 부착된 경우에, ID 칩은 소비자가 상품을 구매한 후일지라도 인터로게이터에 응답한다. 따라서, 소비자 구매가 제 3 자에게 알려지고 소비자의 프라이버시가 보호될 수 없다. 또한, ID 칩을 이용한 여권과 같은 증명서가 데이터를 재기록함으로써 만료 등으로 인한 폐지 후 오용될 수 있다. 그러므로, 그 역할의 완료 및 소멸 후에 그것의 동작을 중지할 수 있는 ID 칩이 요구된다.
전술한 바를 고려하여, 본 발명은 ID 칩으로 사용되고 실효(expire)한 경우에 그 동작을 정지할 수 있는 반도체 장치를 제공한다.
본 발명에 따라서, 퓨즈 또는 안티-퓨즈가 ID 칩을 위해 사용되는 반도체 장치에 제공되고, ID 칩의 기능은 퓨즈가 녹거나 또는 안티-퓨즈가 단락된 후 제한된다. 퓨즈는 특정 신호 처리에 의해 녹을 수 있고, 안티-퓨즈는 특정 신호 처리에 의해 단락될 수 있으며, 그로 인해 데이터는 판독 및 기록되지 않는다.
본 발명의 일 양상은 안테나 회로, 전압 검출 회로, 전류 증폭 회로, 신호 처리 회로, 및 제 1 단자와 제 2 단자를 갖는 퓨즈를 포함한다. 안테나 회로는 적어도 퓨즈를 통해 신호 처리 회로에 전기적으로 접속되고, 전압 검출 회로는 안테나 회로에 전기적으로 접속된다. 전류 증폭 회로는 전압 검출 회로와 퓨즈의 제 2 단자에 접속되고 신호 처리 회로는 퓨즈의 제 2 단자에 접속된다.
상술된 구성에서, 신호 처리 회로는 정류 회로 및 변조 회로를 포함할 수 있다.
상술된 구성에서, 전압 검출 회로는 다이오드를 포함할 수 있다.
상술된 구성에서, 전압 검출 회로는 콤퍼레이터(comparator)를 포함할 수 있다.
상술된 구성에서, 전류 증폭 회로는 커런트 미러 회로(current mirror circuit)를 포함할 수 있다.
상술된 구성에서, 퓨즈를 구성하는 퓨즈 소자(fuse element)는 대전류가 흐름으로써 녹을 수 있다.
상술된 구성에서, 퓨즈 소자는 금속 배선 또는 반도체 박막일 수 있다.
본 발명의 일 양상은 기판상에 안티-퓨즈, 신호 처리 회로, 및 안테나 회로를 포함한다. 안테나 회로의 출력은 신호 처리 회로 및 안티-퓨즈에 접속된다.
상술된 구성에서, 신호 처리 회로는 정류 회로 및 변조 회로를 포함할 수 있다.
상술된 구성에서, 안티-퓨즈를 구성하는 안티-퓨즈 소자는 과대한 전압을 인가함으로써 절연막을 단락시킬 수 있다. 안티-퓨즈 소자는 한 쌍의 도전층들과 한 쌍의 도전층들 간에 협지된 절연막에 의해 구성될 수 있음을 주의한다.
상술된 구성에서, 안티-퓨즈를 구성하는 안티-퓨즈 소자는 다이오드를 포함할 수 있고, 과대한 전압을 인가함으로써 다이오드의 접합부를 단락시킬 수 있다. 안티-퓨즈 소자는 다이오드일 수 있고, 다이오드는 접합부를 가질 수 있음을 유의한다.
상술된 구성에서, 신호 처리 회로는 유리 기판 위에 형성될 수 있다.
상술된 구성에서, 신호 처리 회로는 플라스틱 기판 위에 형성될 수 있다.
상술된 구성에서, 신호 처리 회로는 절연막 위에 형성될 수 있다.
상술된 구성에서, 안테나 회로는 신호 처리 회로의 상방에 제공되거나 또는 신호 처리 회로의 일부의 상방에 제공될 수 있다.
본 명세서에서 상기 퓨즈는 대전류가 흘렀을 때 전류를 차단하기 위해 녹는 퓨즈 소자를 의미하고, 안티-퓨즈는 퓨즈와 반대로 과대한 전압이 인가될 때 산화막이 되는 안티-퓨즈 소자를 의미함을 유의한다.
본 발명에서와 같은 퓨즈 또는 안티-퓨즈를 제공함으로써 시간이 경과한 후 그 동작을 중지하는 ID 칩이 달성될 수 있다. 이러한 방식으로, ID 칩의 데이터는 시간 경과 후에 판독될 수 없고, 소비자의 사생활은 보호될 수 있다. 더구나, 만료된 후에 증명서 등의 오용이 방지될 수 있다.
도 1은 본 발명의 반도체 장치의 구성을 도시한 블록도.
도 2는 종래의 반도체 장치의 구성을 도시한 블록도.
도 3a 및 도 3b는 종래의 반도체 장치의 구성을 도시한 블록도.
도 4는 RF 태그 시스템의 개요를 도시한 도면.
도 5는 커런트 미러 회로(current mirror circuit)를 이용한 실시예를 도시한 도면.
도 6a 및 도 6b는 퓨즈 소자의 구조를 각각 도시한 도면.
도 7은 콤퍼레이터 회로(comparator circuit)를 이용한 실시예를 도시한 도면.
도 8은 용량형 안티-퓨즈 소자를 이용한 실시예 모드를 도시한 도면.
도 9는 다이오드 안티-퓨즈 소자를 이용한 실시예 모드를 도시한 도면.
도 10a 내지 도 10e는 본 발명의 안테나에 대한 실시예를 각각 도시한 도면.
도 11a 내지 도 11c는 본 발명의 안테나에 대한 실시예를 도시한 도면.
도 12는 메모리 회로에 저장된 데이터의 예를 도시한 도면.
도 13은 용량형 안티-퓨즈 소자의 구조를 도시한 도면.
도 14는 다이오드 안티-퓨즈 소자의 구조를 도시한 도면.
도 15는 본 발명의 단계에서의 단면도.
도 16a 및 도 16b는 본 발명의 단계에서 각각의 단면도.
도 17a 및 도 17b는 본 발명의 단계에서 각각의 단면도.
도 18a 내지 도 18h는 본 발명의 응용례들을 예시한 도면.
도 19는 본 발명에 따른 TFT의 배치를 도시한 도면.
도 20은 본 발명의 콤퍼레이터 회로의 예를 도시한 도면.
도 21a 및 도 21b는 보호층과 결합된 본 발명의 반도체 장치의 도면.
도 22a 내지 도 22e는 본 발명의 단계에서 각각의 단면도들.
도 23f 내지 도 23i는 본 발명의 단계에서 각각의 단면도들.
도 24a 및 도 24b는 본 발명의 단계에서의 단면도들.
도 25는 본 발명을 이용한 가방을 도시한 도면.
도 26a 및 도 26b는 본 발명을 이용한 증명서를 각각 도시한 도면.
도 27은 본 발명을 이용한 식료품 관리를 도시한 도면.
도 28a 및 도 28b는 본 발명을 이용한 물류 관리를 도시한 도면.
도 29는 본 발명을 이용한 IC 카드로의 지불을 도시한 도면.
본 발명의 실행에 대한 최상의 모드
본 발명이 전체적으로 첨부된 도면들을 참조하여 실시예 모드들 및 실시예들로서 설명되었지만, 이 기술분야의 숙련자에게 다양한 변화들과 변경들이 명백함을 이해할 것이다. 그러므로, 이외의 그러한 변화들 및 변경들이 본 발명의 범위로부터 벗어나지 않는다면, 그것들은 본 발명에 포함된 것으로 해석되어야 한다. 도면들에서 동일한 부분들 또는 동일한 기능들을 갖는 부분들은 동일한 참조번호들로서 나타내어지며, 그 상세한 설명은 생략된다.
도 1은 본 발명의 제 1 실시예 모드를 도시한다. ID 칩에 대하여 사용된 반도체 장치(100)는 안테나 회로(101), 전압 검출 회로(102), 전류 증폭 회로(103), 신호 처리 회로(104), 및 퓨즈(105)를 포함한다. 안테나 회로(101)는 도 3a에 도시된 것과 유사할 수 있음을 유의한다. 신호 처리 회로(104)는 종래 기술인 도 2에 도시된 것과 유사하다. 이러한 실시예 모드에서, 안테나 회로가 반도체 장치(100) 위에 형성될 지라도, 본 발명은 이에 제한되지 않으며, 안테나 회로는 반도체 장치의 외부에 접속될 수 있다.
ID 칩의 동작은 이하에서 설명된다. 인터로게이터로부터 수신된 신호는 일반적으로 복조를 위해 안테나 회로(101)로부터 신호 처리 회로(104)에 전송된다. 그러나, 도 1에서, 전압 검출 회로(102), 전류 증폭 회로(103), 및 퓨즈(105)는 안테나 회로(101)와 신호 처리 회로(104) 사이에 부가적으로 제공된다. 안테나 회로(102)에 의해 수신된 신호는 전압 검출 회로(102)에 입력된다. 그 후, 특정 임계 전압보다 큰 전압이 인가되면, 전압 검출 회로(102)는 검출 신호를 출력하여 전류 증폭 회로(103)에 입력한다. 검출 신호가 입력되면, 전류 증폭 회로(103)는 전원 단자로부터 대전류를 공급한다. 퓨즈(105)는 전원의 경로에 제공되고, 그를 통해 대전류가 흐를 때 자기 가열(self-heating)로 인해 녹는다.
퓨즈(105)가 녹으면, 전원은 신호 처리 회로(104)에 공급되지 않는다. 그러므로, 반도체 장치(100)는 녹은 후, ID 칩의 기능을 잃는다. 이러한 방식으로, ID칩의 기능이 완료된 후, 예를 들면 소비자의 구매가 완료되거나 또는 증명서가 만료된 후, 퓨즈(105)를 녹이기에 충분히 큰 신호를 안테나에 인가함으로써, 이러한 실시예 모드에서의 반도체 장치에 따라 소비자의 사생활이 보호될 수 있고, 증명서의 시간 경과 후의 오용이 방지될 수 있다.
도 8은 본 발명의 제 2 실시예 모드를 도시한다. 이러한 실시예 모드에서, 안티-퓨즈 용량(802)은 안테나 회로(801)와 신호 처리 회로(803) 사이에 접속된다. 높은 전압이 안테나 회로(801)에 인가될 때, 높은 전압이 또한 안티-퓨즈 용량(802)에 인가된다. 전압이 안티-퓨즈 용량(802)의 내전압(withstand voltage)보다 높으면, 안티-퓨즈 용량(802)은 단락된다.
안티-퓨즈 용량(802)이 단락되면, 전원은 신호 처리 회로(803)에 공급되지 않는다. 그러므로, 반도체 장치(800)는 단락 후, 그의 ID 칩 기능을 잃는다. 이러한 방식으로, ID 칩의 기능이 완료된 후, 예를 들면, 소비자의 구매가 완료되거나 증명서가 만료된 후, 안티-퓨즈 용량(802)을 단락시키기에 충분히 큰 신호를 안테나에 인가함으로써, 이러한 실시예 모드에서의 반도체 장치에 따라 소비자의 사생활이 보호될 수 있고, 증명서의 시간 경과 후의 오용이 방지될 수 있다.
도 9는 본 발명의 제 3 실시예 모드를 도시한다. 이러한 실시예 모드에서, 안티-퓨즈 다이오드(902)는 안테나 회로(901)와 신호 처리 회로(903) 사이에 접속된다. 높은 전압이 안테나 회로(901)에 인가될 때, 높은 전압이 또한 안티-퓨즈 다이오드(902)에 인가된다. 전압이 안티-퓨즈 다이오드(902)의 내전압보다 높을 때, 안티-퓨즈 다이오드(902)가 단락된다.
안티-퓨즈 다이오드(902)가 단락되면 전원은 신호 처리 회로(903)에 공급되지 않는다. 그러므로, 반도체 장치(900)는 단락 후 ID 칩의 기능을 잃는다. 이러한 방식으로, ID 칩의 기능이 완료된 후, 예를 들면 예를 들면, 소비자의 구매가 완료되거나 증명서가 만료된 후, 안티-퓨즈 다이오드(902)를 단락시키기에 충분히 큰 신호를 안테나에 인가함으로써, 이러한 실시예 모드에서의 반도체 장치에 따라 소비자의 사생활이 보호될 수 있고, 증명서의 시간 경과 후의 오용이 방지될 수 있다.
[실시예 1]
퓨즈 소자의 예가 도 6a를 참조하여 설명된다. 도 6a에 도시된 퓨즈 소자는 금속 배선을 녹임으로써 사용된다. 얇은 필라멘트 용융부(603)가 전극들을 서로 접속시키기 위해 전극(601)과 전극(602) 사이에 제공된다. 이 퓨즈 소자는 배선(606)과 배선(607)을 서로 접속시킨다. 도 6a는 퓨즈 소자와 배선이 절연막에 형성된 접촉홀(604 또는 605)을 통해 접속된다. 배선 재료에 대하여, 박막 트랜지스터(이후, TFT)를 형성하는 게이트 전극을 위한 재료 또는 소스/드레인 전극을 위한 재료가 사용될 수 있다. 보다 작은 열 발생으로 녹이기 위해서, 배선의 폭은 가능한한 좁게 만들어지며, 바람직하게는 1㎛ 이하이다.
이어서, TFT의 섬-형상(island-shaped) 반도체 영역을 이용한 퓨즈 소자는 도 6b를 참조하여 설명된다. 도 6b에 도시된 퓨즈 소자는 전극들 서로를 접속시키기 위해 전극(608)과 전극(609) 사이에 용융부(610)를 가진다. 전극(608), 전극(609), 및 용융부(610)는 반도체를 이용하여 형성된다. 많은 양의 전류가 흐르는 이러한 반도체에서, 많은 양의 N-형 또는 P-형 불순물은 그 저항값을 억제하기 위해 부가된다. 적은 열 생성으로 녹이기 위해, 배선의 폭은 가능한한 좁게 만들어지며, 바람직하게는 1㎛ 이하이다.
용량을 이용한 안티-퓨즈의 구조가 도 13에 도시된다. 안티-퓨즈는 용량으로서 작용하며, 초기 단계에서 직류(direct current)에 대하여 개방된다. 높은 전압을 인가함으로써, 그 단자들 모두는 단락된다. 이것은 제 1 도전층(1301)과 제 2 도전층(1303)이 절연막(1302)의 양 측상에 제공되고, 두 도전층들 사이에 높은 전압을 인가하여 절연막을 파괴함으로써 단락되는 안티-퓨즈 소자이다. 이러한 실시예에 따라서, 전술된 제 2 실시예 모드가 구현될 수 있다.
도 14에 도시된 안티-퓨즈 소자는 다이오드를 사용한다. 초기 단계에서, 안티-퓨즈 소자에는 역 바이어스가 인가되며, 직류에 대하여 개방된다. 높은 전압을 인가함으로써, 그 단자들 모두가 단락된다. 이것은 N-형 불순물 영역(1401)에 접속된 음극(1404)과 P-형 불순물 영역(1403)에 접속된 양극(1406) 사이에 높은 전압을 인가함으로써 게이트(1405) 아래 I-형 영역(1402)을 파괴함으로써 단락되는 안티-퓨즈 소자이다. 이러한 실시예에 따라서, 전술된 제 3 실시예 모드가 구현될 수 있다.
[실시예 2]
도 5에 도시된 반도체 장치에서, 전압 검출 회로(502)는 다이오드(506)에 의해 구성되며, 전류 증폭 회로(503)는 TFT(505)와 TFT(508)에 의해 구성된다. TFT(505) 및 TFT(508)는 커런트 미러 회로를 구성한다. 그 동작은 이하에 설명된다. 안테나 회로(501)에 의해 수신된 신호는 전압 검출 회로(502)에 입력된다. 다이오드(506)는 역 바이어스로 인가되며, 그 파괴 전압(breakdown voltage)보다 작은 전압을 통해 흐르는 전류는 없다. 수신된 신호가 파괴 전압을 초과할 때, 전류는 다이오드(506)를 통해 흐른다.
TFT(505)의 게이트 폭보다 n배 넓게 되도록 TFT(508)의 게이트 폭을 설계함으로써, 다이오드(506)에 흐르는 전류보다 n배 큰 전류가 TFT(508)에 흐를 수 있다. 가능한 한 n배만큼 큰 값을 증가시킴으로써, TFT(508)의 드레인 전류는 증가될 수 있고 퓨즈(507)는 녹을 수 있다.
이러한 방식으로, 안테나 회로(501)에 큰 신호를 공급함으로써, 전원 또는 신호가 신호 처리 회로(504)에 공급될 수 없다. 그 후, 반도체 장치(500)는 ID 칩으로서 기능할 수 없다.
[실시예 3]
도 7은 콤퍼레이터(comparator)를 이용한 실시예이며, 전압 검출 회로(702)는 저항기들(706 및 707), 콤퍼레이터(709), 및 전압원(708)에 의해 구성된다. 안테나 회로(701)에 입력된 신호는 저항기(706)에 입력된다. 저항기(706)는 저항기(707) 및 콤퍼레이터의 비반전(non-inverting) 단자에 접속되고, 안테나 회로(701)의 신호는 저항기(706) 및 저항기(707)로 나뉘어진 전압이다. 다른 한편으로, 콤퍼레이터(709)의 반전 입력 단자에 전압원(708)이 입력되어 전압원(708)의 전위와 저항기들(706 및 707)에 의해 만들어진 전위가 서로 비교된다. 저항기들(706 및 707)에 의해 만들어진 전위가 전압원(708)의 전위를 초과할 때, TFT(710)는 그 드레인 전류를 흐르도록 동작한다. TFT(710)는 전류 증폭 회로(703)로서 기능한다. TFT(710)의 드레인 전류가 크면, 퓨즈(705)는 녹을 수 있다.
이러한 방식으로, 안테나 회로(701)에 큰 신호를 공급함으로써, 전원 또는 신호가 신호 처리 회로(704)에 공급될 수 없다. 그 후, 반도체 장치(700)는 ID 칩으로서 기능할 수 없다.
[실시예 4]
콤퍼레이터 회로의 예가 도 20을 참조하여 설명된다. 콤퍼레이터 회로는 차동 회로 및 커런트 미러 회로에 의해 구성된다. 차동 회로는 트랜지스터(2205), 트랜지스터(2206), 및 전류 공급 저항기(2204)에 의해 구성된다. 커런트 미러 회로는 트랜지스터들(2207 및 2208)에 의해 구성된다.
저항기들(2201 및 2202)에 접속된 트랜지스터(2205)의 게이트 전위가 전원(2203)에 접속된 트랜지스터(2206)의 것보다 더 높으면, 트랜지스터(2206)에 흐르는 전류의 양은 트랜지스터(2205)의 것보다 더 커지며, 트랜지스터(2209)의 게이트 전위를 증가시킨다. 결과적으로, 전류는 출력 단자(2210)에 흐른다. 여기서, 트랜지스터(2209)의 크기가 충분히 크고 퓨즈가 출력 단자(2210)에 접속된다면, 퓨즈는 트랜지스터(2209)의 출력 전류에 의해 녹을 수 있다. 이러한 방식으로, 이러한 실시예에 따라서, 전술한 제 1 실시예 모드가 구현될 수 있다. 본 발명에 이용된 콤퍼레이터 회로는 이에 제한되지 않으며, 다른 유형의 회로가 이용될 수 있다.
[실시예 5]
메모리 소자와 디코더, 선택기, 기록 회로, 및 판독 회로와 같은 논리 회로부에 사용된 TFT들을 동시에 절연 기판상에 제조하는 방법이 도 15를 참조하여 설명된다. 부동 게이트를 갖는 n-채널 메모리 소자, n-채널 TFT, 및 p-채널 TFT가 이러한 실시예에서 반도체 소자의 예로서 설명되지만, 본 발명의 메모리부 및 논리 회로부에 포함된 반도체 소자가 이들에 제한되지 않음을 주의한다. 또한, 이러한 제조 방법은 단지 예이며 절연 기판상의 제조 방법을 제한하지 않는다.
먼저, 하지막들(base films; 3001, 3002)은 절연 기판(3000) 상에 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막과 같은 절연막을 이용하여 형성된다. 예를 들면, 실리콘 질화막은 10 내지 200 nm의 두께로 하지막(3001)으로서 형성되고, 실리콘 산화막은 이러한 순서로 50 내지 200 nm의 두께로 하지막(3002)으로서 형성된다. 또한, 실리콘 질화막은 실리콘 산화막 상에 1 내지 5nm의 두께로 형성될 수 있다.
섬-형상 반도체층들(3003 내지 3005)은 레이저 또는 열 어닐링에 의해 비정질 구조를 가진 반도체막을 결정화함으로써 형성된 결정성 반도체막들을 사용하여 형성된다. 이들 섬-형상 반도체층들(3003 내지 3005)의 각각은 25 내지 80nm의 두께로 형성된다. 결정성 반도체막을 위한 재료는 특별히 한정되지 않지만, 실리콘 또는 실리콘 게르마늄(SiGe)이 바람직하다.
여기서, 중첩 영역을 제공하기 위한 처리가 메모리 소자에 사용된 TFT의 섬-형상 반도체층(3003)의 소스 영역 또는 드레인 영역의 일측 상에 전하를 추출하기 위해 실행될 수 있다.
후속하여, 섬-형상 반도체층들(3003 내지 3005)을 커버하기 위한 게이트 절연막(3006)이 형성된다. 게이트 절연막(3006)은 플라즈마 CVD 또는 스퍼터링(sputtering)에 의해 10 내지 30nm의 두께로 실리콘을 포함한 절연막을 이용하여 형성된다. 특히, 뜨거운 전자 주입(hot electron injection)에 의한 기록 및 전하 유지를 요구하는 OTP형 비휘발성 메모리의 경우에, 게이트 절연막은 터널 전류가 쉽게 흐르지 않는 40 내지 80nm의 두께로 형성되는 것이 바람직하다.
그 후, 제 1 도전층들(3007 내지 3009)은 게이트 절연막(3006) 상에 형성되며, 부동 게이트 전극이 될 영역 및 일반 TFT들의 게이트 전극들이 될 영역들을 제외하고 에칭에 의해 제거된다.
이어서, 제 2 게이트 절연막(3010)이 형성된다. 제 2 게이트 절연막(3010)은 플라즈마 CVD 또는 스퍼터링에 의해 10 내지 80 nm의 두께를 가진 실리콘을 포함한 절연막을 이용하여 형성된다. 제 2 게이트 절연막(3010)은 메모리 소자를 형성하기 위한 영역을 제외하고 에칭에 의해 제거된다.
그 후, 제 2 도전층들(3011 내지 3013)이 형성되고 제 1 도전층(3007), 제 2 게이트 절연막(3010), 및 제 2 도전층(3011)의 스택(메모리 소자), 제 1 도전층(3008), 및 제 2 도전층(3012)의 스택(일반 TFT), 및 제 1 도전층(3009) 및 제 2 도전층(3013)의 스택(일반 TFT)이 메모리 소자의 부동 게이트 전극 및 제어 게이트 전극과 일반 TFT들의 게이트 전극들을 형성하기 위해 함께 에칭된다.
이러한 실시예에서, 제 1 도전층들(3007 내지 3009)은 50 내지 100nm를 갖는 티타늄 질화물을 이용하여 형성되며, 제 2 도전층들(3011 내지 3013)은 100 내지 300nm의 두께를 갖는 텅스텐을 이용하여 형성되지만, 각 도전층을 위한 재료는 특별히 한정하지 않는다. Ta, W, Ti, Mo, Al, Cu 등으로부터 선택된 원소, 주요 구성 요소로서 상술된 원소를 포함한 합금 재료 또는 혼합 재료가 또한 사용될 수 있다.
이어서, 메모리 소자를 위해 사용된 TFT에 n-형 산화막을 제공하기 위해 도핑이 실행되며, 그로 인해 제 1 불순물 영역들(3014, 3015)이 형성된다. 다음으로, 논리 회로부에 사용된 p-채널에 p-형 산화막을 제공하기 위해 도핑이 실행되고, 그로 인해 제 2 불순물 영역들(3016, 3017)이 형성된다. 후속하여, 도핑은 논리 회로부에서 사용된 n-채널 TFT의 저농도 불순물(LDD) 영역을 형성하기 위한 n-형 산화막을 제공하기 위해 실행되고, 그로 인해 제 3 불순물 영역들(3018, 3019)이 형성된다. 그 후, 측벽들(3020, 3021)이 형성되고 도핑은 논리 회로부에 사용된 n-채널 TFT에 n-형 산화막을 제공하기 위해 실행되며, 그로 인해 제 4 불순물 영역들(3022, 3023)이 형성된다. 이들 도핑은 원자가전자를 제어하기 위한 불순물 이온들이 전계에서 가속되고 반도체층에 부가됨으로써 이온 도핑(불순물 이온들은 질량 분리되지 않는다) 또는 이온 주입(불순물 이온들이 질량 분리된다)에 의해 실행될 수 있다. 전술된 단계들에 의해, 불순물 영역들은 섬-형상 반도체층들의 각각에 형성된다.
그 후, 제 1 층간 절연막(3024)은 실리콘 산화질화막을 이용하여 형성된다. 제 1 층간 절연막(3024)은 게이트 절연막(3006)과 거의 동일한 두께인 10 내지 80nm의 두께로 형성된다. 다음으로, 섬-형상 반도체층을 수소화하기 위한 단계가 실리콘 산화질화막에 포함된 수소를 확산시킴으로써 실행된다. 수소화에서의 열 처리는, 예를 들면, 빠른 열 어닐링에 의해 450 내지 650℃에서 가열함으로써 실행된다. 이러한 수소화 단계는 또한 각각의 섬-형상 반도체층에 부가된 불순물 원소의 활성화를 가능하게 한다.
이어서, 제 2 층간 절연막(3025)은 아크릴과 같은 유기 절연 재료를 이용하여 형성된다. 또한, 무기 재료가 유기 절연 재료를 사용하는 대신 제 2 층간 절연막(3025)을 위해 사용될 수 있다. 비유기 재료로서, 무기 SiO2, 플라즈마 CVD에 의해 형성된 SiO2, SOG(Spin On Glass; 코팅된 실리콘 산화막) 등이 사용된다. 접촉 홀을 형성하기 위한 에칭 단계는 두 개의 층간 절연막들을 형성한 후에 실행된다.
그 후, 전극들(3026, 3027)은 메모리부 내의 섬-형상 반도체층의 소스 영역 및 드레인 영역에 접하도록 형성된다. 논리 회로부들에서 또한, 전극들(3028 내지 3030)이 형성된다.
이러한 방식으로, 부동 게이트를 갖는 n-채널 메모리 소자를 포함한 메모리부와 LDD 구조를 갖는 n-채널 TFT 및 단일-드레인 구조를 갖는 p-채널 TFT를 포함한 논리 회로부가 도 15에 도시된 바와 같이 동일한 기판 위에 형성될 수 있다.
이러한 실시예에서 또한, 메모리부 및 논리 회로부가 형성되고 그 후 플렉서블한 기판에 전달되는 경우의 제조 방법이 도 16A 내지 17B를 참조하여 설명된다. 부동 게이트를 갖는 n-채널 메모리 소자, n-채널 TFT, 및 p-채널 TFT는 예로써 취해지지만, 본 발명의 메모리부 및 논리 회로부에 포함된 반도체 장치는 이에 제한되지 않는다. 또한, 이러한 제조 방법은 단지 예이며, 절연 기판에 대한 제조 방법을 제한하지 않는다.
박리층(peeling layer)(4000)은 절연 기판(3000)상에 형성된다. 박리층(4000)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 및 미결정(microcrystalline) 실리콘(반정질 실리콘을 포함하여)과 같은 실리콘을 주요 구성성분들로서 포함한 층을 사용하여 형성될 수 있다. 박리층(4000)은 스퍼터링, 플라즈마 CVD 등에 의해 형성될 수 있다. 이러한 실시예에서, 비정질 실리콘막은 박리층(4000)과 같이 스퍼터링에 의해 약 500nm의 두께로 형성된다. 이어서, 도 15에 도시된 메모리부 및 논리 회로부는 상술된 제조 단계들에 따라 형성된다.
이어서, 제 3 층간 절연막(4001)은 제 2 층간 절연막(3025) 상에 형성되고, 패드들(4002 내지 4005)이 형성된다. 패드들(4002 내지 4005)은 하나 또는 복수의 은, 금, 구리, 팔라듐, 크롬, 몰리브덴, 티탄, 탄탈, 텅스텐, 및 알루미늄과 같은 재료, 또는 그들의 금속 화합물을 포함한 도전성 재료를 사용하여 형성될 수 있다.
그 후, 보호층(4006)은 패드들(4002 내지 4005)을 커버하기 위해 제 3 층간 절연막 위에 형성된다. 보호층(4006)은 에칭에 의해 박리층(4000)을 제거할 때 패드들(4002 내지 4005)을 보호할 수 있는 재료를 사용하여 형성된다. 예를 들면, 보호층(4006)은 물 또는 알코올들로 용해할 수 있는 에폭시-기반, 아크릴 산염-기반 또는 실리콘-기반 수지를 전체 표면에 인가함으로써 형성될 수 있다(도 16A).
다음으로, 박리층(4000)을 분리하기 위한 홈(4007)이 형성된다(도 16B 참조). 홈(4007)은 적어도 박리층(4000)을 노출시키기 위해 형성될 수 있다. 홈(4007)은 에칭, 다이싱(dicing), 스크라이빙(scribing) 등에 의해 형성될 수 있다.
이어서, 박리층(4000)은 에칭에 의해 제거될 수 있다(도 17A 참조). 이러한 실시예에서, 할로겐 불화물이 홈(4007)을 통해 인입하는 에칭 가스로서 사용된다. 이러한 실시예에서, 예를 들면, 에칭은 3시간 동안 800 Pa(6 토르)의 압력에서 300 sccm의 흐름 레이트로 350℃에서 CIF3(삼불화 염소)를 사용함으로써 수행된다. 또한, 질소가 혼합된 ClF3도 사용될 수 있다. ClF3와 같은 할로겐 블화물을 사용하여, 절연 기판(3000)을 박리하기 위해 박리층(4000)이 선택적으로 에칭된다.
이어서, 빅리된 메모리부 및 논리 회로부는 접착제(4008)에 의해 지지체(4009)에 부착된다(도 17b 참조). 지지체(4009)와 하지막(3001)을 서로 부착시킬 수 있는 재료에는 접착제(4008)가 사용된다. 예를 들어, 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제와 같은 광학 경화형 접착제, 및 혐기형 접착제와 같은 다양한 경화형 접착제가 접착제(4008)로서 사용될 수 있다.
지지체(4009)로서, 플렉서블한 종이 또는 플라스틱과 같은 유기 물질이 사용될 수 있다. 이와 달리, 지지체(4009)로서 블렉서블한 무기 물질이 사용될 수 있다. 지지체(4009)는 또한 0.1 내지 0.5mm의 두께의 유리판과 약 10 내지 100㎛의 두께의 유기 수지막을 부착시킴으로써 무기 물질과 유기 물질의 합성물로서 형성될 수도 있다. 지지체(4009)는 집적 회로에서 생성되는 열을 분산시키기 위해 약 2 내지 30W/mK의 높은 열 전도성을 갖는 것이 바람직하다.
박리되는 메모리부 및 논리 회로부를 포함한 집적 회로는 이 실시예에서 설명된 바와 같이 실리콘막을 에칭함으로써 뿐만 아니라 다양한 방법들로 절연 기판(3000)을 박리시킬 수 있다. 예를 들면, 금속 산화막은 높은 열 저항을 갖는 기판과 집적 회로 사이에 제공되고, 금속 산화막은 집적 회로를 박리하기 위해 결정화에 의해 약해진다. 또한, 예를 들면, 박리층은 기판에서 집적 회로를 박리하기 위해 레이저 광 방사에 의해 파괴된다. 또한, 예를 들면, 집적 회로는 집적 회로가 형성된 기판을 기계적으로 제거하고 용액 또는 가스를 가지고 에칭에 의해 제거함으로써 기판에서 박리된다.
객체가 구부러진 표면을 갖고, 따라서 그에 부착된 ID 칩의 지지체가 원뿔 표면, 원주 표면 등의 모선을 따라 곡률을 갖도록 구부려진 경우, 모선의 방향 및 TFT의 캐리어들의 움직이는 방향은 동일한 것이 바람직하다. 전술한 구조에 의해, TFT의 특성은 지지체가 구부려질 경우 영향을 받는 것으로부터 방지될 수 있다. 또한, 집적 회로 영역의 1 내지 30 %를 차지하도록 섬-형상 반도체막을 형성함으로써, 지지체가 구부려질 경우 TFT의 특성이 영향을 받는 것이 또한 예방될 수 있다. 이러한 실시예는 전술된 실시예 모드들 및 다른 실시예들과 조합하여 실행될 수 있다.
[실시예 6]
박리 프로세스에 의해 플렉서블한 ID 태그를 형성하는 예가 도 21A 및 21B를 참조하여 설명된다. ID 칩은 플렉서블한 보호층들(2301, 2303) 및 박리 프로세스를 사용함으로써 형성된 ID 칩(2302)에 의해 구성된다. 이러한 실시예에서, 안테나(2304)는 ID 칩(2302) 상에 형성되지 않지만, 보호층(2303) 위에 형성되고, ID 칩(2302)에 전기적으로 접속된다. 도 21A에서, 안테나는 단지 플렉서블한 보호층(2303) 위에 형성되지만, 안테나는 또한 플렉서블한 보호층(2301) 상에 형성될 수 있다. 안테나는 바람직하게는 은, 구리, 또는 그들로 도금된 금속을 사용하여 형성된다. ID 칩(2302) 및 안테나는 UV 처리에 의해 비등방성 도전막에 접속되지만, 본 발명은 이러한 접속 방법에 제한되지 않는다.
도 21B는 도 21A의 단면도를 도시한다. ID 칩(2302)은 5㎛ 이하의 두께, 바람직하게는 0.1 내지 3㎛의 두께를 갖는다. 또한, 보호층들(2301, 2303)의 각각은 보호층들(2301, 2303)의 스택의 두께가 d인 경우, 바람직하게는 (d/2)±30㎛의 두께를 가지며, 보다 바람직하게는 (d/2)±10㎛의 두께를 가진다. 보호층들(2301, 2303)은 10 내지 200㎛의 두께를 갖는 것이 바람직하다. ID 칩(2302)는 5 제곱 밀리미터 또는 그보다 작은, 바람직하게는 0.3 내지 4 제곱 밀리미터의 영역을 갖는다.
보호층들(2301, 2303)의 각각은 유기 수지 물질을 사용하여 형성되고, 구부러짐에 대한 높은 저항을 갖는 구조를 갖는다. 박리 프로세스에 의해 형성된 ID 칩(2302) 자체는 단일 결정성 반도체에 비교하여 구부러짐에 대한 저항이 또한 높기 때문에, 보호층들(2301, 2303)에 가깝게 부착될 수 있다. 보호층들(2301, 2303)로 둘러싸인 ID 칩은 또 다른 객체의 표면상에 또는 그 내부에 제공될 수 있다. 대안적으로 그것은 종이에 포함될 수 있다.
[실시예 7]
ID 칩이 구부러진 표면에 부착되는 경우, 즉 TFT가 ID 칩의 휘어진 방향에 수직으로 배열되는 경우가 도 19를 참조하여 설명된다. 도 19의 ID 칩에 포함된 TFT는 전류 흐름(150)의 방향으로 배열된다. 즉, 드레인 적극(151), 게이트 전극(152), 및 그 소스 전극(153)이 압력의 영향을 억제하기 위해 선형적으로 배열된다. 그러한 배열로, TFT의 특성들에서의 변경들이 억제될 수 있다. 또한, TFT를 형성하는 결정들이 전류 흐름(150)의 방향으로 정렬된다. CWLC 등을 사용하여 결정들을 형성함으로써, S 값은 0.35 V/dec 또는 그보다 작은 값(바람직하게는 0.09 내지 0.25 V/dec)이 될 수 있고, 이동성은 100㎠/Vs 이상이 될 수 있다. 그러한 TFT들을 사용하여 19-단 링 오실레이터(ring oscillator)를 형성하는 경우에, 그 발진 주파수는 3 내지 5 V의 전원 전압을 갖고서 1 MHz 이상이고, 100 MHz 이상이 바람직하다. 3 내지 5 V의 전원 전압을 가지고, 인버터의 일 단자의 지연 시간은 26ns이고, 바람직하게는 0.26ns 이하이다.
또한, 응력(stress)로 인해 활성 소자가 파괴되지 않도록 TFT와 같은 활성 소자의 활성 영역(실리콘 섬 부분)은 전체 영역의 5 내지 50%를 차지하는 것이 바람직하다. TFT와 같은 활성 소자가 존재하지 않는 영역에서, 베이스 절연 재료, 층간 절연 재료, 및 배선 재료가 주로 제공된다. TFT의 활성 영역을 제외한 영역은 전체 영역의 60% 이상인 것이 바람직하다. 활성 소자의 활성 영역은 20 내지 200 nm의 두께, 일반적으로 40 내지 170nm 이고, 바람직하게는 45 내지 55nm 또는 145 내지 155nm의 두께를 갖는다.
[실시예 8]
이러한 실시예에서, 외부 안테나가 본 발명을 사용한 회로에 제공되는 경우의 예는 도 10A 내지 11C를 참조하여 설명된다.
도 10A는 주변이 안테나로 커버된 회로를 도시한다. 안테나(1001)는 기판(1000) 상에 형성되고, 본 발명을 이용한 회로(1002)는 그에 접속된다. 도 10A에서, 안테나(1001)는 회로(1002)의 주변을 커버하지만, 안테나는 전체 기판을 커버할 수 있고, 전극들을 갖는 회로(1002)는 그에 부착될 수 있다.
도 10B는 회로 주위에 배열된 얇은 안테나를 도시한다. 안테나(1004)는 기판(1003) 상에 형성되고, 본 발명을 이용한 회로(1005)는 그에 접속된다. 안테나의 배선은 단지 예이며 본 발명은 이에 제한되지 않음이 주의되어야 한다.
도 10C는 고주파수 안테나를 도시한다. 안테나(1007)는 기판(1006) 상에 형성되고, 본 발명을 이용한 회로(1008)는 그에 접속된다.
도 10D는 180°전방향(omnidirectional) 안테나(임의의 방향들로부터 신호들을 수신할 수 있는)를 도시한다. 안테나(1010)는 기판(1009) 상에 형성되고, 본 발명을 이용한 회로(1011)는 그에 접속된다.
도 10E는 스틱 형상으로 확장된 안테나를 도시한다. 안테나(1013)는 기판(1012) 상에 형성되고, 본 발명을 이용한 회로(1014)는 그에 접속된다.
본 발명을 이용한 회로 및 상술된 안테나는 알려진 방법에 의해 접속될 수 있다. 예를 들면, 안테나 및 회로는 와이어 본딩(wire bonding) 또는 범프 본딩(bump bonding)에 의해 접속된다. 대안적으로, 그것의 전체 표면상에 전극을 갖는 칩에서의 회로는 안테나에 부착될 수 있다. 이러한 방법으로, ACF(비등방성 도전막)가 부착하기 위해 사용될 수 있다.
안테나에 요구되는 적절한 길이는 신호들을 수신하기 위한 주파수에 따라 변한다. 일반적으로, 길이는 파장의 약수인 것이 유리하다. 예를 들면, 주파수가 2.45 GHz인 경우에, 안테나의 길이는 약 60nm(1/2 파장) 또는 30nm(1/4 파장)일 것이다.
또한, 기판은 본 발명의 회로 상에 장착될 수 있고, 안테나는 그 위에 형성될 수 있다. 도 11A 내지 11C는 기판이 회로 상에 장착되고 나선 안테나가 제공된 예에 대한 상부 평면도 및 단면도들을 도시한다. 소자 기판(1100)은 안테나 회로, 전압 검출 회로, 전류 증폭 회로, 신호 처리 회로, 퓨즈 등을 포함하고, 그 외에 메모리 회로, 처리 회로 등이 포함될 수 있다. 안테나 배선(1101)은 소자 기판(1100)상에 제공된다. 자기 투과가능한 절연 기판은 소자 기판(1100)에 사용될 수 있고, 안테나 배선(1101)이 동일한 기판상에 형성될지라도 안테나의 방향성은 잃지 않는 것이 바람직하다.
이러한 실시예에서 도시된 예는 단지 예이며, 안테나의 형태를 제한하지 않는다. 본 발명은 임의의 형태의 안테나로 실행될 수 있다. 이러한 실시예는 실시예 모드들 및 실시예들 1 내지 7에 설명된 구성들의 임의의 조합을 이용함으로써 실행될 수 있다.
[실시예 9]
이러한 실시예에서, TFT를 포함한 박막 집적 회로 장치의 구체적인 제조 방법이 도 22A 내지 24B를 참조하여 설명된다. 간편함을 위해서, n-형 TFT 및 p-형 TFT를 사용한 CPU의 단면 구조들과 메모리부는 제조 방법을 설명하기 위해 도시된다.
먼저, 박리층(61)은 기판(60) 상에 형성된다(도 22A). 여기에서, 50nm의 두께를 갖는 a-Si 막(비정질 실리콘막)이 저압력 CVD에 의해 유리 기판(예를 들면, 코닝(1737) 기판)상에 형성된다. 유리 기판뿐만 아니라 석영 기판, 알루미나와 같은 절연 물질을 사용하여 형성된 기판, 실리콘 웨이퍼 기판, 다음 단계의 처리 온도에 대한 열 저항을 갖는 플라스틱 기판 등이 기판에 사용될 수 있음을 유의해야 한다.
박리층은 비정질 실리콘뿐만 아니라 다결정 실리콘, 단결정 실리콘, 및 SAS(미결정 실리콘으로서 또한 칭해지는 반정질 실리콘)와 같이, 주요 구성성분으로서 실리콘을 포함하는 막을 사용하여 형성되는 것이 바람직하지만, 그러나 본 발명은 이에 제한되지 않는다. 박리층은 저전압 CVD뿐만 아니라 플라즈마 CVD, 스퍼터링 등에 의해 형성될 수 있다. 또한, 인과 같은 불순물로 도핑된 막이 또한 사용될 수 있다. 박리층은 바람직하게는 50 내지 60nm의 두께를 갖는다. SAS를 사용하는 경우에, 막 두께는 30 내지 50nm가 될 수 있다.
이어서, 보호막(55)(또한 하지막 또는 하지 절연막으로서 칭하여지는)이 박리층(61)상에 형성된다(도 22A). 여기서, 100nm의 두께를 갖는 실리콘 산화막, 50nm의 두께를 갖는 실리콘 질화막, 및 100nm의 두께를 갖는 실리콘 산화막의 3-층 구조가 사용되는데, 그러나 보호막(55)의 적층들의 수, 재료, 및 두께는 이에 제한되지 않는다. 예를 들면, 실록산과 같은 열 저항 수지는 바닥 층의 실리콘 산화막 대신에 스핀 코팅, 슬릿 코팅, 액적 토출(droplet discharge)법에 의해 0.5 내지 3㎛의 두께로 적층될 수 있다. 또한, 실리콘 질화막(SiN, Si3N4 등)이 또한 사용될 수 있다. 각각의 두께는 바람직하게는 0.05 내지 3㎛이며, 이 범위에서 자유롭게 선택될 수 있다.
여기서, 실리콘 산화막은 열 CVD, 플라즈마 CVD, 정상 전압 CVD, 바이어스 ECRCVD, 및 SiH4 및 02, 또는 TEOS(테트라에틸 오르소실리케이트) 및 02 의 혼합 기체를 사용함으로써 형성될 수 있다. 또한, 실리콘 질화막은 SiH4 및 NH3의 혼합 기체를 이용하여 플라즈마 CVD에 의해 형성될 수 있다. 게다가, 실리콘 산화질화막은 일반적으로 SiH4 및 N20의 혼합 기체를 이용하여 플라즈마 CVD에 의해 형성될 수 있다.
박리층(61)과 섬-형상 반도체막(57)에 대한 주요 구성성분으로서 a-Si와 같은 실리콘을 포함한 재료를 사용하는 경우에, 그것들과 접할 보호막은 밀착성 확보를 고려하여 SiOxNy(x>y)를 사용하여 형성될 수 있다.
이어서, 박막 집적 회로 장치의 메모리 및 중앙 처리 유닛(CPU)을 구성하는 박막 트랜지스터(TFT)는 보호막(55) 위에 형성된다. 유기 TFT 및 박막 다이오드와 같은 박막 활성 소자는 TFT와 마찬가지로 형성될 수 있음을 유의해야 한다.
TFT를 제조하기 위해, 섬-형상 반도체막(57)은 보호막(55) 위에 먼저 형성된다(도 22B). 섬-형상 반도체막(57)은 비정질 반도체, 결정성 반도체, 또는 반정질 반도체를 사용하여 형성된다. 이들 중 임의의 것이 주요 구성성분으로서 실리콘, 실리콘 게르마늄(SiGe) 등을 포함한 반도체막을 이용함으로써 형성된다.
여기서, 비정질 실리콘막은 70nm의 두께로 형성되고, 그 표면은 니켈을 포함한 용액으로 처리된다. 또한, 500 내지 750℃에서의 열 결정화 단계는 결정성 실리콘 반도체막을 얻기 위해 수행되고, 그 후 레이저 결정화가 그 결정도를 향상시키기 위해 실행된다. 게다가, 증착 방법으로서, 플라즈마 CVD, 스퍼터링, LPCVD 등이 사용될 수 있다. 결정화 방법으로서, 레이저 결정화, 열 결정화, 다른 촉매(철, 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐, 백금, 구리, 금 등)를 사용한 열 결정화가 수행될 수 있다. 대안적으로, 이들 결정화들은 여러 번 차례로 수행될 수 있다.
반도체막의 결정화 처리를 위하여, 연속파 레이저가 사용될 수 있다. 일반적으로, 결정화에서 큰 입자 결정들을 얻기 위해, Nd:YVO4 레이저(기본파가 1064nm인)의 제 2 고조파(532 nm) 또는 제 3 고조파(355 nm)가 바람직하게 사용된다. 연속파 레이저의 고조파를 사용하는 경우에, 10W의 출력을 갖는 연속파 YVO4 레이저로부터 방사된 레이저 광은 비선형 광학 소자에 의해 획득될 수 있다. 게다가, 고조파는 YVO4 결정 또는 GdVO4 결정 및 비선형 광학 소자를 공진기에 설치함으로써 방사될 수 있다. 반도체막은 광학 시스템의 의해 방사된 표면에 직사각형 또는 타원의 레이저광으로 형성된 레이저 광으로 조사된다. 이때 전력 밀도는 약 0.01 내지 100 MW/㎠(바람직하게는 0.1 내지 10 MW/㎠)이도록 요구된다. 그 후, 레이저 광은 약 10 내지 2000cm/s의 레이트로 레이저 광에 비례하여 반도체막을 이동시킴으로써 조사된다.
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펄스 레이저를 사용하는 경우에, 일반적으로 약 수십 내지 수백 Hz의 주파수 대역이 사용되지만, 전술된 것보다 현저히 더 큰 10 MHz 이상의 진동 주파수를 가진 펄스 레이저가 또한 사용될 수 있다. 펄스 레이저 광으로 조사된 반도체막이 완전히 응고될 때까지는 수십 내지 수백 nsec가 소요된다. 그러므로, 전술된 고 주파수 대역을 사용함으로써, 반도체막은 이전의 레이저 광에 의해 용융된 반도체막이 응고될 때까지 다음의 펄스 레이저 광으로 조사될 수 있다. 따라서, 반도체막의 고체-액체 인터페이스는 계속해서 이동되고, 이는 종래의 펄스 레이저를 이용하는 경우와 상이하다. 그러므로, 주사 방향으로 계속하여 성장하는 결정 입자들을 가진 반도체막이 형성될 수 있다. 예를 들면, 주사 방향에서의 폭이 10 내지 30㎛이고 주사 방향에 수직인 방향으로의 폭이 약 1 내지 5㎛인 결정 입자들의 집합이 형성될 수 있다. 주사 방향으로 길게 연장하는 단일 결정 입자들을 형성함으로써, 임의의 결정 입자 경계들이 적어도 TFT의 채널 방향에 거의 존재하지 않는 반도체막이 형성될 수 있다.
열 저항 유기 수지인 실록산이 보호막(55)에 부분적으로 사용되는 경우에, 전술한 결정화에서의 반도체막으로부터의 열 누출이 방지될 수 있고 효율적인 결정화가 수행될 수 있음을 유의한다.
전술된 방법에 의해, 결정성 실리콘 반도체막이 획득된다. 결정들은 소스, 채널, 및 드레인 방향들로 바람직하게 정렬된다. 또한, 결정 층의 두께는 20 내지 200 nm(일반적으로는 40 내지 170nm, 보다 바람직하게는 50 내지 150nm)인 것이 바람직하다. 그 후, 금속 촉매들을 게터링하기 위한 비정질 실리콘막이 그 사이에 산화막을 삽입하여 반도체막 위에 형성되며, 그 후 게터링 처리는 500 내지 750℃에서 열 처리에 의해 수행된다. 또한, TFT 소자의 임계값을 제어하기 위해, 붕소 이온들이 1013/㎠의 양만큼 결정성 실리콘 반도체막에 주입된다. 그 후, 에칭은 마스크로서 레지스트를 가지고 수행되어 섬-형상 반도체막(57)이 형성된다.
결정성 반도체막은 또한 소스 기체로서 디실란(Si2H6) 및 불화 게르마늄(GeF4)를 가지고 LPCVD(저전압 CVD)에 의해 다결정 반도체막을 직접 형성함으로써 형성된다. 비록 본 발명은 이에 제한되지 않지만, 기체 흐름 레이트는 Si2H6/GeF4 = 20/0.9이고, 증착 온도는 400 내지 500℃ 이며, 헬륨 또는 아르곤은 캐리어 기체로서 사용된다.
특히 TFT에서 채널 영역에는 바람직하게는 1×1019 내지 1×1022/㎤, 보다 바람직하게는 1×1019 내지 5×1020/㎤의 할로겐 또는 수소가 첨가되는 것이 바람직함을 유의한다. SAS의 경우에, 1×1019 내지 2×1021/㎤가 바람직하다. 임의의 경우들에서, IC 칩에 사용된 단일 결정에 포함되는 것보다 수소 또는 할로겐이 더욱 포함되는 것이 바람직하다. 따라서, TFT 부분에서 크랙(crack)이 국부적으로 발생하였을지라도, 수소 또는 할로겐이 이를 종료시킬 수 있다.
다음으로, 게이트 절연막(58)이 섬-형상 반도체막(57) 상에 형성된다(도 22B). 게이트 절연막(58)은 단층으로 실리콘 질화물, 실리콘 산화물, 실리콘 질화 산화물 또는 실리콘 산화질화물을 포함한 막을 형성하기 위해 플라즈마 CVD 또는 스퍼터링과 같은 박막 형성 방법을 사용함으로써 또는 적층에 의해 형성되는 것이 바람직하다. 층들을 적층하는 경우에, 예를 들면, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막이 이 순서로 기판 측으로부터 적층되는 3-층 구조가 바람직하게 이용될 수 있다.
다음으로, 게이트 전극(56)이 형성된다(도 22C). 여기서, 게이트 전극(56)은 마스크로서 레지스트(62)를 가지고 그것을 스퍼터링 및 에칭하여 실리콘과 텅스텐을 적층함으로써 형성된다. 게이트 전극(56)의 재료, 구조, 및 제조 방법은 이들에 제한되지 않으며, 적당하게 선택될 수 있음은 말할 것도 없다. 예를 들면, N-형 불순물 및 NiSi(니켈 실리사이드)로 도핑된 실리콘의 적층 구조 또는 탄탈 질화물 및 텅스텐의 적층 구조가 또한 사용될 수 있다. 또한, 다양한 도전성 재료들을 이용한 단층이 이용될 수 있다.
또한, 실리콘 산화물 또는 실리콘 산화질화물의 마스크(하드 마스크로 불리우는)가 레지스트 마스크를 대신하여 사용될 수 있다. 이러한 경우에, 하드 마스크를 형성하기 위한 패터닝 단계가 부가적으로 요구되지만, 원하는 폭을 가진 게이트 전극층은 에칭 시에 마스크가 레지스트만큼 감소되지 않기 때문에 형성될 수 있다. 게다가, 게이트 전극(56)은 레지스트(62)를 사용하지 않고 액적 토출법에 의해 선택적으로 형성될 수 있다.
도전성 재료로서, 다양한 재료들이 도전막의 기능에 따라 선택될 수 있다. 또한, 게이트 전극 및 안테나를 동시에 형성하는 경우에, 재료는 그 기능들을 고려하여 선택된다.
CF4, Cl2, 및 O2 또는 Cl2 기체의 혼합 기체가 게이트 전극을 에칭하기 위한 에칭 기체로서 사용되지만 본 발명은 이들에 제한되지 않음을 주의한다.
이어서, p-형 TFT들(70, 72)인 부분들이 레지스트(63)로 커버되고, n-형 TFT들(69, 71)에서의 섬-형상 반도체막들은 마스크로서 게이트 전극을 가지고 낮은 농도로 n-형 도전성(일반적으로, P(인) 또는 As(비소))를 제공하는 불순물 원소(64)로 도핑된다(도 22D, 제 1 도핑 단계). 제 1 도핑 단계는 1×1013 내지 6×1013/㎠의 양 및 50 내지 70 keV의 가속 전압의 조건들로 실행지만, 그러나 본 발명은 이에 제한되지 않는다. 제 1 도핑 단계에 의해, 스루 도핑(through doping)은 게이트 절연막(58)을 통해 실행되고, 그로 인해 한 쌍의 n-형 저농도 불순물 영역들(65)이 형성된다. 제 1 도핑 단계는 레지스트로 p-형 TFT 영역들을 커버하지 않고 전체 표면에 수행될 수 있음을 유의한다.
그 후, 애싱(ashing) 등에 의해 레지스트(63)를 제거한 후, n-형 TFT 영역을 커버하기 위한 레지스트(66)가 부가적으로 형성되고, p-형 도전성(일반적으로, B(붕소))을 제공하는 불순물 원소(67)가 마스크로서 게이트 전극을 가지고 고 농도로 p-형 TFT들(70, 72)의 섬-형상 반도체막들에 도핑된다(도 22E, 제 2 도핑 단계). 제 2 도핑 단계는 1×1016 내지 3×1016/㎠의 양 및 20 내지 40 keV의 가속 전압의 조건들로 실행되지만, 그러나 본 발명은 이에 제한되지 않는다. 이러한 제 2 도핑 단계에 의해, 스루 도핑은 게이트 절연막(58)을 통해 실행되며, 그로 인해 한 쌍의 p-형 고농도 불순물 영역들(68)이 형성된다.
이어서, 애싱 등에 의해 레지스트(66)를 제거한 후, 절연막(75)은 기판 위에 형성된다(도 23F). 여기서, SiO2막은 플라즈마 CVD에 의해 100 nm의 두께로 형성된다. 그 후, 절연막(75) 및 게이트 절연막(58)은 제거되기 위해 에칭 백(etch back)되고, 그로 인해 측벽(76)이 자기-정렬 방식으로 형성된다(도 23G). 에칭 기체로서, CHF3 및 He의 혼합 기체가 사용된다. 측벽을 형성하기 위한 단계는 이에 제한되지 않음을 주의해야 한다.
절연막이 또한 절연막(75)을 형성할 때 기판의 후방 표면상에 형성되고, 후방 표면상의 절연막은 마스크로서 기판의 전체 표면을 커버하는 레지스트를 사용하여 에칭함으로써 제거된다(후방 처리).
측벽(76)을 형성하기 위한 방법은 전술된 것에 제한되지 않음을 유의한다. 예를 들면, 도 22A 및 24B에 도시된 방법들이 또한 이용될 수 있다. 도 24A는 절연막(75)이 두 개 이상의 층 구조를 가지는 경우의 예를 도시한다. 절연막(75)으로서, 예를 들면, 100nm의 두께를 갖는 SiON(실리콘 산화질화물) 막과 200nm의 두께를 갖는 LTO(저온 산화물) 막이 적층된다. 여기서, SiON 막은 플라즈마 CVD에 의해 형성되고, LTO 막은 저압력 CVD에 의해 SiO2 막을 형성함으로써 형성된다. 그 후, L 형상 및 원형 형상을 갖는 측벽(76)이 에칭 백에 의해 형성된다.
도 24B는 게이트 절연막(58)을 남기도록 에칭 백이 수행되는 경우의 예를 도시한다. 이러한 경우에 절연막(75)은 단층 구조 또는 적층 구조를 가질 수 있다.
측벽은 고농도로 N-형 불순물을 도핑하고 측벽(76) 하에 저농도 불순물 영역 또는 도핑되지 않은 오프셋 영역을 형성하기 위해 사용되는 마스크로서 기능한다. 측벽을 형성하기 위한 전술된 방법 중 임의의 것에서, 에칭 백의 조건은 형성될 저농도 불순물 영역 또는 오프셋 영역의 폭에 따라 적절히 변경될 수 있다.
이어서, p-형 TFT 영역들을 커버하기 위한 레지스트(77)가 부가적으로 형성되고 n-형 도전성(일반적으로, P 또는 As)을 제공하는 불순물 원소(78)가 마스크들로서 게이트 전극(56) 및 측벽(76)을 가지고 고농도로 도핑된다(도 23H, 제 3 도핑 단계). 제 3 도핑 단계는 1×1013 내지 5×1015/㎠의 양 및 60 내지 100 keV의 가속 전압의 조건들로 실행된다. 제 3 도핑 단계에 의해, 그로 인해 한 쌍의 n-형 고농도 불순물 영역들(79)이 형성된다.
불순물 영역들은 애싱 등에 의해 레지스트(77)를 제거한 후에 열적으로 활성화될 수 있음을 유의한다. 예를 들면, 50nm의 두께를 갖는 실리콘 산화질화막을 형성한 후, 열 처리가 4시간 동안 550℃로 질소 분위기에서 수행될 수 있다. 또한, 100nm의 두께를 갖는 수소를 포함한 실리콘 질화막을 형성한 후 1시간 동안 410℃로 질소 분위기에서 열 처리함으로써, 결정성 반도체막의 결정 결함이 향상될 수 있다. 이러한 처리는 수소화 공정으로서 칭하여지며, 이에 의해 결정성 실리콘의 댕글링 본드들(dangling bonds)이 종결된다. 또한, TFT들을 보호하기 위한 캡 절연막으로서, 실리콘 산화질화막이 600nm의 두께로 후속하여 형성된다. 수소화 공정은 실리콘 산화질화막을 형성한 후에 수행될 수 있음을 유의한다. 이러한 경우에, 실리콘 질화막 및 실리콘 산화질화막은 연속하여 형성될 수 있다. 이러한 방법으로, 실리콘 산화질화막, 실리콘 질화막, 및 실리콘 산화질화막이 이 순서로 형성된 3층 구조를 갖는 절연막이 TFT 위에 형성되지만, 그 구조 및 재료는 이에 제한되지 않는다. 이들 절연막들은 그것들이 TFT들을 보호하기 위한 기능을 갖기 때문에 형성되는 것이 바람직하다.
이어서, 층간막(53)이 TFT들 위에 형성된다(도 23I). 층간막(53)은 스핀 코팅, 디핑(dipping), 스프레이 코팅, 액적 도출법(잉크-제팅, 스크린 프린팅, 오프셋 프린팅 등), 닥터 나이프(doctor knife), 롤 코터(roll coater), 커튼 코터(curtain coater), 나이프 코터(knife coater) 등에 의해 폴리이미드, 아크릴, 폴리아미드, 및 실록산과 같은 열 저항 유기 수지를 사용하여 형성될 수 있다. 또한, 비유기 재료가 또한 사용될 수 있으며, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, PSG(인 유리), BPSG(인 붕소 유리), 알루미늄 막 등이 사용될 수 있다. 이들 절연막들은 층간막(53)을 형성하기 위해 적층될 수 있음을 유의한다.
또한, 보호막(54)이 층간막(53) 상에 형성될 수 있다. 보호막(54)은 플라즈마 CVD, 대기압 플라즈마 등에 의해 DLC(다이아몬드상 탄소) 또는 탄소 질화물(CN)과 같은 탄소를 포함한 막, 또는 실리콘 산화막, 실리콘 질화막 또는 실리콘 질화산화막을 사용하여 형성될 수 있다. 대안적으로, 폴리이미드, 아크릴, 폴리아미드, 레지스트 또는 벤조싸이클로부텐과 같은 감광성 또는 비-감광성 유기 재료 또는 실록산과 같은 열 저항 유기 수지가 사용될 수 있다.
층간막(53) 또는 보호막(54)과 또는 배선을 형성하는 도전성 재료 등 사이의 열 팽창 레이트의 차이에 의해 생성된 응력으로 인해 층간막(53)과 보호막(54)이 박리 또는 크래킹되는 것을 방지하기 위해 필러(filler)가 층간막(53) 또는 보호막(54)에 혼합될 수 있음을 유의한다.
이어서, 레지스트를 형성한 후에, 접촉 홀들이 에칭에 의해 개방되고, 그 후 TFT들을 서로 접속하기 위한 배선(51)과 외부 안테나에 접속하기 위한 접속 배선(21)이 형성된다(도 23I). 접촉 홀은 CHF3 및 He의 혼합 기체를 사용하여 에칭함으로써 개방되지만, 그러나 본 발명은 이에 제한되지 않는다. 또한, 배선(51) 및 접속 배선(21)은 동시에 동일한 재료를 사용하여 또는 개별적으로 형성될 수 있다. 여기서, TFT에 접속된 배선(51)은 티타늄, 티타늄 질화물(TiN), 알루미늄(실리콘이 첨가된), 티타늄, 및 티타늄 질화물(TiN)의 5-층 구조를 가지며, 스퍼터링 및 패터닝에 의해 형성된다.
알루미늄 층에 실리콘을 혼합시킴으로써, 힐록(hillock)이 배선 패터닝 시에 레지스트 베이킹(resist baking)에서 형성되는 것을 방지한다. 게다가 약 0.5%의 구리가 실리콘을 대신하여 혼합될 수 있다. 또한, 티타늄 및 티타늄 질화물과 함께 알루미늄(실리콘이 첨가된) 층을 끼워넣음으로써, 힐록 저항이 또한 향상될 수 있다. 실리콘 산화질화물 등을 패터닝 시에 사용하여 형성된 전술된 하드 마스크를 이용하는 것이 바람직하다. 배선의 형성 방법 및 재료는 이들에 제한되지 않으며, 게이트 전극에 사용된 재료가 또한 사용될 수 있다.
이러한 실시예에서, CPU(73), 메모리(74) 등을 구성하는 TFT 영역들과 안테나에 접속된 단부(80)가 동일한 기판상에 형성되지만, 이러한 실시예는 동일한 기판 상에 TFT 영역과 안테나를 형성하는 경우에 적용될 수 있다. 이러한 경우에, 층간막(53) 또는 보호막(54) 상에 안테나를 형성하는 것이 바람직하며, 그 후 또 다른 보호막으로 안테나를 커버한다. 안테나를 위한 도전성 재료로서, 은, 금, 알루미늄, 구리, 아연, 주석, 니켈, 크롬, 철, 코발트 또는 티타늄 또는 이들을 포함한 합금이 사용될 수 있지만, 그러나 본 발명은 이에 제한되지 않는다. 배선 및 안테나는 상이한 재료들을 이용하여 형성될 수 있다. 배선 및 안테나는 고 연성 금속 재료를 가지도록 형성되는 것이 바람직하며, 보다 바람직하게는 변형의 응력을 견디기에 충분히 두껍게 형성된다.
배선 및 안테나는 스퍼터링 또는 액적 토출법에 의해 노즐로부터 도전성 재료를 선택적으로 토출시킴으로써 전체 표면상에 도전성 재료를 증착시킨 후 레지스트 마스크를 이용하여 패터닝함으로써 형성될 수 있다. 여기서 액적 토출법은 잉크 제팅(ink-jetting)에 제한되지 않지만 오프셋 프린팅, 스크린 프린팅 등을 포함할 수 있음을 유의한다. 배선 및 안테나는 동시에 형성되거나 또는 그것들 중 하나가 먼저 형성되고 다른 하나가 그것을 중첩하도록 형성될 수 있다.
전술된 단계들을 통해, TFT들을 이용하여 형성된 박막 집적 회로 장치가 완성된다. 이러한 실시예에서, 상부 게이트 구조가 이용되지만, 그러나 하부 게이트 구조(역 스테거된 구조(inversely staggered structure))가 또한 사용될 수 있다. 하지 절연막 재료, 층간 절연막 재료, 및 배선 재료는 TFT와 같은 박막 활성 소자부(활성 소자)가 존재하지 않는 영역들에서 주로 제공됨을 유의한다. 이 영역은 바람직하게는 박막 집적 회로 장치의 50 % 이상, 보다 바람직하게는 70 내지 95 % 이상을 차지한다. 따라서, ID 칩은 쉽게 구부려지며, ID 라벨과 같은 완제품은 쉽게 처리될 수 있다. 이러한 경우, TFT부를 포함한 활성 소자의 섬-형상 반도체 영역(섬)은 바람직하게는 박막 집적 회로 장치의 1 내지 30%를 차지하며, 보다 바람직하게는 그것의 5 내지 15%를 차지한다.
또한, 도 23I에 도시된 바와 같이, 상단 또는 하단 보호막 또는 층간막의 두께를 제어하여, TFT의 반도체층에서 하단 보호막까지의 거리(tunder) 및 반도체층에서부터 상단 층간막(보호층이 형성된 경우에 보호층)까지의 거리(tover)가 박막 집적 회로 장치에서 서로 동일하거나 거의 동일하게 하는 것이 바람직하다. 이 방식에서 박막 집적 회로 장치의 중심에 반도체층을 위치시킴으로써, 반도체층에 대한 응력이 완화되며, 크랙들이 방지될 수 있다.
[실시예 10]
이러한 실시예에서, 본 발명의 반도체 장치는 IC 카드, IC 태그, RFID, 트랜스폰더(transponder), 지폐, 유가 증권, 여권, 전자 장치, 가방, 의류에 적용될 수 있다. IC 카드, ID 태그, ID 칩 등의 예들이 도 18A 내지 18H를 참조하여 설명된다.
도 18A는 통합된 회로에서 재기록 가능한 메모리를 활용함으로써 현금을 사용하지 않고 지불할 수 있는 신용 카드 또는 전자 화폐로서 그리고 개인의 식별을 위해 사용될 수 있는 IC 카드(2000)를 도시한다. 본 발명을 이용한 회로부(2001)는 IC 카드(2000)에 포함된다.
도 18B는 개인의 식별 및 그것의 소형단순화에 의해 특정 장소에의 입장을 관리하기 위해 사용될 수 있는 ID 태그(2010)를 도시한다. 본 발명을 이용한 회로부(2011)는 ID 태그(2010)에 포함된다.
도 18C는 ID 칩(2022)이 슈퍼마켓과 같은 소매점에서 상품 관리를 위해 상품(2020)에 부착되는 경우를 도시한다. 본 발명은 ID 칩(2022)의 회로에 적용된다. ID 칩(2022)을 상품(2020)에 부착함으로써, 재고 관리가 간편해질 뿐만 아니라 가게 물건을 훔치는 것 등이 방지될 수 있다. 도 18C에서, 보호막(2021)은 ID 칩(2022)이 떨어지는 것을 막기 위해 접착을 위해 제공하지만, ID 칩(2022)은 접착제로 상품(2020)에 직접 부착될 수 있다. 게다가, 실시예 2에 도시된 플렉서블한 기판은 상품에 부착하는 것을 고려하여 ID 칩(2022)을 형성하는데 사용되는 것이 바람직하다.
도 18D는 인식을 위한 ID 칩(2031)이 제조 동안 상품에 통합되는 경우를 도시한다. 도 18D에서, ID 칩(2031)은 디스플레이의 하우징(2030)에 포함된다. 본 발명은 ID 칩(2301)의 회로에 적용된다. 그러한 구조를 가지고, 제조업자의 인지, 상품 유통 관리 등이 간편화될 수 있다. 디스플레이의 하우징은 여기에서 예로서 취해졌지만, 그러나 본 발명은 이에 제한되지 않고 다양한 전자 장치들 및 물건들에 적용될 수 있음을 유의한다.
도 18E는 운송 물건들에 대한 운송 태그(2040)를 도시한다. 도 18E에서, ID 칩(2041)은 운송 태그(2040)에 통합된다. 본 발명은 ID 칩(2041)의 회로에 적용된다. 그러한 구조를 가지고, 목적지 선택, 상품 유통 관리 등이 간편화될 수 있다. 운송 태그는 묶기 위한 줄과 물건을 단단히 고정시키지만, 본 발명은 이에 제한되지 않고, 태그는 봉합 재료 등으로 물체에 직접 부착될 수 있다.
도 18F는 ID 칩(2052)을 포함한 책(2050)을 도시한다. 본 발명은 ID 칩(2052)의 회로에 적용된다. 그러한 구조로, 서점에서의 유통 관리, 도서관에서의 대출 관리 등이 간편화될 수 있다. 도 18F에서, 보호막(2051)은 ID 칩(2052)이 떼어지는 것으로부터 방지하기 위한 부착을 위해 사용되지만, ID 칩(2052)은 접착제로 직접 부착되거나 또는 책(2050)의 책 커버에 통합될 수 있다.
도 18G는 ID 칩(2061)을 통합한 지폐(2060)를 도시한다. 본 발명은 ID 칩(2061)의 회로에 적용된다. 그러한 구조로, 위조 지폐의 유통이 쉽게 방지될 수 있다. ID 칩(2061)은 ID 칩(2061)이 지폐의 특성으로 인하여 떨어지는 것을 방지하기 위해 화폐(2060)에 내장되는 것이 바람직하다. 본 발명은 지폐뿐만 아니라 유가 증권 및 여권과 같은 종이로 만들어진 물건에 적용될 수 있다.
도 18H는 ID 칩(2072)을 통합한 신발(2070)을 도시한다. 본 발명은 ID 칩(2072)의 회로에 적용된다. 그러한 구조로, 제조업자의 인지, 상품 유통 관리 등이 단순화될 수 있다. 도 18H에서, 보호막(2071)은 ID 칩(2072)이 떨어지는 것을 방지하기 위해 접착을 위해 제공되지만, ID 칩(2072)은 접착제로 직접 부착되거나 또는 신발(2070)에 내장될 수 있다. 본 발명은 신발뿐만 아니라 의류와 가방과 같은 착용 가능한 물건에 적용될 수 있다.
ID 칩이 그 보안성을 보호하기 위해 다양한 물건들에 설치되는 경우가 이제 설명된다. 보안 확보는 절도 방지 또는 위조 방지의 관점으로부터 고려될 수 있다.
ID 칩이 가방에 설치되는 경우가 절도 방지의 예로써 설명된다. 도 25에 도시된 바와 같이, ID 칩(2502)이 가방(2501)에 설치된다. 예를 들어, ID 칩(2502)이 가방(2501)의 바닥 또는 측면 부분에 설치될 수 있다. 매우 얇고 작은 ID 칩(2502)은 가방(2501)의 디자인을 망치지 않고 설치될 수 있다. 게다가, ID 칩(2502)은 반투명성을 가지므로, 도둑이 ID 칩(2502)이 설치되었는지의 여부를 판단하기 어렵게 한다. 그러므로, ID 칩(2502)은 도둑에 의해 거의 떼어질 수 없다.
이러한 ID 칩이 제공된 가방이 도난당했을 때, 가방의 현재 위치에 대한 정 보가 예를 들어 GPS(Global Positioning System)을 사용하여 획득될 수 있다. GPS는 GPS 위성으로부터 신호를 수신하여 획득된 시간 차에 기반하여 위치를 정하는 시스템이다.
이러한 도난당한 물건 이외에 놓고 오거나 또는 떨어뜨린 물건에 대해서, 현재 위치에 대한 정보가 GPS를 이용하여 획득될 수 있다.
ID 칩은 또한 가방뿐만 아니라 자동차 및 자전거와 같은 운송 수단, 시계 또는 액세서리에 설치될 수 있다
위조 배제의 예로서, ID 칩이 여권, 증명서 등에 설치되는 경우가 다음에 설명된다.
도 26A는 ID 칩이 제공된 여권(2601)을 도시한다. 도 26A에서, ID 칩(2602)은 여권(2601)의 커버에 설치될 수 있지만, 다른 페이지에 설치될 수 있고, ID 칩(2602)은 반투명함을 가지기 때문에 커버의 표면에 설치될 수 있다. 대안적으로, ID 칩(2602)은 커버 등을 위한 재료에 의해 샌드위치되도록 커버에 내장될 수 있다.
도 26B는 ID 칩이 제공된 증명서(2603)를 도시한다. 도 26B에서, ID 칩(2604)은 증명서(2603)에 내장된다. 반투명함을 갖는 ID 칩(2604)은 증명서(2603)의 인쇄 측 상에 내장될 수 있다. 예를 들면, ID 칩(2604)은 증명서(2603)의 인쇄 측 상에 설치되고, 열 경화 수지막들 및 수지막들의 각각의 쌍들로 샌드위치되고, 열압축 본딩(thermocompression bonding)이 수행되어, ID 칩(2604)이 설치된 증명서(2603)가 커버될 수 있도록 한다. 대안적으로, ID 칩(2604)은 증명서(2603)를 위한 재료에 의해 그것을 샌드위치함으로써 증명서(2603)에 내장될 수 있다.
ID 칩을 이들 물건들에 설치함으로써, 그것의 위조를 방지할 수 있다. 또한, 가방의 모조품이 또한 그것에 ID 칩을 설치함으로써 방지될 수 있다. 매우 얇고 작은 ID 칩이 설치될 수 있고, 그로 인해 여권, 증명서 등의 디자인이 망가지지 않는다. 게다가, ID 칩은 반투명함을 가지므로 그 표면상에 설치될 수 있다.
또한, ID 칩에 따라서, 여권, 증명서 등의 관리가 단순화질 수 있다. 게다가, 데이터는 그 데이터를 그 내부에 직접 기록하지 않고 ID 칩에 저장될 수 있어서, 그로 인해 사생활이 보호될 수 있다.
ID 칩이 안전 관리를 위해 식료품과 같은 상품에 설치되는 경우가 도 27을 참조하여 설명된다. ID 칩(2703)이 제공된 라벨(2702)과 라벨(2702)이 부착된 고기(2701)에 대한 패키지가 도시된다. ID 칩(2703)은 라벨(2702)의 표면에 설치되거나 라벨(2702)에 내장될 수 있다. 야채와 같은 신선 식품의 경우에, ID 칩은 신선 식품에 대한 포장에 설치될 수 있다.
ID 칩(2703)은 원산지, 생산업자, 포장일, 및 유통 기한과 같은 상품의 기본 데이터 및 상품을 사용하여 요리하는 예와 같은 응용 데이터를 저장할 수 있다. 재기록이 요구되지 않는 기본 데이터는 바람직하게는 MROM과 같은 재기록될 수 없는 메모리에 저장된다. 응용 데이터는 EEPROM과 같이 재기록 및 삭제 가능한 메모리에 저장되는 것이 바람직하다.
또한, 식료품의 안전 관리를 위해, 전 처리된 식물들 및 동물들의 상태들이 획득될 수 있는 것이 중요하다. 이를 고려하여, ID 칩은 그 데이터가 판독기 장치로 획득될 수 있도록 식물들과 동물들에 내장되는 것이 바람직하다. 식물들 및 동물들에 대한 데이터는 사육 장소, 먹이, 사육자, 및 임의의 전염병의 존재를 포함한다.
또한, ID 칩이 상품의 가격을 저장하는 경우, 종래의 바코드가 사용되는 경우와 비교하여 보다 짧은 시간에 보다 간편하게 결재가 실행될 수 있다. 즉, ID 칩이 제공된 복수의 상품들은 즉시 모두 계산될 수 있다. 복수의 ID 칩들이 이러한 방식으로 판독되는 경우에, 판독기 장치는 충돌 방지 기능이 제공될 필요가 있다는 것에 유의하자.
게다가, 상품의 결재는 등록기와 상품 간의 거리가 멀더라도 가능하며, 이는 ID 칩의 통신 거리에 의존한다. ID 칩은 또한 가게 물건을 훔치는 것을 방지하는 역할을 수행할 수 있다.
또한, ID 칩은 바코드와 자기 테이프와 같은 또 다른 정보 매체와 결합하여 사용될 수 있다. 예를 들면, 재기록될 필요가 없는 기본 데이터가 ID 칩에 저장되는 반면, 할인된 가격 또는 특별가에 대한 데이터와 같이 갱신될 데이터는 바코드에 저장되는데, 이는 바코드에서의 데이터가 ID 칩과는 달리 쉽게 수정될 수 있기 때문이다.
상술된 바와 같이 ID 칩을 설치함으로써, 소비자를 위한 데이터의 양은 증가될 수 있고, 따라서 소비자는 걱정 없이 상품을 구매할 수 있다.
ID 칩이 물류 관리를 위해 맥주 병과 같은 상품에 설치되는 경우가 이하에 설명된다. 도 28A에 도시된 바와 같이, ID 칩(2802)이 맥주 병에 설치된다. 예를 들면, ID 칩(2802)은 라벨(2801)을 이용하여 부착될 수 있다.
ID 칩은 제조 날짜, 제조 장소, 및 그 재료와 같은 기본 데이터를 저장한다. 그러한 기본 데이터는 재기록될 필요가 없고, 따라서 MROM과 같이 재기록될 수 없는 메모리에 저장되는 것이 바람직하다. 또한, ID 칩은 맥주 병의 배달 시간, 날짜, 주소와 같은 개체 데이터를 저장한다. 예를 들면, 맥주병(2803)이 벨트 컨베이어(2806)의 흐름으로 기록기 장치(2805)를 통과할 때, 배달 주소, 날짜 및 시간이 라벨(2804)의 ID 칩(2807)에 저장될 수 있다. 그러한 개체 데이터는 바람직하게는 EEPROM과 같이 재기록 및 삭제 가능한 메모리에 저장될 수 있다.
또한, 시스템은 구매한 상품의 데이터가 네트워크를 통해 가게로부터 물류 관리 센터에 전송될 때, 기록기 장치 또는 기록기 장치를 제어하기 위한 개인용 컴퓨터 등이 상품에 대한 데이터에 기초하여 주소, 날짜, 및 시간을 계산하고, ID 칩에 저장하도록 만들어지는 것이 바람직하다.
맥주 병은 케이스(case)마다 배달된다. 이를 고려하여, ID 칩은 개체 데이터를 저장하기 위해 케이스마다 또는 복수의 케이스마다 설치되는 것이 가능하다.
복수개의 배달 주소가 저장되는 음료수에 대해서, 수동으로 입력하는데 요구되는 시간이 억제되고, 이에 의해 수동 처리들로 인한 입력 에러들이 ID 칩을 설치함으로써 감소될 수 있다. 이에 부가하여, 물류 관리의 분야에서 가장 비싼 인건비가 감소될 수 있다. 따라서, ID 칩의 설치는 저비용으로 보다 적은 에러를 가지고 물류를 가능하게 한다.
또한, 맥주와 잘 어울리는 식료품 및 맥주를 이용한 요리법과 같은 응용 데 이터가 수신기에 의해 기록될 수 있다. 결과적으로, 식료품 등의 광고가 동시에 실행되며, 소비자가 구매하도록 유도한다. 그러한 응용 데이터는 EEPROM과 같은 재기록 및 삭제 가능한 메모리에 저장되는 것이 바람직하다. 상술된 바와 같이 ID 칩을 설치함으로써 소비자를 위한 데이터의 양은 증가될 수 있으며, 따라서 소비자는 걱정없이 상품을 구매할 수 있다.
ID 칩이 제공된 제조 물품 및 제조 제어를 위한 ID 칩의 데이터에 기초하여 제어되는 제조 장치(제조 로봇)가 이하에 설명된다.
요즘, 오리지널 상품이 제조 라인에서의 상품의 오리지널 데이터에 따라 제조되는 여러 경우들에서 생산된다. 예를 들면, 문의 채색된 색상이 적절하게 선택될 수 있는 자동차의 제조 라인에서, IDF 칩이 자동차에 설치되고 채색 장치는 ID 칩으로부터의 데이터에 기초하여 제어된다. 따라서, 오리지널 자동차가 제조될 수 있다. ID 칩의 설치 결과로서, 제조 라인으로 들어갈 자동차들의 순서 및 동일한 색상을 갖는 자동차의 수는 미리 제어될 필요가 없다. 따라서, 자동차들의 순서 및 수, 및 그것들에 대응하는 채색 장치를 제어하기 위한 임의의 프로그램이 설치될 필요가 없다. 즉, 제조 장치는 각각의 자동차에 설치되는 ID 칩의 데이터에 기초하여 개별적으로 실행할 수 있다.
이전에 설명된 바와 같이, ID 칩은 다양한 장소에서 사용될 수 있다. 상품에 대한 개체 데이터는 제조 장치가 데이터에 기초하여 제어될 수 있도록 ID 칩에 저장된 데이터로부터 획득될 수 있다.
본 발명의 ID 칩을 사용한 IC 카드가 전자 화폐로서 사용되는 경우가 다음에 설명된다. 도 29에서, IC 카드(2901)를 이용함으로써 지불이 이루어진다. IC 카드(2901)는 본 발명의 ID 칩(2902)을 갖는다. IC 카드(2901)를 활용하여, 등록기(2903) 및 판독기/기록기(2904)가 사용된다. IC 카드(2901)의 돈의 합계는 ID 칩(2902)에 저장되고, 합계 데이터는 등록기(2903)로 전송되기 위해 판독기/기록기(2904)에 의해 비접촉 수단으로 판독될 수 있다. 등록기(2903)는 IC 카드(2901)의 돈의 합계가 지불할 지불 금액보다 더 큰지를 확인한다. 그 후, IC 카드(2901)에 잔액에 대한 데이터가 판독기/기록기(2904)에 전송된다. 판독기/기록기(2904)는 IC 카드(2901)의 ID 칩(2902)에 잔액에 대한 데이터를 기록할 수 있다.
기록기/판독기(2904)에는 제삼자에 의한 IC 카드(2901)를 이용한 허가되지 않는 지불이 제한될 수 있도록 패스워드를 입력하기 위한 키(2905)가 제공된다. 이러한 실시예는 단지 예이며 본 발명은 이들 응용들에 제한되지 않음을 주의한다.
상술된 바와 같이, 본 발명의 응용 범위는 매우 넓으며 본 발명은 임의의 제품을 위한 개별 인식 칩으로서 사용될 수 있다. 또한, 이러한 실시예는 실시예 모드들 및 실시예들 1 내지 10에서 설명된 구성들의 임의의 조합을 이용하여 구현될 수 있다.

Claims (40)

  1. 안테나 회로;
    전압 검출 회로;
    전류 증폭 회로;
    신호 처리 회로; 및
    적어도 제 1 단자 및 제 2 단자를 갖는 퓨즈를 포함하고,
    상기 안테나 회로는 적어도 상기 퓨즈를 통해 상기 신호 처리 회로에 전기적으로 및 물리적으로 접속되고,
    상기 전압 검출 회로는 상기 안테나 회로에 전기적으로 및 물리적으로 접속되고,
    상기 전류 증폭 회로는 상기 전압 검출 회로 및 상기 퓨즈의 상기 제 2 단자에 접속되고,
    상기 신호 처리 회로는 상기 퓨즈의 상기 제 2 단자에 접속되는, 반도체 장치.
  2. 삭제
  3. 삭제
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  9. 삭제
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  19. 삭제
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  21. 안테나 회로;
    전압 검출 회로;
    전류 증폭 회로;
    신호 처리 회로; 및
    적어도 제 1 단자 및 제 2 단자를 갖는 퓨즈를 포함하고,
    상기 안테나 회로는 적어도 상기 퓨즈를 통해 상기 신호 처리 회로에 전기적으로 및 물리적으로 접속되고,
    상기 전압 검출 회로는 상기 안테나 회로에 전기적으로 및 물리적으로 접속되고,
    상기 전류 증폭 회로는 상기 전압 검출 회로 및 상기 퓨즈의 상기 제 2 단자에 접속되고,
    상기 신호 처리 회로는 상기 퓨즈의 상기 제 2 단자에 접속되고,
    상기 전류 증폭 회로는 전원 단자로부터의 대전류를 공급하고, 상기 퓨즈는 상기 대전류가 상기 퓨즈로 흐를 때 자기-가열로 인해 녹는, 반도체 장치.
  22. 제 1 항 또는 제 21 항 중 어느 한 항에 있어서,
    상기 신호 처리 회로는 정류 회로 및 변조 회로를 포함하는, 반도체 장치.
  23. 제 1 항 또는 제 21 항에 있어서,
    상기 전압 검출 회로는 다이오드를 포함하는, 반도체 장치.
  24. 제 1 항 또는 제 21 항에 있어서,
    상기 전압 검출 회로는 콤퍼레이터(comparator)를 포함하는, 반도체 장치.
  25. 제 1 항 또는 제 21 항에 있어서,
    상기 전류 증폭 회로는 커런트 미러 회로(current mirror circuit)를 포함하는, 반도체 장치.
  26. 제 1 항 또는 제 21 항에 있어서,
    상기 퓨즈를 구성하는 퓨즈 소자는 그것에 과대한 전류가 흐름으로써 녹는, 반도체 장치.
  27. 제 26 항에 있어서,
    상기 퓨즈 소자는 금속 배선을 사용하여 형성되는, 반도체 장치.
  28. 제 26 항에 있어서,
    상기 퓨즈 소자는 반도체 박막을 사용하여 형성되는, 반도체 장치.
  29. 제 1 항 또는 제 21 항에 있어서,
    상기 신호 처리 회로는 절연막 위에 형성되는, 반도체 장치.
  30. 제 1 항 또는 제 21 항에 있어서,
    상기 안테나 회로는 상기 신호 처리 회로의 상방 또는 상기 신호 처리 회로의 일부의 상방에 설치되는, 반도체 장치.
  31. 제 1 항 또는 제 21 항에 따른 반도체 장치를 포함하는, IC 카드.
  32. 제 1 항 또는 제 21 항에 따른 반도체 장치를 포함하는, 트랜스폰더(transponder).
  33. 제 1 항 또는 제 21 항에 따른 반도체 장치를 포함하는, 지폐.
  34. 제 1 항 또는 제 21 항에 따른 반도체 장치를 포함하는, 가방.
  35. 제 1 항 또는 제 21 항에 따른 반도체 장치를 포함하는, IC 태그.
  36. 제 1 항 또는 제 21 항에 따른 반도체 장치를 포함하는, RFID.
  37. 제 1 항 또는 제 21 항에 따른 반도체 장치를 포함하는, 전자 기기.
  38. 제 1 항 또는 제 21 항에 따른 반도체 장치를 포함하는, 유가 증권.
  39. 제 1 항 또는 제 21 항에 따른 반도체 장치를 포함하는, 여권.
  40. 제 1 항 또는 제 21 항에 따른 반도체 장치를 포함하는, 의류.
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