JP3226726B2 - アンチフューズ素子及びその製造方法 - Google Patents
アンチフューズ素子及びその製造方法Info
- Publication number
- JP3226726B2 JP3226726B2 JP21246094A JP21246094A JP3226726B2 JP 3226726 B2 JP3226726 B2 JP 3226726B2 JP 21246094 A JP21246094 A JP 21246094A JP 21246094 A JP21246094 A JP 21246094A JP 3226726 B2 JP3226726 B2 JP 3226726B2
- Authority
- JP
- Japan
- Prior art keywords
- antifuse
- insulating film
- electrode layer
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製造
方法に関し、特に電気的にプログラム可能なアンチフュ
ーズ素子の構造及びその製造方法に関する。
方法に関し、特に電気的にプログラム可能なアンチフュ
ーズ素子の構造及びその製造方法に関する。
【０００２】
【従来の技術】近時、注目されている半導体装置の一つ
であるアンチフューズ素子とは、一般に初期状態に於い
ては電気的に非導通状態を呈し、電気的方法を用いて非
導通状態から導通状態へ非可逆的に遷移させることが可
能なスイッチ素子のことである。
であるアンチフューズ素子とは、一般に初期状態に於い
ては電気的に非導通状態を呈し、電気的方法を用いて非
導通状態から導通状態へ非可逆的に遷移させることが可
能なスイッチ素子のことである。
【０００３】このようなアンチフューズ素子は通常ＥＰ
ＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＰｒｏｇｒａｍｍａ
ｂｌｅ ＲＯＭ）やゲートアレイの一種であるＦＰＧＡ
（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙ）に使用される。
ＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＰｒｏｇｒａｍｍａ
ｂｌｅ ＲＯＭ）やゲートアレイの一種であるＦＰＧＡ
（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙ）に使用される。
【０００４】通常、アンチフューズ素子は２つの異なる
配線層に形成される１対の電極とその間に挿入された絶
縁もしくは高抵抗性を示す誘電体とを備えている。上記
電極に選択的に高電圧を印加することにより誘電体をプ
ログラム（非導通状態から導通状態へ絶縁破壊により遷
移させる）し、配線層間を電気的に接続する。
配線層に形成される１対の電極とその間に挿入された絶
縁もしくは高抵抗性を示す誘電体とを備えている。上記
電極に選択的に高電圧を印加することにより誘電体をプ
ログラム（非導通状態から導通状態へ絶縁破壊により遷
移させる）し、配線層間を電気的に接続する。
【０００５】このアンチフューズ素子を実際に上述のＥ
ＰＲＯＭやＦＰＧＡに用いる場合、図１及び図２に示す
ように、互いに直交する配線Ｌ１，Ｌ２またはＳ１，Ｇ
１，Ｓ２，Ｇ２とＤ１，Ｄ２，Ｄ３間に複数のアンチフ
ューズ素子ＡまたはＡ１１〜Ａ１３，Ａ２１〜Ａ２３が
マトリックス状に配置される。
ＰＲＯＭやＦＰＧＡに用いる場合、図１及び図２に示す
ように、互いに直交する配線Ｌ１，Ｌ２またはＳ１，Ｇ
１，Ｓ２，Ｇ２とＤ１，Ｄ２，Ｄ３間に複数のアンチフ
ューズ素子ＡまたはＡ１１〜Ａ１３，Ａ２１〜Ａ２３が
マトリックス状に配置される。
【０００６】従って、アンチフューズ素子は寄生抵抗、
容量成分として回路スピードに影響を及ぼし、また面積
増という形で回路レイアウトに影響する。以上のことか
ら、アンチフューズ素子の特性としては、プログラム前
の容量が十分に小さいこと、プログラム後の抵抗（オン
抵抗）が十分に小さいこと、さらには素子の面積が十分
に小さいことが要求される。
容量成分として回路スピードに影響を及ぼし、また面積
増という形で回路レイアウトに影響する。以上のことか
ら、アンチフューズ素子の特性としては、プログラム前
の容量が十分に小さいこと、プログラム後の抵抗（オン
抵抗）が十分に小さいこと、さらには素子の面積が十分
に小さいことが要求される。
【０００７】ところで、アンチフューズ素子としては、
さまざまな電極材料、誘電体材料の組み合わせのものが
あるが、（１）半導体基板上に形成された高濃度拡散層
を下部電極とするもの、（２）高濃度ポリシリコンを下
部電極とするもの、（３）第１Ａｌ配線より上層に形成
され、Ａｌ，ＴｉＮ，ＴｉＷ，Ｍｏ等の金属を下部電極
とするもの、とに大別される。
さまざまな電極材料、誘電体材料の組み合わせのものが
あるが、（１）半導体基板上に形成された高濃度拡散層
を下部電極とするもの、（２）高濃度ポリシリコンを下
部電極とするもの、（３）第１Ａｌ配線より上層に形成
され、Ａｌ，ＴｉＮ，ＴｉＷ，Ｍｏ等の金属を下部電極
とするもの、とに大別される。
【０００８】このうち、（１），（２）のものは、一般
に、アンチフューズ膜を高温で堆積することができるの
で、アンチフューズ膜の安定性の点で優れているが、オ
ン抵抗が数百Ωと高くなる。
に、アンチフューズ膜を高温で堆積することができるの
で、アンチフューズ膜の安定性の点で優れているが、オ
ン抵抗が数百Ωと高くなる。
【０００９】一方、（３）のものは、オン抵抗を数十Ω
まで低くすることができる。従って、現在では、その低
抵抗の優位性から次世代高速用として、金属配線間アン
チフューズ素子の研究開発が進められている。
まで低くすることができる。従って、現在では、その低
抵抗の優位性から次世代高速用として、金属配線間アン
チフューズ素子の研究開発が進められている。
【００１０】以下、これまでに知られている幾つかの金
属配線間アンチフューズ素子に関して、図３及び図４を
用いて説明する。図３はＦＰＧＡに使用される金属配線
間アンチフューズ素子の従来例であって（米国特許第
５，１９６，７２４号）、その内容は以下の通りであ
る。
属配線間アンチフューズ素子に関して、図３及び図４を
用いて説明する。図３はＦＰＧＡに使用される金属配線
間アンチフューズ素子の従来例であって（米国特許第
５，１９６，７２４号）、その内容は以下の通りであ
る。
【００１１】先ず、シリコン基板１００上に通常のＣＭ
ＯＳプロセスを用いてトランジスタ１６２、層間絶縁膜
１１８，１１９及びコンタクトホールを形成する。その
後、Ａｌを６００ｎｍほどスパッタし、通常のリソグラ
フィ法とドライエッチングを用いて第１Ａｌ配線層１２
４を形成する。
ＯＳプロセスを用いてトランジスタ１６２、層間絶縁膜
１１８，１１９及びコンタクトホールを形成する。その
後、Ａｌを６００ｎｍほどスパッタし、通常のリソグラ
フィ法とドライエッチングを用いて第１Ａｌ配線層１２
４を形成する。
【００１２】引き続いて、絶縁膜を堆積し、通常のレジ
ストエッチバック法を用いて十分に平坦な層間絶縁膜層
１３２を形成する。次いで、この層間絶縁膜１３２上に
ＴｉＷを２００ｎｍほどスパッタし、アンチフューズ形
成領域に第１Ａｌ配線層１２４と平行方向に配線状にパ
ターニングし、ＴｉＷ下部電極配線３８を形成する。
ストエッチバック法を用いて十分に平坦な層間絶縁膜層
１３２を形成する。次いで、この層間絶縁膜１３２上に
ＴｉＷを２００ｎｍほどスパッタし、アンチフューズ形
成領域に第１Ａｌ配線層１２４と平行方向に配線状にパ
ターニングし、ＴｉＷ下部電極配線３８を形成する。
【００１３】引き続き、絶縁膜４０を３００ｎｍほど堆
積し、ＴｉＷ下部電極配線３８上の所定の位置にアンチ
フューズヴィア４４ａ，４４ｂ及び通常ヴィア１９８
ａ，１９８ｂを形成する。
積し、ＴｉＷ下部電極配線３８上の所定の位置にアンチ
フューズヴィア４４ａ，４４ｂ及び通常ヴィア１９８
ａ，１９８ｂを形成する。
【００１４】この後、１６０ｎｍのアモルファスシリコ
ン４６をＰＥＣＶＤ法を用いてデポジットし、アンチフ
ューズヴィア４４ａ，４４ｂ上にのみ残るようにパター
ニングする。
ン４６をＰＥＣＶＤ法を用いてデポジットし、アンチフ
ューズヴィア４４ａ，４４ｂ上にのみ残るようにパター
ニングする。
【００１５】引き続いて、２００ｎｍのＳｉ酸化膜を堆
積し、ＲＩＥ法を用いてエッチングを行ってアンチフュ
ーズヴィア４４ａ，４４ｂの側壁にスペーサ６６，６８
を形成する。
積し、ＲＩＥ法を用いてエッチングを行ってアンチフュ
ーズヴィア４４ａ，４４ｂの側壁にスペーサ６６，６８
を形成する。
【００１６】次に、通常のリソグラフィ法とエッチング
法を用いて絶縁膜４０と層間絶縁膜１３２を開孔し、第
１Ａｌ配線層１２４に達するヴィア２００ａ，２００ｂ
を形成する。
法を用いて絶縁膜４０と層間絶縁膜１３２を開孔し、第
１Ａｌ配線層１２４に達するヴィア２００ａ，２００ｂ
を形成する。
【００１７】尚、ヴィア２００ａ，２００ｂとヴィア１
９８ａ，１９８ｂによって、第１Ａｌ配線層１２４とＴ
ｉＷ下部電極配線３８とが接続されることになる。そし
て、ヴィア２００ａ，２００ｂ形成後、２００ｎｍのＴ
ｉＷ層７０と８００ｎｍのＡｌ層７２をスパッタし、通
常の方法でパターニングして図示しない第２配線層及び
上部電極を形成する。
９８ａ，１９８ｂによって、第１Ａｌ配線層１２４とＴ
ｉＷ下部電極配線３８とが接続されることになる。そし
て、ヴィア２００ａ，２００ｂ形成後、２００ｎｍのＴ
ｉＷ層７０と８００ｎｍのＡｌ層７２をスパッタし、通
常の方法でパターニングして図示しない第２配線層及び
上部電極を形成する。
【００１８】このようにして金属配線間アンチフューズ
素子をもつＦＰＧＡを実現する。図４は金属配線間アン
チフューズ素子の他の従来例であって（本願と同一出願
人等による特願平５−１９０９４９号）、その内容は以
下の通りである。
素子をもつＦＰＧＡを実現する。図４は金属配線間アン
チフューズ素子の他の従来例であって（本願と同一出願
人等による特願平５−１９０９４９号）、その内容は以
下の通りである。
【００１９】先ず、シリコン基板３１上に通常のＣＭＯ
Ｓプロセスを用いてトランジスタ４３、層間絶縁膜４
４，４５を形成する。その後、Ｔｉ／ＴｉＮ層４６を２
０／７０ｎｍスパッタし、さらにその上にＡｌ層３２を
８００ｎｍほどスパッタし、さらにまた、Ｔｉ／ＴｉＮ
層４７を２０／７０ｎｍスパッタすることにより、Ｔｉ
／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層体（４６，３２，４
７）を形成する。
Ｓプロセスを用いてトランジスタ４３、層間絶縁膜４
４，４５を形成する。その後、Ｔｉ／ＴｉＮ層４６を２
０／７０ｎｍスパッタし、さらにその上にＡｌ層３２を
８００ｎｍほどスパッタし、さらにまた、Ｔｉ／ＴｉＮ
層４７を２０／７０ｎｍスパッタすることにより、Ｔｉ
／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層体（４６，３２，４
７）を形成する。
【００２０】これを通常のリソグラフィ法とＲＩＥ法を
用いて第１配線層（４６，３２，４７）を形成する。
尚、アンチフューズ素子が形成される領域に於いて、こ
の積層体はアンチフューズ下部電極となる。
用いて第１配線層（４６，３２，４７）を形成する。
尚、アンチフューズ素子が形成される領域に於いて、こ
の積層体はアンチフューズ下部電極となる。
【００２１】次いで、４００ｎｍほどのＳｉＯ2 絶縁膜
３４をＰＥＣＶＤで堆積し、アンチフューズ領域上のＳ
ｉＯ2 絶縁膜３４を通常のリソグラフィ法とＲＩＥによ
り選択的にエッチングしてテーパ状に開孔部３５（アン
チフューズヴィア）を形成する。
３４をＰＥＣＶＤで堆積し、アンチフューズ領域上のＳ
ｉＯ2 絶縁膜３４を通常のリソグラフィ法とＲＩＥによ
り選択的にエッチングしてテーパ状に開孔部３５（アン
チフューズヴィア）を形成する。
【００２２】引き続いて、プラズマＣＶＤ法によりＳｉ
Ｎ層２０を２０ｎｍほど堆積し、さらにその上にＴｉＮ
層４８を１００ｎｍ程度スパッタする。しかる後に、通
常の方法を用いて、ＳｉＮ層２０及びＴｉＮ層４８がア
ンチフューズ領域のみに残るようにパターニングする。
Ｎ層２０を２０ｎｍほど堆積し、さらにその上にＴｉＮ
層４８を１００ｎｍ程度スパッタする。しかる後に、通
常の方法を用いて、ＳｉＮ層２０及びＴｉＮ層４８がア
ンチフューズ領域のみに残るようにパターニングする。
【００２３】次いで、例えばＴＥＯＳ酸化膜を堆積し、
レジストエッチバック法により平坦化した後、層間絶縁
膜４９をデポジットする。そして、アンチフューズ部及
び通常ヴィア部を通常のリソグラフィ及びＲＩＥ法を用
いて開孔部４０を形成する。
レジストエッチバック法により平坦化した後、層間絶縁
膜４９をデポジットする。そして、アンチフューズ部及
び通常ヴィア部を通常のリソグラフィ及びＲＩＥ法を用
いて開孔部４０を形成する。
【００２４】その後、Ａｌ下のバリアメタルであるＴｉ
／ＴｉＮ層３８を２０／７００ｎｍ程度スパッタし、さ
らにその上に第２Ａｌ配線層４１をスパッタする。これ
を通常の方法を用いてパターニングして第２配線層とす
る。さらにパッシベーション工程を経てＦＰＧＡができ
あがる。
／ＴｉＮ層３８を２０／７００ｎｍ程度スパッタし、さ
らにその上に第２Ａｌ配線層４１をスパッタする。これ
を通常の方法を用いてパターニングして第２配線層とす
る。さらにパッシベーション工程を経てＦＰＧＡができ
あがる。
【００２５】
【発明が解決しようとする課題】しかしながら、以上に
おける図３に示した第１の従来例による構造を用いる
と、次のような問題がある。 （１）アンチフューズ膜であるアモルファスシリコン層
４６が開孔部のエッジにきれいに堆積するように、スペ
ーサ６６，６８を形成する必要があるので、アンチフュ
ーズヴィアはスペーサ分だけ大きく開孔しなければなら
ず、その分だけ回路全体としての集積度低下につなが
る。
おける図３に示した第１の従来例による構造を用いる
と、次のような問題がある。 （１）アンチフューズ膜であるアモルファスシリコン層
４６が開孔部のエッジにきれいに堆積するように、スペ
ーサ６６，６８を形成する必要があるので、アンチフュ
ーズヴィアはスペーサ分だけ大きく開孔しなければなら
ず、その分だけ回路全体としての集積度低下につなが
る。
【００２６】（２）第１配線層、第２配線層の間にＴｉ
Ｗ下部電極配線３８を設けるので、もし、層間絶縁膜を
通常ＣＭＯＳデバイスと同じにする場合には第１配線層
とＴｉＷ下部電極配線層の層間膜厚が薄くなり、両者の
ショートイールドが通常より悪くなることが予想され
る。
Ｗ下部電極配線３８を設けるので、もし、層間絶縁膜を
通常ＣＭＯＳデバイスと同じにする場合には第１配線層
とＴｉＷ下部電極配線層の層間膜厚が薄くなり、両者の
ショートイールドが通常より悪くなることが予想され
る。
【００２７】すなわち、通常のレジストエッチバック法
では平坦性に限界があり、この米国特許５，１９６，７
２４号に示される構造を取った場合、アンチフューズ部
の第１Ａｌ配線層１２４／ＴｉＷ下部電極配線３８間の
層間膜厚はトランジスタ領域の第１Ａｌ配線層１２４／
第２Ａｌ層（図示せず）間膜厚よりかなり薄くなること
は十分に予想し得ることである。
では平坦性に限界があり、この米国特許５，１９６，７
２４号に示される構造を取った場合、アンチフューズ部
の第１Ａｌ配線層１２４／ＴｉＷ下部電極配線３８間の
層間膜厚はトランジスタ領域の第１Ａｌ配線層１２４／
第２Ａｌ層（図示せず）間膜厚よりかなり薄くなること
は十分に予想し得ることである。
【００２８】また、第１Ａｌ配線層１２４とＴｉＷ下部
電極配線層３８の層間絶縁膜厚を通常ＣＭＯＳの第１配
線層／第２配線層間の絶縁膜厚と同じに取った場合、今
度はＦＰＧＡ（アンチフューズ部）の第１配線層／第２
配線層間の絶縁膜厚が通常より厚膜になる。
電極配線層３８の層間絶縁膜厚を通常ＣＭＯＳの第１配
線層／第２配線層間の絶縁膜厚と同じに取った場合、今
度はＦＰＧＡ（アンチフューズ部）の第１配線層／第２
配線層間の絶縁膜厚が通常より厚膜になる。
【００２９】従って、第１配線層／第２配線層間のヴィ
アが深くなるため、ヴィアサイズを通常ＣＭＯＳより大
きくしない限りヴィアイールドの低下につながる。ヴィ
アサイズを通常ＣＭＯＳより大きくした場合は、言うま
でもなく、集積度の低下につながる。
アが深くなるため、ヴィアサイズを通常ＣＭＯＳより大
きくしない限りヴィアイールドの低下につながる。ヴィ
アサイズを通常ＣＭＯＳより大きくした場合は、言うま
でもなく、集積度の低下につながる。
【００３０】さらには、この構造では特殊配線層形成用
にマスク１枚、アンチフューズ孔開孔にマスク１枚、ア
ンチフューズ材料のパターニングの為にマスク１枚が必
要で、計マスク３枚及び付随するプロセス数の増加によ
りプロセスコスト増を招く。
にマスク１枚、アンチフューズ孔開孔にマスク１枚、ア
ンチフューズ材料のパターニングの為にマスク１枚が必
要で、計マスク３枚及び付随するプロセス数の増加によ
りプロセスコスト増を招く。
【００３１】また、図４に示した第２の従来例による構
造では，上記第１の従来例で用いられているアンチフュ
ーズ用専用配線であるＴｉＷ下部電極配線層は存在しな
いので，上記（２）の問題を回避することができる。
造では，上記第１の従来例で用いられているアンチフュ
ーズ用専用配線であるＴｉＷ下部電極配線層は存在しな
いので，上記（２）の問題を回避することができる。
【００３２】しかしながら、アンチフューズを形成する
工程に於いて、アンチフューズ部に二度開孔工程が入る
ので、第１配線と開孔部５の余裕及びＴｉＮ層４８とヴ
ィア４０の余裕を見なければならず、従って、通常より
集積度が低下する。
工程に於いて、アンチフューズ部に二度開孔工程が入る
ので、第１配線と開孔部５の余裕及びＴｉＮ層４８とヴ
ィア４０の余裕を見なければならず、従って、通常より
集積度が低下する。
【００３３】また、この場合もマスク２枚増を招き、第
１の従来例よりも程度は良いがプロセスコスト増を招
く。以上見たように、従来提案されている金属配線間ア
ンチフューズ素子では、アンチフューズ用の特殊配線層
を形成する為、配線イールド低下を招く。
１の従来例よりも程度は良いがプロセスコスト増を招
く。以上見たように、従来提案されている金属配線間ア
ンチフューズ素子では、アンチフューズ用の特殊配線層
を形成する為、配線イールド低下を招く。
【００３４】また、従来のアンチフューズ部は通常ＣＭ
ＯＳの配線ルールより緩いルールで配線を形成しなけれ
ばならず、集積度の低下を招く。さらには、従来のアン
チフューズ素子はマスク増によるプロセスコスト増を招
く。
ＯＳの配線ルールより緩いルールで配線を形成しなけれ
ばならず、集積度の低下を招く。さらには、従来のアン
チフューズ素子はマスク増によるプロセスコスト増を招
く。
【００３５】従って、以上のようにして従来の金属配線
間アンチフューズ素子の構造／プロセスは、実際にＦＰ
ＧＡ等に用いようとした場合、配線イールド、集積度、
コストの面で改善の余地がある。
間アンチフューズ素子の構造／プロセスは、実際にＦＰ
ＧＡ等に用いようとした場合、配線イールド、集積度、
コストの面で改善の余地がある。
【００３６】そこで、本発明は、以上のような点に鑑み
て成されたものであり、配線イールド低下や集積度低
下、コスト増をできるだけ押さえた金属配線間アンチフ
ューズ及び金属配線間アンチフューズを用いた集積回路
を実現する為のアンチフューズ素子構造及びその製造方
法を提供することを目的としている。
て成されたものであり、配線イールド低下や集積度低
下、コスト増をできるだけ押さえた金属配線間アンチフ
ューズ及び金属配線間アンチフューズを用いた集積回路
を実現する為のアンチフューズ素子構造及びその製造方
法を提供することを目的としている。
【００３７】
【課題を解決するための手段】本発明によると、上記課
題を解決するために、半導体基板上に形成されるもの
で、上面以外の面が絶縁膜中に埋め込まれて、且つ、上
面が前記絶縁膜と同一面を形成する第１の電極層と、前
記第１の電極層の上面を含む平面に形成されたアンチフ
ューズ絶縁膜と、前記アンチフューズ絶縁膜上に形成さ
れた第２の電極層とを具備し、前記第１及び第２の電極
層の交点にアンチフューズ部をセルフアラインにより形
成することを特徴とするアンチフューズ素子が提供され
る。
題を解決するために、半導体基板上に形成されるもの
で、上面以外の面が絶縁膜中に埋め込まれて、且つ、上
面が前記絶縁膜と同一面を形成する第１の電極層と、前
記第１の電極層の上面を含む平面に形成されたアンチフ
ューズ絶縁膜と、前記アンチフューズ絶縁膜上に形成さ
れた第２の電極層とを具備し、前記第１及び第２の電極
層の交点にアンチフューズ部をセルフアラインにより形
成することを特徴とするアンチフューズ素子が提供され
る。
【００３８】また、本発明によると、半導体基板上に形
成されるもので、上面以外の面が絶縁膜中に埋め込まれ
て、且つ、上面が前記絶縁膜と同一面を形成する第１の
電極層と、前記第１の電極層の上面を含む平面に形成さ
れたアンチフューズ絶縁膜と、前記アンチフューズ絶縁
膜上に形成された第２の電極層とを具備し、前記第１及
び第２の電極層の交点にアンチフューズ部をセルフアラ
インにより他の回路素子と共に集積回路化して形成する
ことを特徴とするアンチフューズ素子が提供される。
成されるもので、上面以外の面が絶縁膜中に埋め込まれ
て、且つ、上面が前記絶縁膜と同一面を形成する第１の
電極層と、前記第１の電極層の上面を含む平面に形成さ
れたアンチフューズ絶縁膜と、前記アンチフューズ絶縁
膜上に形成された第２の電極層とを具備し、前記第１及
び第２の電極層の交点にアンチフューズ部をセルフアラ
インにより他の回路素子と共に集積回路化して形成する
ことを特徴とするアンチフューズ素子が提供される。
【００３９】また、本発明によると、半導体基板上に、
上面以外の面が絶縁膜中に埋め込まれて、且つ、上面が
前記絶縁膜と同一面を形成する第１の電極層を形成する
工程と、前記第１の電極層の上面を含む平面にアンチフ
ューズ絶縁膜を形成する工程と、前記アンチフューズ絶
縁膜上に第２の電極層を形成する工程とを具備し、前記
第１及び第２の電極層の交点にアンチフューズ部をセル
フアラインにより形成することを特徴とするアンチフュ
ーズ素子の製造方法が提供される。
上面以外の面が絶縁膜中に埋め込まれて、且つ、上面が
前記絶縁膜と同一面を形成する第１の電極層を形成する
工程と、前記第１の電極層の上面を含む平面にアンチフ
ューズ絶縁膜を形成する工程と、前記アンチフューズ絶
縁膜上に第２の電極層を形成する工程とを具備し、前記
第１及び第２の電極層の交点にアンチフューズ部をセル
フアラインにより形成することを特徴とするアンチフュ
ーズ素子の製造方法が提供される。
【００４０】また、本発明によると半導体基板上に、上
面以外の面が絶縁膜中に埋め込まれて、且つ、上面が前
記絶縁膜と同一面を形成する第１の電極層を形成する工
程と、前記第１の電極層の上面を含む平面にアンチフュ
ーズ絶縁膜を形成する工程と、前記アンチフューズ絶縁
膜上に第２の電極層を形成する工程とを具備し、前記第
１及び第２の電極層の交点にアンチフューズ部セルフア
ラインにより、他の回路素子と共に集積回路化して形成
することを特徴とするアンチフューズ素子の製造方法が
提供される。
面以外の面が絶縁膜中に埋め込まれて、且つ、上面が前
記絶縁膜と同一面を形成する第１の電極層を形成する工
程と、前記第１の電極層の上面を含む平面にアンチフュ
ーズ絶縁膜を形成する工程と、前記アンチフューズ絶縁
膜上に第２の電極層を形成する工程とを具備し、前記第
１及び第２の電極層の交点にアンチフューズ部セルフア
ラインにより、他の回路素子と共に集積回路化して形成
することを特徴とするアンチフューズ素子の製造方法が
提供される。
【００４１】また、本発明によると、前記第１の電極層
を形成する工程において、ケミカルメカニカルポリッシ
ュ法を用いて前記第１の電極層の上面を前記絶縁膜と同
一面に形成することを特徴とするアンチフューズ素子の
製造方法が提供される。
を形成する工程において、ケミカルメカニカルポリッシ
ュ法を用いて前記第１の電極層の上面を前記絶縁膜と同
一面に形成することを特徴とするアンチフューズ素子の
製造方法が提供される。
【００４２】さらに、本発明によると、前記第１の電極
層を形成する工程において、埋め込み配線層を用いて前
記第１の電極層の上面を前記絶縁膜と同一面に形成する
ことを特徴とするアンチフューズ素子の製造方法が提供
される。
層を形成する工程において、埋め込み配線層を用いて前
記第１の電極層の上面を前記絶縁膜と同一面に形成する
ことを特徴とするアンチフューズ素子の製造方法が提供
される。
【００４３】
【作用】本発明は、将来の標準プロセス技術として研究
開発が勧められている完全平坦化法（例えばケミカルメ
カニカルポリッシュ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎ
ｉｃａｌ Ｐｏｌｉｓｈ：ＣＭＰ）または、埋め込み配
線法を用い、さらに、金属間アンチフューズをセルフア
ラインで形成することにより、配線イールドの低下を招
くことなく、配線の最小ｌ／ｓで且つマスク１枚増で低
容量、低抵抗な金属配線間アンチフューズ素子構造及び
その製造方法を実現する。
開発が勧められている完全平坦化法（例えばケミカルメ
カニカルポリッシュ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎ
ｉｃａｌ Ｐｏｌｉｓｈ：ＣＭＰ）または、埋め込み配
線法を用い、さらに、金属間アンチフューズをセルフア
ラインで形成することにより、配線イールドの低下を招
くことなく、配線の最小ｌ／ｓで且つマスク１枚増で低
容量、低抵抗な金属配線間アンチフューズ素子構造及び
その製造方法を実現する。
【００４４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図５は本発明の一実施例に係わる金属配線
間アンチフューズ素子の構造及び製造工程を示す断面図
である。
に説明する。図５は本発明の一実施例に係わる金属配線
間アンチフューズ素子の構造及び製造工程を示す断面図
である。
【００４５】図５（ａ）に示すように、半導体基板１上
に形成された十分に平坦なシリコン絶縁膜２上にＡｌ層
３を６０００オングストロームほどスパッタし、引き続
いてＡｌヒロック防止用及び後述するＣＭＰのストッパ
用の硬質金属、例えばＴｉ／ＴｉＮ積層４を２００／７
００オングストロームほどスパッタする。
に形成された十分に平坦なシリコン絶縁膜２上にＡｌ層
３を６０００オングストロームほどスパッタし、引き続
いてＡｌヒロック防止用及び後述するＣＭＰのストッパ
用の硬質金属、例えばＴｉ／ＴｉＮ積層４を２００／７
００オングストロームほどスパッタする。
【００４６】次いで、このＡｌ／Ｔｉ／ＴｉＮ積層３，
４を通常のリソグラフィ法を用いてレジストをマスクと
して、ＲＩＥエッチングを行ってパターニングし、第１
配線層５を形成する。
４を通常のリソグラフィ法を用いてレジストをマスクと
して、ＲＩＥエッチングを行ってパターニングし、第１
配線層５を形成する。
【００４７】また、このＡｌ／Ｔｉ／ＴｉＮ積層３，４
はアンチフューズ形成領域ではアンチフューズ部の下部
電極を兼ねることになる。その後、例えばＴＥＯＳ酸化
膜に代表される絶縁膜６を８０００オングストロームほ
ど堆積する。
はアンチフューズ形成領域ではアンチフューズ部の下部
電極を兼ねることになる。その後、例えばＴＥＯＳ酸化
膜に代表される絶縁膜６を８０００オングストロームほ
ど堆積する。
【００４８】この絶縁膜６をケミカルメカニカルポリッ
シュ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈ（ＣＭＰ）法を用いて研磨する。ここで、第１
配線層５のＴｉ／ＴｉＮ積層４の表面が出るまで研磨を
行うことにより、図５（ｂ）に示すように、丁度を第１
配線層５が絶縁膜６中に埋め込まれた構造になる。
シュ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈ（ＣＭＰ）法を用いて研磨する。ここで、第１
配線層５のＴｉ／ＴｉＮ積層４の表面が出るまで研磨を
行うことにより、図５（ｂ）に示すように、丁度を第１
配線層５が絶縁膜６中に埋め込まれた構造になる。
【００４９】この後、図５（ｃ）に示すようにアンチフ
ューズ膜、例えばシリコン窒化膜７をＰＥＣＶＤ法で２
００オングストロームほど堆積し、引き続いてバリアメ
タル層であるＴｉＮ層８を１０００オングストローム程
度、さらには、Ａｌ層９を２０００オングストローム程
度スパッタする。
ューズ膜、例えばシリコン窒化膜７をＰＥＣＶＤ法で２
００オングストロームほど堆積し、引き続いてバリアメ
タル層であるＴｉＮ層８を１０００オングストローム程
度、さらには、Ａｌ層９を２０００オングストローム程
度スパッタする。
【００５０】このシリコン窒化膜／ＴｉＮ／Ａｌ積層
７，８，９を通常のリソグラフィ法を用いてレジストを
マスクとし、ＲＩＥエッチングを行って第１配線層５と
直交するようにパターニングし、第２配線層１０を形成
する。
７，８，９を通常のリソグラフィ法を用いてレジストを
マスクとし、ＲＩＥエッチングを行って第１配線層５と
直交するようにパターニングし、第２配線層１０を形成
する。
【００５１】この第２配線層１０はアンチフューズ部の
上部電極を兼ねることになる。さらに、パッシベーショ
ン（保護）膜１１をデポジットする。以上のように第１
配線層５と第２配線層１０の交点にセルフアラインでア
ンチフューズ部を形成する。
上部電極を兼ねることになる。さらに、パッシベーショ
ン（保護）膜１１をデポジットする。以上のように第１
配線層５と第２配線層１０の交点にセルフアラインでア
ンチフューズ部を形成する。
【００５２】勿論、図５（ｂ）の構造を実現するのに、
上述に代えて埋め込み配線法を用いても構わない。図６
乃至図８は図５の構造を持つ金属配線間アンチフューズ
素子が集積回路（ＬＳＩ）に用いられた場合の例を示
す。
上述に代えて埋め込み配線法を用いても構わない。図６
乃至図８は図５の構造を持つ金属配線間アンチフューズ
素子が集積回路（ＬＳＩ）に用いられた場合の例を示
す。
【００５３】図６（ａ）には、例えばＰ型シリコン基板
１Ａ上に通常のＣＭＯＳプロセスを用いてＮ−ウェル２
Ａ、Ｐ−ウェル３Ａ及び素子分離用フィールド酸化膜４
Ａ、フィールド反転防止のＩ／Ｉ、トランジスタのしき
い値合わせＩ／Ｉ、パンチスルー防止のＩ／Ｉ、ゲート
酸化膜５Ａ及びゲート電極６Ａの形成、拡散層７Ａ形成
によりトランジスタが形成され、さらにＣＶＤ−ＳｉＯ
2 とＢＰＳＧを用いた層間絶縁膜８Ａの堆積が終了した
ところまでが示されている。
１Ａ上に通常のＣＭＯＳプロセスを用いてＮ−ウェル２
Ａ、Ｐ−ウェル３Ａ及び素子分離用フィールド酸化膜４
Ａ、フィールド反転防止のＩ／Ｉ、トランジスタのしき
い値合わせＩ／Ｉ、パンチスルー防止のＩ／Ｉ、ゲート
酸化膜５Ａ及びゲート電極６Ａの形成、拡散層７Ａ形成
によりトランジスタが形成され、さらにＣＶＤ−ＳｉＯ
2 とＢＰＳＧを用いた層間絶縁膜８Ａの堆積が終了した
ところまでが示されている。
【００５４】これに引き続いて、例えば上述のＣＭＰ法
を用いて層間絶縁膜８Ａを完全に平坦化する。次いで、
通常のリソグラフィ及びエッチングを用いてトランジス
タの拡散層領域にコンタクト孔を開孔する。
を用いて層間絶縁膜８Ａを完全に平坦化する。次いで、
通常のリソグラフィ及びエッチングを用いてトランジス
タの拡散層領域にコンタクト孔を開孔する。
【００５５】この後、層間絶縁膜８Ａ上にＡｌ層９Ａを
６０００オングストロームほどスパッタし、引き続いて
Ａｌヒロック防止用及び後述するＣＭＰのストッパ用の
硬質金属、例えばＴｉ／ＴｉＮ積層１０Ａを２００／７
００オングストロームほどスパッタする。
６０００オングストロームほどスパッタし、引き続いて
Ａｌヒロック防止用及び後述するＣＭＰのストッパ用の
硬質金属、例えばＴｉ／ＴｉＮ積層１０Ａを２００／７
００オングストロームほどスパッタする。
【００５６】次いで、このＡｌ／Ｔｉ／ＴｉＮ積層９
Ａ，１０Ａを通常のリソグラフィ法を用いてレジストを
マスクとして、ＲＩＥエッチングを行ってパターニング
し、第１配線層１１Ａを形成する。
Ａ，１０Ａを通常のリソグラフィ法を用いてレジストを
マスクとして、ＲＩＥエッチングを行ってパターニング
し、第１配線層１１Ａを形成する。
【００５７】また、このＡｌ／Ｔｉ／ＴｉＮ積層９Ａ，
１０Ａはアンチフューズ形成領域ではアンチフューズ部
の下部電極を兼ねることになる。その後、例えばＴＥＯ
Ｓ酸化膜に代表される絶縁膜１２Ａを８０００オングス
トロームほど堆積する（図６（ｂ））。
１０Ａはアンチフューズ形成領域ではアンチフューズ部
の下部電極を兼ねることになる。その後、例えばＴＥＯ
Ｓ酸化膜に代表される絶縁膜１２Ａを８０００オングス
トロームほど堆積する（図６（ｂ））。
【００５８】この絶縁膜１２ＡをＣＭＰ法を用いて研磨
する。ここで、第１配線層１１ＡのＴｉ／ＴｉＮ積層１
０Ａの表面が出るまで研磨を行うことにより、図７
（ａ）に示すように、丁度を第１配線層１１Ａが絶縁膜
１２Ａ中に埋め込まれた構造になる。
する。ここで、第１配線層１１ＡのＴｉ／ＴｉＮ積層１
０Ａの表面が出るまで研磨を行うことにより、図７
（ａ）に示すように、丁度を第１配線層１１Ａが絶縁膜
１２Ａ中に埋め込まれた構造になる。
【００５９】この後、アンチフューズ膜、例えばシリコ
ン窒化膜１３ＡをＰＥＣＶＤ法で２００オングストロー
ムほど堆積し、引き続いてバリアメタル層であるＴｉＮ
層１４Ａを１０００オングストローム程度、さらには、
Ａｌ層１５Ａを２０００オングストローム程度スパッタ
する。
ン窒化膜１３ＡをＰＥＣＶＤ法で２００オングストロー
ムほど堆積し、引き続いてバリアメタル層であるＴｉＮ
層１４Ａを１０００オングストローム程度、さらには、
Ａｌ層１５Ａを２０００オングストローム程度スパッタ
する。
【００６０】このシリコン窒化膜／ＴｉＮ／Ａｌ積層１
３Ａ，１４Ａ，１５Ａを通常のリソグラフィ法を用いて
レジストをマスクとして、ＲＩＥエッチングを行ってア
ンチフューズ形成領域にのみに第１配線層１１Ａと直交
するようにパターニングし、アンチフューズ配線層１６
Ａを形成する。
３Ａ，１４Ａ，１５Ａを通常のリソグラフィ法を用いて
レジストをマスクとして、ＲＩＥエッチングを行ってア
ンチフューズ形成領域にのみに第１配線層１１Ａと直交
するようにパターニングし、アンチフューズ配線層１６
Ａを形成する。
【００６１】このアンチフューズ配線層１６Ａはアンチ
フューズ部の上部電極を兼ねることになる。このように
第１配線層６Ａと第２配線層１１Ａの交点にセルフアラ
インでアンチフューズ部を形成する。
フューズ部の上部電極を兼ねることになる。このように
第１配線層６Ａと第２配線層１１Ａの交点にセルフアラ
インでアンチフューズ部を形成する。
【００６２】引き続いて、例えばＴＥＯＳ酸化膜に代表
される絶縁膜１７Ａを１２０００オングストロームほど
堆積する。この絶縁膜１７Ａに対し、例えばレジストエ
ッチバック法を用いて、アンチフューズ領域のアンチフ
ューズ配線層１６Ａ上には約６０００オングストロー
ム、また、拡散層領域の第１配線層１１Ａ上には約８０
００オングストローム残るように平坦化を行う（図７
（ｂ））。
される絶縁膜１７Ａを１２０００オングストロームほど
堆積する。この絶縁膜１７Ａに対し、例えばレジストエ
ッチバック法を用いて、アンチフューズ領域のアンチフ
ューズ配線層１６Ａ上には約６０００オングストロー
ム、また、拡散層領域の第１配線層１１Ａ上には約８０
００オングストローム残るように平坦化を行う（図７
（ｂ））。
【００６３】勿論、ここでも上述のＣＭＰ法を用いても
良い。引き続いて、通常のリソグラフィとエッチング法
を用いて、アンチフューズ配線層１６Ａ及び第１配線層
１１Ａ上の所定の位置にヴィア孔を開孔する。
良い。引き続いて、通常のリソグラフィとエッチング法
を用いて、アンチフューズ配線層１６Ａ及び第１配線層
１１Ａ上の所定の位置にヴィア孔を開孔する。
【００６４】しかる後に、Ａｌ層１８Ａを８０００オン
グストロームほどスパッタし、通常のリソグラフィ法を
用いてレジストをマスクとして、ＲＩＥエッチングを行
って第２配線層１８Ａを形成する。
グストロームほどスパッタし、通常のリソグラフィ法を
用いてレジストをマスクとして、ＲＩＥエッチングを行
って第２配線層１８Ａを形成する。
【００６５】以後、通常のパッシベーション層１９Ａの
処理工程を行う（図８）。以上のような本発明によれ
ば、特殊配線層を用いることなく、マスク１枚増でアン
チフューズ部を有するＬＳＩを形成することができる。
処理工程を行う（図８）。以上のような本発明によれ
ば、特殊配線層を用いることなく、マスク１枚増でアン
チフューズ部を有するＬＳＩを形成することができる。
【００６６】しかも、アンチフューズ部はセルフアライ
ンで形成される為、集積度は従来より向上する。また、
第１配線層１１Ａの形成前に十分に平坦化されているた
めに、通常の第１配線層／第２配線層の中間にアンチフ
ューズ配線層を形成しても従来のように、ヴィア等の、
イールド低下を招くこともない。
ンで形成される為、集積度は従来より向上する。また、
第１配線層１１Ａの形成前に十分に平坦化されているた
めに、通常の第１配線層／第２配線層の中間にアンチフ
ューズ配線層を形成しても従来のように、ヴィア等の、
イールド低下を招くこともない。
【００６７】
【発明の効果】従って、以上詳述したように、本発明に
よれば、配線フィールド低下や集積度低下、コスト増を
できるだけ押さえた金属配線間アンチフューズ及び金属
配線間アンチフューズを用いた集積回路を実現する為の
アンチフューズ素子構造及びその製造方法を提供するこ
とが可能となる。
よれば、配線フィールド低下や集積度低下、コスト増を
できるだけ押さえた金属配線間アンチフューズ及び金属
配線間アンチフューズを用いた集積回路を実現する為の
アンチフューズ素子構造及びその製造方法を提供するこ
とが可能となる。
【図１】アンチフューズ素子の実装例を示す回路図。
【図２】アンチフューズ素子の実装例を示す回路図。
【図３】従来の金属配線間アンチフューズ素子の構造を
示す断面図。
示す断面図。
【図４】従来の金属配線間アンチフューズ素子の構造を
示す断面図。
示す断面図。
【図５】本発明によるアンチフューズ素子の構造及び製
造工程を示す断面図。
造工程を示す断面図。
【図６】本発明によるアンチフューズ素子が集積回路に
用いられた構造及び製造工程を示す断面図。
用いられた構造及び製造工程を示す断面図。
【図７】本発明によるアンチフューズ素子が集積回路に
用いられた構造及び製造工程を示す断面図。
用いられた構造及び製造工程を示す断面図。
【図８】本発明によるアンチフューズ素子が集積回路に
用いられた構造及び製造工程を示す断面図。
用いられた構造及び製造工程を示す断面図。
１…半導体基板、２…シリコン絶縁膜、３…Ａｌ層、４
…Ｔｉ／ＴｉＮ積層、５…第１配線層、６…絶縁膜、７
…シリコン窒化膜、８…ＴｉＮ層、９…Ａｌ層、１０…
第２配線層、１１…保護膜、１Ａ…半導体基板、２Ａ…
Ｎ−ウェル、３Ａ…Ｐ−ウェル、４Ａ…フィールド酸化
膜、５Ａ…ゲート酸化膜、６Ａ…ゲート電極、７Ａ…拡
散層、８Ａ…層間絶縁膜、９Ａ…Ａｌ層、１０Ａ…Ｔｉ
／ＴｉＮ積層、１１Ａ…第１配線層、１２Ａ…絶縁膜、
１３Ａ…シリコン窒化膜、１４Ａ…ＴｉＮ層、１５Ａ…
Ａｌ層、１６Ａ…アンチフューズ配線層、１７Ａ…絶縁
膜、１８Ａ…（Ａｌ）第２配線層、１９Ａ…パッシベー
ション層。
…Ｔｉ／ＴｉＮ積層、５…第１配線層、６…絶縁膜、７
…シリコン窒化膜、８…ＴｉＮ層、９…Ａｌ層、１０…
第２配線層、１１…保護膜、１Ａ…半導体基板、２Ａ…
Ｎ−ウェル、３Ａ…Ｐ−ウェル、４Ａ…フィールド酸化
膜、５Ａ…ゲート酸化膜、６Ａ…ゲート電極、７Ａ…拡
散層、８Ａ…層間絶縁膜、９Ａ…Ａｌ層、１０Ａ…Ｔｉ
／ＴｉＮ積層、１１Ａ…第１配線層、１２Ａ…絶縁膜、
１３Ａ…シリコン窒化膜、１４Ａ…ＴｉＮ層、１５Ａ…
Ａｌ層、１６Ａ…アンチフューズ配線層、１７Ａ…絶縁
膜、１８Ａ…（Ａｌ）第２配線層、１９Ａ…パッシベー
ション層。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 27/10 431
Claims (6)
- 【請求項１】 半導体基板上に形成されるもので、上面
以外の面が絶縁膜中に埋め込まれて、且つ、上面が前記
絶縁膜と同一面を形成する第１の電極層と、 前記第１の電極層の上面を含む平面に形成されたアンチ
フューズ絶縁膜と、 前記アンチフューズ絶縁膜上に形成された第２の電極層
とを具備し、 前記第１及び第２の電極層の交点にアンチフューズ部を
セルフアラインにより形成することを特徴とするアンチ
フューズ素子。 - 【請求項２】 半導体基板上に形成されるもので、上面
以外の面が絶縁膜中に埋め込まれて、且つ、上面が前記
絶縁膜と同一面を形成する第１の電極層と、 前記第１の電極層の上面を含む平面に形成されたアンチ
フューズ絶縁膜と、 前記アンチフューズ絶縁膜上に形成された第２の電極層
とを具備し、 前記第１及び第２の電極層の交点にアンチフューズ部を
セルフアラインにより他の回路素子と共に集積回路化し
て形成することを特徴とするアンチフューズ素子。 - 【請求項３】 半導体基板上に、上面以外の面が絶縁膜
中に埋め込まれて、且つ、上面が前記絶縁膜と同一面を
形成する第１の電極層を形成する工程と、 前記第１の電極層の上面を含む平面にアンチフューズ絶
縁膜を形成する工程と、 前記アンチフューズ絶縁膜上に第２の電極層を形成する
工程とを具備し、 前記第１及び第２の電極層の交点にアンチフューズ部を
セルフアラインにより形成することを特徴とするアンチ
フューズ素子の製造方法。 - 【請求項４】 半導体基板上に、上面以外の面が絶縁膜
中に埋め込まれて、且つ、上面が前記絶縁膜と同一面を
形成する第１の電極層を形成する工程と、 前記第１の電極層の上面を含む平面にアンチフューズ絶
縁膜を形成する工程と、 前記アンチフューズ絶縁膜上に第２の電極層を形成する
工程とを具備し、 前記第１及び第２の電極層の交点にアンチフューズ部セ
ルフアラインにより他の回路素子と共に集積回路化して
形成することを特徴とするアンチフューズ素子の製造方
法。 - 【請求項５】 前記第１の電極層を形成する工程におい
て、ケミカルメカニカルポリッシュ法を用いて前記第１
の電極層の上面を前記絶縁膜と同一面に形成することを
特徴とする請求項３または４に記載のアンチフューズ素
子の製造方法。 - 【請求項６】 前記第１の電極層を形成する工程におい
て、埋め込み配線層を用いて前記第１の電極層の上面を
前記絶縁膜と同一面に形成することを特徴とする請求項
３または４に記載のアンチフューズ素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21246094A JP3226726B2 (ja) | 1994-09-06 | 1994-09-06 | アンチフューズ素子及びその製造方法 |
| US08/522,654 US5929505A (en) | 1994-09-06 | 1995-09-01 | Inter-metal-wiring antifuse device provided by self-alignment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21246094A JP3226726B2 (ja) | 1994-09-06 | 1994-09-06 | アンチフューズ素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878532A JPH0878532A (ja) | 1996-03-22 |
| JP3226726B2 true JP3226726B2 (ja) | 2001-11-05 |
Family
ID=16623006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21246094A Expired - Fee Related JP3226726B2 (ja) | 1994-09-06 | 1994-09-06 | アンチフューズ素子及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5929505A (ja) |
| JP (1) | JP3226726B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005008783A1 (ja) | 2003-07-18 | 2005-01-27 | Nec Corporation | スイッチング素子、スイッチング素子の駆動方法、書き換え可能な論理集積回路およびメモリ素子 |
| CN101694700A (zh) | 2004-09-10 | 2010-04-14 | 株式会社半导体能源研究所 | 半导体装置 |
| CN101523611B (zh) | 2006-10-04 | 2012-07-04 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| KR101416876B1 (ko) * | 2006-11-17 | 2014-07-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제조방법 |
| JP5263757B2 (ja) | 2007-02-02 | 2013-08-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP5525694B2 (ja) | 2007-03-14 | 2014-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
| JP5467537B2 (ja) | 2009-07-22 | 2014-04-09 | 株式会社村田製作所 | アンチヒューズ素子 |
| WO2011010701A1 (ja) * | 2009-07-22 | 2011-01-27 | 株式会社村田製作所 | アンチヒューズ素子 |
| US10714422B2 (en) | 2018-10-16 | 2020-07-14 | Globalfoundries Inc. | Anti-fuse with self aligned via patterning |
| US10892222B1 (en) * | 2019-09-04 | 2021-01-12 | Globalfoundries Inc. | Anti-fuse for an integrated circuit (IC) product and method of making such an anti-fuse for an IC product |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625220A (en) * | 1991-02-19 | 1997-04-29 | Texas Instruments Incorporated | Sublithographic antifuse |
| US5557136A (en) * | 1991-04-26 | 1996-09-17 | Quicklogic Corporation | Programmable interconnect structures and programmable integrated circuits |
| US5196724A (en) * | 1991-04-26 | 1993-03-23 | Quicklogic Corporation | Programmable interconnect structures and programmable integrated circuits |
| JP3256603B2 (ja) * | 1993-07-05 | 2002-02-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1994
- 1994-09-06 JP JP21246094A patent/JP3226726B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-01 US US08/522,654 patent/US5929505A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0878532A (ja) | 1996-03-22 |
| US5929505A (en) | 1999-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7285488B2 (en) | Method of fabricating strained channel field effect transistor pair having underlapped dual liners | |
| US7262473B2 (en) | Metal to polysilicon contact in oxygen environment | |
| US6501115B2 (en) | Semiconductor integrated circuit device and process for manufacturing the same | |
| TWI382533B (zh) | 改良式雙重應力襯墊 | |
| US7883983B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6664140B2 (en) | Methods for fabricating integrated circuit devices using antiparallel diodes to reduce damage during plasma processing | |
| KR100306202B1 (ko) | 반도체장치 및 그의 제조방법 | |
| US10840181B2 (en) | Semiconductor device and a method for fabricating the same | |
| KR102469899B1 (ko) | Mol 인터커넥트 구조 및 제조 방법 | |
| JP3226726B2 (ja) | アンチフューズ素子及びその製造方法 | |
| JP2004153091A (ja) | 半導体装置 | |
| JPH07211873A (ja) | アンチフュ−ズ素子 | |
| US8354343B2 (en) | Semiconductor structure and manufacturing method of the same | |
| JPH1187504A (ja) | 半導体装置の製造方法及び配線の形成方法 | |
| US6613612B2 (en) | Fuse in semiconductor device and fabricating method thereof | |
| US6492206B2 (en) | Antifuse with improved radiation SEDR | |
| JP2002050702A (ja) | 半導体装置 | |
| US20030201490A1 (en) | Semiconductor device having an improved local interconnect structure and a method for forming such a device | |
| US7102233B2 (en) | Structure for strained channel field effect transistor pair having underlapped dual liners | |
| JPH07321118A (ja) | 半導体装置の配線形成方法 | |
| JPH11111921A (ja) | 半導体装置 | |
| JP4196843B2 (ja) | 半導体装置の製法 | |
| JP2000003917A (ja) | 半導体装置及びその製造方法 | |
| TWI292203B (en) | Topand sidewall bridged interconnect structure and method | |
| JPH1117165A (ja) | 半導体装置の積層ゲート構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070831 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080831 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090831 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090831 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |