JP2008147640A - 半導体装置および半導体装置の作製方法 - Google Patents

半導体装置および半導体装置の作製方法 Download PDF

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Abstract

【課題】基板表面と基板上に形成された配線とで形成される段差部分にシリコン膜を形成した場合においても、メモリ素子の書き込み特性を低下させない半導体装置および当該半導体装置の作製方法を提供する。
【解決手段】絶縁表面を有する基板１０上に形成された第１の電極１１と、第１の電極１１の側壁部に形成されたサイドウォール絶縁層１２と、第１の電極１１上及びサイドウォール絶縁層１２を覆って形成されたシリコン膜１３と、シリコン膜１３上に形成された第２の電極１４と、を有し、第１の電極１１又は第２の電極１４は、シリコン膜１３と合金化する材料で形成されているメモリ素子を複数有している。
【選択図】図１

Description

本発明は、シリサイド反応を利用したメモリ素子を有する半導体装置及びその作製方法に関する。
従来、様々なタイプのメモリが提案されている。代表的なメモリとしては、磁気テープや磁気ディスクを含むメモリや、書き込み読み出しが可能なＲＡＭや、読み出しを専用とするＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などが挙げられる。
従来のＲＯＭとしては、ＩＣ製造工程におけるマスクで情報を記憶するマスクＲＯＭ、ＩＣチップ製造後に電流によりヒューズ素子を溶断して情報を記憶するヒューズＲＯＭ、ＩＣチップ製造後に電流によって絶縁体を短絡させて情報を記憶するアンチヒューズＲＯＭなどが挙げられる。
マスクＲＯＭは、ＩＣ製造プロセス中のマスクで情報を記憶させるため、書き込む情報に応じたマスクを用意しなければならず、そのために製造コストが増加していた。また、ヒューズＲＯＭは、ヒューズ素子を溶断する際にゴミが発生して誤動作を引き起こす恐れがあった。
また、アンチヒューズＲＯＭは、製造時に書き込む情報に応じたマスクも不要であり、メモリに情報を書き込む際にゴミも発生しない点で他のＲＯＭに比べ有利である。近年、シリコン基板上にシリサイド反応を利用したアンチヒューズＲＯＭを形成する技術が提案されている（例えば、特許文献１）。
特許文献１に開示されているアンチヒューズＲＯＭは、陰極・陽極として機能する一対の導電膜と、該導電膜間に設けられたアモルファスシリコン膜とからなるメモリ素子を複数有している。該メモリ素子は、陽極・陰極間に電圧を印加することにより、陽極又は陰極として機能する導電膜とアモルファスシリコン膜とがシリサイド反応して素子の抵抗が変化することを利用した素子である。
アンチヒューズＲＯＭは、例えば図１２（Ａ）に示すように半導体基板１２０１上に形成されたワード線となる配線１２０２、ワード線となる配線１２０２上に形成されたアモルファスシリコン膜１２０３、アモルファスシリコン膜１２０３上に形成されたビット線となる配線１２０４とを有している。アモルファスシリコン膜１２０３がワード線となる配線１２０２とビット線となる配線１２０４とに挟まれた構造となっている。このように、ワード線とビット線との交点にアモルファスシリコン膜を形成することは、メモリ素子を小型化する上で有効である。
また、近年、無線通信機能を有する半導体装置、具体的には無線チップは、大きな市場が見込まれているため、注目されている。このような無線チップは、その用途によりＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、無線タグ、電子タグ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれることがある。
無線チップの構成は、インターフェース、メモリ、制御部等を有する。メモリは、書き込み読み出しが可能なＲＡＭ、読み出しを専用とするＲＯＭが使用され、目的に応じて使い分けられている。具体的には、特定のアプリケーション毎にメモリ領域が割り当てられており、アプリケーション毎、並びにディレクトリ毎にアクセス権が管理されている。アクセス権を管理するため、無線チップはアプリケーションの暗証コードと比較照合する照合手段を有し、照合手段による比較照合の結果、暗証コードが一致するアプリケーションに関するアクセス権をユーザに与える制御手段を有する。このような無線チップは、シリコンウェハから形成され、半導体基板にメモリ回路、演算回路等の集積回路が集積されている。
このような無線チップが搭載されたカード（所謂ＩＣカード）と、磁気カードとを比較すると、ＩＣカードはメモリ容量が大きく、演算機能を備えることができ、認証性が高く、改ざんすることが極めて困難である、といったメリットを有する。そのため、ＩＣカードは個人情報の管理に好適である。ＩＣカードに搭載するメモリとしては、改ざんできないように、読み出しを専用とするＲＯＭが多く用いられている。
特許３５０１４１６号公報
しかしながら、図１２（Ａ）に示したメモリ素子は、半導体基板１２０１とビット線となる配線１２０２との端部に段差が生じるため、図１２（Ｂ）に示す領域１２０５のような段差部分において、ビット線となる配線１２０２の側壁部にアモルファスシリコン膜１２０３又はワード線となる配線１２０４の被覆が十分に行われないことによる問題が生じる。ここで、図１２（Ｂ）は図１２（Ａ）の点Ａと点Ｂとを結ぶ破線における断面の模式図である。
例えば、ビット線となる配線１２０２の側壁部においてアモルファスシリコン膜１２０３の被覆が十分に行われないことにより、ビット線となる配線１２０２とワード線となる配線１２０４とが部分的に接触しショートが生じる場合がある。また、ビット線となる配線１２０２の側壁部においてアモルファスシリコン膜１２０３が部分的に薄くなり、アモルファスシリコン膜１２０３の膜厚がばらつくことにより、メモリ素子への書き込み特性のばらつきが大きくなってしまう。
本発明は上記問題を鑑み、基板表面と基板上に形成された配線とで形成される段差部分にシリコン膜を形成した場合においても、メモリ素子の書き込み特性を低下させない半導体装置および当該半導体装置の作製方法の提供を課題とする。
本発明は、絶縁表面を有する基板上に形成された第１の電極と、第１の電極の側壁部に形成されたサイドウォール絶縁層と、第１の電極上及びサイドウォール絶縁層を覆って形成された半導体層と、半導体層上に形成された第２の電極と、を有し、第１の電極又は第２の電極は、半導体層と合金化する材料で形成されているメモリ素子を複数有する半導体装置及び半導体装置の作製方法に関する。なお、半導体装置はメモリ素子に加えてトランジスタを有していてもよい。トランジスタのゲート電極の側壁部にサイドウォール絶縁層が設けられたものを用いる場合、トランジスタのゲート電極とメモリ素子の第１の電極とを同一工程で形成して、ゲート電極の側壁部に形成されるサイドウォール絶縁層と第１の電極の側壁部に形成されるサイドウォール絶縁層とを同時に形成することができる。
本発明の半導体装置は、絶縁表面を有する基板上に形成された第１の電極と、第１の電極の側壁部に形成されたサイドウォール絶縁層と、第１の電極上及びサイドウォール絶縁層を覆って形成された半導体層と、半導体層上に形成された第２の電極と、を有し、第１の電極又は第２の電極は、半導体層と合金化する材料で形成されている。
本発明の半導体装置は、絶縁表面を有する基板上に形成された複数の薄膜トランジスタ、及び複数のメモリ素子を有し、メモリ素子は、絶縁表面を有する基板上に形成された第１の電極と、第１の電極の側壁部に形成された第１のサイドウォール絶縁層と、第１の電極上及び第１のサイドウォール絶縁層を覆って形成された半導体層と、半導体層上に形成された第２の電極と、を有し、薄膜トランジスタのゲート電極は、メモリ素子の第１の電極と同じ材料であり、薄膜トランジスタのソース電極またはドレイン電極は、メモリ素子の第２の電極と同じ材料であり、メモリ素子の第１の電極又はメモリ素子の第２の電極は、半導体層と合金化する材料で形成されている。
本発明の半導体装置は、絶縁表面を有する基板上に形成された複数の薄膜トランジスタ、複数のメモリ素子、及びアンテナを有し、メモリ素子は、絶縁表面を有する基板上に形成された第１の電極と、第１の電極の側壁部に形成された第１のサイドウォール絶縁層と、第１の電極上及び第１のサイドウォール絶縁層を覆って形成された半導体層と、半導体層上に形成された第２の電極と、を有し、薄膜トランジスタのゲート電極は、メモリ素子の第１の電極と同じ材料であり、アンテナは、該アンテナの下方に位置する接続電極と電気的に接続し、接続電極は、薄膜トランジスタと電気的に接続し、薄膜トランジスタのソース電極またはドレイン電極と同じ材料であり、且つ、メモリ素子の第２の電極と同じ材料であり、メモリ素子の第１の電極又はメモリ素子の第２の電極は、半導体層と合金化する材料で形成されている。
本発明の半導体装置において、第１のサイドウォール絶縁層は、湾曲している面を有し、該湾曲している面で半導体層と接している。さらに、ゲート電極の側壁部に第２のサイドウォール絶縁層が形成されることが好ましい。また、第１の電極又は第２の電極は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれる少なくとも一の元素を含む材料からなることが好ましい。また、絶縁表面を有する基板は、ガラス基板、プラスチック基板、半導体基板、又は紙であることが好ましい。また、半導体層として、アモルファスシリコン膜、微結晶シリコン膜、又は多結晶シリコン膜を用いることが好ましい。
本発明の半導体装置の作製方法は、絶縁表面を有する基板上に第１の電極を形成し、第１の電極の側壁部にサイドウォール絶縁層を形成し、第１の電極上及びサイドウォール絶縁層を覆って半導体層を形成し、半導体層上に第２の電極を形成し、第１の電極又は第２の電極を、半導体層と合金化する材料で形成することを特徴とする。なお、サイドウォール絶縁層は、湾曲している面を有し、該湾曲している面で半導体層と接していることが好ましい。また、半導体層として、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜を用いることが好ましい。
本発明の半導体装置の作製方法は、同一基板上に複数の薄膜トランジスタと、複数のメモリ素子とを有する半導体装置の作製方法であり、絶縁表面を有する基板上に第１の半導体層及び第２の半導体層を形成し、第１の半導体層及び第２の半導体層上に第１の絶縁膜を形成し、第１の半導体層上に第１の絶縁膜を介して第１の電極を形成し、第２の半導体層上に第１の絶縁膜を介して第２の電極を形成し、第２の電極の側壁部に第１のサイドウォール絶縁層を形成し、第１の電極及び第２の電極、及び第１のサイドウォール絶縁層を覆う第２の絶縁膜を形成し、第２の絶縁膜をエッチングして、第２の電極、第１のサイドウォール絶縁層及び第２の半導体層を露出する第１の開口を形成し、第２の電極上及び第１のサイドウォール絶縁層上に第３の半導体層を形成し、第２の絶縁膜をエッチングして第１の半導体層の一部を露出する第２の開口を形成し、第２の半導体層上に第３の電極を形成し、第１の半導体層上に第４の電極を形成し、第２の電極又は第３の電極を、第３の半導体層と合金化する材料で形成することを特徴とする。
なお、第１のサイドウォール絶縁層は、湾曲している面を有し、該湾曲している面で第３の半導体層と接していることが好ましい。また、第３の半導体層として、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜を用いることが好ましい。また、絶縁表面を有する基板は、ガラス基板、プラスチック基板、半導体基板、又は紙であることが好ましい。また、第１の電極及び第２の電極は、同一工程で形成することが好ましい。また、第３の電極及び第４の電極は、同一工程で作製することが好ましい。また、第３の電極及び第４の電極の形成と同じ工程で第２の絶縁膜上に第５の電極を形成し、さらに、第５の電極上に第５の電極と電気的に接続するアンテナを形成することが好ましい。また、第１の電極の側壁部に第２のサイドウォール絶縁層を、第１のサイドウォール絶縁層と同一工程で作製することが好ましい。また、メモリ素子は、第２の電極と、第３の半導体層と、第３の電極とを有する。また、薄膜トランジスタは、第１の半導体層と、第１の電極と、第４の電極とを有する。また、第１の電極は、薄膜トランジスタのゲート電極であり、第１の絶縁膜は、ゲート絶縁膜であり、第４の電極はソース電極又はドレイン電極である。
本発明の半導体装置の駆動方法は、絶縁表面を有する基板上に形成された第１の電極と、第１の電極の側壁部に形成されたサイドウォール絶縁層と、第１の電極上及びサイドウォール絶縁層を覆って形成された半導体層と、半導体層上に形成された第２の電極と、を有し、第１の電極と第２の電極との間に電圧を印加し、第１の電極又は第２の電極と、半導体層とを合金化することを特徴とする。
なお、本発明の半導体装置の駆動方法において、サイドウォール絶縁層は、湾曲している面を有し、該湾曲している面で半導体層と接しているのが好ましい。また、第１の電極又は第２の電極は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれる少なくとも一の元素を含む材料からなるのが好ましい。また、絶縁表面を有する基板は、ガラス基板、プラスチック基板、半導体基板、又は紙であるのが好ましい。
本発明の半導体装置は、メモリ素子部において基板と第１の電極との段差部分に半導体層及び第２の電極を形成した場合でも、段差部分において第１の電極と半導体層とが接触せず、第１の電極の上面部分だけがメモリ素子として機能する。第１の電極の上面に形成される半導体層の膜厚は均一であるため、メモリ素子の書き込み特性のばらつきを低減することができる。
また、トランジスタのゲート電極とメモリ素子の第１の電極とを同一工程で形成することで、ゲート電極の側壁部に形成されるサイドウォール絶縁層と第１の電極の側壁部に形成されるサイドウォール絶縁層とを同時に形成することができる、従って、工程数を増加させることなく、メモリ素子の書き込み特性が安定した半導体装置を作製することが可能である。
本発明の実施形態について、以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
本実施の形態において、陽極又は陰極として機能する導電層の側壁部にサイドウォール絶縁層を有するメモリ素子の構成について説明する。
本実施の形態のメモリ素子は図１に示すように、絶縁表面を有する基板１０上に形成された第１の電極１１、第１の電極１１の側壁部に形成されたサイドウォール絶縁層１２、第１の電極１１及びサイドウォール絶縁層１２を覆って形成されたシリコン膜１３、及びシリコン膜１３上に形成された第２の電極１４を有する。なお、基板１０と第１の電極１１とで段差部が形成されており、シリコン膜１３と第２の電極１４とは、該段差部分を覆うように形成されている。また、サイドウォール絶縁層１２は、第１の電極１１の側面とシリコン膜１３とが直接接するのを防いでいる。また、サイドウォール絶縁層１２のシリコン膜１３と接する面は湾曲していてもよい。なお、第１の電極１１と第２の電極１４との間に電圧を印加することにより、第１の電極１１又は第２の電極１４とシリコン膜１３とが合金化し、領域２１の状態が変化してメモリ素子の抵抗が変化する。よって、図１に示したメモリ素子を複数設けた半導体装置において、合金化したメモリ素子と合金化していないメモリ素子とを作り分けることにより、半導体装置にデータを書き込むことが可能であり、また、それぞれのメモリ素子の抵抗を読み取ることで半導体装置に書き込まれたデータを読み取ることが可能である。
ここで、図１に示すメモリ素子の作製方法について説明する。まず、絶縁表面を有する基板１０（例えば、ガラス基板）上に、プラズマＣＶＤ法やスパッタリング法等を用いてチタン（Ｔｉ）膜を形成し、エッチングすることにより第１の電極１１を形成する。続いて、絶縁表面を有する基板１０上に熱ＣＶＤ法等を用いて珪素膜等の絶縁膜を形成し、エッチングして第１の電極１１の側壁部に部分的に珪素等の絶縁膜を残存させてサイドウォール絶縁層１２を形成する。このときエッチング条件によっては、サイドウォール絶縁層１２の膜厚が第１の電極１１の膜厚より薄くなることもある。続いて、第１の電極１１上及びサイドウォール絶縁層１２を覆ってプラズマＣＶＤ法等を用いてシリコン膜１３を形成する。続いて、プラズマＣＶＤ法やスパッタリング法等を用いてシリコン膜１３上にチタン膜からなる第２の電極１４を形成する。以上により、図１に示すメモリ素子を作製することができる。
ここで、基板１０としては、ガラス基板、石英基板等を用いることができる。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。また、基板として紙等を用いてもよい。
また、シリコン膜１３として、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜を用いることができる。また、第１の電極１１及びサイドウォール絶縁層１２を覆って形成する膜はシリコン膜に限定されず、第１の電極１１又は第２の電極１４の少なくとも一方と合金化する材料からなる半導体層であればよい。例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの単体の半導体のほかＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ、ＳｉＧｅなどのような化合物半導体、又は酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ２）などの酸化物半導体等を用いることができる。
また、第１の電極１１又は第２の電極１４のうち、少なくとも一方はシリコン膜１３と合金化する材料を用いて形成する。シリコン膜と合金化する材料を用いた膜として、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、鉄（Ｆｅ）から選ばれた元素からなる金属材料、または前記元素を主成分とする合金材料若しくは化合物材料の単層膜、またはこれらの積層膜を用いることができる。
なお、第１の電極１１と第２の電極１４の一方をシリコン膜１３と合金化する材料で形成した場合、もう一方の電極の材料は特に限定されない。例えば、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成してもよい。また、第１の電極１１又は第２の電極１４を導電性材料を積層した膜で形成する場合、シリコン膜１３と接する側がシリコン膜１３と合金化する材料で形成されていればよい。なお、半導体層は、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて形成することができる。
また、サイドウォール絶縁層１２は、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法等により絶縁表面を有する基板１０上に形成された、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む材料からなる膜や、有機樹脂などの有機材料を含む材料からなる膜を単層又は積層した絶縁膜をエッチングすることにより形成することができる。
図１に示したメモリ素子は、例えば図２に示すような外部と無線通信が可能な無線チップのメモリ部に用いることができる。
無線チップ２００は、駆動回路部２０１、複数のメモリ素子を有するメモリ部２０２、アンテナ部及び電源回路部２０３を有している（図２（Ａ））。なお、図２（Ｂ）において、駆動回路部６０１は図２（Ａ）の駆動回路部２０１の断面構造の一部に対応し、メモリ部６０２は図２（Ａ）のメモリ部２０２の断面構造の一部に対応し、アンテナ部及び電源回路部６０３は図２（Ａ）のアンテナ部及び電源回路部２０３の断面構造の一部に対応している。なお、図２においてメモリ部はメモリ素子を複数有し、またメモリ部および駆動回路部は薄膜トランジスタ（ＴＦＴ）やコンデンサ等の素子を複数有することはいうまでもない。
本実施の形態に示す無線チップは、メモリ部６０２において絶縁表面を有する基板７７８上に形成された第１の電極５０９と、第１の電極５０９の側壁部に形成されたサイドウォール絶縁層７４９、７５０と、第１の電極５０９上及びサイドウォール絶縁層７４９、７５０上に形成されたシリコン膜５２４と、シリコン膜５２４上に形成された第２の電極５４０と、を有するメモリ素子６００を複数有する（図２（Ｂ））。また、基板７７８上に絶縁層７０３を介して設けられた薄膜トランジスタ（ＴＦＴ）７８０〜７８４と、薄膜トランジスタ（ＴＦＴ）７８０〜７８４の側壁に設けられたサイドウォール絶縁層７３９〜７４８と、薄膜トランジスタ７８０〜７８４上に設けられた絶縁膜５２３と、当該絶縁膜５２３上に設けられたソース電極又はドレイン電極５２５〜５３４とを有する。
なお、本実施の形態において、薄膜トランジスタ（ＴＦＴ）７８０〜７８４のゲート電極５０４〜５０８と第１の電極５０９とは、同一工程で作製されており、ソース電極又はドレイン電極５２５〜５３４と第２の電極５４０とは、同一工程で作製されている。つまり、ゲート電極５０４〜５０８と第１の電極５０９とは、同じ材料で形成されており、ソース電極又はドレイン電極５２５〜５３４と第２の電極５４０とは、同じ材料で形成されている。また、薄膜トランジスタ（ＴＦＴ）７８０〜７８４の側壁部に設けられたサイドウォール絶縁層７３９〜７４８と、第１の電極５０９の側壁に形成されたサイドウォール絶縁層７４９、７５０とは、同一工程で形成されている。
このように、トランジスタのゲート電極とメモリ素子の第１の電極とを同一工程で形成することで、ゲート電極の側壁部に形成されるサイドウォール絶縁層と第１の電極の側壁部に形成されるサイドウォール絶縁層とを工程数を増加させることなく同時に形成することができる。
また、本実施の形態に示す無線チップは、ソース電極又はドレイン電極５２５〜５３４及び第２の電極５４０上に形成された絶縁膜５４３と、絶縁膜５４３上に形成されたアンテナ５４６と、絶縁膜５４３及びアンテナ５４６を覆うように設けられた絶縁層７７２とを有している。なお、本実施の形態において、第１の電極５０９又は第２の電極５４０の少なくとも一方は、シリコン膜５２４と合金化する材料で形成されている。
本実施の形態に示すメモリ素子は、第１の電極の側壁部にサイドウォール絶縁層が設けられているため、第１の電極とシリコン膜とが直接接しない構造とすることができる。それにより、基板と第１の電極との段差部分にシリコン膜及び第２の電極を形成した場合でも、段差部分において第１の電極とシリコン膜とが接触せず、第１の電極の上面部分だけがメモリ素子として機能する。第１の電極の上面に形成されるシリコン膜の膜厚は均一であるため、メモリ素子の書き込み特性のばらつきを低減することができる。
また、トランジスタのゲート電極とメモリ素子の第１の電極とを同一工程で形成することで、ゲート電極の側壁部に形成されるサイドウォール絶縁層と第１の電極の側壁部に形成されるサイドウォール絶縁層とを同時に形成することができる。従って、工程数を増加させることなく、メモリ素子の書き込み特性が安定した半導体装置を作製することが可能である。また、ワード線やビット線となる配線の交点部分にメモリ素子を作製しても書き込み特性のばらつきを抑えることができるため、半導体装置の小型化が可能である。
（実施の形態２）
本実施の形態において、実施の形態１で示したメモリ素子を有する半導体装置の作製工程について図面を用いて説明する。本実施の形態では、メモリ素子を有する半導体装置の例として外部と無線通信が可能な無線チップについて説明する。
まず、第１の基板７０１の一表面に剥離層７０２を形成する（図３（Ａ））。第１の基板７０１は、絶縁表面を有するものであれば特に限定されない。例えば、石英基板、ガラス基板、プラスチック基板等を用いることができる。第１の基板７０１がガラスからなる場合は、その面積や形状に大きな制限はない。そのため、第１の基板７０１として、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形の単結晶シリコン基板を用いる場合と比較すると、大きな優位点である。また、基板７０１がプラスチックからなる場合、作製工程の処理温度に耐えうる耐熱性のプラスチックを用いる必要がある。なお、後述するが、好適には、ガラスからなる第１の基板７０１上に薄膜トランジスタを設けた後、当該薄膜トランジスタを剥離して、プラスチックからなる基板上に設けてもよい。
なお、本工程では、剥離層７０２は、第１の基板７０１の全面に設けているが、必要に応じて、基板７０１の全面に剥離層を設けた後に、フォトリソグラフィ法を用いて剥離層をエッチングして選択的に設けてもよい。また、第１の基板７０１に接するように剥離層７０２を形成しているが、必要に応じて、第１の基板７０１に接するように下地となる絶縁層を形成し、当該絶縁層に接するように剥離層７０２を形成してもよい。
剥離層７０２は、スパッタリング法やプラズマＣＶＤ法等により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）等から選択された元素または前記元素を主成分とする合金材料若しくは化合物材料からなる層を、単層又は積層して形成する。
次いで、剥離層７０２の表面を酸化させて酸化金属層を形成してもよい。酸化金属層の形成方法は、純水やオゾン水を用いて表面を酸化して形成してもよいし、酸素プラズマで酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行って酸化金属層を形成してもよい。また、後の絶縁膜の形成工程で形成してもよい。この場合、絶縁膜として酸化珪素膜や酸化窒化珪素膜をプラズマＣＶＤ法で形成する際に、剥離層７０２表面が酸化されて酸化金属層を形成することができる。
次に、剥離層７０２を覆うように、下地となる絶縁層７０３を形成する。絶縁層７０３は、スパッタリング法やプラズマＣＶＤ法等により、珪素の酸化物又は珪素の窒化物を含む材料からなる膜を、単層又は積層で形成する。珪素の酸化物材料とは、珪素（Ｓｉ）と酸素（Ｏ）を含む物質であり、酸化珪素、窒素を含む酸化珪素等が該当する。珪素の窒化物材料とは、珪素と窒素（Ｎ）を含む物質であり、窒化珪素、酸素を含む窒化珪素等が該当する。下地となる絶縁層は、第１の基板７０１からの不純物の侵入を防止するブロッキング膜として機能する。代表的な一例は２層構造から成り、ＰＣＶＤ法によりＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される窒化酸化珪素膜を５０〜１００ｎｍ、ＳｉＨ４、及びＮ２Ｏを反応ガスとして成膜される酸化窒化珪素膜を１００〜１５０ｎｍの厚さに積層形成する構造が採用される。なお、絶縁層７０３の一層として膜厚１００ｎｍ以下の窒化シリコン膜（ＳｉＮ膜）、或いは窒化酸化珪素膜（ＳｉＮｘＯｙ膜（Ｘ＞Ｙ））を用いることが好ましい。また、窒化酸化珪素膜と、酸化窒化珪素膜と、窒化シリコン膜とを順次積層した３層構造を用いてもよい。なお、特に必要でなければ絶縁層７０３は設ける必要はない。
次に、絶縁層７０３上に、非晶質半導体層７０４を形成する。非晶質半導体層７０４は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成する。なお、プラズマＣＶＤ法を用いれば、絶縁層７０３と、非晶質半導体層７０４とを大気に触れることなく連続的に積層することができる。非晶質半導体層の厚さは２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで形成するとよい。続いて、非晶質半導体層７０４を結晶化法（レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法を組み合わせた方法等）により結晶化して、結晶質半導体層を形成する。その後、得られた結晶質半導体層を所望の形状にエッチングして、結晶質半導体層７０６〜７１１を形成する（図３（Ｂ））。
ここで、結晶質半導体層７０６〜７１１の作成工程の一例について以下に説明する。まず、プラズマＣＶＤ法を用いて、絶縁層７０３上に非晶質半導体層７０４を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体層上に保持させた後、非晶質半導体層に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体層を形成する。非晶質半導体層を結晶化して得られた結晶質半導体層上に第１のフォトマスクを用いてレジストマスクを形成した後、結晶質半導体層を所望の形状にエッチングすることにより結晶質半導体層７０６〜７１１を形成することができる。
レーザ結晶化法で結晶質半導体層を形成する場合、気体レーザ又は固体レーザを用いることができる。気体レーザと固体レーザは、連続発振又はパルス発振のどちらでもよい。例えば、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されたレーザビームを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射することで、結晶化された半導体膜の表面を平坦なものとすることができる。それにより、後の工程で形成するゲート絶縁膜を薄膜化することが可能であり、より薄型の半導体装置を作製することができる。また、ゲート絶縁膜の耐圧を向上させることに寄与することができる。
なお、結晶化を助長する金属元素を用いて非晶質半導体層の結晶化を行うと、低温で短時間の結晶化が可能となるうえ、結晶の方向が揃うという利点がある一方、金属元素が結晶質半導体層に残存するためにオフ電流が上昇し、特性が安定しないという欠点がある。そこで、結晶質半導体層上に、ゲッタリングサイトとして機能する非晶質半導体層を形成するとよい。ゲッタリングサイトとなる非晶質半導体層には、リンやアルゴンの不純物元素を含有させる必要があるため、好適には、アルゴンを高濃度に含有させることが可能なスパッタリング法で形成するとよい。その後、加熱処理（ＲＴＡ法やファーネスアニール炉を用いた熱アニール等）を行って、非晶質半導体層中に金属元素を拡散させ、続いて、当該金属元素を含む非晶質半導体層を除去する。そうすると、結晶質半導体層中の金属元素の含有量を低減又は除去することができる。
次いで、レジストマスクを除去する。次いで、必要があればＴＦＴのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行う。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。そして、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄するとよい。
次に、結晶質半導体層７０６〜７１０を覆うゲート絶縁層７０５を形成する（図３（Ｂ））。ゲート絶縁層７０５は、プラズマＣＶＤ法やスパッタリング法により、珪素の酸化物又は珪素の窒化物を含む材料からなる膜を、単層又は積層して形成する。なお、ゲート絶縁層は、結晶質半導体層７０６〜７１０に対し高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。よって、より薄く特性のよい半導体装置を作製することが可能である。
ゲート絶縁層は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁層の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。よって、より薄く特性のよい半導体装置を作製することが可能である。
また、半導体膜の結晶化の際に半導体膜に対し、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射しながら一方向に走査して結晶化させて得られた結晶質半導体層７０６〜７１１は、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高いトランジスタ（ＴＦＴ）を得ることができる。
次に、ゲート絶縁層７０５上に、プラズマＣＶＤ法やスパッタリング法により導電層５０３を形成する。次に、フォトリソグラフィ法により、第２のフォトマスクを用いてレジストマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、ゲート電極５０４〜５０８、及びメモリ素子の下部電極となる第１の電極５０９を形成する（図３（Ｃ））。
ゲート電極５０４〜５０８、及び第１の電極５０９の上層側の材料としては、シリコンと合金化する材料を用いることが好ましく、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成することができる。ただし、薄膜トランジスタ（ＴＦＴ）のゲート電極としては高融点金属が好ましいため、ＷまたはＭｏを用いるのが好ましい。ゲート電極５０４〜５０８、及び第１の電極５０９を積層とする場合には、上層となる材料層が上述した材料であれば、下層となる材料層は特に限定されず、リン等の不純物元素をドーピングした多結晶シリコン層としてもよい。
なお、後に形成されるメモリ素子の第２の電極（上部電極）をシリコンと合金化する材料を用いて形成する場合、ゲート電極５０４〜５０８、及び第１の電極５０９の材料は特に限定されない。例えば、ゲート電極５０４〜５０８、及び第１の電極５０９は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することができる。第１の導電層と第２の導電層の組み合わせの例を挙げると、窒化タンタルからなる層とタングステンからなる層、窒化タングステンからなる層とタングステンからなる層、窒化モリブデンからなる層とモリブデンからなる層等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電層と第２の導電層を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデンからなる層とアルミニウムからなる層とモリブデンからなる層の積層構造を採用するとよい。
次いで、ｎチャネル型ＴＦＴとする結晶質半導体層７０７〜７１１を覆うように第３のフォトマスクを用いてレジストマスク５１０を形成し、ｐチャネル型ＴＦＴとする領域の半導体層にゲート電極５０４をマスクとして不純物元素を導入することによりｐ型を示す不純物領域を形成する（図３（Ｃ））。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｐチャネル型ＴＦＴとする領域の半導体層にボロン（Ｂ）を１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｐ型を示す不純物領域を形成することができる。その結果、ｐチャネル型ＴＦＴとする領域の半導体層に、ソース領域又はドレイン領域５１４、５１５、及びチャネル形成領域５１６が形成される。
次に、ゲート絶縁層７０５、ゲート電極５０４〜５０８、及び第１の電極５０９を覆うように絶縁層を形成する。絶縁層は、プラズマＣＶＤ法やスパッタリング法により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む材料からなる膜や、有機樹脂などの有機材料を含む材料からなる膜を、単層又は積層して形成する。
次に、絶縁層を垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極５０４〜５０８の側面に接するサイドウォール絶縁層７３９〜７４８、及び第１の電極５０９の側面に接するサイドウォール絶縁層７４９〜７５０を形成する（図３（Ｄ））。なお、サイドウォール絶縁層７３９〜７５０は、ゲート電極５０４〜５０８又は第１の電極５０９と接しない面において湾曲している。また、サイドウォール絶縁層７３９〜７５１の作成と同時に、ゲート絶縁層７０５をエッチングして絶縁層３０１〜３０６を形成する。サイドウォール絶縁層７３９〜７４８は、後にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
次いで、ｐチャネル型ＴＦＴとする結晶質半導体層７０６及びメモリ素子の下側に形成された結晶質半導体層７０９を覆うように第４のフォトマスク５１１を用いてレジストマスクを形成し、ｎチャネル型ＴＦＴとする領域の結晶質半導体層７０７、７０８、７１０、７１１にゲート電極５０５〜５０８及びサイドウォール絶縁層７４１〜７４４、７４５〜７４８をマスクとして不純物元素を導入することにより、第１の不純物領域（ＬＤＤ領域ともよぶ）７２７、７２９、７３１、７３３と、第２の不純物領域７２６、７２８、７３０、７３２とを形成する（図４（Ａ））。ここで、第１の不純物領域７２７、７２９、７３１、７３３の不純物元素の濃度は、第２の不純物領域７２６、７２８、７３０、７３２の不純物元素の濃度よりも低い。ここでは、ｎチャネル型ＴＦＴとする領域の半導体層にリン（Ｐ）を１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域を形成することができる。その結果、ｎチャネル型ＴＦＴとする領域の半導体層に、ソース領域又はドレイン領域として機能する第２の不純物領域７２６、７２８、７３０、７３２、ＬＤＤ領域として機能する第１の不純物領域７２７、７２９、７３１、７３３、及びチャネル形成領域４０１〜４０４が形成される。なお、サイドウォール絶縁層の下方にＬＤＤ領域が形成されている。
なお、本実施の形態では、ｎチャネル型ＴＦＴに含まれる半導体層にＬＤＤ領域を形成し、ｐチャネル型ＴＦＴに含まれる半導体層にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴの両方の半導体層にＬＤＤ領域を形成してもよいし、両方の半導体層にＬＤＤを設けない構成としてもよい。
次いで、レジストマスクを除去し、ゲート電極及び半導体層上に絶縁膜５２２を形成する（図４（Ｂ））。絶縁膜５２２としては、ＳＯＧ法、液滴吐出法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ、シロキサン等の有機材料等により、単層又は積層で形成する。シロキサンとは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また、置換基として、フルオロ基を用いてもよい。また、絶縁膜５２２を形成した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行ってもよい。不純物元素の活性化処理および水素化処理は、炉での熱処理（３００〜５５０℃で１〜１２時間の熱処理）または、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）を用いる。例えば、絶縁膜５２２は、ＰＣＶＤ法により得られる膜厚は５０ｎｍ〜２００ｎｍの窒化酸化珪素膜（ＳｉＮＯ膜）を用いることができる。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体膜を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、絶縁膜５２２は層間絶縁膜の１層目である。
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁膜の２層目となる絶縁膜５２３を形成する（図４（Ｃ））。絶縁膜５２３としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜の単層または積層を用いる。ここでは絶縁膜５２３の膜厚は３００ｎｍ〜８００ｎｍとする。
次いで、絶縁膜５２３上に第５のフォトマスクを用いてレジストマスクを形成し、選択的に絶縁膜５２２及び絶縁膜５２３をエッチングして、第１の電極５０９、サイドウォール絶縁層７４９〜７５０、及び結晶質半導体層７０９の一部を露出する第１の開口５０１を形成する（図４（Ｄ））。第１の開口５０１形成後にレジストマスクは除去する。
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、第１の電極５０９、サイドウォール絶縁層７４９〜７５０、及び結晶質半導体層７０９上にシリコン膜を形成する。シリコン膜は、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜のいずれか一を用いて膜厚１０ｎｍ〜２００ｎｍ程度で形成する。本実施の形態では、プラズマＣＶＤ法を用いて１００ｎｍの膜厚を有するアモルファスシリコン膜を成膜する。次いで、アモルファスシリコン膜上に第６のフォトマスクを用いてレジストマスクを形成し、選択的にアモルファスシリコン膜をエッチングし、シリコン膜５２４を形成する（図５（Ａ））。エッチング後にレジストマスクは除去する。なお、第１の電極５０９、サイドウォール絶縁層７４９〜７５０、及び結晶質半導体層７０９上に形成する膜はシリコン膜に限定されず、第１の電極５０９又は第２の電極５４０の少なくとも一方と合金化する材料からなる半導体層であればよい。例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの単体の半導体のほかＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ、ＳｉＧｅなどのような化合物半導体、又は酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ２）などの酸化物半導体等を用いることができる。
次いで、絶縁膜５２３上に第７のフォトマスクを用いてレジストマスクを形成し、選択的に絶縁膜５２２及び絶縁膜５２３をエッチングして、半導体層に達するコンタクトホール、ゲート電極に達するコンタクトホールをそれぞれ形成する（図５（Ｂ））。そして、エッチング後にレジストマスクは除去する。
次いで、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈しているゲート電極表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第１の電極表面を洗浄するとよい。
次いで、絶縁膜５２３上にスパッタ法を用いて導電膜を形成する。この導電膜は、後工程でエッチングすることにより、メモリ素子の第２の電極５４０、駆動回路部６０１のＴＦＴの配線、メモリ部６０２のＴＦＴの配線、又はアンテナ部及び電源回路部６０３のＴＦＴの配線となる。導電膜として、例えばＴｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅ、Ａｌ、Ｃｕから選ばれた元素からなる金属材料、または前記元素を主成分とする合金材料若しくは化合物材料の単層膜、またはこれらの積層膜で形成することができる。ただし、メモリ素子の下部電極となる第１の電極５０９をシリコン膜５２４と合金化する材料で形成した場合、該導電膜の材料は特に限定されない。
また、導電膜を積層する場合は、少なくともシリコン膜５２４と接する一層は、シリコンと合金化する材料を用いる。例えば、Ｔｉ膜と、Ｓｉを微量に含むＡｌ膜と、Ｔｉ膜との３層構造、或いはＴｉ膜と、ＮｉとＣを含むＡｌ合金膜と、Ｔｉ膜との３層構造を用いる。本実施の形態では、膜厚１００ｎｍのＴｉ膜と、膜厚３５０ｎｍの純Ａｌ膜と、膜厚１００ｎｍのＴｉ膜との３層積層とする。
次いで、導電層上に第８のフォトマスクを用いてレジストマスクを形成し、選択的に導電膜をエッチングして、ソース電極またはドレイン電極５２５〜５３４、ゲート引出配線５３５〜５３９、メモリ素子の第２の電極５４０、アンテナ部の接続電極５４２を形成する（図５（Ｃ））。第２の電極５４０はシリコン膜５２４と重なりメモリ素子の上部電極となる。なお、ここでは図示しないが、接続電極５４２は、アンテナ部及び電源回路部のＴＦＴと電気的に接続している。そして、エッチング後にレジストマスクを除去する。これにより、第１の電極５０９上に形成されたシリコン膜５２４、シリコン膜５２４上に形成された第２の電極５４０を有するメモリ素子６００を得ることができる。
なお、ここで結晶質半導体層７０９は、シリコン膜５２４及び第２の電極５４０をエッチングする際に、下地層までエッチングされるのを防ぐためのエッチングストッパーである。また、本実施の形態においては、シリコン膜５２４をエッチングしてから第２の電極５４０を形成しているが、シリコン膜及び導電層を連続して形成した後で、エッチングすることにより同時にシリコン膜５２４及び第２の電極５４０を形成してもよい。これにより、フォトマスクを１枚減らすことができ、工程を削減することができる。
次いで、駆動回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びメモリ素子と、アンテナ部及び電源回路部６０３のＴＦＴを覆う絶縁膜５４３を形成する。絶縁膜５４３は、酸化シリコンを含む絶縁膜または有機樹脂膜を用いる。無線チップの信頼性を向上させる上では酸化シリコンを含む絶縁膜を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂膜を用いることが好ましい。絶縁膜５４３は、実施者が適宜、選択すればよい。また、本実施例では後に形成するアンテナが駆動回路及びメモリ部と重なる例を示しているため、絶縁膜５４３は、アンテナとの絶縁を図る層間絶縁膜として機能している。輪状（例えば、ループアンテナ）又はらせん状のアンテナとする場合には、アンテナの両端のうち一方を下層の配線で引き回すため、絶縁膜５４３を設けることが好ましい。ただし、マイクロ波方式を適用し、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等のアンテナとする場合には、後に形成するアンテナが駆動回路及びメモリ部と重ならないように配置できるため、絶縁膜５４３は特に設けなくともよい。
次いで、絶縁膜５４３上に第９のフォトマスクを用いてレジストマスクを形成し、選択的に絶縁膜５４３をエッチングして、接続電極５４２に達する第２の開口５０２を形成する（図６（Ａ））。そして、エッチング後にレジストマスクは除去する。
次いで、絶縁膜５４３上にアンテナの下地膜５４５を形成する（図６（Ｂ））。絶縁膜５４３上に、Ｔｉ、Ｎｉ、Ａｕから選ばれる単層またはそれらの積層の金属膜を形成し、該金属膜上に第１０のフォトマスクを用いてレジストマスクを形成して、選択的に金属膜をエッチングすることにより、アンテナの下地膜５４５を形成することができる。なお、ここでの下地膜５４５は、レジストマスクを用いることなく、メタルマスクを用いたスパッタ法で選択的に形成することもできる。アンテナの下地膜５４５は必ずしも設ける必要はないが、下地膜５４５を設けることでアンテナとの接触面積を広く確保することができる。
次いで、下地膜５４５上にアンテナ５４６を形成する。アンテナ５４６はスパッタ法を用いてＡｌまたはＡｇなど金属膜を形成した後、フォトマスクを用いてエッチングする方法、或いはスクリーン印刷法を用いることができる。フォトマスク数を削減することを優先するのであれば、スクリーン印刷法を用いてアンテナを形成すればよい。スクリーン印刷法とは、金属あるいは高分子化合物繊維のメッシュによりなるベースに所定のパターンが感光性樹脂にて形成されたスクリーン版上にのせたインキもしくはペーストをスキージと呼ばれるゴム、プラスチック、或いは金属のブレードを用いてスクリーン版の反対側に置かれたワークに転写する方法である。スクリーン印刷法は、比較的大面積でのパターン形成が低コストで実現することができるメリットを有している。
以上の工程により、同一基板上に駆動回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びメモリ素子６００と、アンテナ部及び電源回路部６０３のＴＦＴ及びアンテナとを形成することができる。
なお、本実施の形態では、フォトマスクを用いてレジストマスクを形成する例を示したが、特に限定されず、フォトマスクを用いることなくレジスト材料を液滴吐出法で選択的に形成してレジストマスクを形成してもよい。
次に、駆動回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びメモリ素子６００と、アンテナ部及び電源回路部６０３のＴＦＴ及びアンテナとを覆うように絶縁層７７２を形成する（図７（Ａ））。絶縁層７７２は、後に記載する剥離工程においてＴＦＴを含む素子形成層への損傷を抑える機能を有する材料であれば特に制限されるものではないが、好ましくは樹脂（より好ましくはエポキシ樹脂）により形成する。絶縁層７７２としてエポキシ樹脂を用いることにより、絶縁層７７２表面の平坦性が向上し、後の剥離工程においてＴＦＴを含む素子形成層への損傷を低減し、かつ絶縁層７７２の下層の記憶素子部や素子形成層をほこり等から保護し、半導体装置の機械的強度を保つことが可能である。
なお、本実施の形態では、薄膜トランジスタ７８０〜７８４、メモリ素子６００を含む層を素子形成層７９１とよぶ。また、アンテナ５４６の下方に位置する層（基板７０１を除く）の厚さは、５μｍ以下、好ましくは０．１μｍ〜３μｍの厚さを有するように形成するとよい。なお、ここでは図示しないが、素子形成層７９１には、ダイオード、ＴＦＴ、コンデンサ、抵抗素子などが形成されていてもよい。
なお、図７は１つの無線チップの一部分であり、ここでは図示していないが、無数の無線チップが基板７０１に形成されている。そこで、それぞれの無線チップを切り分けるために、剥離層７０２の表面の一部が露出するように、ダイサー、レーザー、ワイヤソーなどにより開口部を形成する。次に、剥離層７０２の表面の一部が露出した開口部にエッチング剤を導入して、剥離層７０２を除去する。エッチング剤は、フッ化ハロゲンを含む気体又は液体を使用することができる。例えば、三フッ化塩素（ＣｌＦ３）、三フッ化窒素（ＮＦ３）、三フッ化臭素（ＢｒＦ３）、フッ化水素（ＨＦ）がある。なお、エッチング剤として、フッ化水素を使用する場合は、剥離層７０２として、酸化珪素からなる層を用いる。
また、絶縁層７７２は、剥離層７０２を除去した後に、薄膜トランジスタ７８０〜７８４を含む素子形成層７９１が分離しないように設けたものである。薄膜トランジスタ７８０〜７８４を含む素子形成層７９１の開口部で分断された各無線チップは小さく薄く軽いために、剥離層７０２をエッチングした後は、第１の基板７０１との密着性が低下するために飛散しやすい。しかしながら、薄膜トランジスタ７８０〜７８４を含む素子形成層７９１上に絶縁層７７２を形成することで、薄膜トランジスタ７８０〜７８４を含む素子形成層７９１に重みが付き、基板７０１から素子形成層７９１の開口部で分断された各無線チップ部分の飛散を防止することができる。また、薄膜トランジスタ７８０〜７８４を含む素子形成層７９１単体では薄くて軽いが、絶縁層７７２を形成することで、素子形成層７９１が巻かれた形状になることがなく、ある程度の強度を確保することができる。
次に、絶縁層７７２をシート材７７６に接着させて、第１の基板７０１から薄膜トランジスタ７８０〜７８４を含む素子形成層７９１を完全に剥離する（図７（Ｂ））。ここで、シート材７７６は、通常の状態ではその接着力が強く、熱を加えたり、光を照射することによりその接着力が弱くなる性質を有するものを用いるとよい。例えば、加熱することにより接着力が弱くなる熱剥離テープや、紫外光を照射することにより接着力が弱くなるＵＶ剥離テープ等を用いるとよい。また、通常の状態で接着力が弱い弱粘性テープ等を用いてもよい。なお、薄膜トランジスタ７８０〜７８４を含む素子形成層７９１が剥離された後の基板７０１は、コストの削減のために、再利用するとよい。
次に、絶縁層７０３と基板７７８とを固定する。ここで、基板７７８は、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルムなどを用いることができる。基板７７８がプラスチックからなる場合、薄型、軽量で、曲げることが可能であるためデザイン性に優れ、フレキシブルな形状を有する装置への加工が容易である。また、耐衝撃性に優れ、様々な物品に貼り付けたり、埋め込んだりすることが容易であり、多種多様な分野で活用することができる。
また、本実施の形態において、基板７７８の絶縁層７０３側の表面には接着層が設けられている。接着層は、熱硬化樹脂、紫外線硬化樹脂、酢酸ビニル樹脂系接着剤、ビニル共重合樹脂系接着剤、エポキシ樹脂系接着剤、ウレタン樹脂系接着剤、ゴム系接着剤、アクリル樹脂系接着剤等の接着剤を含む層に相当する。
なお、基板７７８の表面は、二酸化珪素（シリカ）の粉末により、コーティングされていてもよい。コーティングにより、高温で高湿度の環境下においても防水性を保つことができる。また、その表面は、インジウム錫酸化物等の導電性材料によりコーティングされていてもよい。コーティングした材料が静電気をチャージし、薄膜集積回路を静電気から保護することができる。また、その表面は、炭素を主成分とする材料（例えば、ダイヤモンドライクカーボン）によりコーティングされていてもよい。コーティングにより強度が増し、半導体装置の劣化や破壊を抑制することができる。
次に、薄膜トランジスタ７８０〜７８４を含む素子形成層７９１を有する基板７７８とシート材７７６とを分離する。ここでは、シート材７７６としてＵＶ剥離テープを用いる場合を説明する。まず、シート材７７６と絶縁層７７２との接着力を弱めるためにシート材７７６に紫外光を照射する（図８）。次に、シート材７７６を絶縁層７７２から分離する。
以上の工程により、図２（Ｂ）に示すような半導体装置を作製することができる。
次いで、無線チップをシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に無線チップを挟むように固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に無線チップを配置して、１枚の紙の内部に無線チップを設けることもできる。
以上の工程を経た無線チップは、無線チップ製造後に書き込みをいつでも行える追記型のメモリを実現できる。例えば、フレキシブルなシート状の基体に固定した無線チップを曲面を有する物品に貼り付けた後、その無線チップに含まれるアンチヒューズＲＯＭに対してデータの書き込みを行うことができる。
本実施の形態に示す半導体装置は、メモリ素子部の第１の電極の側壁部にサイドウォール絶縁層が設けられているため、基板と第１の電極との段差部分において第１の電極とシリコン膜とが直接接しない構造とすることができる。それにより、基板と第１の電極との段差部分にシリコン膜及び第２の電極を形成した場合でも、段差部分において第１の電極とシリコン膜とが接触せず、第１の電極の上面部分だけがメモリ素子として機能する。第１の電極の上面に形成されるシリコン膜の膜厚は均一であるため、メモリ素子の書き込み特性のばらつきを低減することができる。
また、トランジスタのゲート電極とメモリ素子の第１の電極とを同一工程で形成することで、ゲート電極の側壁部に形成されるサイドウォール絶縁層と第１の電極の側壁部に形成されるサイドウォール絶縁層とを同時に形成することができる。従って、工程数を増加させることなく、メモリ素子の書き込み特性が安定した半導体装置を作製することが可能である。また、ワード線やビット線となる配線の交点部分にメモリ素子を作製しても書き込み特性のばらつきを抑えることができるため、半導体装置の小型化が可能である。
（実施の形態３）
本発明を用いた半導体装置の構成例について、図９を参照して説明する。図９に示すように、本発明の半導体装置１５２０は、非接触でデータを交信する機能を有し、電源回路１５１１、クロック発生回路１５１２、データ復調／変調回路１５１３、他の回路を制御する制御回路１５１４、インターフェイス回路１５１５、記憶回路１５１６、データバス１５１７、アンテナ１５１８、センサ１５２３ａ、センサ回路１５２３ｂを有する。図９において、駆動回路とは、電源回路１５１１、クロック発生回路１５１２、データ復調／変調回路１５１３、他の回路を制御する制御回路１５１４、及びインターフェイス回路１５１５を指している。
電源回路１５１１は、アンテナ１５１８から入力された交流信号を基に、半導体装置１５２０の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路１５１２は、アンテナ１５１８から入力された交流信号を基に、半導体装置１５２０の内部の各回路に供給する各種クロック信号を生成する回路である。データ復調／変調回路１５１３は、リーダライタ１５１９と交信するデータを復調／変調する機能を有する。制御回路１５１４は、記憶回路１５１６を制御する機能を有する。アンテナ１５１８は、電波の送受信を行う機能を有する。リーダライタ１５１９は、半導体装置との交信、制御及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。
記憶回路１５１６は、実施の形態１に示すようなメモリ部、即ち外部からの電気的作用により合金化するシリコン膜が、側壁部にサイドウォール絶縁層が形成された第１の電極と、第２の電極との間に挟まれた記憶素子を複数有する。なお、記憶回路１５１６は、側壁部にサイドウォール絶縁層が形成された第１の電極と、第２の電極との間にシリコン膜が挟まれた記憶素子のみを有していてもよいし、他の構成の記憶回路を有していてもよい。他の構成の記憶回路とは、例えば、ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュメモリから選択される１つ又は複数に相当する。
センサ１５２３ａは抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオードなどの半導体素子で形成される。センサ回路１５２３ｂはインピーダンス、リアクタンス、インダクタンス、電圧又は電流の変化を検出し、アナログ／デジタル変換（Ａ／Ｄ変換）して制御回路１５１４に信号を出力する。
（実施の形態４）
本発明により無線チップとして機能する半導体装置１５２０を形成することができる。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１０（Ａ））、包装用容器類（包装紙やボトル等、図１０（Ｃ））、記録媒体（ＤＶＤソフトやビデオテープ等、図１０（Ｂ））、乗物類（自転車等、図１０（Ｄ））、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１０（Ｅ）、図１０（Ｆ））等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。
本発明の半導体装置１５２０は、プリント基板に実装し、物品表面に貼着、物品に埋め込む等して、物品に固定される。例えば、本なら紙に埋め込む、有機樹脂からなるパッケージなら当該有機樹脂に埋め込む等して、各物品に固定される。本発明の半導体装置１５２０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置１５２０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、バッテリ２７０５を有する（図１１）。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、パッケージングされた複数の半導体装置、例えば、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する半導体装置が実装されている。このうちのメモリとして、本発明の半導体装置を用いることができる。
パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と接着される。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素領域２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。
上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体２７００、２７０６内部の限られた空間を有効に利用することができる。
また、本発明の半導体装置は、外部からの電気的作用により合金化するシリコン膜が一対の導電層に挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を用いた電子機器を提供することができる。また、本発明の半導体装置は安定した書き込み特性を有するため、信頼性の高い電子機器を提供することができる。
また、本発明の半導体装置はワード線やビット線となる配線の交点部分にメモリ素子を作製しても書き込み特性のばらつきを抑えることができるため、小型化、高集積化が容易である。それによって、大容量の記憶回路を有する半導体装置を用いた電子機器を提供することができる。
また、本発明の半導体装置が有する記憶装置は、外部からの電気的作用によりデータの書き込みを行うものであり、不揮発性であって、データの消去は不可能であるが、データの追記は可能であることを特徴とする。上記特徴により、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。従って、高機能化と高付加価値化を実現した半導体装置を用いた電子機器を提供することができる。
なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
本発明のメモリ素子の断面を説明する図。 本発明のメモリ素子を用いた半導体装置の構成例を説明する図。 本発明のメモリ素子を用いた半導体装置の作製工程の一例を説明する図。 本発明のメモリ素子を用いた半導体装置の作製工程の一例を説明する図。 本発明のメモリ素子を用いた半導体装置の作製工程の一例を説明する図。 本発明のメモリ素子を用いた半導体装置の作製工程の一例を説明する図。 本発明のメモリ素子を用いた半導体装置の作製工程の一例を説明する図。 本発明のメモリ素子を用いた半導体装置の作製工程の一例を説明する図。 本発明のメモリ素子を用いた半導体装置のブロック図を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。 従来のメモリ素子の断面を説明する図。
符号の説明
１０ 基板
１１ 電極
１２ サイドウォール絶縁層
１３ シリコン膜
１４ 電極
２１ 領域

Claims (25)

  1. 絶縁表面を有する基板上に形成された第１の電極と、
    前記第１の電極の側壁部に形成されたサイドウォール絶縁層と、
    前記第１の電極上及び前記サイドウォール絶縁層を覆って形成された半導体層と、
    前記半導体層上に形成された第２の電極と、を有し、
    前記第１の電極又は前記第２の電極は、前記半導体層と合金化する材料で形成されている半導体装置。
  2. 絶縁表面を有する基板上に形成された複数の薄膜トランジスタ、及び複数のメモリ素子を有し、
    前記メモリ素子は、前記絶縁表面を有する基板上に形成された第１の電極と、前記第１の電極の側壁部に形成された第１のサイドウォール絶縁層と、前記第１の電極上及び前記第１のサイドウォール絶縁層を覆って形成された半導体層と、前記半導体層上に形成された第２の電極と、を有し、
    前記薄膜トランジスタのゲート電極は、前記メモリ素子の第１の電極と同じ材料であり、
    前記薄膜トランジスタのソース電極又はドレイン電極は、前記メモリ素子の第２の電極と同じ材料であり、
    前記メモリ素子の第１の電極又は前記メモリ素子の第２の電極は、前記半導体層と合金化する材料で形成されている半導体装置。
  3. 絶縁表面を有する基板上に形成された複数の薄膜トランジスタ、複数のメモリ素子、及びアンテナを有し、
    前記メモリ素子は、前記絶縁表面を有する基板上に形成された第１の電極と、前記第１の電極の側壁部に形成された第１のサイドウォール絶縁層と、前記第１の電極上及び前記第１のサイドウォール絶縁層を覆って形成された半導体層と、前記半導体層上に形成された第２の電極と、を有し、
    前記薄膜トランジスタのゲート電極は、前記メモリ素子の第１の電極と同じ材料であり、
    前記アンテナは、該アンテナの下方に位置する接続電極と電気的に接続し、
    前記接続電極は、前記薄膜トランジスタと電気的に接続し、前記薄膜トランジスタのソース電極又はドレイン電極と同じ材料であり、且つ、前記メモリ素子の第２の電極と同じ材料であり、
    前記メモリ素子の第１の電極又は前記メモリ素子の第２の電極は、前記半導体層と合金化する材料で形成されている半導体装置。
  4. 請求項２又は請求項３において、
    さらに、前記ゲート電極の側壁部に形成された第２のサイドウォール絶縁層を有する半導体装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記サイドウォール絶縁層は、湾曲している面を有し、該湾曲している面で前記半導体層と接している半導体装置。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記第１の電極又は前記第２の電極は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれる少なくとも一の元素を含む材料からなる半導体装置。
  7. 請求項１乃至請求項６のいずれか一項において、
    前記絶縁表面を有する基板は、ガラス基板、プラスチック基板、半導体基板、又は紙である半導体装置。
  8. 絶縁表面を有する基板上に第１の電極を形成し、
    前記第１の電極の側壁部にサイドウォール絶縁層を形成し、
    前記第１の電極上及び前記サイドウォール絶縁層を覆って半導体層を形成し、
    前記半導体層上に第２の電極を形成し、
    前記第１の電極又は前記第２の電極を、前記半導体層と合金化する材料で形成する半導体装置の作製方法。
  9. 請求項８において、
    前記サイドウォール絶縁層を、湾曲している面を有するように形成する半導体装置の作製方法。
  10. 請求項８又は請求項９において、
    前記半導体層を、前記サイドウォール絶縁層の湾曲している面で接するように形成する半導体装置の作製方法。
  11. 同一基板上に複数の薄膜トランジスタと、複数のメモリ素子とを有する半導体装置の作製方法であって、
    絶縁表面を有する基板上に第１の半導体層及び第２の半導体層を形成し、
    前記第１の半導体層及び前記第２の半導体層上に第１の絶縁膜を形成し、
    前記第１の半導体層上に前記第１の絶縁膜を介して第１の電極を形成し、
    前記第２の半導体層上に前記第１の絶縁膜を介して第２の電極を形成し、
    前記第２の電極の側壁部に第１のサイドウォール絶縁層を形成し、
    前記第１の電極、前記第２の電極、及び前記第１のサイドウォール絶縁層を覆う第２の絶縁膜を形成し、
    前記第２の絶縁膜をエッチングして、前記第２の電極、前記第１のサイドウォール絶縁層及び前記第２の半導体層を露出する第１の開口を形成し、
    前記第２の電極上及び前記第１のサイドウォール絶縁層を覆って第３の半導体層を形成し、
    前記第２の絶縁膜をエッチングして前記第１の半導体層の一部を露出する第２の開口を形成し、
    前記第２の半導体層上に第３の電極を形成し、
    前記第１の半導体層上に第４の電極を形成し、
    前記第２の電極又は前記第３の電極を、前記第３の半導体層と合金化する材料で形成する半導体装置の作製方法。
  12. 請求項１１において、
    前記第１のサイドウォール絶縁層を、湾曲している面を有するように形成する半導体装置の作製方法。
  13. 請求項１１又は請求項１２において、
    前記第３の半導体層を、前記第１のサイドウォール絶縁層の湾曲している面で接するように形成する半導体装置の作製方法。
  14. 請求項１１乃至請求項１３のいずれか一項において、
    前記第１の電極及び前記第２の電極を、同一工程で形成する半導体装置の作製方法。
  15. 請求項１１乃至請求項１４のいずれか一項において、
    前記第３の電極及び前記第４の電極を、同一工程で作製する半導体装置の作製方法。
  16. 請求項１１乃至請求項１５のいずれか一項において、
    前記第１の電極の側壁部に第２のサイドウォール絶縁層を、前記第１のサイドウォール絶縁層と同一工程で作製する半導体装置の作製方法。
  17. 請求項１１乃至請求項１６のいずれか一項において、
    前記第３の電極及び前記第４の電極の形成と同じ工程で前記第２の絶縁膜上に第５の電極を形成し、
    さらに、前記第５の電極上に前記第５の電極と電気的に接続するアンテナを形成する半導体装置の作製方法。
  18. 請求項１１乃至請求項１７のいずれか一項において、
    前記メモリ素子を、前記第２の電極と、前記第３の半導体層と、前記第３の電極とで構成する半導体装置の作製方法。
  19. 請求項１１乃至請求項１８のいずれか一項において、
    前記薄膜トランジスタを、前記第１の半導体層と、前記第１の電極と、前記第４の電極とで構成する半導体装置の作製方法。
  20. 請求項１１乃至請求項１９のいずれか一項において、
    前記第１の電極は、前記薄膜トランジスタのゲート電極であり、前記第１の絶縁膜は、ゲート絶縁膜であり、前記第４の電極はソース電極又はドレイン電極である半導体装置の作製方法。
  21. 請求項８乃至請求項２０のいずれか一項において、
    前記絶縁表面を有する基板は、ガラス基板、プラスチック基板、半導体基板、又は紙である半導体装置の作製方法。
  22. 絶縁表面を有する基板上に形成された第１の電極と、
    前記第１の電極の側壁部に形成されたサイドウォール絶縁層と、
    前記第１の電極上及び前記サイドウォール絶縁層を覆って形成された半導体層と、
    前記半導体層上に形成された第２の電極と、を有し、
    前記第１の電極と前記第２の電極との間に電圧を印加し、
    前記第１の電極又は前記第２の電極と、前記半導体層とを合金化する半導体装置の駆動方法。
  23. 請求項２２において、
    前記サイドウォール絶縁層は、湾曲している面を有し、該湾曲している面で前記半導体層と接している半導体装置の駆動方法。
  24. 請求項２２又は請求項２３において、
    前記第１の電極又は前記第２の電極は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれる少なくとも一の元素を含む材料からなる半導体装置の駆動方法。
  25. 請求項２２乃至請求項２４のいずれか一項において、
    前記絶縁表面を有する基板は、ガラス基板、プラスチック基板、半導体基板、又は紙である半導体装置の駆動方法。
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