JP2011066163A - 発光チップ、プリントヘッドおよび画像形成装置 - Google Patents
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Abstract
【解決手段】下部配線200は、p型の半導体である基板80と、p型の第1半導体層81と、n型の第2半導体層82と、p型の第3半導体層83とから構成され、さらに、露出させたp型の第1半導体層81上にp型の半導体とオーミック接触する材料で形成されたp型電極136と、露出させたn型の第2半導体層82上にn型の半導体とオーミック接触する材料で形成され、p型電極136に延伸して設けられた短絡配線126とを備えている。
【選択図】図9
Description
特許文献2には、PNPN構造の最下層と逆導電形の導電性基板を用い、最下層の基板とは短絡部材により電気的短絡し、共通電極は基板裏面からとることにより、電流経路を電極直下からずらすことで、電極の遮蔽による光量の損失を無くすことを可能にした自己走査型発光素子アレイ(SLED:Self-scanning Light Emitting Device)チップが記載されている。
特許文献3には、p型基板上に、反射層、p型の第1層、n型の第2層、p型の第3層、n型の第4層が順次形成され、エッチングにより一部露出された第4層とエッチングにより露出された基板との間を短絡電極で接続し、電極直下に流れる電流をブロックすることで光の取り出し効率を上げた発光素子アレイが記載されている。
しかし、絶縁層を挟んで配線層を多層に形成すると、プロセスが増加し、コストの増加を招いてしまう。
そこで、発光サイリスタ等のpnpn構造を構成する積層半導体層を用いて下部配線(クロスアンダ配線)を形成することにより、上部配線(クロスオーバ配線)の多層化を抑制して、交差配線を実現することが考えられる。
本発明は、積層半導体層を用いた下部配線の電位の安定性を向上させることを目的とする。
請求項2に記載の発明は、前記下部配線における前記第2積層半導体層は、メサ構造に加工されていることを特徴とする請求項1に記載の発光チップである。
請求項3に記載の発明は、前記下部配線における前記第2積層半導体層は、前記最上層の半導体層上に、当該最上層の半導体層に対して、オーミック接触する材料による電極をさらに備えていることを特徴とする請求項1または2に記載の発光チップである。
請求項4に記載の発明は、前記下部配線における前記第2積層半導体層は、隣接する異なる導電型の半導体層の一方にオーミック接触する材料で形成された第1金属層が、他方にオーミック接触する材料で形成された第2金属層上に延伸して積層されて、前記基板と前記最上層の半導体層との間の半導体層の電位が固定されることを特徴とする請求項1ないし3のいずれか1項に記載の発光チップである。
請求項5に記載の発明は、前記第1金属層および前記第2金属層は、前記下部配線の長手方向に沿って設けられていることを特徴とする請求項4に記載の発光チップである。
請求項6に記載の発明は、前記下部配線の一部は、当該下部配線上の絶縁膜に設けられた開口上に前記上部配線が重ね合わされていることを特徴とする請求項1ないし5のいずれか1項に記載の発光チップである。
請求項7に記載の発明は、前記第1積層半導体層および前記第2積層半導体層を構成する半導体層がガリウム(Ga)および砒素(As)を含む化合物半導体からなり、導電型がp型である半導体層にオーミック接触する材料が亜鉛(Zn)を含む金(Au)(AuZn)であって、導電型がn型である半導体層にオーミック接触する材料がゲルマニウム(Ge)を含む金(Au)(AuGe)であることを特徴とする請求項1ないし6のいずれか1項に記載の発光チップである。
請求項9に記載の発明は、像保持体を帯電する帯電手段と、基板と、前記基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも4層積層した第1積層半導体層により構成されるpnpn構造の複数の発光サイリスタと、当該基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも3層積層した第2積層半導体層により構成され、当該基板と前記第2積層半導体層の最上層の半導体層とに印加された電位に対して、当該基板と前記最上層の半導体層と間のいずれかのpn接合が逆バイアスになるように、当該最上層の半導体層と当該基板との間の半導体層の電位が固定された下部配線と、前記下部配線上に、絶縁層を挟んで当該下部配線と交差するように設けられた上部配線とを備える発光チップを備え、前記像保持体を露光する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段とを備えたことを特徴とする画像形成装置である。
請求項2の発明によれば、本構成を有していない場合に比較して、積層半導体層を用いた下部配線の電位の安定性がより向上する。
請求項3の発明によれば、本構成を有していない場合に比較して、積層半導体層を用いた下部配線の抵抗が低減する。
請求項4の発明によれば、本構成を有していない場合に比較して、積層半導体層を用いた下部配線を備えた発光チップがより容易に製造できる。
請求項5の発明によれば、本構成を有していない場合に比較して、積層半導体層を用いた下部配線の抵抗がより低減する。
請求項6の発明によれば、本構成を有していない場合に比較して、積層半導体層を用いた下部配線の抵抗がさらに低減する。
請求項7の発明によれば、本構成を有していない場合に比較して、積層半導体層を用いた下部配線の電位の安定性がさらに向上する。
請求項8の発明によれば、本構成を有していない場合に比較して、露光がより安定にできる。
請求項9の発明によれば、本構成を有していない場合に比較して、画像形成をより安定にできる。
(画像形成装置)
図1は本実施の形態が適用される画像形成装置1の全体構成の一例を説明するための図である。図1に示す画像形成装置1は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置1は、各色の画像データに対応して画像形成を行なう画像形成プロセス部10、画像形成プロセス部10を制御する画像出力制御部30、例えばパーソナルコンピュータ(PC)2や画像読取装置3に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部40を備えている。
また、画像形成プロセス部10は、各画像形成ユニット11Y、11M、11C、11Kの感光体ドラム12にて形成された各色のトナー像を被転写体の一例としての記録用紙に多重転写させるために、この記録用紙を搬送する用紙搬送ベルト21と、用紙搬送ベルト21を駆動させるロールである駆動ロール22と、感光体ドラム12のトナー像を記録用紙に転写させる転写手段の一例としての転写ロール23と、記録用紙にトナー像を定着させる定着器24とを備えている。
その後、合成トナー像が静電転写された記録用紙は、定着器24まで搬送される。定着器24に搬送された記録用紙上の合成トナー像は、定着器24によって熱および圧力による定着処理を受けて記録用紙上に定着され、画像形成装置1から排出される。
図2は、本実施の形態が適用されるプリントヘッド14の構成を説明するための図である。このプリントヘッド14は、ハウジング61、複数のLED(本実施の形態では発光サイリスタ)を備えた露光手段の一例としての発光部63、発光部63や発光部63を駆動する信号発生回路100(後述の図3参照)等を搭載する回路基板62、発光部63から出射された光を感光体ドラム12表面に結像させる光学手段の一例としてのロッドレンズアレイ64を備えている。ここでは、発光部63、信号発生回路100等およびこれらを搭載する回路基板62を発光装置65と呼ぶ。
図3は、発光装置65を説明するための上面図である。
図3に示すように、発光装置65の発光部63は、回路基板62上に、60個の発光チップC1〜C60を、主走査方向に二列に向かい合わせて千鳥状に配置して構成されている。なお、各発光チップC1〜C60を区別しないときは、発光チップC(C1〜C60)または発光チップCと記載する。他の用語についても同様とする。
発光チップC(C1〜C60)はすべて同一の構成を有している。そして、各発光チップC(C1〜C60)は、後述するように、発光サイリスタL1、L2、L3、…からなる発光サイリスタ列(発光素子列)を備えている。そして、発光サイリスタ列は発光チップCの矩形の長辺に沿って配置されている。そして、発光サイリスタ列は長辺の一方に寄せて、発光サイリスタL1、L2、L3、…が等間隔になるように配置されている。ここで、奇数番号の発光チップC1、C3、C5、…と、偶数番号の発光チップC2、C4、C6、…とは、向かい合わせに配置されている。さらに、破線で示す発光チップCつなぎ目においても、発光サイリスタが主走査方向に対して等間隔に配置されるように、発光チップC1〜C60が配置されている。
さらに、発光装置65は、前述したように、発光部63を駆動する信号発生回路100を備えている。
なお、発光サイリスタL1、L2、L3、…をそれぞれ区別しないときは発光サイリスタLと呼ぶ。他の用語についても同様とする。
信号発生回路100には、図示しないが、画像出力制御部30および画像処理部40(図1参照)より、画像処理された画像データおよび各種の制御信号が入力される。そして、信号発生回路100は、これらの画像データおよび各種の制御信号に基づいて、画像データの並び替えや発光強度の補正等を行う。
信号発生回路100は、各種の制御信号に基づき、各発光チップC1〜C60に対して、第1転送信号φ1、第2転送信号φ2を送信する転送信号発生部120を備えている。また、画像データに基づいて点灯させる発光サイリスタLを指定する記憶信号φm(φm1〜φm60)を送信する記憶信号発生部130を備えている。さらに、点灯させる発光サイリスタLの位置(番号)に関する情報を一時的に保持する指示を与える保持信号φbを送信する保持信号発生部140を備えている。
また、回路基板62には、信号発生回路100の転送信号発生部120から発光部63に、第1転送信号φ1、第2転送信号φ2を、それぞれ送信する第1転送信号ライン106、第2転送信号ライン107が設けられている。第1転送信号ライン106、第2転送信号ライン107は、それぞれが各発光チップC(C1〜C60)のφ1端子、φ2端子(後述の図5参照)に並列接続されている。
そして、回路基板62には、信号発生回路100の保持信号発生部140から発光部63に保持信号φbを送信する保持信号ライン103が設けられている。保持信号ライン103は、各発光チップC(C1〜C60)のφb端子(後述の図5参照)に並列接続されている。
また、回路基板62には、信号発生回路100の点灯信号発生部110から各発光チップC(C1〜C60)に点灯信号φI(φI1〜φI30)を送信する30本の点灯信号ライン109(109_1〜109_30)も設けられている。各点灯信号ライン109(109_1〜109_30)は、発光チップCの2個を組として、発光チップのφI端子(後述の図5参照)に接続されている。例えば、点灯信号ライン109_1は発光チップC1およびC2のそれぞれのφI端子に並列接続され、点灯信号φI1が共通に供給される。同様に、点灯信号ライン109_2は発光チップC3およびC4のそれぞれのφI端子に並列接続され、点灯信号φI2が共通に供給される。以下同様である。よって、点灯信号φIの数(30)は、発光チップCの数(60)の半分である。
このようにすることで、点灯信号ライン109(109_1〜109_30)の数を、発光チップC(C1〜C60)の数より少なくしている。
そこで、本実施の形態では、発光チップC毎に点灯信号ライン109を設ける場合に比べて、点灯信号ライン109の数を半数に減らしているので、プリントヘッド14の小型化、低コスト化の点で好ましい。
すなわち、点灯信号ライン109の数を減らすことが、プリントヘッド14の小型化、低コスト化に好ましい。
図5は、自己走査型発光素子アレイ(SLED)チップである発光チップC(C1〜C60)の等価回路を説明するための図である。ここでは、発光チップC1を例として説明するが、他の発光チップC2〜C60も発光チップC1と同じ構成を有している。そこで、発光チップC1(C)とし、発光チップC1と他の発光チップC2〜C60とが同じ構成を有することを示す。
なお、転送サイリスタT、記憶サイリスタM、保持サイリスタB、発光サイリスタLは、アノード端子(アノード)、カソード端子(カソード)、ゲート端子(ゲート)の3端子を有する半導体素子である。
そして、電源線抵抗Rt1、Rt2、Rt3、…、電源線抵抗Rm1、Rm2、Rm3、…、電源線抵抗Rb1、Rb2、Rb3、…、抵抗Rn1、Rn2、Rn3、…、抵抗Rc1、Rc2、Rc3、…を備えている。
さて、本実施の形態では、発光サイリスタ列における発光サイリスタLの数が128であると、転送サイリスタT、記憶サイリスタM、保持サイリスタBの数も128である。同様に、接続ダイオードDm、電源線抵抗Rt、Rm、Rb、抵抗Rn、Rcの数も128である。しかし、結合ダイオードDcの数は、転送サイリスタTの数より1少ない127である。
これらの素子は、図5中において、左側から1、2、3、…のように番号順で配列されている。
なお、図5では、転送サイリスタT1〜T4、記憶サイリスタM1〜M4、保持サイリスタB1〜B4、発光サイリスタL1〜L4を中心とする部分のみを示している。他の部分は、これらの部分の繰り返しである。
なお、転送サイリスタT、記憶サイリスタMおよび保持サイリスタBについては、発光サイリスタLと同数である必要はなく、発光サイリスタLの数より多くてもよい。
転送サイリスタT、記憶サイリスタM、保持サイリスタB、発光サイリスタLの各アノード端子は、発光チップC1の基板80に接続されている(アノードコモン)。そして、これらのアノード端子は、基板80に設けられたVsub端子を介して電源ライン104(図4参照)に接続されている。この電源ライン104には、基準電位Vsubが供給される。
そして、転送サイリスタTのゲート端子Gtは、転送サイリスタTに対応して設けられた電源線抵抗Rtをそれぞれ介して電源線71に接続されている。そして、電源線71はVga端子に接続されている。Vga端子は電源ライン105(図4参照)に接続されて、電源電位Vgaが供給される。
一方、転送サイリスタTの配列に沿って、偶数番号の転送サイリスタT2、T4、T6、…のカソード端子は、第2転送信号線73に接続されている。そして、第2転送信号線73は、電流制限抵抗R2を介して第2転送信号φ2の入力端子であるφ2端子に接続されている。このφ2端子には、第2転送信号ライン107(図4参照)が接続され、第2転送信号φ2が供給される。
また、保持サイリスタB1、B2、B3、…のゲート端子Gb1、Gb2、Gb3、…が、同じ番号の記憶サイリスタM1、M2、M3、…のゲート端子Gm1、Gm2、Gm3、…に、1対1で、それぞれ接続ダイオードDb1、Db2、Db3、…を介して接続されている。すなわち、接続ダイオードDbのカソード端子は、保持サイリスタBのゲート端子Gbに接続され、接続ダイオードDbのアノード端子は、記憶サイリスタMのゲート端子Gmに接続されている。
さらに、保持サイリスタB1、B2、B3、…のゲート端子Gb1、Gb2、Gb3、…は、同じ番号の発光サイリスタL1、L2、L3、…のゲート端子Gl1、Gl2、Gl3、…に、1対1で接続されている。
図6(a)は、発光チップC1(C)の転送サイリスタT1〜T4、記憶サイリスタM1〜M4、保持サイリスタB1〜B4、発光サイリスタL1〜L4の部分を中心とした平面レイアウト図である。図6(b)は、図6(a)に示したVIB−VIB線での断面図である。図6(b)は、後述するように、転送サイリスタT1、接続ダイオードDm1、Db1、保持サイリスタB1および発光サイリスタL1の断面を表している。なお、図6(a)および(b)中には、素子および端子を前述した名前により表示している。
図6(a)および(b)では、各素子上に設けられた絶縁層および絶縁層に設けられるスルーホールを省略している。そして、図6(a)では、スルーホール上に設けられる上部配線(AlまたはAl合金による上部配線)を、接続関係のみを示す直線にて示している。図6(b)では、絶縁層、スルーホールおよび上部配線を省略している。
そして、p型の第1半導体層81、n型の第2半導体層82、p型の第3半導体層83、n型の第4半導体層84を連続してエッチングすることで、複数のアイランド(第1アイランド141〜第8アイランド148等)が形成されている。
基板80の裏面にはVsub端子となる裏面共通電極が形成されている。
そして、基板80上には、第1アイランド141〜第4アイランド144と同様なアイランドが、並列して複数設けられている。これらのアイランドには、発光サイリスタL2、L3、L4、…、記記憶サイリスタM2、M3、M4、…、保持サイリスタB2、B3、B4、…、転送サイリスタT2、T3、T4、…等が、第1アイランド141〜第4アイランド144と同様に設けられている。これらについては、説明を省略する。
一方、第5アイランド145には、スタートダイオードDsが設けられ、第6アイランド146には電流制限抵抗R1が、第7アイランド147には電流制限抵抗R2が設けられている。
さらに、第8アイランド148には、下部配線200が設けられている。
すなわち、発光サイリスタL1は、第1積層半導体層の一例としての、p型の半導体である基板80、p型の第1半導体層81、n型の第2半導体層82、p型の第3半導体層83、n型の第4半導体層84の積層半導体層で構成されている。そして、発光サイリスタL1は、基板80を含んで導電型の異なる4層の半導体層で構成されている。
さらに、第1アイランド141に設けられた保持サイリスタB1は、基板80をアノード端子、n型の第4半導体層84の領域112に形成されたn型電極122をカソード端子、p型電極131をゲート端子Gb1としている。なお、p型電極131は、発光サイリスタL1のゲート端子Gl1と保持サイリスタB1のゲート端子Gb1とを兼ねている。
第3アイランド143に設けられた電源線抵抗Rm1、Rb1およびRt2は、p型の第3半導体層83上に形成されたp型電極(p型電極132など)間に形成されている。電源線抵抗Rm1、Rb1およびRt2はp型の第3半導体層83を抵抗層としている。なお、電源線抵抗Rt1は、個別のアイランドに形成されている。
また、転送サイリスタT1は、基板80をアノード端子、n型の第4半導体層84の領域115に形成されたn型電極125をカソード端子、n型の第4半導体層84をエッチング除去して露出させたp型の第3半導体層83上に形成されたp型電極134をゲート端子Gt1としている。
p型電極134は、転送サイリスタT1のゲート端子Gt1と、接続ダイオードDm1および結合ダイオードDc1のそれぞれのアノード端子とを兼ねている。
第6アイランド146および第7アイランド147にそれぞれ設けられた電流制限抵抗R1と電流制限抵抗R2とは、第3アイランド143に形成された電源線抵抗Rt1等と同様に構成され、p型の第3半導体層83を抵抗層としている。
そして、第8アイランド148には、n型の第4半導体層84をエッチング除去してp型の第3半導体層83上に形成されたp型電極135が設けられている。第8アイランド148は、後述するように、下部配線200であって、電源線71として使用される。よって、p型電極135は、配線として働く。
すなわち、下部配線200は、第2積層半導体層の一例としての、p型の半導体である基板80、p型の第1半導体層81、n型の第2半導体層82、p型の第3半導体層83の積層半導体層で構成されている。そして、下部配線200は、基板80を含んで導電型が異なる3層の半導体層で構成されている。
ここで、n型の半導体層とオーミック接触する材料とp型の半導体層にオーミック接触する材料とを分けているのは、1つの材料では、n型の半導体層とp型の半導体層とに対して、ともに良好なオーミック接触が得られにくいためである。1つの材料で、n型の半導体層およびp型の半導体層に良好なオーミック接触が得られれば、材料を分けなくともよい。
第1アイランド141の発光サイリスタL1のゲート端子Gl1および保持サイリスタB1のゲート端子Gb1であるp型電極131は、第2アイランド142の接続ダイオードDb1のカソード端子であるn型電極123に接続されている。そして、n型電極123は、第3アイランド143の電源線抵抗Rb1の一方の端子に接続されている。電源線抵抗Rb1の他方の端子は、第8アイランド148のp型電極135に接続されている。
さらに、p型電極133は、第4アイランド144に設けられた接続ダイオードDm1のカソード端子であるn型電極124に接続されている。
そして、接続ダイオードDm1のアノード端子、結合ダイオードDc1のアノード端子、転送サイリスタT1のゲート端子Gt1であるp型電極134は、スタートダイオードDsのカソード端子に接続されている。さらに、p型電極134は、電源線抵抗Rt1の一方の端子に接続されている。電源線抵抗Rt1の他方の端子は、第8アイランド148のp型電極135に接続されている。
そして、結合ダイオードDc1のカソード端子は隣接する転送サイリスタT2のゲート端子Gt2に接続されている。
転送サイリスタT2のカソード端子は、第2転送信号線73に接続されている。第2転送信号線73は、第7アイランド147に設けられた電流制限抵抗R2の一方の端子に接続されている。電流制限抵抗R2の他方の端子はφ2端子に接続されている。
そして、第2アイランド142に設けられた記憶サイリスタM1のカソード端子は、抵抗Rn1の一方の端子に接続されている。そして、抵抗Rn1の他方の端子は、記憶信号線74に接続され、φm端子に接続されている。
同様に、第1アイランド141に設けられた保持サイリスタB1のカソード端子であるn型電極122は、抵抗Rc1の一方の端子に接続されている。そして、抵抗Rc1の他方の端子は、保持信号線76に接続され、φb端子に接続されている。
第1アイランド141の発光サイリスタL1のカソード端子であるn型電極121は点灯信号線75に接続されている。点灯信号線75はφI端子に接続されている。
そして、第8アイランド148のp型電極135は、Vga端子に接続され、後述するようにp型の第3半導体層83とともに電源線71となる。
説明を省略するが、他の転送サイリスタT、記憶サイリスタM、保持サイリスタB、発光サイリスタL、ダイオード(Dc、Dm、Db)、電源線抵抗(Rm、Rt、Rb)、抵抗(Rn、Rc)についても同様である。
よって、図6(a)に接続関係を示した直線(上部配線)は、多層配線を用いることなく、1層のAlまたはAl合金を用いた配線層で実現しうる。
このようにして、図5に示す自己走査型発光素子アレイ(SLED)チップである発光チップC(C1〜C60)が構成される。
そして、発光チップCの構成が本実施の形態で示した構成よりさらに複雑になると、発光チップCの長手方向に形成される配線の本数がさらに増加することが考えられる。よって、本実施の形態における電源線71のように下部配線を設けることにより、上部配線の多層化を抑制しつつ、発光チップCの幅を小さく抑えて、発光チップCのコストアップを抑制しうる。
なお、図6(a)および(b)に示したレイアウトは一例であって、他のレイアウトとしてもよい。
なお、下部配線200の構造については、後に詳述する。
次に、発光部63の動作について説明する。
各発光チップC(C1〜C60)は、一組の第1転送信号φ1、第2転送信号φ2により、発光サイリスタLを点灯(発光)/消灯させる一連の操作(点灯制御)が並行して行われる。よって、発光部63の動作は、発光チップC1の動作を説明すれば足りる。以下では、発光チップC1を例に取って、発光チップCの動作を説明する。
図7は、発光チップC1(C)の動作の概要を説明するための図である。
本実施の形態では、発光チップC1(C)において、予め定められた複数の発光点(発光サイリスタL)をグループとして点灯制御する。
図7では、4個の発光サイリスタLをグループとして点灯制御する場合を示している。すなわち、本実施の形態では、最大4個の発光サイリスタLを同時に点灯(発光)させる。まず、発光チップC1(C)の左端からグループ#Aで示す4個の発光サイリスタL1〜L4を点灯制御する。次に、隣接するグループ#Bの4個の発光サイリスタL5〜L8を点灯制御する。以下同様に、発光チップCに設けられた発光サイリスタLの数が128であれば、発光サイリスタL128に至るまで、4個毎に発光サイリスタLを点灯制御する。
すなわち、本実施の形態では、グループ#A、#B、…の順に、時系列的に点灯制御されるとともに、各グループ#A、#B、…では、複数の発光点(発光サイリスタL)が同時に点灯制御されている。
点灯制御は、グループ毎にどの発光サイリスタLを点灯させるかを指定して記憶するステップ(記憶ステップ)と、指定された発光サイリスタLを点灯させるステップ(点灯ステップ)とからなる。
図8は、発光チップC1(C)の動作を説明するためのタイミングチャートである。
なお、図8では、図7に示すグループ#Aの4個の発光サイリスタL1〜L4をすべて点灯させるとし、グループ#Bの4個の発光サイリスタL5〜L8のうち、発光サイリスタL5、L7、L8を点灯させるとする。さらに、グループ#Cおよび#Dの発光サイリスタL9〜L16をすべて点灯させるとする。
次に、時刻pから時刻tの期間T(#B)では、グループ#Bの3個の発光サイリスタL5、L7、L8を同時に点灯させるため、記憶サイリスタM5、M7、M8をターンオンさせて発光サイリスタL5、L7、L8の位置(番号)に関する情報を記憶させる(記憶ステップ)。そして、時刻sから時刻uの期間において、発光サイリスタL5、L7、L8を点灯(発光)させる(点灯ステップ)。
以下、同様に、時刻tから時刻wの期間T(#C)、時刻wから時刻zの期間T(#D)と続く。
期間T(#A)の時刻cは、発光チップC1(C)が動作状態に入るタイミングにあたるため、点灯(発光)している発光サイリスタLがない。このため、点灯信号φI1(φI)の波形は、期間T(#A)と期間T(#B)とで異なるが、期間T(#B)以降は、同じ波形の繰り返しである。
したがって、第1転送信号φ1、第2転送信号φ2、記憶信号φm1(φm)、保持信号φbについては、時刻cから時刻pの期間T(#A)で説明する。点灯信号φI1(φI)については、別に説明する。なお、時刻aから時刻cまでの期間は、発光チップC1(C)が動作を開始する期間(動作開始期間)である。
第2転送信号φ2は、期間T(#A)の開始時刻cで「H」であって、時刻dで「H」から「L」に移行し、時刻hで「L」から「H」に移行する。さらに、第2転送信号φ2は、時刻jで「H」から「L」に移行し、時刻oで「L」から「H」に移行する。そして、期間T(#A)の終了時刻pまで「H」を維持する。
ここで、第1転送信号φ1と第2転送信号φ2とを比較すると、時刻cから時刻pの期間においては、共に「L」となる期間(例えば時刻dから時刻e、時刻gから時刻h)を挟んで、交互に「H」と「L」とを繰り返している。そして、第1転送信号φ1と第2転送信号φ2とは、同時に「H」となる期間を有さない。
そして、記憶信号φm1(φm)は、時刻fで「S」から「L」に、時刻gで「L」から「S」に移行する。さらに、時刻iで「S」から「L」に、時刻jで「L」から「S」に、時刻lで「S」から「L」に、時刻nで「L」から「H」に移行する。そして、期間T(#A)の終了時刻pでは、「H」を維持する。記憶信号φmは「L」、「S」、「H」の3つのレベルを有している。
記憶信号φm1(φm)は、第1転送信号φ1または第2転送信号φ2のいずれかが「L」のとき、「L」になっている。例えば、第1転送信号φ1が「L」である時刻cから時刻d、第2転送信号φ2が「L」である時刻fから時刻gにおいて、記憶信号φm1(φm)は「L」である。
点灯信号φIは、期間T(#A)の開始時刻cで「H」であって、時刻nで「H」から点灯レベル(以下、「Le」と記す。)の電位に移行する。なお、詳細は後述するが、「Le」は、「H」と「L」の間の電位で、しきい電圧が高く設定された(点灯可能な)発光サイリスタLをターンオンさせて点灯(発光)させうる電位をいう。
そして、点灯信号φIは期間T(#B)の開始時刻pにおいて「Le」である。時刻rで「Le」から「H」に移行し、時刻sで「H」から「Le」に移行する。そして、期間T(#B)の終了時刻tでは「Le」を維持する。
発光チップC1(C)の動作を説明する前に、サイリスタ(転送サイリスタT、記憶サイリスタM、保持サイリスタB、発光サイリスタL)の基本動作を説明する。
以下では、例として、図5に示したように、基板80に設定されたサイリスタのアノード端子(Vsub端子)に供給される基準電位Vsubを0V(「H」)、Vga端子に供給される電源電位Vgaを−3.3V(「L」)とする。そして、サイリスタは、図6(b)に示したように、ガリウム(Ga)と砒素(As)を含むGaAs、GaAlAs等の化合物半導体からなるp型の半導体層、n型の半導体層を積層して構成されているとし、pn接合の拡散電位(順方向電位)Vdを1.5Vとする。
そして、ターンオンすると、サイリスタのゲート端子は、サイリスタのアノード端子の電位(ここでは0V)になる。また、サイリスタのカソード端子は拡散電位Vd(ここでは−1.5V)となる。
逆に、サイリスタは、オン状態のカソード端子の電位が−1.5Vであるので、カソード端子に−1.5Vより低い電位が印加され、オン状態を維持しうる電流が供給されると、オン状態が維持され続ける。サイリスタは、ターンオンさせるための電位に比べ、オン状態を維持する電位が低い。
サイリスタは、ゲート端子の電位によって、オン状態をオフ状態に変えることができない。よって、サイリスタはオン状態を維持(保持、記憶)する機能を有しているといえる。
なお、発光サイリスタLは、ターンオンによって生じる発光を利用する。
(初期状態)
図8に示したタイミングチャートの時刻aにおいて、発光部63の発光チップC(C1〜C60)のそれぞれのVsub端子は基準電位Vsub(0V)に設定され、それぞれのVga端子は電源電位Vga(−3.3V)に設定される(図4参照)。
そして、第1転送信号φ1、第2転送信号φ2、保持信号φbがそれぞれ「H」に、記憶信号φm(φm1〜φm60)、点灯信号φI(φI1〜φI30)が「H」に設定される。
では、発光チップC1〜C60は、並行して動作するので、発光チップC1を例として、発光チップC動作を説明する。
転送サイリスタT、記憶サイリスタM、保持サイリスタBおよび発光サイリスタLのそれぞれのカソード端子が接続された、第1転送信号線72、第2転送信号線73、記憶信号線74、保持信号線76、点灯信号線75は「H」に設定されているので、転送サイリスタT、記憶サイリスタM、保持サイリスタBおよび発光サイリスタLのそれぞれのアノード端子およびカソード端子はともに「H」である。よって、転送サイリスタT、記憶サイリスタM、保持サイリスタBおよび発光サイリスタLはオフ状態にある。
同様に、記憶サイリスタMのゲート端子Gmは電源線抵抗Rmを介して、保持サイリスタBのゲート端子Gb(発光サイリスタLのゲート端子Glも同じ)は電源線抵抗Rbを介して、電源電位Vga(「L」:−3.3V)に設定されている。
そして、転送サイリスタT3のゲート端子Gt3は、この計算によると、−4.5Vになることになるが、電源電位Vga(−3.3V)より低くならないので、−3.3Vである。すなわち、本実施の形態では、各端子は、電源電位Vga(−3.3V)より低い電位にはならない。そして、電源電位Vga(−3.3V)に設定されたゲート端子を有するサイリスタのしきい電圧は−4.8Vとなる。
同様に、記憶サイリスタM1のゲート端子Gm1(発光サイリスタL1のゲート端子Gl1)は、ゲート端子Gt1に接続ダイオードDm1を介して接続されているため、ゲート端子Gt1の電位(−1.5V)から接続ダイオードDm1の拡散電位Vd(1.5V)を引いた−3Vになる。よって、記憶サイリスタM1(発光サイリスタL1のしきい電圧は−4.5Vになる。
このように、サイリスタのゲート端子の電位およびしきい電圧を求めることができる。ここでは、電源電位Vga(−3.3V)より低いしきい電圧のサイリスタは動作しないので、これ以下では説明を省略する。
時刻bにおいて、第1転送信号φ1が、「H」(0V)から「L」(−3.3V)に移行する。すると、しきい電圧が−3Vである転送サイリスタT1がターンオンする。転送サイリスタT3以降の番号の大きい奇数番目の転送サイリスタTは、しきい電圧が−4.8Vであるので、ターンオンできない。一方、転送サイリスタT2は、しきい電圧が−4.5Vであり、第1転送信号φ1が「H」(0V)であるので、ターンオンできない。
すると、結合ダイオードDc1が順バイアス状態になり、ゲート端子Gt2の電位は、ゲート端子Gt1の電位(0V)から結合ダイオードDc1の拡散電位Vd(1.5V)を引いた−1.5Vになる。これにより、転送サイリスタT2のしきい電圧が−3Vになる。
しかし、第2転送信号φ2は「H」であるので、転送サイリスタT2はターンオンしない。
また、転送サイリスタT1がターンオンし、ゲート端子Gt1の電位が「H」(0V)になると、接続ダイオードDb1も順バイアス状態になる。ゲート端子Gt1に順バイアス状態の接続ダイオードDm1とDb1とで接続されているゲート端子Gb1およびゲート端子Gl1の電位は−3Vになる。よって、保持サイリスタB1および発光サイリスタL1のしきい電圧は−4.5Vになる。しかし、保持信号φbおよび点灯信号φI1(φI)は共に0V(「H」)であるので、いずれの保持サイリスタBおよび発光サイリスタLはターンオンしない。
よって、時刻bの直後(ここでは、時刻bにおける信号の電位の変化によってサイリスタなどに状態の変化が生じた後をいう。)においては、転送サイリスタT1のみがオン状態にある。
時刻cにおいて、記憶信号φm1(φm)が、「H」(0V)から「L」(−3.3V)に移行する。すると、しきい電圧が−3Vである記憶サイリスタM1は、ターンオンする。
記憶サイリスタM1がターンオンすると、転送サイリスタT1の場合と同様に、ゲート端子Gm1の電位が「H」(0V)になる。すると、ゲート端子Gm1に接続ダイオードDb1を介して接続されたゲート端子Gb1およびGl1の電位が、−1.5Vになって、保持サイリスタB1および発光サイリスタL1のしきい電圧が−3Vになる。しかし、保持信号φbおよび点灯信号φI1(φI)は共に「H」(0V)であるので、保持サイリスタB1はターンオンせず、発光サイリスタL1もターンオンしないので点灯(発光)しない。
よって、時刻cの直後においては、転送サイリスタT1および記憶サイリスタM1がオン状態を維持している。
「S」は、オン状態にある記憶サイリスタMはオン状態を維持するが、オフ状態にある記憶サイリスタMはターンオンできない電位である。
前述したように、時刻cにおいてターンオンさせる記憶サイリスタMのしきい電圧は−3Vである。しかし、オン状態にある記憶サイリスタMのカソード端子の電位は−1.5Vである。よって、「S」は、ターンオンさせるときのしきい電圧(−3V)より高く、オン状態のカソード端子の電位(−1.5V)より低い電位(−3V<「S」≦−1.5V)に設定される。
よって、記憶信号φm1(φm)を「L」から「S」に移行しても、オン状態にある記憶サイリスタM1はオン状態を維持する。
転送サイリスタT2がターンオンすると、ゲート端子Gt2の電位が「H」(0V)まで上昇する。そして、ゲート端子Gt2に結合ダイオードDc2を介してゲート端子Gt3が接続された転送サイリスタT3のしきい電圧が−3Vになる。同様に、ゲート端子Gt2に接続ダイオードDm2を介してゲート端子Gm2(Gl2)が接続された記憶サイリスタM2のしきい電圧が−3Vになる。
このとき、転送サイリスタT1はオン状態を維持しているので、転送サイリスタT3のカソード端子が接続された第1転送信号線72の電位は、−1.5Vになっている。このため、転送サイリスタT3はターンオンしない。
また、記憶信号φm1(φm)は「S」であるので、記憶サイリスタM2はターンオンしない。
時刻dの直後においては、転送サイリスタT1およびT2がともにオン状態になっているとともに、記憶サイリスタM1もオン状態を維持している。
このとき、転送サイリスタT1のゲート端子Gt1は、電源線抵抗Rt1を介して電源線71に接続されているので、電源電位Vgaの−3.3Vになる。一方、ゲート端子Gt2は0Vになっている。よって、結合ダイオードDc1は逆バイアス状態となるので、ゲート端子Gt2が「H」(0V)である影響は、ゲート端子Gt1には及ばない。
すなわち、電位が「H」(0V)になったゲート端子に逆バイアスのダイオードで接続されたゲート端子の電位は、「H」(0V)になったゲート端子からの影響を受けないので、以下では説明を省略する。
時刻eの直後においては、転送サイリスタT2および記憶サイリスタM1がオン状態を維持している。
よって、時刻fの直後においては、転送サイリスタT1および記憶サイリスタM1およびM2がオン状態を維持している。
記憶信号φm1(φm)を「L」から「S」にしても、オン状態にある記憶サイリスタM1、M2はオン状態を維持している。
一方、第1転送信号φ1を「H」から「L」に移行すると、しきい電圧が−3Vとなっている転送サイリスタT3がターンオンする。そして、ゲート端子Gt3の電位が「H」(0V)になって、ゲート端子Gt3に結合ダイオードDc3で接続された転送サイリスタT4のしきい電圧が−3Vになる。同様に、ゲート端子Gt3に接続ダイオードDm3で接続された記憶サイリスタM3のしきい電圧が−3Vになる。
このとき、転送サイリスタT2はオン状態を維持している。よって、転送サイリスタT2のカソード端子が接続された第2転送信号線73の電位は、−1.5Vに維持されているので、転送サイリスタT4はターンオンしない。
また、記憶信号φm1(φm)は「S」であるので、記憶サイリスタM3はターンオンしない。
時刻gの直後においては、転送サイリスタT2およびT3がともにオン状態になっていて、記憶サイリスタM1、M2もオン状態を維持している。
時刻hの直後においては、転送サイリスタT3および記憶サイリスタM1、M2がオン状態を維持している。
よって、時刻iの直後においては、転送サイリスタT3および記憶サイリスタM1、M2、M3がオン状態を維持している。
すると、時刻gと同様に、オン状態にある記憶サイリスタM1、M2、M3はオン状態を維持する。
一方、第2転送信号φ2を「H」から「L」に移行すると、しきい電圧が−3Vとなっている転送サイリスタT4がターンオンする。そして、ゲート端子Gt4の電位が「H」(0V)になって、ゲート端子Gt4に結合ダイオードDc4で接続された転送サイリスタT5のしきい電圧が−3Vになる。同様に、ゲート端子Gt4に接続ダイオードDm4で接続された記憶サイリスタM4のしきい電圧が−3Vになる。
このとき、転送サイリスタT3はオン状態を維持しているので、転送サイリスタT5のカソード端子が接続された第1転送信号線72の電位は、オン状態の転送サイリスタT3により−1.5Vに維持されている。よって、転送サイリスタT5はターンオンしない。
また、記憶信号φm1(φm)は「S」であるので、記憶サイリスタM4はターンオンしない。
よって、時刻jの直後においては、転送サイリスタT3およびT4がともにオン状態になっていて、記憶サイリスタM1、M2、M3がオン状態を維持している。
よって、時刻kの直後においては、記憶サイリスタM1、M2、M3および転送サイリスタT4がオン状態を維持している。
そして、記憶サイリスタM1、M2、M3、M4がオン状態にあって、それぞれのゲート端子Gm1、Gm2、Gm3、Gm4がすべて「H」(0V)となっている。このため、これらのゲート端子Gm1、Gm2、Gm3、Gm4とそれぞれ接続ダイオードDb1、Db2、Db3、Db4で接続された保持サイリスタB1、B2、B3、B4および発光サイリスタL1、L2、L3、L4のしきい電圧はすべて−3Vになっている。
なお、保持サイリスタBは抵抗Rcを介して保持信号線76に接続されている。よって、1個の保持サイリスタBがオン状態になって、そのカソード端子の電位が−1.5Vになっても、保持信号線76の電位は「L」(−3.3V)を維持する。このため、しきい電圧が「L」より高い、複数の保持サイリスタB(ここでは、保持サイリスタB1、B2、B3、B4)を残らずターンオンさせうる。
しかし、保持サイリスタB1、B2、B3、B4がターンオンし、点灯させようとする発光サイリスタLの位置(番号)の情報(1、2、3、4)を維持しているため、記憶サイリスタMから点灯させようとする発光サイリスタLの位置(番号)の情報が失われても構わない。すなわち、保持サイリスタBは、記憶サイリスタMが記憶していた点灯させようとする発光サイリスタLの位置(番号)の情報を引き継いで保持するする役割を有している。
点灯レベル「Le」は、発光サイリスタL1、L2、L3、L4を点灯させている時刻nから時刻rの期間において、番号が5以上の記憶サイリスタMがオン状態になることで、オン状態になった記憶サイリスタMと同じ番号の発光サイリスタLが点灯(発光)することがないように選択される。前述したように、オン状態になった記憶サイリスタMと同じ番号の発光サイリスタLのしきい電圧は−3Vである。よって、点灯レベル「Le」は発光サイリスタL1〜L4のしきい電圧である−1.5Vより低く且つ−3Vより高く(−3V<「Le」≦−1.5V)設定される。
なお、発光サイリスタLは、抵抗を設けず点灯信号線75に接続されている。しかし、点灯信号φI1は電流駆動されるので、抵抗を介さなくても、発光サイリスタL1、L2、L3、L4をターンオンしうる。本実施の形態では、複数(ここでは4個)の発光サイリスタLを同時に点灯させている。
なお、本実施の形態では、「同時に点灯」とは、点灯信号φI1(φI)が「H」から「Le」になることにより、しきい電圧が「Le」より高い発光サイリスタLが点灯することをいう。このとき、前述したように、発光サイリスタLは複数であってもよい。
よって、時刻nの直後においては、転送サイリスタT4、T5および保持サイリスタB1、B2、B3、B4がオン状態になっていて、発光サイリスタL1〜L4が点灯(オン)状態になっている。
よって、時刻oの直後においては、転送サイリスタT5がオン状態であるとともに、発光サイリスタL1〜L4が点灯(オン)状態を維持している。
なお、時刻pにおいて、点灯信号φI1(φI)が「Le」になっているが、前述したように、「Le」は−3Vより高い電位であるので、発光サイリスタL5はターンオンせず、オフ(消灯)状態を維持する。
後は、これまで説明したと同様のことが繰り返される。
そして、期間T(#A)における時刻nから期間T(#B)における時刻rにおいて、発光サイリスタL1〜L4を同時に点灯(発光)させている。
すなわち、次のグループの点灯させる発光サイリスタLを指定して記憶するステップ(記憶ステップ)と、前のグループの指定された発光サイリスタLを点灯させるステップ(点灯ステップ)とを同時に行なっている。これにより、発光している期間(発光期間)の割合(発光デューティ)を高くしている。
そして、発光デューティを高めるために、記憶サイリスタMと発光サイリスタLの間に保持サイリスタBを設け、オン状態になった記憶サイリスタMによって、発光サイリスタLがターンオンしないようにしている。
本実施の形態では、発光チップC毎に複数の発光サイリスタLを同時に点灯させると共に、発光デューティが高いので、発光部63を用いたプリントヘッド14による感光体ドラム12への書込時間を短くしうる。
図9(a)は、本実施の形態における積層半導体層を用いた下部配線200(電源線71)の構造をより詳細に説明するための平面図である。図9(b)は、図9(a)のIXB−IXB線での断面図である。ここでは、下部配線200を模式的に示しているので、図6(a)および(b)に示したものとは一致しない。
図9(a)に示すように、下部配線200上には、絶縁層85(図9(b)参照)を介して、上部配線210が設けられている。上部配線210の一部は、絶縁層85を除去して設けられたスルーホール(開口)Qを介して、p型電極135に接続されている。上部配線210の一部は、スルーホールQを介して、アイランド150に接続されている。ここでは、図6(a)と異なり、アイランド150を個々に分けずに説明する。上部配線210も個々に分けずに説明する。
なお、詳細な説明は省略するが、図6(a)および(b)で説明したように、アイランド150の最上層がn型の第4半導体層84である場合には、n型の第4半導体層84上にn型電極を設けている。同様に、アイランド150の最上層がp型の第3半導体層83である場合には、p型の第3半導体層83上にp型電極135を設けている。上部配線210は、スルーホールQを介して、これらのn型電極またはp型電極135と接続されている。
そして、下部配線200は、図6(b)では図示しなかったが、露出させたp型の第1半導体層81上に、第2金属層の一例としてのp型の半導体層にオーミック接触する材料により構成されるp型電極136を備えている。さらに、p型電極136と露出させたn型の第2半導体層82とを繋ぐように、n型の半導体層にオーミック接触する材料により構成される第1金属層の一例としての短絡配線126を備えている。短絡配線126は、n型の第2半導体層82に対するn型電極を兼ねている。すなわち、短絡配線126は、p型の第1半導体層81上にp型電極136を間に挟んで形成されている。一方、短絡配線126は、n型の第2半導体層82上に直接形成されている。なお、短絡配線126とp型電極136とは、ともに金属の材料からなるため、オーミック接触が得られている。
さらに、図9(b)では、絶縁層85、絶縁層85に設けられたスルーホールQ、上部配線210を備えている。
本実施の形態では、基板80の裏面にはVsub端子となる裏面共通電極が形成され、基準電位Vsub(0V)が供給されている。これにより、p型の第1半導体層81の電位は基準電位Vsub(0V)になっている。一方、p型電極135には、電源電位Vga(−3.3V)が供給されている。これにより、p型の第3半導体層83の電位は電源電位Vga(−3.3V)になっている。
そして、p型の第1半導体層81とn型の第2半導体層82とは、短絡配線126により接続されているので、同電位になっている。すると、n型の第2半導体層82とp型の第3半導体層83との間のpn接合に、基準電位Vsub(0V)と電源電位Vga(−3.3V)との電位差が印加されている。このとき、n型の第2半導体層82とp型の第3半導体層83との間のpn接合は逆バイアスになるので、pn接合の作る空乏層により、基準電位Vsub(0V)と電源電位Vga(−3.3V)との電位差を保持することになる。GaAs、GaAlAs等の化合物半導体からなるp型の半導体層、n型の半導体層を積層して形成されたpn接合の逆バイアスにおける耐電圧(降伏電圧)は、基準電位Vsub(0V)と電源電位Vga(−3.3V)との電位差より大きい。よって、p型の第3半導体層83上に形成されたp型電極135は、電源電位Vga(−3.3V)に維持されうる。
以上説明したように、積層半導体層を用いた下部配線200では、p型の半導体である基板80と積層半導体層の最上層であるp型の第3半導体層83とに印加された電位に対して、p型の半導体である基板80とp型の第3半導体層83との間にあるpn接合のいずれかが逆バイアスになるように、p型の半導体である基板80とp型の第3半導体層83との間の半導体層(n型の第2半導体層82)の電位を固定すればよいことになる。
電源線71は、図5および図6(a)で示したように、電源線抵抗Rt、Rm、Rbをそれぞれ介して、転送サイリスタT、記憶サイリスタM、保持サイリスタB、発光サイリスタLのゲート端子Gt、Gm、Gb、Glに接続されている。前述したように、電源線71は、転送サイリスタT、記憶サイリスタM、保持サイリスタB、発光サイリスタLがターンオフしたときに、ゲート端子Gt、Gm、Gb、Glの電位を、「H」(0V)から「L」(電源電位Vga(−3.3V))に設定する役割を有している。よって、発光サイリスタLを点灯(発光)するための電流と異なって、電源線71に大きな電流を流すことを要しない。よって、電源線71は、抵抗が高くても用いうる。
発光チップCは、次のように製造される。
p型の半導体である基板80に、p型の第1半導体層81と、n型の第2半導体層82と、p型の第3半導体層83と、n型の第4半導体層84とを順に積層したのち、n型の第4半導体層84の表面から、p型の基板80に到達するまでエッチングすることで、メサ構造の複数のアイランドを構成する(図6(a)および(b)参照)。
その後、下部配線200を構成する第8アイランド148において、p型の第1半導体層81の表面を露出させ、p型電極136を形成する領域を形成する(図9(b)参照)。
次に、同じく第8アイランド148において、n型の第2半導体層82の表面を露出させ、短絡配線126を形成する領域を形成する(図9(b)参照)。
そして、p型の第3半導体層83の表面を露出させ、ゲート端子Gt、Gm、Gb、Glおよび電源線抵抗Rt、Rm、Rb、抵抗Rn、Rc、電流制限抵抗R1、R2、結合ダイオードDcおよび接続ダイオードDm、Dbのアノード端子、p型電極135を形成する領域を形成する(図6(b)参照)。
そして、基板80の全面に絶縁層85を形成し、n型電極上およびp型電極上の予め定められた位置に、スルーホールQを形成する。
そして、上部配線210を形成する(図9(b)参照)。
ここで示す製造方法では、n型電極と短絡配線126とを同時に形成しうる。
図10は、積層半導体層を用いた下部配線200(電源線71)の他の構成を説明するための断面図である。図10に示す下部配線200の、図9(b)に示した下部配線200との違いは、短絡配線137をp型の半導体層にオーミック接触する材料にて形成したことにある。このため、n型の第2半導体層82上には、n型の半導体層にオーミック接触する材料にてn型電極127が設けられている。
すなわち、短絡配線137は、p型の第1半導体層81上に直接形成されている。一方、短絡配線137は、n型の第2半導体層82上にn型電極127を間に挟んで形成されている。
この構成例は、前述の製造方法において、短絡配線137をp型の半導体層にオーミック接触する材料で形成すればよい。
この構成は、前述した発光チップCの製造方法で製造しうる。
なお、この構成を、図10に示した構成に適用してもよい。
なお、図12(a)および(b)では、p型電極135上にスルーホールQを第8アイランド148の長手方向にp型電極135に沿って細長く設け、このスルーホールQを覆うように上部配線210を形成した。しかし、スルーホールQを複数設け、複数のスルーホールQを繋ぐように、上部配線210を形成してもよい。
この構成は、前述した発光チップCの製造方法で製造しうる。
これまで説明した下部配線200は、p型の半導体である基板80上に積層されたp型の第1半導体層81と、p型の第1半導体層81上に積層されたn型の第2半導体層82と、n型の第2半導体層82上に積層されたp型の第3半導体層83とからなる3層の積層半導体層と、p型電極135とから構成されていた。
図13に示す下部配線205は、p型の半導体である基板80上に積層されたp型の第1半導体層81と、p型の第1半導体層81上に積層されたn型の第2半導体層82と、n型の第2半導体層82上に積層されたp型の第3半導体層83と、p型の第3半導体層83上に積層されたn型の第4半導体層84とからなる4層の積層半導体層と、n型の第4半導体層84上に設けられたn型電極127から構成されている。
p型の第1半導体層81を基準電位Vsub(0V)に、n型の第4半導体層84を電源電位Vga(−3.3V)に設定すると、p型の第1半導体層81とn型の第2半導体層82とが同電位になり、且つ、p型の第3半導体層83とn型の第4半導体層84とが同電位になる。これにより、n型の第2半導体層82とp型の第3半導体層83との間のpn接合が逆バイアスになって、基準電位Vsub(0V)と電源電位Vga(−3.3V)との電位差を保持する。これにより、下部配線205の電位を安定にしうる。
すなわち、積層半導体層を用いた下部配線205では、p型の半導体である基板80と積層半導体層の最上層であるn型の第4半導体層84とに印加された電位に対して、p型の半導体である基板80とn型の第4半導体層84との間にあるpn接合のいずれかが逆バイアスになるように、p型の半導体である基板80とn型の第4半導体層84との間の半導体層(n型の第2半導体層82、p型の第3半導体層83)の電位を固定すればよいことになる。
なお、図13に示した構成は、前述した発光チップCの製造方法を若干変更することで製造できる。
また、積層半導体層を利用した下部配線200は、電源電位Vgaを供給する電源線71に用いたが、他の信号線などに用いてもよい。
さらに、上部配線210は、1層としたが、2層以上の多層配線であってもよい。
また、本実施の形態では、アノードコモンのサイリスタを用いたが、n型の半導体である基板上に、n型の半導体層、p型の半導体層、n型の半導体層、p型の半導体層を順次積層して構成されるカソードコモンのサイリスタも、回路の極性を変更することによって用いうる。
Claims (9)
- 基板と、
前記基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも4層積層した第1積層半導体層により構成されるpnpn構造の複数の発光サイリスタと、
前記基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも3層積層した第2積層半導体層により構成され、当該基板と前記第2積層半導体層の最上層の半導体層とに印加された電位に対して、当該基板と前記最上層の半導体層と間のいずれかのpn接合が逆バイアスになるように、当該最上層の半導体層と当該基板との間の半導体層の電位が固定された下部配線と、
前記下部配線上に、絶縁層を挟んで当該下部配線と交差するように設けられた上部配線と
を備えることを特徴とする発光チップ。 - 前記下部配線における前記第2積層半導体層は、メサ構造に加工されていることを特徴とする請求項1に記載の発光チップ。
- 前記下部配線における前記第2積層半導体層は、前記最上層の半導体層上に、当該最上層の半導体層に対して、オーミック接触する材料による電極をさらに備えていることを特徴とする請求項1または2に記載の発光チップ。
- 前記下部配線における前記第2積層半導体層は、隣接する異なる導電型の半導体層の一方にオーミック接触する材料で形成された第1金属層が、他方にオーミック接触する材料で形成された第2金属層上に延伸して積層されて、前記基板と前記最上層の半導体層との間の半導体層の電位が固定されることを特徴とする請求項1ないし3のいずれか1項に記載の発光チップ。
- 前記第1金属層および前記第2金属層は、前記下部配線の長手方向に沿って設けられていることを特徴とする請求項4に記載の発光チップ。
- 前記下部配線の一部は、当該下部配線上の絶縁膜に設けられた開口上に前記上部配線が重ね合わされていることを特徴とする請求項1ないし5のいずれか1項に記載の発光チップ。
- 前記第1積層半導体層および前記第2積層半導体層を構成する半導体層がガリウム(Ga)および砒素(As)を含む化合物半導体からなり、導電型がp型である半導体層にオーミック接触する材料が亜鉛(Zn)を含む金(Au)(AuZn)であって、導電型がn型である半導体層にオーミック接触する材料がゲルマニウム(Ge)を含む金(Au)(AuGe)であることを特徴とする請求項1ないし6のいずれか1項に記載の発光チップ。
- 基板と、前記基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも4層積層した第1積層半導体層により構成されるpnpn構造の複数の発光サイリスタと、当該基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも3層積層した第2積層半導体層により構成され、当該基板と前記第2積層半導体層の最上層の半導体層とに印加された電位に対して、当該基板と前記最上層の半導体層と間のいずれかのpn接合が逆バイアスになるように、当該最上層の半導体層と当該基板との間の半導体層の電位が固定された下部配線と、前記下部配線上に、絶縁層を挟んで当該下部配線と交差するように設けられた上部配線とを備える発光チップを備え、像保持体を露光する露光手段と、
前記露光手段から照射される光を前記像保持体に結像させる光学手段と
を備えたことを特徴とするプリントヘッド。 - 像保持体を帯電する帯電手段と、
基板と、前記基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも4層積層した第1積層半導体層により構成されるpnpn構造の複数の発光サイリスタと、当該基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも3層積層した第2積層半導体層により構成され、当該基板と前記第2積層半導体層の最上層の半導体層とに印加された電位に対して、当該基板と前記最上層の半導体層と間のいずれかのpn接合が逆バイアスになるように、当該最上層の半導体層と当該基板との間の半導体層の電位が固定された下部配線と、前記下部配線上に、絶縁層を挟んで当該下部配線と交差するように設けられた上部配線とを備える発光チップを備え、前記像保持体を露光する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、
前記像保持体に形成された静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と
を備えたことを特徴とする画像形成装置。
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