JP2011066163A - 発光チップ、プリントヘッドおよび画像形成装置 - Google Patents

Abstract

【課題】積層半導体層を用いた下部配線の電位の安定性を向上させる。
【解決手段】下部配線２００は、ｐ型の半導体である基板８０と、ｐ型の第１半導体層８１と、ｎ型の第２半導体層８２と、ｐ型の第３半導体層８３とから構成され、さらに、露出させたｐ型の第１半導体層８１上にｐ型の半導体とオーミック接触する材料で形成されたｐ型電極１３６と、露出させたｎ型の第２半導体層８２上にｎ型の半導体とオーミック接触する材料で形成され、ｐ型電極１３６に延伸して設けられた短絡配線１２６とを備えている。
【選択図】図９

Description

本発明は、発光チップ、プリントヘッドおよび画像形成装置に関する。

電子写真方式を採用した、プリンタや複写機、ファクシミリ等の画像形成装置では、一様に帯電された感光体上に、画像情報を光記録手段により照射することにより静電潜像を得た後、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着することによって画像形成が行われる。かかる光記録手段として、レーザを用い、主走査方向にレーザ光を走査させて露光する光走査方式の他、近年では、装置の小型化の要請を受けて発光素子としての発光ダイオード（ＬＥＤ：Light Emitting Diode)等を主走査方向に多数、配列してなる、ＬＥＤプリントヘッド(ＬＰＨ：LED Print Head)を用いた記録装置が採用されている。

特許文献１には、ｐｎｐｎ構造の発光サイリスタを基本とした自己走査型発光装置において、ｐｎｐｎ構造の一部を用いてクロスアンダー配線を構成する場合に、ｐｎｐｎ構造上に金属配線を形成するとともに、上層のｐ型半導体層とｎ型半導体層とを同電位とすることにより、ラッチアップを防止できる金属配線構造が記載されている。
特許文献２には、ＰＮＰＮ構造の最下層と逆導電形の導電性基板を用い、最下層の基板とは短絡部材により電気的短絡し、共通電極は基板裏面からとることにより、電流経路を電極直下からずらすことで、電極の遮蔽による光量の損失を無くすことを可能にした自己走査型発光素子アレイ（ＳＬＥＤ：Self-scanning Light Emitting Device）チップが記載されている。
特許文献３には、ｐ型基板上に、反射層、ｐ型の第１層、ｎ型の第２層、ｐ型の第３層、ｎ型の第４層が順次形成され、エッチングにより一部露出された第４層とエッチングにより露出された基板との間を短絡電極で接続し、電極直下に流れる電流をブロックすることで光の取り出し効率を上げた発光素子アレイが記載されている。

特開２００１−０９４１５３号公報 特開２００４−１２８１７５号公報 特開２００７−２５０９６１号公報

ところで、発光サイリスタを用いた自己走査型発光素子アレイ（ＳＬＥＤ）チップにおいて、搭載する機能を強化しようとすると、それらの機能を実現するためのサイリスタ、ダイオードまたはトランジスタなどを、発光サイリスタ等と同時に形成することになる。すると、チップ上に多数の素子を形成することになるとともに、これらの素子間を接続する配線（アルミニウム（Ａｌ）やアルミニウム合金（Ａｌ合金）による配線）の引き回しが複雑になる。このため、配線を交差させることが求められるようになる。
しかし、絶縁層を挟んで配線層を多層に形成すると、プロセスが増加し、コストの増加を招いてしまう。
そこで、発光サイリスタ等のｐｎｐｎ構造を構成する積層半導体層を用いて下部配線（クロスアンダ配線）を形成することにより、上部配線（クロスオーバ配線）の多層化を抑制して、交差配線を実現することが考えられる。

この場合、下部配線に用いる積層半導体層において、いずれか一つの半導体層でも電位が固定されていない（フローティングである）場合には、積層半導体層によって構成される寄生サイリスタまたは寄生トランジスタ（ｎｐｎトランジスタまたはｐｎｐトランジスタ）がノイズ等により動作し、下部配線の電位が変化またはふらついて安定性を失ってしまう。その結果、ＳＬＥＤチップの誤動作をまねいてしまう。
本発明は、積層半導体層を用いた下部配線の電位の安定性を向上させることを目的とする。

請求項１に記載の発明は、基板と、前記基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも４層積層した第１積層半導体層により構成されるｐｎｐｎ構造の複数の発光サイリスタと、前記基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも３層積層した第２積層半導体層により構成され、当該基板と前記第２積層半導体層の最上層の半導体層とに印加された電位に対して、当該基板と前記最上層の半導体層と間のいずれかのｐｎ接合が逆バイアスになるように、当該最上層の半導体層と当該基板との間の半導体層の電位が固定された下部配線と、前記下部配線上に、絶縁層を挟んで当該下部配線と交差するように設けられた上部配線とを備えることを特徴とする発光チップである。
請求項２に記載の発明は、前記下部配線における前記第２積層半導体層は、メサ構造に加工されていることを特徴とする請求項１に記載の発光チップである。
請求項３に記載の発明は、前記下部配線における前記第２積層半導体層は、前記最上層の半導体層上に、当該最上層の半導体層に対して、オーミック接触する材料による電極をさらに備えていることを特徴とする請求項１または２に記載の発光チップである。
請求項４に記載の発明は、前記下部配線における前記第２積層半導体層は、隣接する異なる導電型の半導体層の一方にオーミック接触する材料で形成された第１金属層が、他方にオーミック接触する材料で形成された第２金属層上に延伸して積層されて、前記基板と前記最上層の半導体層との間の半導体層の電位が固定されることを特徴とする請求項１ないし３のいずれか１項に記載の発光チップである。
請求項５に記載の発明は、前記第１金属層および前記第２金属層は、前記下部配線の長手方向に沿って設けられていることを特徴とする請求項４に記載の発光チップである。
請求項６に記載の発明は、前記下部配線の一部は、当該下部配線上の絶縁膜に設けられた開口上に前記上部配線が重ね合わされていることを特徴とする請求項１ないし５のいずれか１項に記載の発光チップである。
請求項７に記載の発明は、前記第１積層半導体層および前記第２積層半導体層を構成する半導体層がガリウム（Ｇａ）および砒素（Ａｓ）を含む化合物半導体からなり、導電型がｐ型である半導体層にオーミック接触する材料が亜鉛（Ｚｎ）を含む金（Ａｕ）（ＡｕＺｎ）であって、導電型がｎ型である半導体層にオーミック接触する材料がゲルマニウム（Ｇｅ）を含む金（Ａｕ）（ＡｕＧｅ）であることを特徴とする請求項１ないし６のいずれか１項に記載の発光チップである。

請求項８に記載の発明は、基板と、前記基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも４層積層した第１積層半導体層により構成されるｐｎｐｎ構造の複数の発光サイリスタと、当該基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも３層積層した第２積層半導体層により構成され、当該基板と前記第２積層半導体層の最上層の半導体層とに印加された電位に対して、当該基板と前記最上層の半導体層と間のいずれかのｐｎ接合が逆バイアスになるように、当該最上層の半導体層と当該基板との間の半導体層の電位が固定された下部配線と、前記下部配線上に、絶縁層を挟んで当該下部配線と交差するように設けられた上部配線とを備える発光チップを備え、像保持体を露光する露光手段と、前記露光手段から照射される光を前記像保持体に結像させる光学手段とを備えたことを特徴とするプリントヘッドである。
請求項９に記載の発明は、像保持体を帯電する帯電手段と、基板と、前記基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも４層積層した第１積層半導体層により構成されるｐｎｐｎ構造の複数の発光サイリスタと、当該基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも３層積層した第２積層半導体層により構成され、当該基板と前記第２積層半導体層の最上層の半導体層とに印加された電位に対して、当該基板と前記最上層の半導体層と間のいずれかのｐｎ接合が逆バイアスになるように、当該最上層の半導体層と当該基板との間の半導体層の電位が固定された下部配線と、前記下部配線上に、絶縁層を挟んで当該下部配線と交差するように設けられた上部配線とを備える発光チップを備え、前記像保持体を露光する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段とを備えたことを特徴とする画像形成装置である。

請求項１の発明によれば、本構成を有していない場合に比較して、積層半導体層を用いた下部配線の電位の安定性が向上する。
請求項２の発明によれば、本構成を有していない場合に比較して、積層半導体層を用いた下部配線の電位の安定性がより向上する。
請求項３の発明によれば、本構成を有していない場合に比較して、積層半導体層を用いた下部配線の抵抗が低減する。
請求項４の発明によれば、本構成を有していない場合に比較して、積層半導体層を用いた下部配線を備えた発光チップがより容易に製造できる。
請求項５の発明によれば、本構成を有していない場合に比較して、積層半導体層を用いた下部配線の抵抗がより低減する。
請求項６の発明によれば、本構成を有していない場合に比較して、積層半導体層を用いた下部配線の抵抗がさらに低減する。
請求項７の発明によれば、本構成を有していない場合に比較して、積層半導体層を用いた下部配線の電位の安定性がさらに向上する。
請求項８の発明によれば、本構成を有していない場合に比較して、露光がより安定にできる。
請求項９の発明によれば、本構成を有していない場合に比較して、画像形成をより安定にできる。

本実施の形態が適用される画像形成装置の全体構成の一例を説明するための図である。 本実施の形態が適用されるプリントヘッドの構成を説明するための図である。 発光装置を説明するための上面図である。 発光装置における信号発生回路の構成および信号発生回路と発光チップとの配線構成を説明するための図である。 自己走査型発光素子アレイ（ＳＬＥＤ）チップである発光チップの等価回路を説明するための図である。 発光チップの転送サイリスタ、記憶サイリスタ、保持サイリスタ、発光サイリスタの部分を中心とした平面レイアウト図および断面図である。 発光チップの動作の概要を説明するための図である。 発光チップの動作を説明するためのタイミングチャートである。 本実施の形態における積層半導体層を用いた下部配線の構造をより詳細に説明するための平面図および断面図である。 積層半導体層を用いた下部配線の他の構成を説明するための断面図である。 積層半導体層を用いた下部配線のさらに他の構成を説明するための平面図および断面図である。 積層半導体層を用いた下部配線の抵抗を低減した構成を説明するための平面図および断面図である。 ４層の積層半導体層を用いた下部配線を説明するための断面図である。

以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
（画像形成装置）
図１は本実施の形態が適用される画像形成装置１の全体構成の一例を説明するための図である。図１に示す画像形成装置１は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置１は、各色の画像データに対応して画像形成を行なう画像形成プロセス部１０、画像形成プロセス部１０を制御する画像出力制御部３０、例えばパーソナルコンピュータ（ＰＣ）２や画像読取装置３に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部４０を備えている。

画像形成プロセス部１０は、一定の間隔を置いて並列的に配置される複数のエンジンからなる画像形成ユニット１１を備えている。この画像形成ユニット１１は、４つの画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋから構成されている。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれ、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム１２、感光体ドラム１２の表面を予め定められた電位で一様に帯電する帯電手段の一例としての帯電器１３、帯電器１３によって帯電された感光体ドラム１２を露光するプリントヘッド１４、プリントヘッド１４によって得られた静電潜像を現像する現像手段の一例としての現像器１５を備えている。ここで、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、現像器１５に収納されたトナーを除いて、略同様に構成されている。そして、画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれがイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、黒（Ｋ）のトナー像を形成する。
また、画像形成プロセス部１０は、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２にて形成された各色のトナー像を被転写体の一例としての記録用紙に多重転写させるために、この記録用紙を搬送する用紙搬送ベルト２１と、用紙搬送ベルト２１を駆動させるロールである駆動ロール２２と、感光体ドラム１２のトナー像を記録用紙に転写させる転写手段の一例としての転写ロール２３と、記録用紙にトナー像を定着させる定着器２４とを備えている。

この画像形成装置１において、画像形成プロセス部１０は、画像出力制御部３０から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部３０による制御の下で、パーソナルコンピュータ（ＰＣ）２や画像読取装置３から受信された画像データは、画像処理部４０によって画像処理が施され、画像形成ユニット１１に供給される。そして、例えば黒（Ｋ）色の画像形成ユニット１１Ｋでは、感光体ドラム１２が矢印Ａ方向に回転しながら、帯電器１３により予め定められた電位に帯電され、画像処理部４０から供給された画像データに基づいて発光するプリントヘッド１４により露光される。これにより、感光体ドラム１２上には、黒（Ｋ）色画像に関する静電潜像が形成される。そして、感光体ドラム１２上に形成された静電潜像は現像器１５により現像され、感光体ドラム１２上には黒（Ｋ）色のトナー像が形成される。同様に、画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃにおいても、それぞれイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の各色トナー像が形成される。

各画像形成ユニット１１で形成された感光体ドラム１２上の各色トナー像は、矢印Ｂ方向に移動する用紙搬送ベルト２１の移動に伴って供給された記録用紙に、転写ロール２３に印加された転写電界により、順次静電転写され、記録用紙上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙は、定着器２４まで搬送される。定着器２４に搬送された記録用紙上の合成トナー像は、定着器２４によって熱および圧力による定着処理を受けて記録用紙上に定着され、画像形成装置１から排出される。

（プリントヘッド）
図２は、本実施の形態が適用されるプリントヘッド１４の構成を説明するための図である。このプリントヘッド１４は、ハウジング６１、複数のＬＥＤ（本実施の形態では発光サイリスタ）を備えた露光手段の一例としての発光部６３、発光部６３や発光部６３を駆動する信号発生回路１００（後述の図３参照）等を搭載する回路基板６２、発光部６３から出射された光を感光体ドラム１２表面に結像させる光学手段の一例としてのロッドレンズアレイ６４を備えている。ここでは、発光部６３、信号発生回路１００等およびこれらを搭載する回路基板６２を発光装置６５と呼ぶ。

ハウジング６１は、例えば金属で形成され、回路基板６２およびロッドレンズアレイ６４を支持し、発光部６３の発光点とロッドレンズアレイ６４の焦点面とが一致するように設定されている。また、ロッドレンズアレイ６４は、感光体ドラム１２の軸方向（主走査方向）に沿って配置されている。

（発光装置）
図３は、発光装置６５を説明するための上面図である。
図３に示すように、発光装置６５の発光部６３は、回路基板６２上に、６０個の発光チップＣ１〜Ｃ６０を、主走査方向に二列に向かい合わせて千鳥状に配置して構成されている。なお、各発光チップＣ１〜Ｃ６０を区別しないときは、発光チップＣ（Ｃ１〜Ｃ６０）または発光チップＣと記載する。他の用語についても同様とする。
発光チップＣ（Ｃ１〜Ｃ６０）はすべて同一の構成を有している。そして、各発光チップＣ（Ｃ１〜Ｃ６０）は、後述するように、発光サイリスタＬ１、Ｌ２、Ｌ３、…からなる発光サイリスタ列（発光素子列）を備えている。そして、発光サイリスタ列は発光チップＣの矩形の長辺に沿って配置されている。そして、発光サイリスタ列は長辺の一方に寄せて、発光サイリスタＬ１、Ｌ２、Ｌ３、…が等間隔になるように配置されている。ここで、奇数番号の発光チップＣ１、Ｃ３、Ｃ５、…と、偶数番号の発光チップＣ２、Ｃ４、Ｃ６、…とは、向かい合わせに配置されている。さらに、破線で示す発光チップＣつなぎ目においても、発光サイリスタが主走査方向に対して等間隔に配置されるように、発光チップＣ１〜Ｃ６０が配置されている。
さらに、発光装置６５は、前述したように、発光部６３を駆動する信号発生回路１００を備えている。
なお、発光サイリスタＬ１、Ｌ２、Ｌ３、…をそれぞれ区別しないときは発光サイリスタＬと呼ぶ。他の用語についても同様とする。

図４は、発光装置６５における信号発生回路１００の構成および信号発生回路１００と発光チップＣ（Ｃ１〜Ｃ６０）との配線構成を説明するための図である。なお、図４では、配線構成を説明するので、発光チップＣ１〜Ｃ６０を千鳥状に表示していない。
信号発生回路１００には、図示しないが、画像出力制御部３０および画像処理部４０（図１参照）より、画像処理された画像データおよび各種の制御信号が入力される。そして、信号発生回路１００は、これらの画像データおよび各種の制御信号に基づいて、画像データの並び替えや発光強度の補正等を行う。

信号発生回路１００は、各発光チップＣ（Ｃ１〜Ｃ６０）に対して、発光サイリスタＬに発光のための電力を供給するための点灯信号φＩ（φＩ１〜φＩ３０）を送信する点灯信号発生部１１０を備えている。
信号発生回路１００は、各種の制御信号に基づき、各発光チップＣ１〜Ｃ６０に対して、第１転送信号φ１、第２転送信号φ２を送信する転送信号発生部１２０を備えている。また、画像データに基づいて点灯させる発光サイリスタＬを指定する記憶信号φｍ（φｍ１〜φｍ６０）を送信する記憶信号発生部１３０を備えている。さらに、点灯させる発光サイリスタＬの位置（番号）に関する情報を一時的に保持する指示を与える保持信号φｂを送信する保持信号発生部１４０を備えている。

発光装置６５の回路基板６２には、各発光チップＣ（Ｃ１〜Ｃ６０）のＶｓｕｂ端子（後述の図５参照）に接続され、基準電位Ｖｓｕｂ（例えば０Ｖ）を与える電源ライン１０４が設けられている。さらに、各発光チップＣ（Ｃ１〜Ｃ６０）のＶｇａ端子（後述の図５参照）に接続され、電力供給のための電源電位Ｖｇａ（例えば−３．３Ｖ）を与える電源ライン１０５が設けられている。
また、回路基板６２には、信号発生回路１００の転送信号発生部１２０から発光部６３に、第１転送信号φ１、第２転送信号φ２を、それぞれ送信する第１転送信号ライン１０６、第２転送信号ライン１０７が設けられている。第１転送信号ライン１０６、第２転送信号ライン１０７は、それぞれが各発光チップＣ（Ｃ１〜Ｃ６０）のφ１端子、φ２端子（後述の図５参照）に並列接続されている。

さらに、回路基板６２には、信号発生回路１００の記憶信号発生部１３０から各発光チップＣ（Ｃ１〜Ｃ６０）に記憶信号φｍ（φｍ１〜φｍ６０）を送信する６０本の記憶信号ライン１０８（１０８＿１〜１０８＿６０）が設けられている。記憶信号ライン１０８＿１〜１０８＿６０はそれぞれが発光チップＣ１〜Ｃ６０のφｍ端子（後述の図５参照）に接続されている。つまり、記憶信号φｍ（φｍ１〜φｍ６０）は発光チップＣ（Ｃ１〜Ｃ６０）に個別に送信される。
そして、回路基板６２には、信号発生回路１００の保持信号発生部１４０から発光部６３に保持信号φｂを送信する保持信号ライン１０３が設けられている。保持信号ライン１０３は、各発光チップＣ（Ｃ１〜Ｃ６０）のφｂ端子（後述の図５参照）に並列接続されている。
また、回路基板６２には、信号発生回路１００の点灯信号発生部１１０から各発光チップＣ（Ｃ１〜Ｃ６０）に点灯信号φＩ（φＩ１〜φＩ３０）を送信する３０本の点灯信号ライン１０９（１０９＿１〜１０９＿３０）も設けられている。各点灯信号ライン１０９（１０９＿１〜１０９＿３０）は、発光チップＣの２個を組として、発光チップのφＩ端子（後述の図５参照）に接続されている。例えば、点灯信号ライン１０９＿１は発光チップＣ１およびＣ２のそれぞれのφＩ端子に並列接続され、点灯信号φＩ１が共通に供給される。同様に、点灯信号ライン１０９＿２は発光チップＣ３およびＣ４のそれぞれのφＩ端子に並列接続され、点灯信号φＩ２が共通に供給される。以下同様である。よって、点灯信号φＩの数（３０）は、発光チップＣの数（６０）の半分である。

以上説明したように、本実施の形態では、第１転送信号φ１および第２転送信号φ２、保持信号φｂは、すべての発光チップＣ（Ｃ１〜Ｃ６０）に共通に送信される。記憶信号φｍ（φｍ１〜φｍ６０）は、発光チップＣ（Ｃ１〜Ｃ６０）に個別に送信される。点灯信号φＩ（φＩ１〜φＩ３０）は、２個の発光チップＣ（Ｃ１〜Ｃ６０）毎に送信される。
このようにすることで、点灯信号ライン１０９（１０９＿１〜１０９＿３０）の数を、発光チップＣ（Ｃ１〜Ｃ６０）の数より少なくしている。

点灯信号ライン１０９は、発光サイリスタＬに点灯（発光）のための電流を供給するため、低抵抗であることが求められる。このため、点灯信号ライン１０９を幅広配線とすると、回路基板６２の幅が広がり、プリントヘッド１４の小型化の障害になる。一方、回路基板６２の幅を狭めるため、信号ラインを多層構成にすると、プリントヘッド１４の低コスト化の障害になる。
そこで、本実施の形態では、発光チップＣ毎に点灯信号ライン１０９を設ける場合に比べて、点灯信号ライン１０９の数を半数に減らしているので、プリントヘッド１４の小型化、低コスト化の点で好ましい。

一方、本実施の形態では、発光チップＣの数と同数の記憶信号ライン１０８を設けている。後述するように、記憶信号ライン１０８は、記憶サイリスタＭ（後述の図５参照）のオン状態を維持する電流を供給できればよい。記憶サイリスタＭのオン状態を維持する電流は発光サイリスタＬの点灯（発光）のための電流に比べて小さいため、記憶信号ライン１０８の幅は点灯信号ライン１０９のように低抵抗な幅広配線としなくともよい。よって、発光チップＣの数と同数の記憶信号ライン１０８を設けても、回路基板６２の幅に対して影響を与えにくい。
すなわち、点灯信号ライン１０９の数を減らすことが、プリントヘッド１４の小型化、低コスト化に好ましい。

（発光チップの等価回路）
図５は、自己走査型発光素子アレイ（ＳＬＥＤ）チップである発光チップＣ（Ｃ１〜Ｃ６０）の等価回路を説明するための図である。ここでは、発光チップＣ１を例として説明するが、他の発光チップＣ２〜Ｃ６０も発光チップＣ１と同じ構成を有している。そこで、発光チップＣ１（Ｃ）とし、発光チップＣ１と他の発光チップＣ２〜Ｃ６０とが同じ構成を有することを示す。

発光チップＣ１（Ｃ）は、基板８０上に、列状に配列された転送サイリスタＴ１、Ｔ２、Ｔ３、…からなる転送サイリスタ列、同様に列状に配列された記憶サイリスタＭ１、Ｍ２、Ｍ３、…からなる記憶サイリスタ列、同様に保持サイリスタＢ１、Ｂ２、Ｂ３、…からなる保持サイリスタ列、および、同様に列状に配列された発光サイリスタＬ１、Ｌ２、Ｌ３、…からなる発光サイリスタ列を備えている。
なお、転送サイリスタＴ、記憶サイリスタＭ、保持サイリスタＢ、発光サイリスタＬは、アノード端子（アノード）、カソード端子（カソード）、ゲート端子（ゲート）の３端子を有する半導体素子である。

また、発光チップＣ１（Ｃ）は、転送サイリスタＴ１、Ｔ２、Ｔ３、…をそれぞれ番号順に２つをペアにしてそれぞれの間を接続する結合ダイオードＤｃ１、Ｄｃ２、Ｄｃ３、…を備えている。さらに、接続ダイオードＤｍ１、Ｄｍ２、Ｄｍ３、…および接続ダイオードＤｂ１、Ｄｂ２、Ｄｂ３、…を備えている。
そして、電源線抵抗Ｒｔ１、Ｒｔ２、Ｒｔ３、…、電源線抵抗Ｒｍ１、Ｒｍ２、Ｒｍ３、…、電源線抵抗Ｒｂ１、Ｒｂ２、Ｒｂ３、…、抵抗Ｒｎ１、Ｒｎ２、Ｒｎ３、…、抵抗Ｒｃ１、Ｒｃ２、Ｒｃ３、…を備えている。
さて、本実施の形態では、発光サイリスタ列における発光サイリスタＬの数が１２８であると、転送サイリスタＴ、記憶サイリスタＭ、保持サイリスタＢの数も１２８である。同様に、接続ダイオードＤｍ、電源線抵抗Ｒｔ、Ｒｍ、Ｒｂ、抵抗Ｒｎ、Ｒｃの数も１２８である。しかし、結合ダイオードＤｃの数は、転送サイリスタＴの数より１少ない１２７である。
これらの素子は、図５中において、左側から１、２、３、…のように番号順で配列されている。
なお、図５では、転送サイリスタＴ１〜Ｔ４、記憶サイリスタＭ１〜Ｍ４、保持サイリスタＢ１〜Ｂ４、発光サイリスタＬ１〜Ｌ４を中心とする部分のみを示している。他の部分は、これらの部分の繰り返しである。
なお、転送サイリスタＴ、記憶サイリスタＭおよび保持サイリスタＢについては、発光サイリスタＬと同数である必要はなく、発光サイリスタＬの数より多くてもよい。

さらに、発光チップＣ１（Ｃ）は、１個のスタートダイオードＤｓを備えている。そして、第１転送信号φ１と第２転送信号φ２とに過剰な電流が流れるのを防止するため、電流制限抵抗Ｒ１とＲ２とを備えている。

では次に、発光チップＣ１（Ｃ）における各素子の電気的な接続について説明する。
転送サイリスタＴ、記憶サイリスタＭ、保持サイリスタＢ、発光サイリスタＬの各アノード端子は、発光チップＣ１の基板８０に接続されている（アノードコモン）。そして、これらのアノード端子は、基板８０に設けられたＶｓｕｂ端子を介して電源ライン１０４（図４参照）に接続されている。この電源ライン１０４には、基準電位Ｖｓｕｂが供給される。
そして、転送サイリスタＴのゲート端子Ｇｔは、転送サイリスタＴに対応して設けられた電源線抵抗Ｒｔをそれぞれ介して電源線７１に接続されている。そして、電源線７１はＶｇａ端子に接続されている。Ｖｇａ端子は電源ライン１０５（図４参照）に接続されて、電源電位Ｖｇａが供給される。

転送サイリスタＴの配列に沿って、奇数番号の各転送サイリスタＴ１、Ｔ３、Ｔ７、…のカソード端子は、第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介して、第１転送信号φ１の入力端子であるφ１端子に接続されている。このφ１端子には、第１転送信号ライン１０６（図４参照）が接続され、第１転送信号φ１が供給される。
一方、転送サイリスタＴの配列に沿って、偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のカソード端子は、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介して第２転送信号φ２の入力端子であるφ２端子に接続されている。このφ２端子には、第２転送信号ライン１０７（図４参照）が接続され、第２転送信号φ２が供給される。

記憶サイリスタＭのカソード端子は、抵抗Ｒｎを介して、記憶信号線７４に接続されている。そして、記憶信号線７４は、記憶信号φｍ（発光チップＣ１の場合はφｍ１）の入力端子であるφｍ端子に接続されている。このφｍ端子には、記憶信号ライン１０８（図４参照：発光チップＣ１の場合は記憶信号ライン１０８＿１）が接続され、記憶信号φｍ（図４参照：発光チップＣ１の場合は記憶信号φｍ１）が供給される。

保持サイリスタＢのカソード端子は、抵抗Ｒｃを介して、保持信号線７６に接続されている。そして、保持信号線７６は、保持信号φｂの入力端子であるφｂ端子に接続されている。このφｂ端子には、保持信号ライン１０３（図４参照）が接続され、保持信号φｂが供給される。

そして、転送サイリスタＴ１、Ｔ２、Ｔ３、…のゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…は、同じ番号の記憶サイリスタＭ１、Ｍ２、Ｍ３、…のゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…に、１対１で、それぞれ接続ダイオードＤｍ１、Ｄｍ２、Ｄｍ３、…を介して接続されている。すなわち、接続ダイオードＤｍのアノード端子は、転送サイリスタＴのゲート端子Ｇｔに接続され、接続ダイオードＤｍのカソード端子は、記憶サイリスタＭのゲート端子Ｇｍに接続されている。
また、保持サイリスタＢ１、Ｂ２、Ｂ３、…のゲート端子Ｇｂ１、Ｇｂ２、Ｇｂ３、…が、同じ番号の記憶サイリスタＭ１、Ｍ２、Ｍ３、…のゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…に、１対１で、それぞれ接続ダイオードＤｂ１、Ｄｂ２、Ｄｂ３、…を介して接続されている。すなわち、接続ダイオードＤｂのカソード端子は、保持サイリスタＢのゲート端子Ｇｂに接続され、接続ダイオードＤｂのアノード端子は、記憶サイリスタＭのゲート端子Ｇｍに接続されている。
さらに、保持サイリスタＢ１、Ｂ２、Ｂ３、…のゲート端子Ｇｂ１、Ｇｂ２、Ｇｂ３、…は、同じ番号の発光サイリスタＬ１、Ｌ２、Ｌ３、…のゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…に、１対１で接続されている。

その上、記憶サイリスタＭのゲート端子Ｇｍは、電源線抵抗Ｒｍを介して電源線７１に接続されている。保持サイリスタＢのゲート端子Ｇｂは、電源線抵抗Ｒｂを介して電源線７１に接続されている。

各転送サイリスタＴ１、Ｔ２、Ｔ３、…のゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…を番号順に２個ずつペアとしたゲート端子Ｇｔ間に、結合ダイオードＤｃ１、Ｄｃ２、Ｄｃ３、…がそれぞれ接続されている。すなわち、結合ダイオードＤｃはゲート端子Ｇｔの間に直列接続されている。そして、結合ダイオードＤｃ１の向きは、ゲート端子Ｇｔ１からゲート端子Ｇｔ２に向かって電流が流れる方向に接続されている。他の結合ダイオードＤｃ２、Ｄｃ３、Ｄｃ４、…についても同様である。

また、各発光サイリスタＬ１、Ｌ２、Ｌ３、…のカソード端子は、点灯信号線７５に接続され、点灯信号φＩ（発光チップＣ１の場合は点灯信号φＩ１）の入力端子であるφＩ端子に接続されている。このφＩ端子には、点灯信号ライン１０９（図４参照：発光チップＣ１の場合は点灯信号ライン１０９＿１）が接続され、点灯信号φＩ（図４参照：発光チップＣ１の場合は点灯信号φＩ１）が供給される。

そして、転送サイリスタ列の一端側の転送サイリスタＴ１のゲート端子Ｇｔ１は、スタートダイオードＤｓのカソード端子と接続されている。一方、スタートダイオードＤｓのアノード端子は、第２転送信号線７３に接続されている。

（発光チップの平面レイアウトおよび断面）
図６（ａ）は、発光チップＣ１（Ｃ）の転送サイリスタＴ１〜Ｔ４、記憶サイリスタＭ１〜Ｍ４、保持サイリスタＢ１〜Ｂ４、発光サイリスタＬ１〜Ｌ４の部分を中心とした平面レイアウト図である。図６（ｂ）は、図６（ａ）に示したＶＩＢ−ＶＩＢ線での断面図である。図６（ｂ）は、後述するように、転送サイリスタＴ１、接続ダイオードＤｍ１、Ｄｂ１、保持サイリスタＢ１および発光サイリスタＬ１の断面を表している。なお、図６（ａ）および（ｂ）中には、素子および端子を前述した名前により表示している。
図６（ａ）および（ｂ）では、各素子上に設けられた絶縁層および絶縁層に設けられるスルーホールを省略している。そして、図６（ａ）では、スルーホール上に設けられる上部配線（ＡｌまたはＡｌ合金による上部配線）を、接続関係のみを示す直線にて示している。図６（ｂ）では、絶縁層、スルーホールおよび上部配線を省略している。

図６（ｂ）に示すように、発光チップＣ１（Ｃ）は、ｐ型の半導体である基板８０上に、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３およびｎ型の第４半導体層８４が順に積層されて構成されている。
そして、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３、ｎ型の第４半導体層８４を連続してエッチングすることで、複数のアイランド（第１アイランド１４１〜第８アイランド１４８等）が形成されている。
基板８０の裏面にはＶｓｕｂ端子となる裏面共通電極が形成されている。

図６（ａ）に示すように、第１アイランド１４１には、発光サイリスタＬ１と保持サイリスタＢ１とが設けられている。第２アイランド１４２には、記憶サイリスタＭ１と接続ダイオードＤｂ１とが設けられている。第３アイランド１４３には、電源線抵抗Ｒｍ１、Ｒｂ１およびＲｔ２が設けられている。第４アイランド１４４には、結合ダイオードＤｃ１、接続ダイオードＤｍ１および転送サイリスタＴ１が設けられている。
そして、基板８０上には、第１アイランド１４１〜第４アイランド１４４と同様なアイランドが、並列して複数設けられている。これらのアイランドには、発光サイリスタＬ２、Ｌ３、Ｌ４、…、記記憶サイリスタＭ２、Ｍ３、Ｍ４、…、保持サイリスタＢ２、Ｂ３、Ｂ４、…、転送サイリスタＴ２、Ｔ３、Ｔ４、…等が、第１アイランド１４１〜第４アイランド１４４と同様に設けられている。これらについては、説明を省略する。
一方、第５アイランド１４５には、スタートダイオードＤｓが設けられ、第６アイランド１４６には電流制限抵抗Ｒ１が、第７アイランド１４７には電流制限抵抗Ｒ２が設けられている。
さらに、第８アイランド１４８には、下部配線２００が設けられている。

図６（ｂ）に示すように、第１アイランド１４１に設けられた発光サイリスタＬ１は、基板８０をアノード端子、ｎ型の第４半導体層８４の領域１１１にｎ型の半導体層とオーミック接触する材料で形成されたｎ型電極１２１（以下、ｎ型の半導体層とオーミック接触する材料で形成された電極をｎ型電極と呼ぶ。）をカソード端子、ｎ型の第４半導体層８４をエッチング除去して露出させたｐ型の第３半導体層８３上に、ｐ型の半導体層にオーミック接触する材料で形成されたｐ型電極１３１（以下、ｐ型の半導体層とオーミック接触する材料で形成された電極をｐ型電極と呼ぶ。）をゲート端子Ｇｌ１としている。そして、ｎ型電極１２１が形成された部分を除く領域１１１の表面から光を放出する。
すなわち、発光サイリスタＬ１は、第１積層半導体層の一例としての、ｐ型の半導体である基板８０、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３、ｎ型の第４半導体層８４の積層半導体層で構成されている。そして、発光サイリスタＬ１は、基板８０を含んで導電型の異なる４層の半導体層で構成されている。
さらに、第１アイランド１４１に設けられた保持サイリスタＢ１は、基板８０をアノード端子、ｎ型の第４半導体層８４の領域１１２に形成されたｎ型電極１２２をカソード端子、ｐ型電極１３１をゲート端子Ｇｂ１としている。なお、ｐ型電極１３１は、発光サイリスタＬ１のゲート端子Ｇｌ１と保持サイリスタＢ１のゲート端子Ｇｂ１とを兼ねている。

第２アイランド１４２に設けられた接続ダイオードＤｂ１は、ｎ型の第４半導体層８４の領域１１３に形成されたｎ型電極１２３をカソード端子、ｎ型の第４半導体層８４をエッチング除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型電極１３２をアノード端子としている。ｐ型電極１３２は、記憶サイリスタＭ１のゲート端子Ｇｍ１と共通である。
第３アイランド１４３に設けられた電源線抵抗Ｒｍ１、Ｒｂ１およびＲｔ２は、ｐ型の第３半導体層８３上に形成されたｐ型電極（ｐ型電極１３２など）間に形成されている。電源線抵抗Ｒｍ１、Ｒｂ１およびＲｔ２はｐ型の第３半導体層８３を抵抗層としている。なお、電源線抵抗Ｒｔ１は、個別のアイランドに形成されている。

第４アイランド１４４に設けられた接続ダイオードＤｍ１は、ｎ型の第４半導体層８４の領域１１４上のｎ型電極１２４をカソード端子、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３上のｐ型電極１３４をアノード端子としている。図６（ｂ）には図示していないが、結合ダイオードＤｃ１も接続ダイオードＤｍ１と同様に構成されている。
また、転送サイリスタＴ１は、基板８０をアノード端子、ｎ型の第４半導体層８４の領域１１５に形成されたｎ型電極１２５をカソード端子、ｎ型の第４半導体層８４をエッチング除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型電極１３４をゲート端子Ｇｔ１としている。
ｐ型電極１３４は、転送サイリスタＴ１のゲート端子Ｇｔ１と、接続ダイオードＤｍ１および結合ダイオードＤｃ１のそれぞれのアノード端子とを兼ねている。

第５アイランド１４５に設けられたスタートダイオードＤｓは、第４アイランド１４４に設けられた接続ダイオードＤｍ１と同様に構成されている。
第６アイランド１４６および第７アイランド１４７にそれぞれ設けられた電流制限抵抗Ｒ１と電流制限抵抗Ｒ２とは、第３アイランド１４３に形成された電源線抵抗Ｒｔ１等と同様に構成され、ｐ型の第３半導体層８３を抵抗層としている。
そして、第８アイランド１４８には、ｎ型の第４半導体層８４をエッチング除去してｐ型の第３半導体層８３上に形成されたｐ型電極１３５が設けられている。第８アイランド１４８は、後述するように、下部配線２００であって、電源線７１として使用される。よって、ｐ型電極１３５は、配線として働く。
すなわち、下部配線２００は、第２積層半導体層の一例としての、ｐ型の半導体である基板８０、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３の積層半導体層で構成されている。そして、下部配線２００は、基板８０を含んで導電型が異なる３層の半導体層で構成されている。
ここで、ｎ型の半導体層とオーミック接触する材料とｐ型の半導体層にオーミック接触する材料とを分けているのは、１つの材料では、ｎ型の半導体層とｐ型の半導体層とに対して、ともに良好なオーミック接触が得られにくいためである。１つの材料で、ｎ型の半導体層およびｐ型の半導体層に良好なオーミック接触が得られれば、材料を分けなくともよい。

図６（ａ）において、各素子の接続関係を説明する。
第１アイランド１４１の発光サイリスタＬ１のゲート端子Ｇｌ１および保持サイリスタＢ１のゲート端子Ｇｂ１であるｐ型電極１３１は、第２アイランド１４２の接続ダイオードＤｂ１のカソード端子であるｎ型電極１２３に接続されている。そして、ｎ型電極１２３は、第３アイランド１４３の電源線抵抗Ｒｂ１の一方の端子に接続されている。電源線抵抗Ｒｂ１の他方の端子は、第８アイランド１４８のｐ型電極１３５に接続されている。

一方、接続ダイオードＤｂ１のアノード端子および記憶サイリスタＭ１のゲート端子Ｇｍ１であるｐ型電極１３２は、第３アイランド１４３に設けられた電源線抵抗Ｒｍ１の一方の端子であるｐ型電極１３３に接続されている。電源線抵抗Ｒｍ１の他方の端子は、第８アイランド１４８のｐ型電極１３５に接続されている。
さらに、ｐ型電極１３３は、第４アイランド１４４に設けられた接続ダイオードＤｍ１のカソード端子であるｎ型電極１２４に接続されている。
そして、接続ダイオードＤｍ１のアノード端子、結合ダイオードＤｃ１のアノード端子、転送サイリスタＴ１のゲート端子Ｇｔ１であるｐ型電極１３４は、スタートダイオードＤｓのカソード端子に接続されている。さらに、ｐ型電極１３４は、電源線抵抗Ｒｔ１の一方の端子に接続されている。電源線抵抗Ｒｔ１の他方の端子は、第８アイランド１４８のｐ型電極１３５に接続されている。
そして、結合ダイオードＤｃ１のカソード端子は隣接する転送サイリスタＴ２のゲート端子Ｇｔ２に接続されている。

転送サイリスタＴ１のカソード端子であるｎ型電極１２５は、第１転送信号線７２に接続されている。第１転送信号線７２は、第６アイランド１４６に設けられた電流制限抵抗Ｒ１の一方の端子に接続されている。電流制限抵抗Ｒ１の他方の端子はφ１端子に接続されている。
転送サイリスタＴ２のカソード端子は、第２転送信号線７３に接続されている。第２転送信号線７３は、第７アイランド１４７に設けられた電流制限抵抗Ｒ２の一方の端子に接続されている。電流制限抵抗Ｒ２の他方の端子はφ２端子に接続されている。
そして、第２アイランド１４２に設けられた記憶サイリスタＭ１のカソード端子は、抵抗Ｒｎ１の一方の端子に接続されている。そして、抵抗Ｒｎ１の他方の端子は、記憶信号線７４に接続され、φｍ端子に接続されている。
同様に、第１アイランド１４１に設けられた保持サイリスタＢ１のカソード端子であるｎ型電極１２２は、抵抗Ｒｃ１の一方の端子に接続されている。そして、抵抗Ｒｃ１の他方の端子は、保持信号線７６に接続され、φｂ端子に接続されている。
第１アイランド１４１の発光サイリスタＬ１のカソード端子であるｎ型電極１２１は点灯信号線７５に接続されている。点灯信号線７５はφＩ端子に接続されている。
そして、第８アイランド１４８のｐ型電極１３５は、Ｖｇａ端子に接続され、後述するようにｐ型の第３半導体層８３とともに電源線７１となる。
説明を省略するが、他の転送サイリスタＴ、記憶サイリスタＭ、保持サイリスタＢ、発光サイリスタＬ、ダイオード（Ｄｃ、Ｄｍ、Ｄｂ）、電源線抵抗（Ｒｍ、Ｒｔ、Ｒｂ）、抵抗（Ｒｎ、Ｒｃ）についても同様である。

図６（ａ）に接続関係を示した直線（上部配線）は、いずれもが互いに交差していない。なお、これらの直線（上部配線）の一部は、下部配線２００を構成する第８アイランド１４８と交差しているが、上部配線と接続されるために設けられるスルーホールの部分を除いて、図示を省略した絶縁層で隔てられているので短絡しない。すなわち、下部配線２００と、接続関係を示した直線で示される上部配線とは交差配線を構成する。
よって、図６（ａ）に接続関係を示した直線（上部配線）は、多層配線を用いることなく、１層のＡｌまたはＡｌ合金を用いた配線層で実現しうる。
このようにして、図５に示す自己走査型発光素子アレイ（ＳＬＥＤ）チップである発光チップＣ（Ｃ１〜Ｃ６０）が構成される。

本実施の形態で示した発光チップＣでは、発光チップＣの幅（図６（ａ）における基板８０の上下方向の長さ）は、第１転送信号線７２、第２転送信号線７３、記憶信号線７４、保持信号線７６、点灯信号線７５のように、発光チップＣの長手方向（図６（ａ）における基板８０の左右方向）に形成される配線（上部配線）のピッチに依存して決まると考えられる。そこで、発光チップＣの長手方向に形成される電源線７１を下部配線２００として構成すると、配線の本数が減り、発光チップＣの幅を小さくしうる。
そして、発光チップＣの構成が本実施の形態で示した構成よりさらに複雑になると、発光チップＣの長手方向に形成される配線の本数がさらに増加することが考えられる。よって、本実施の形態における電源線７１のように下部配線を設けることにより、上部配線の多層化を抑制しつつ、発光チップＣの幅を小さく抑えて、発光チップＣのコストアップを抑制しうる。
なお、図６（ａ）および（ｂ）に示したレイアウトは一例であって、他のレイアウトとしてもよい。
なお、下部配線２００の構造については、後に詳述する。

（発光部の動作）
次に、発光部６３の動作について説明する。
各発光チップＣ（Ｃ１〜Ｃ６０）は、一組の第１転送信号φ１、第２転送信号φ２により、発光サイリスタＬを点灯（発光）／消灯させる一連の操作（点灯制御）が並行して行われる。よって、発光部６３の動作は、発光チップＣ１の動作を説明すれば足りる。以下では、発光チップＣ１を例に取って、発光チップＣの動作を説明する。

（発光チップの点灯制御）
図７は、発光チップＣ１（Ｃ）の動作の概要を説明するための図である。
本実施の形態では、発光チップＣ１（Ｃ）において、予め定められた複数の発光点（発光サイリスタＬ）をグループとして点灯制御する。
図７では、４個の発光サイリスタＬをグループとして点灯制御する場合を示している。すなわち、本実施の形態では、最大４個の発光サイリスタＬを同時に点灯（発光）させる。まず、発光チップＣ１（Ｃ）の左端からグループ＃Ａで示す４個の発光サイリスタＬ１〜Ｌ４を点灯制御する。次に、隣接するグループ＃Ｂの４個の発光サイリスタＬ５〜Ｌ８を点灯制御する。以下同様に、発光チップＣに設けられた発光サイリスタＬの数が１２８であれば、発光サイリスタＬ１２８に至るまで、４個毎に発光サイリスタＬを点灯制御する。
すなわち、本実施の形態では、グループ＃Ａ、＃Ｂ、…の順に、時系列的に点灯制御されるとともに、各グループ＃Ａ、＃Ｂ、…では、複数の発光点（発光サイリスタＬ）が同時に点灯制御されている。
点灯制御は、グループ毎にどの発光サイリスタＬを点灯させるかを指定して記憶するステップ(記憶ステップ)と、指定された発光サイリスタＬを点灯させるステップ（点灯ステップ）とからなる。

（駆動波形）
図８は、発光チップＣ１（Ｃ）の動作を説明するためのタイミングチャートである。
なお、図８では、図７に示すグループ＃Ａの４個の発光サイリスタＬ１〜Ｌ４をすべて点灯させるとし、グループ＃Ｂの４個の発光サイリスタＬ５〜Ｌ８のうち、発光サイリスタＬ５、Ｌ７、Ｌ８を点灯させるとする。さらに、グループ＃Ｃおよび＃Ｄの発光サイリスタＬ９〜Ｌ１６をすべて点灯させるとする。

図８において、時刻ａから時刻ｚへとアルファベット順に時刻が経過するとする。時刻ｃから時刻ｐの期間Ｔ（＃Ａ）において、図７に示すグループ＃Ａの４個の発光サイリスタＬ１〜Ｌ４を同時に点灯させるため、記憶サイリスタＭ１〜Ｍ４をターンオンさせて発光サイリスタＬ１〜Ｌ４の位置（番号）に関する情報を記憶させる（記憶ステップ）。そして、時刻ｎから時刻ｒにおいて、発光サイリスタＬ１〜Ｌ４を点灯（発光）させる（点灯ステップ）。
次に、時刻ｐから時刻ｔの期間Ｔ（＃Ｂ）では、グループ＃Ｂの３個の発光サイリスタＬ５、Ｌ７、Ｌ８を同時に点灯させるため、記憶サイリスタＭ５、Ｍ７、Ｍ８をターンオンさせて発光サイリスタＬ５、Ｌ７、Ｌ８の位置（番号）に関する情報を記憶させる（記憶ステップ）。そして、時刻ｓから時刻ｕの期間において、発光サイリスタＬ５、Ｌ７、Ｌ８を点灯（発光）させる（点灯ステップ）。
以下、同様に、時刻ｔから時刻ｗの期間Ｔ（＃Ｃ）、時刻ｗから時刻ｚの期間Ｔ（＃Ｄ）と続く。

期間Ｔ（＃Ａ）、期間Ｔ（＃Ｂ）、…における第１転送信号φ１、第２転送信号φ２、保持信号φｂは同じ波形の繰り返しである。記憶信号φｍ１（φｍ）は、画像データによって変化する部分があるが、期間Ｔ（＃Ａ）、期間Ｔ（＃Ｂ）、…において、基本的な部分は同じ波形の繰り返しである。
期間Ｔ（＃Ａ）の時刻ｃは、発光チップＣ１（Ｃ）が動作状態に入るタイミングにあたるため、点灯（発光）している発光サイリスタＬがない。このため、点灯信号φＩ１（φＩ）の波形は、期間Ｔ（＃Ａ）と期間Ｔ（＃Ｂ）とで異なるが、期間Ｔ（＃Ｂ）以降は、同じ波形の繰り返しである。
したがって、第１転送信号φ１、第２転送信号φ２、記憶信号φｍ１（φｍ）、保持信号φｂについては、時刻ｃから時刻ｐの期間Ｔ（＃Ａ）で説明する。点灯信号φＩ１（φＩ）については、別に説明する。なお、時刻ａから時刻ｃまでの期間は、発光チップＣ１（Ｃ）が動作を開始する期間（動作開始期間）である。

第１転送信号φ１は、期間Ｔ（＃Ａ）の開始時刻ｃでローレベル（以下、「Ｌ」と記す。）の電位であって、時刻ｅで「Ｌ」からハイレベル（以下、「Ｈ」と記す。）の電位に移行し、時刻ｇで「Ｈ」から「Ｌ」に移行する。さらに、第１転送信号φ１は、時刻ｋで「Ｌ」から「Ｈ」に移行し、時刻ｎで「Ｈ」から「Ｌ」に移行する。そして、期間Ｔ（＃Ａ）の終了時刻ｐまで「Ｌ」を維持する。
第２転送信号φ２は、期間Ｔ（＃Ａ）の開始時刻ｃで「Ｈ」であって、時刻ｄで「Ｈ」から「Ｌ」に移行し、時刻ｈで「Ｌ」から「Ｈ」に移行する。さらに、第２転送信号φ２は、時刻ｊで「Ｈ」から「Ｌ」に移行し、時刻ｏで「Ｌ」から「Ｈ」に移行する。そして、期間Ｔ（＃Ａ）の終了時刻ｐまで「Ｈ」を維持する。
ここで、第１転送信号φ１と第２転送信号φ２とを比較すると、時刻ｃから時刻ｐの期間においては、共に「Ｌ」となる期間（例えば時刻ｄから時刻ｅ、時刻ｇから時刻ｈ）を挟んで、交互に「Ｈ」と「Ｌ」とを繰り返している。そして、第１転送信号φ１と第２転送信号φ２とは、同時に「Ｈ」となる期間を有さない。

記憶信号φｍ１（φｍ）は、期間Ｔ（＃Ａ）の開始時刻ｃにおいて「Ｈ」から「Ｌ」に移行し、時刻ｄで「Ｌ」から記憶レベル（以下、「Ｓ」と記す。）の電位に移行する。なお、詳細は後述するが、記憶レベル「Ｓ」は、「Ｈ」と「Ｌ」の間の電位で、ターンオンした記憶サイリスタＭのオン状態を維持できる電位をいう。
そして、記憶信号φｍ１（φｍ）は、時刻ｆで「Ｓ」から「Ｌ」に、時刻ｇで「Ｌ」から「Ｓ」に移行する。さらに、時刻ｉで「Ｓ」から「Ｌ」に、時刻ｊで「Ｌ」から「Ｓ」に、時刻ｌで「Ｓ」から「Ｌ」に、時刻ｎで「Ｌ」から「Ｈ」に移行する。そして、期間Ｔ（＃Ａ）の終了時刻ｐでは、「Ｈ」を維持する。記憶信号φｍは「Ｌ」、「Ｓ」、「Ｈ」の３つのレベルを有している。
記憶信号φｍ１（φｍ）は、第１転送信号φ１または第２転送信号φ２のいずれかが「Ｌ」のとき、「Ｌ」になっている。例えば、第１転送信号φ１が「Ｌ」である時刻ｃから時刻ｄ、第２転送信号φ２が「Ｌ」である時刻ｆから時刻ｇにおいて、記憶信号φｍ１（φｍ）は「Ｌ」である。

さて、保持信号φｂは、期間Ｔ（＃Ａ）の開始時刻ｃにおいて「Ｈ」であって、時刻ｍで「Ｈ」から「Ｌ」に移行する。そして、時刻ｏで「Ｌ」から「Ｈ」に移行し、期間Ｔ（＃Ａ）の終了時刻ｐでは「Ｈ」を維持する。

一方、点灯信号φＩ１（φＩ）は、本実施の形態では、後述するように発光サイリスタＬに発光（点灯）のための電流を供給する信号である。
点灯信号φＩは、期間Ｔ（＃Ａ）の開始時刻ｃで「Ｈ」であって、時刻ｎで「Ｈ」から点灯レベル（以下、「Ｌｅ」と記す。）の電位に移行する。なお、詳細は後述するが、「Ｌｅ」は、「Ｈ」と「Ｌ」の間の電位で、しきい電圧が高く設定された（点灯可能な）発光サイリスタＬをターンオンさせて点灯（発光）させうる電位をいう。
そして、点灯信号φＩは期間Ｔ（＃Ｂ）の開始時刻ｐにおいて「Ｌｅ」である。時刻ｒで「Ｌｅ」から「Ｈ」に移行し、時刻ｓで「Ｈ」から「Ｌｅ」に移行する。そして、期間Ｔ（＃Ｂ）の終了時刻ｔでは「Ｌｅ」を維持する。

（サイリスタの基本動作）
発光チップＣ１（Ｃ）の動作を説明する前に、サイリスタ（転送サイリスタＴ、記憶サイリスタＭ、保持サイリスタＢ、発光サイリスタＬ）の基本動作を説明する。
以下では、例として、図５に示したように、基板８０に設定されたサイリスタのアノード端子（Ｖｓｕｂ端子）に供給される基準電位Ｖｓｕｂを０Ｖ（「Ｈ」）、Ｖｇａ端子に供給される電源電位Ｖｇａを−３．３Ｖ（「Ｌ」）とする。そして、サイリスタは、図６（ｂ）に示したように、ガリウム（Ｇａ）と砒素（Ａｓ）を含むＧａＡｓ、ＧａＡｌＡｓ等の化合物半導体からなるｐ型の半導体層、ｎ型の半導体層を積層して構成されているとし、ｐｎ接合の拡散電位（順方向電位）Ｖｄを１．５Ｖとする。

サイリスタは、カソード端子にしきい電圧より低い電位（負側に大きい電位）が印加されるとターンオンする。ターンオン（オン）すると、サイリスタは、アノード端子とカソード端子との間が電流の流れやすい状態（オン状態）になる。サイリスタのしきい電圧は、ゲート端子の電位から拡散電位Ｖｄを引いた値である。よって、サイリスタのゲート端子の電位が−１．５Ｖであると、しきい電圧は−３Ｖとなる。すなわち、−３Ｖより低い電圧がカソード端子に印加されると、サイリスタがターンオンする。
そして、ターンオンすると、サイリスタのゲート端子は、サイリスタのアノード端子の電位（ここでは０Ｖ）になる。また、サイリスタのカソード端子は拡散電位Ｖｄ（ここでは−１．５Ｖ）となる。

サイリスタは、ターンオンすると、カソード端子の電位がオン状態を維持するために必要な電位より高い電位（負側に小さい電位）になるまで、オン状態を維持する。例えば、カソード端子が０Ｖ（「Ｈ」）になって、アノード端子と同電位になれば、サイリスタはターンオフ（オフ）する。ターンオフすると、サイリスタは、アノード端子とカソード端子との間が電流の流れにくい状態（オフ状態）になる。
逆に、サイリスタは、オン状態のカソード端子の電位が−１．５Ｖであるので、カソード端子に−１．５Ｖより低い電位が印加され、オン状態を維持しうる電流が供給されると、オン状態が維持され続ける。サイリスタは、ターンオンさせるための電位に比べ、オン状態を維持する電位が低い。
サイリスタは、ゲート端子の電位によって、オン状態をオフ状態に変えることができない。よって、サイリスタはオン状態を維持（保持、記憶）する機能を有しているといえる。
なお、発光サイリスタＬは、ターンオンによって生じる発光を利用する。

では、図５を参照しつつ、図８に示したタイミングチャートにしたがって、発光部６３および発光チップＣ１の動作を説明する。
（初期状態）
図８に示したタイミングチャートの時刻ａにおいて、発光部６３の発光チップＣ（Ｃ１〜Ｃ６０）のそれぞれのＶｓｕｂ端子は基準電位Ｖｓｕｂ（０Ｖ）に設定され、それぞれのＶｇａ端子は電源電位Ｖｇａ（−３．３Ｖ）に設定される（図４参照）。
そして、第１転送信号φ１、第２転送信号φ２、保持信号φｂがそれぞれ「Ｈ」に、記憶信号φｍ（φｍ１〜φｍ６０）、点灯信号φＩ（φＩ１〜φＩ３０）が「Ｈ」に設定される。

すると、第１転送信号ライン１０６が「Ｈ」になり、発光部６３の各発光チップＣのφ１端子を介して、各発光チップＣの第１転送信号線７２が「Ｈ」になる。同様に、第２転送信号ライン１０７が「Ｈ」になり、各発光チップＣのφ２端子を介して、各発光チップＣの第２転送信号線７３が「Ｈ」になる。記憶信号ライン１０８（１０８＿１〜１０８＿６０）が「Ｈ」になり、各発光チップＣのφｍ端子を介して、各発光チップＣの記憶信号線７４が「Ｈ」になる。そして、保持信号ライン１０３も「Ｈ」になり、各発光チップＣのφｂ端子を介して、各発光チップＣの保持信号線７６が「Ｈ」になる。さらに、点灯信号ライン１０９（１０９＿１〜１０９＿３０）が「Ｈ」になり、各発光チップＣのφＩ端子を介して、各発光チップＣの点灯信号線７５が「Ｈ」になる。
では、発光チップＣ１〜Ｃ６０は、並行して動作するので、発光チップＣ１を例として、発光チップＣ動作を説明する。

転送サイリスタＴ、記憶サイリスタＭ、保持サイリスタＢおよび発光サイリスタＬのアノード端子は「Ｈ」（０Ｖ）になる。
転送サイリスタＴ、記憶サイリスタＭ、保持サイリスタＢおよび発光サイリスタＬのそれぞれのカソード端子が接続された、第１転送信号線７２、第２転送信号線７３、記憶信号線７４、保持信号線７６、点灯信号線７５は「Ｈ」に設定されているので、転送サイリスタＴ、記憶サイリスタＭ、保持サイリスタＢおよび発光サイリスタＬのそれぞれのアノード端子およびカソード端子はともに「Ｈ」である。よって、転送サイリスタＴ、記憶サイリスタＭ、保持サイリスタＢおよび発光サイリスタＬはオフ状態にある。

さて、転送サイリスタＴのゲート端子Ｇｔは、電源線抵抗Ｒｔを介して電源電位Ｖｇａ（「Ｌ」：−３．３Ｖ）に設定されている。
同様に、記憶サイリスタＭのゲート端子Ｇｍは電源線抵抗Ｒｍを介して、保持サイリスタＢのゲート端子Ｇｂ（発光サイリスタＬのゲート端子Ｇｌも同じ）は電源線抵抗Ｒｂを介して、電源電位Ｖｇａ（「Ｌ」：−３．３Ｖ）に設定されている。

一方、図５中の転送サイリスタ列の一端側のゲート端子Ｇｔ１は、スタートダイオードＤｓのカソード端子に接続されている。そして、スタートダイオードＤｓのアノード端子は、「Ｈ」の第２転送信号線７３に接続されている。すると、スタートダイオードＤｓは、順方向の電圧が印加（順バイアス）されている。よって、スタートダイオードＤｓのカソード端子が接続されたゲート端子Ｇｔ１は、スタートダイオードＤｓのアノード端子の「Ｈ」（０Ｖ）からスタートダイオードＤｓの拡散電位Ｖｄ（１．５Ｖ）を引いた値、−１．５Ｖになる。転送サイリスタＴ１のしきい電圧は、前に説明したことから、ゲート端子Ｇｔ１の電位（−１．５Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた−３Ｖとなる。

なお、転送サイリスタＴ１に隣接する転送サイリスタＴ２のゲート端子Ｇｔ２は、ゲート端子Ｇｔ１に結合ダイオードＤｃ１を介して接続されているため、ゲート端子Ｇｔ１の電位（−１．５Ｖ）から結合ダイオードＤｃ１の拡散電位Ｖｄ（１．５Ｖ）を引いた−３Ｖの電位になり、転送サイリスタＴ２のしきい電圧は−４．５Ｖになる。
そして、転送サイリスタＴ３のゲート端子Ｇｔ３は、この計算によると、−４．５Ｖになることになるが、電源電位Ｖｇａ（−３．３Ｖ）より低くならないので、−３．３Ｖである。すなわち、本実施の形態では、各端子は、電源電位Ｖｇａ（−３．３Ｖ）より低い電位にはならない。そして、電源電位Ｖｇａ（−３．３Ｖ）に設定されたゲート端子を有するサイリスタのしきい電圧は−４．８Ｖとなる。
同様に、記憶サイリスタＭ１のゲート端子Ｇｍ１（発光サイリスタＬ１のゲート端子Ｇｌ１）は、ゲート端子Ｇｔ１に接続ダイオードＤｍ１を介して接続されているため、ゲート端子Ｇｔ１の電位（−１．５Ｖ）から接続ダイオードＤｍ１の拡散電位Ｖｄ（１．５Ｖ）を引いた−３Ｖになる。よって、記憶サイリスタＭ１（発光サイリスタＬ１のしきい電圧は−４．５Ｖになる。
このように、サイリスタのゲート端子の電位およびしきい電圧を求めることができる。ここでは、電源電位Ｖｇａ（−３．３Ｖ）より低いしきい電圧のサイリスタは動作しないので、これ以下では説明を省略する。

（動作開始）
時刻ｂにおいて、第１転送信号φ１が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。すると、しきい電圧が−３Ｖである転送サイリスタＴ１がターンオンする。転送サイリスタＴ３以降の番号の大きい奇数番目の転送サイリスタＴは、しきい電圧が−４．８Ｖであるので、ターンオンできない。一方、転送サイリスタＴ２は、しきい電圧が−４．５Ｖであり、第１転送信号φ１が「Ｈ」（０Ｖ）であるので、ターンオンできない。

転送サイリスタＴ１がターンオンすると、ゲート端子Ｇｔ１の電位は、アノード端子の電位である「Ｈ」（０Ｖ）になる。そして、転送サイリスタＴ１のカソード端子（第１転送信号線７２）の電位は、アノード端子の電位「Ｈ」（０Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになる。
すると、結合ダイオードＤｃ１が順バイアス状態になり、ゲート端子Ｇｔ２の電位は、ゲート端子Ｇｔ１の電位（０Ｖ）から結合ダイオードＤｃ１の拡散電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになる。これにより、転送サイリスタＴ２のしきい電圧が−３Ｖになる。
しかし、第２転送信号φ２は「Ｈ」であるので、転送サイリスタＴ２はターンオンしない。

一方、転送サイリスタＴ１がターンオンし、ゲート端子Ｇｔ１の電位が「Ｈ」（０Ｖ）になると、接続ダイオードＤｍ１が順バイアス状態になる。すると、ゲート端子Ｇｍ１の電位は−１．５Ｖになって、記憶サイリスタＭ１のしきい電圧は−３Ｖになる。しかし、記憶信号φｍ１（φｍ）は０Ｖ（「Ｈ」）であるので、記憶サイリスタＭ１はターンオンしない。
また、転送サイリスタＴ１がターンオンし、ゲート端子Ｇｔ１の電位が「Ｈ」（０Ｖ）になると、接続ダイオードＤｂ１も順バイアス状態になる。ゲート端子Ｇｔ１に順バイアス状態の接続ダイオードＤｍ１とＤｂ１とで接続されているゲート端子Ｇｂ１およびゲート端子Ｇｌ１の電位は−３Ｖになる。よって、保持サイリスタＢ１および発光サイリスタＬ１のしきい電圧は−４．５Ｖになる。しかし、保持信号φｂおよび点灯信号φＩ１（φＩ）は共に０Ｖ（「Ｈ」）であるので、いずれの保持サイリスタＢおよび発光サイリスタＬはターンオンしない。
よって、時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタなどに状態の変化が生じた後をいう。）においては、転送サイリスタＴ１のみがオン状態にある。

（動作状態）
時刻ｃにおいて、記憶信号φｍ１（φｍ）が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。すると、しきい電圧が−３Ｖである記憶サイリスタＭ１は、ターンオンする。
記憶サイリスタＭ１がターンオンすると、転送サイリスタＴ１の場合と同様に、ゲート端子Ｇｍ１の電位が「Ｈ」（０Ｖ）になる。すると、ゲート端子Ｇｍ１に接続ダイオードＤｂ１を介して接続されたゲート端子Ｇｂ１およびＧｌ１の電位が、−１．５Ｖになって、保持サイリスタＢ１および発光サイリスタＬ１のしきい電圧が−３Ｖになる。しかし、保持信号φｂおよび点灯信号φＩ１（φＩ）は共に「Ｈ」（０Ｖ）であるので、保持サイリスタＢ１はターンオンせず、発光サイリスタＬ１もターンオンしないので点灯（発光）しない。
よって、時刻ｃの直後においては、転送サイリスタＴ１および記憶サイリスタＭ１がオン状態を維持している。

なお、記憶サイリスタＭ１のカソード端子の電位は、「Ｈ」（０Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた値である−１．５Ｖになる。しかし、記憶サイリスタＭ１は抵抗Ｒｎ１を介して記憶信号線７４に接続されている。このため、記憶信号線７４の電位は、「Ｌ」（−３．３Ｖ）に維持されている。

時刻ｄにおいて、記憶信号φｍ１（φｍ）を「Ｌ」から「Ｓ」に、第２転送信号φ２を「Ｈ」から「Ｌ」に移行する。
「Ｓ」は、オン状態にある記憶サイリスタＭはオン状態を維持するが、オフ状態にある記憶サイリスタＭはターンオンできない電位である。
前述したように、時刻ｃにおいてターンオンさせる記憶サイリスタＭのしきい電圧は−３Ｖである。しかし、オン状態にある記憶サイリスタＭのカソード端子の電位は−１．５Ｖである。よって、「Ｓ」は、ターンオンさせるときのしきい電圧（−３Ｖ）より高く、オン状態のカソード端子の電位（−１．５Ｖ）より低い電位（−３Ｖ＜「Ｓ」≦−１．５Ｖ）に設定される。
よって、記憶信号φｍ１（φｍ）を「Ｌ」から「Ｓ」に移行しても、オン状態にある記憶サイリスタＭ１はオン状態を維持する。

一方、第２転送信号φ２を「Ｈ」から「Ｌ」に移行すると、しきい電圧が−３Ｖになっている転送サイリスタＴ２がターンオンする。
転送サイリスタＴ２がターンオンすると、ゲート端子Ｇｔ２の電位が「Ｈ」（０Ｖ）まで上昇する。そして、ゲート端子Ｇｔ２に結合ダイオードＤｃ２を介してゲート端子Ｇｔ３が接続された転送サイリスタＴ３のしきい電圧が−３Ｖになる。同様に、ゲート端子Ｇｔ２に接続ダイオードＤｍ２を介してゲート端子Ｇｍ２（Ｇｌ２）が接続された記憶サイリスタＭ２のしきい電圧が−３Ｖになる。
このとき、転送サイリスタＴ１はオン状態を維持しているので、転送サイリスタＴ３のカソード端子が接続された第１転送信号線７２の電位は、−１．５Ｖになっている。このため、転送サイリスタＴ３はターンオンしない。
また、記憶信号φｍ１（φｍ）は「Ｓ」であるので、記憶サイリスタＭ２はターンオンしない。
時刻ｄの直後においては、転送サイリスタＴ１およびＴ２がともにオン状態になっているとともに、記憶サイリスタＭ１もオン状態を維持している。

さて、時刻ｅにおいて、第１転送信号φ１を「Ｌ」から「Ｈ」に移行する。すると、転送サイリスタＴ１は、カソード端子とアノード端子との電位がともに「Ｈ」になるため、ターンオフする。
このとき、転送サイリスタＴ１のゲート端子Ｇｔ１は、電源線抵抗Ｒｔ１を介して電源線７１に接続されているので、電源電位Ｖｇａの−３．３Ｖになる。一方、ゲート端子Ｇｔ２は０Ｖになっている。よって、結合ダイオードＤｃ１は逆バイアス状態となるので、ゲート端子Ｇｔ２が「Ｈ」（０Ｖ）である影響は、ゲート端子Ｇｔ１には及ばない。
すなわち、電位が「Ｈ」（０Ｖ）になったゲート端子に逆バイアスのダイオードで接続されたゲート端子の電位は、「Ｈ」（０Ｖ）になったゲート端子からの影響を受けないので、以下では説明を省略する。
時刻ｅの直後においては、転送サイリスタＴ２および記憶サイリスタＭ１がオン状態を維持している。

次に、時刻ｆにおいて、記憶信号φｍ１（φｍ）を「Ｓ」から「Ｌ」（−３．３Ｖ）に移行すると、しきい電圧が−３Ｖの記憶サイリスタＭ２が新たにターンオンする（図８では＋Ｍ２ ｏｎ）。すなわち、既にオン状態にある記憶サイリスタＭ１に加え、記憶サイリスタＭ２がオン状態になる。すると、ゲート端子Ｇｍ２の電位が「Ｈ」（０Ｖ）になり、接続ダイオードＤｂ２を介して接続されたゲート端子Ｇｂ２およびＧｌ２の電位が−１．５Ｖになる。これにより、保持サイリスタＢ２および発光サイリスタＬ２のしきい電圧が−３Ｖになる。しかし、保持信号φｂおよび点灯信号φＩ１（φＩ）は共に「Ｈ」（０Ｖ）であるので、保持サイリスタＢ２はターンオンせず、発光サイリスタＬ２もターンオンしないので点灯（発光）しない。
よって、時刻ｆの直後においては、転送サイリスタＴ１および記憶サイリスタＭ１およびＭ２がオン状態を維持している。

時刻ｇにおいて、記憶信号φｍ１（φｍ）を「Ｌ」から「Ｓ」に、第１転送信号φ１を「Ｈ」から「Ｌ」に移行する。
記憶信号φｍ１（φｍ）を「Ｌ」から「Ｓ」にしても、オン状態にある記憶サイリスタＭ１、Ｍ２はオン状態を維持している。
一方、第１転送信号φ１を「Ｈ」から「Ｌ」に移行すると、しきい電圧が−３Ｖとなっている転送サイリスタＴ３がターンオンする。そして、ゲート端子Ｇｔ３の電位が「Ｈ」（０Ｖ）になって、ゲート端子Ｇｔ３に結合ダイオードＤｃ３で接続された転送サイリスタＴ４のしきい電圧が−３Ｖになる。同様に、ゲート端子Ｇｔ３に接続ダイオードＤｍ３で接続された記憶サイリスタＭ３のしきい電圧が−３Ｖになる。
このとき、転送サイリスタＴ２はオン状態を維持している。よって、転送サイリスタＴ２のカソード端子が接続された第２転送信号線７３の電位は、−１．５Ｖに維持されているので、転送サイリスタＴ４はターンオンしない。
また、記憶信号φｍ１（φｍ）は「Ｓ」であるので、記憶サイリスタＭ３はターンオンしない。
時刻ｇの直後においては、転送サイリスタＴ２およびＴ３がともにオン状態になっていて、記憶サイリスタＭ１、Ｍ２もオン状態を維持している。

次に、時刻ｈにおいて、第２転送信号φ２を「Ｌ」から「Ｈ」にする。すると、時刻ｅと同様に、転送サイリスタＴ２がターンオフする。転送サイリスタＴ２のゲート端子Ｇｔ２は、電源線抵抗Ｒｔ２を介して、電源電位Ｖｇａの−３．３Ｖになる。
時刻ｈの直後においては、転送サイリスタＴ３および記憶サイリスタＭ１、Ｍ２がオン状態を維持している。

時刻ｉにおいて、記憶信号φｍ１（φｍ）を「Ｓ」から「Ｌ」（−３．３Ｖ）にすると、時刻ｆと同様に、しきい電圧が−３Ｖの記憶サイリスタＭ３がターンオンする。すると、ゲート端子Ｇｍ３の電位が「Ｈ」（０Ｖ）になるので、ゲート端子Ｇｍ３に接続ダイオードＤｂ３を介して接続されたゲート端子Ｇｂ３およびＧｌ３の電位が−１．５Ｖになって、保持サイリスタＢ３および発光サイリスタＬ３のしきい電圧が−３Ｖになる。しかし、保持信号φｂおよび点灯信号φＩ１（φＩ）は共に「Ｈ」（０Ｖ）であるので、保持サイリスタＢ３はターンオンせず、発光サイリスタＬ３もターンオンしないので点灯（発光）しない。
よって、時刻ｉの直後においては、転送サイリスタＴ３および記憶サイリスタＭ１、Ｍ２、Ｍ３がオン状態を維持している。

時刻ｊにおいて、記憶信号φｍ１（φｍ）を「Ｌ」から「Ｓ」に、第２転送信号φ２を「Ｈ」から「Ｌ」に移行する。
すると、時刻ｇと同様に、オン状態にある記憶サイリスタＭ１、Ｍ２、Ｍ３はオン状態を維持する。
一方、第２転送信号φ２を「Ｈ」から「Ｌ」に移行すると、しきい電圧が−３Ｖとなっている転送サイリスタＴ４がターンオンする。そして、ゲート端子Ｇｔ４の電位が「Ｈ」（０Ｖ）になって、ゲート端子Ｇｔ４に結合ダイオードＤｃ４で接続された転送サイリスタＴ５のしきい電圧が−３Ｖになる。同様に、ゲート端子Ｇｔ４に接続ダイオードＤｍ４で接続された記憶サイリスタＭ４のしきい電圧が−３Ｖになる。
このとき、転送サイリスタＴ３はオン状態を維持しているので、転送サイリスタＴ５のカソード端子が接続された第１転送信号線７２の電位は、オン状態の転送サイリスタＴ３により−１．５Ｖに維持されている。よって、転送サイリスタＴ５はターンオンしない。
また、記憶信号φｍ１（φｍ）は「Ｓ」であるので、記憶サイリスタＭ４はターンオンしない。
よって、時刻ｊの直後においては、転送サイリスタＴ３およびＴ４がともにオン状態になっていて、記憶サイリスタＭ１、Ｍ２、Ｍ３がオン状態を維持している。

時刻ｋにおいて、第１転送信号φ１を「Ｌ」から「Ｈ」に移行する。すると、時刻ｈと同様に、転送サイリスタＴ３がターンオフする。そして、転送サイリスタＴ３のゲート端子Ｇｔ３は、電源線抵抗Ｒｔ３を介して、電源電位Ｖｇａの−３．３Ｖになる。
よって、時刻ｋの直後においては、記憶サイリスタＭ１、Ｍ２、Ｍ３および転送サイリスタＴ４がオン状態を維持している。

時刻ｌにおいて、記憶信号φｍ１（φｍ）を「Ｓ」から「Ｌ」にすると、時刻ｉと同様に、しきい電圧が−３Ｖの記憶サイリスタＭ４がターンオンする。すると、ゲート端子Ｇｍ４の電位が「Ｈ」（０Ｖ）になるので、ゲート端子Ｇｍ４に接続ダイオードＤｂ４を介して接続されたゲート端子Ｇｂ４およびＧｌ４の電位が−１．５Ｖになって、保持サイリスタＢ４および発光サイリスタＬ４のしきい電圧が−３Ｖになる。しかし、保持信号φｂおよび点灯信号φＩ１（φＩ）は共に「Ｈ」（０Ｖ）であるので、保持サイリスタＢ４はターンオンせず、発光サイリスタＬ４もターンオンしないので点灯（発光）しない。

さて、時刻ｌの直後において、転送サイリスタＴ４および記憶サイリスタＭ１、Ｍ２、Ｍ３、Ｍ４がオン状態にある。すなわち、期間Ｔ（＃Ａ）において、点灯させる発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４に対応する記憶サイリスタＭ１、Ｍ２、Ｍ３、Ｍ４がオン状態になることにより、点灯させる発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４の位置（番号）に関する情報が記憶サイリスタＭに記憶されたことになる。
そして、記憶サイリスタＭ１、Ｍ２、Ｍ３、Ｍ４がオン状態にあって、それぞれのゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、Ｇｍ４がすべて「Ｈ」（０Ｖ）となっている。このため、これらのゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、Ｇｍ４とそれぞれ接続ダイオードＤｂ１、Ｄｂ２、Ｄｂ３、Ｄｂ４で接続された保持サイリスタＢ１、Ｂ２、Ｂ３、Ｂ４および発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４のしきい電圧はすべて−３Ｖになっている。

そこで、時刻ｍにおいて、保持信号φｂを「Ｈ」から「Ｌ」（−３．３Ｖ）に移行する。すると、しきい電圧がそれぞれ−３Ｖとなっている保持サイリスタＢ１、Ｂ２、Ｂ３、Ｂ４がターンオンする。
なお、保持サイリスタＢは抵抗Ｒｃを介して保持信号線７６に接続されている。よって、１個の保持サイリスタＢがオン状態になって、そのカソード端子の電位が−１．５Ｖになっても、保持信号線７６の電位は「Ｌ」（−３．３Ｖ）を維持する。このため、しきい電圧が「Ｌ」より高い、複数の保持サイリスタＢ（ここでは、保持サイリスタＢ１、Ｂ２、Ｂ３、Ｂ４）を残らずターンオンさせうる。

保持サイリスタＢ１、Ｂ２、Ｂ３、Ｂ４がターンオンすると、それぞれのゲート端子Ｇｂ１、Ｇｂ２、Ｇｂ３、Ｇｂ４はそれぞれ「Ｈ」（０Ｖ）になる。ゲート端子Ｇｂ１、Ｇｂ２、Ｇｂ３、Ｇｂ４はゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、Ｇｌ４に接続されているので、発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４のしきい電圧は−１．５Ｖになる。

そして、時刻ｎにおいて、記憶信号φｍ１（φｍ）を「Ｌ」から「Ｈ」に移行する。すると、オン状態を維持していた記憶サイリスタＭ１、Ｍ２、Ｍ３、Ｍ４がすべてターンオフする。これにより、記憶サイリスタＭから、点灯させようとする発光サイリスタＬの位置（番号）に関する情報（１、２、３、４）が失われることになる。
しかし、保持サイリスタＢ１、Ｂ２、Ｂ３、Ｂ４がターンオンし、点灯させようとする発光サイリスタＬの位置（番号）の情報（１、２、３、４）を維持しているため、記憶サイリスタＭから点灯させようとする発光サイリスタＬの位置（番号）の情報が失われても構わない。すなわち、保持サイリスタＢは、記憶サイリスタＭが記憶していた点灯させようとする発光サイリスタＬの位置（番号）の情報を引き継いで保持するする役割を有している。

時刻ｎにおいて、点灯信号φＩ１（φＩ）を「Ｈ」から「Ｌｅ」に移行すると、しきい電圧が−１．５Ｖになっている発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４がターンオンし、点灯（発光）する。
点灯レベル「Ｌｅ」は、発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４を点灯させている時刻ｎから時刻ｒの期間において、番号が５以上の記憶サイリスタＭがオン状態になることで、オン状態になった記憶サイリスタＭと同じ番号の発光サイリスタＬが点灯（発光）することがないように選択される。前述したように、オン状態になった記憶サイリスタＭと同じ番号の発光サイリスタＬのしきい電圧は−３Ｖである。よって、点灯レベル「Ｌｅ」は発光サイリスタＬ１〜Ｌ４のしきい電圧である−１．５Ｖより低く且つ−３Ｖより高く（−３Ｖ＜「Ｌｅ」≦−１．５Ｖ）設定される。
なお、発光サイリスタＬは、抵抗を設けず点灯信号線７５に接続されている。しかし、点灯信号φＩ１は電流駆動されるので、抵抗を介さなくても、発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４をターンオンしうる。本実施の形態では、複数（ここでは４個）の発光サイリスタＬを同時に点灯させている。
なお、本実施の形態では、「同時に点灯」とは、点灯信号φＩ１（φＩ）が「Ｈ」から「Ｌｅ」になることにより、しきい電圧が「Ｌｅ」より高い発光サイリスタＬが点灯することをいう。このとき、前述したように、発光サイリスタＬは複数であってもよい。

同じ時刻ｎにおいて、第１転送信号φ１を「Ｈ」から「Ｌ」（−３．３Ｖ）に移行し、しきい電圧が−３Ｖとなっている転送サイリスタＴ５をターンオンさせている。
よって、時刻ｎの直後においては、転送サイリスタＴ４、Ｔ５および保持サイリスタＢ１、Ｂ２、Ｂ３、Ｂ４がオン状態になっていて、発光サイリスタＬ１〜Ｌ４が点灯（オン）状態になっている。

時刻ｏにおいて、保持信号φｂを「Ｌ」から「Ｈ」に移行すると、オン状態の保持サイリスタＢ１〜Ｂ４がターンオフする。これにより、保持サイリスタＢから、点灯させる発光サイリスタＬの位置（番号）に関する情報（１、２、３、４）が失われる。しかし、時刻ｏの前の時刻ｎにおいて、既に発光サイリスタＬ１〜Ｌ４を点灯させているので、保持サイリスタＢから点灯させる発光サイリスタＬの位置（番号）に関する情報が失われても構わない。

また、時刻ｏにおいて、第２転送信号φ２を「Ｌ」から「Ｈ」に移行することで、転送サイリスタＴ４がターンオフする。
よって、時刻ｏの直後においては、転送サイリスタＴ５がオン状態であるとともに、発光サイリスタＬ１〜Ｌ４が点灯（オン）状態を維持している。

期間Ｔ（＃Ｂ）の開始時刻ｐにおいて、記憶信号φｍを「Ｈ」から「Ｌ」に移行すると、しきい電圧が−３Ｖになっている記憶サイリスタＭ５がターンオンする。すると、保持サイリスタＢ５（発光サイリスタＬ５）のゲート端子Ｇｂ５（Ｇｌ５）の電位は−１．５Ｖになる。そして、保持サイリスタＢ５および発光サイリスタＬ５のしきい電圧は−３Ｖになる。
なお、時刻ｐにおいて、点灯信号φＩ１（φＩ）が「Ｌｅ」になっているが、前述したように、「Ｌｅ」は−３Ｖより高い電位であるので、発光サイリスタＬ５はターンオンせず、オフ（消灯）状態を維持する。

その後、時刻ｑまでの期間において、期間Ｔ（＃Ａ）で説明したと同様に、記憶サイリスタＭ７およびＭ８をターンオンさせる。なお、発光サイリスタＬ６は点灯（ターンオン）させないため、記憶サイリスタＭ６をターンオンさせるタイミングにおいても記憶信号φｍ１(φｍ)を「Ｓ」に維持し、記憶サイリスタＭ６をターンオンさせていない。

そして、時刻ｒにおいて、点灯信号φＩ１（φＩ）を「Ｌｅ」から「Ｈ」に移行する。すると、発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ４がターンオフして消灯する。
後は、これまで説明したと同様のことが繰り返される。

以上説明したように、本実施の形態では、期間Ｔ（＃Ａ）において、グループ＃Ａの４個の発光サイリスタＬ１〜Ｌ４を同時に点灯させるため、記憶サイリスタＭ１〜Ｍ４をターンオンさせて発光サイリスタＬ１〜Ｌ４の位置（番号）に関する情報を記憶させている。次の期間Ｔ（＃Ｂ）において、グループ＃Ｂの３個の発光サイリスタＬ５、Ｌ７、Ｌ８を同時に点灯させるため、記憶サイリスタＭ５、Ｍ７、Ｍ８をターンオンさせて発光サイリスタＬ５、Ｌ７、Ｌ８の位置（番号）に関する情報を記憶させる。
そして、期間Ｔ（＃Ａ）における時刻ｎから期間Ｔ（＃Ｂ）における時刻ｒにおいて、発光サイリスタＬ１〜Ｌ４を同時に点灯（発光）させている。
すなわち、次のグループの点灯させる発光サイリスタＬを指定して記憶するステップ(記憶ステップ)と、前のグループの指定された発光サイリスタＬを点灯させるステップ（点灯ステップ）とを同時に行なっている。これにより、発光している期間（発光期間）の割合（発光デューティ）を高くしている。
そして、発光デューティを高めるために、記憶サイリスタＭと発光サイリスタＬの間に保持サイリスタＢを設け、オン状態になった記憶サイリスタＭによって、発光サイリスタＬがターンオンしないようにしている。

なお、前述したように、発光チップＣ（Ｃ１〜Ｃ６０）は、第１転送信号φ１、第２転送信号φ２および保持信号φｂが共通に供給されて、並行して動作する。そして、発光チップＣ（Ｃ１〜Ｃ６０）は、画像データに基づいて、点灯させようとする発光サイリスタＬを指定する記憶信号φｍ（φｍ１〜φｍ６０）が個別に供給されている。そして、２個の発光チップＣ（Ｃ１〜Ｃ６０）を組にして、組毎に共通に点灯信号φＩ（φＩ１〜φＩ３０）が供給されている。点灯信号φＩは、ある１つの発光期間（例えば、図８における時刻ｎから時刻ｒまでの期間）において、組に属する２個の発光チップＣの点灯させる発光サイリスタＬの数に応じて電流駆動により電流を供給する。ある１つの発光期間において、点灯させる発光サイリスタＬの数は、画像データにて事前に分かっている。よって、点灯させる発光サイリスタＬの数に応じて、点灯信号φＩに流す電流を設定することは容易である。
本実施の形態では、発光チップＣ毎に複数の発光サイリスタＬを同時に点灯させると共に、発光デューティが高いので、発光部６３を用いたプリントヘッド１４による感光体ドラム１２への書込時間を短くしうる。

このように、本実施の形態では、転送サイリスタＴ、記憶サイリスタＭ、保持サイリスタＢおよび発光サイリスタＬを用いている。これにより、図６に示したように、配線（上部配線）の数が増加し、発光チップＣの幅が増大するおそれがある。

（下部配線）
図９（ａ）は、本実施の形態における積層半導体層を用いた下部配線２００（電源線７１）の構造をより詳細に説明するための平面図である。図９（ｂ）は、図９（ａ）のＩＸＢ−ＩＸＢ線での断面図である。ここでは、下部配線２００を模式的に示しているので、図６（ａ）および（ｂ）に示したものとは一致しない。
図９（ａ）に示すように、下部配線２００上には、絶縁層８５（図９（ｂ）参照）を介して、上部配線２１０が設けられている。上部配線２１０の一部は、絶縁層８５を除去して設けられたスルーホール（開口）Ｑを介して、ｐ型電極１３５に接続されている。上部配線２１０の一部は、スルーホールＱを介して、アイランド１５０に接続されている。ここでは、図６（ａ）と異なり、アイランド１５０を個々に分けずに説明する。上部配線２１０も個々に分けずに説明する。
なお、詳細な説明は省略するが、図６（ａ）および（ｂ）で説明したように、アイランド１５０の最上層がｎ型の第４半導体層８４である場合には、ｎ型の第４半導体層８４上にｎ型電極を設けている。同様に、アイランド１５０の最上層がｐ型の第３半導体層８３である場合には、ｐ型の第３半導体層８３上にｐ型電極１３５を設けている。上部配線２１０は、スルーホールＱを介して、これらのｎ型電極またはｐ型電極１３５と接続されている。

図９（ｂ）に示すように、積層半導体層を用いた下部配線２００は、ｐ型の半導体である基板８０上に積層されたｐ型の第１半導体層８１と、ｐ型の第１半導体層８１上に積層されたｎ型の第２半導体層８２と、ｎ型の第２半導体層８２上に積層されたｐ型の第３半導体層８３と、さらにｐ型の第３半導体層８３上にオーミック接触する材料にて構成されたｐ型電極１３５とを備えている。
そして、下部配線２００は、図６（ｂ）では図示しなかったが、露出させたｐ型の第１半導体層８１上に、第２金属層の一例としてのｐ型の半導体層にオーミック接触する材料により構成されるｐ型電極１３６を備えている。さらに、ｐ型電極１３６と露出させたｎ型の第２半導体層８２とを繋ぐように、ｎ型の半導体層にオーミック接触する材料により構成される第１金属層の一例としての短絡配線１２６を備えている。短絡配線１２６は、ｎ型の第２半導体層８２に対するｎ型電極を兼ねている。すなわち、短絡配線１２６は、ｐ型の第１半導体層８１上にｐ型電極１３６を間に挟んで形成されている。一方、短絡配線１２６は、ｎ型の第２半導体層８２上に直接形成されている。なお、短絡配線１２６とｐ型電極１３６とは、ともに金属の材料からなるため、オーミック接触が得られている。
さらに、図９（ｂ）では、絶縁層８５、絶縁層８５に設けられたスルーホールＱ、上部配線２１０を備えている。

次に、下部配線２００の動作について説明する。
本実施の形態では、基板８０の裏面にはＶｓｕｂ端子となる裏面共通電極が形成され、基準電位Ｖｓｕｂ（０Ｖ）が供給されている。これにより、ｐ型の第１半導体層８１の電位は基準電位Ｖｓｕｂ（０Ｖ）になっている。一方、ｐ型電極１３５には、電源電位Ｖｇａ（−３．３Ｖ）が供給されている。これにより、ｐ型の第３半導体層８３の電位は電源電位Ｖｇａ（−３．３Ｖ）になっている。
そして、ｐ型の第１半導体層８１とｎ型の第２半導体層８２とは、短絡配線１２６により接続されているので、同電位になっている。すると、ｎ型の第２半導体層８２とｐ型の第３半導体層８３との間のｐｎ接合に、基準電位Ｖｓｕｂ（０Ｖ）と電源電位Ｖｇａ（−３．３Ｖ）との電位差が印加されている。このとき、ｎ型の第２半導体層８２とｐ型の第３半導体層８３との間のｐｎ接合は逆バイアスになるので、ｐｎ接合の作る空乏層により、基準電位Ｖｓｕｂ（０Ｖ）と電源電位Ｖｇａ（−３．３Ｖ）との電位差を保持することになる。ＧａＡｓ、ＧａＡｌＡｓ等の化合物半導体からなるｐ型の半導体層、ｎ型の半導体層を積層して形成されたｐｎ接合の逆バイアスにおける耐電圧（降伏電圧）は、基準電位Ｖｓｕｂ（０Ｖ）と電源電位Ｖｇａ（−３．３Ｖ）との電位差より大きい。よって、ｐ型の第３半導体層８３上に形成されたｐ型電極１３５は、電源電位Ｖｇａ（−３．３Ｖ）に維持されうる。
以上説明したように、積層半導体層を用いた下部配線２００では、ｐ型の半導体である基板８０と積層半導体層の最上層であるｐ型の第３半導体層８３とに印加された電位に対して、ｐ型の半導体である基板８０とｐ型の第３半導体層８３との間にあるｐｎ接合のいずれかが逆バイアスになるように、ｐ型の半導体である基板８０とｐ型の第３半導体層８３との間の半導体層（ｎ型の第２半導体層８２）の電位を固定すればよいことになる。

なお、本実施の形態では、ｐ型の第３半導体層８３とその上に設けられたｐ型電極１３５とは同電位である。よって、ｐ型の第３半導体層８３とｐ型電極１３５とが一体となって配線として働くと考えることができる。ここでは、第８アイランド１４８の基板８０を含んでｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３、ｐ型電極１３５をまとめて下部配線２００と呼ぶ。

なお、ｎ型の第２半導体層８２とｐ型の第１半導体層８１とを短絡配線１２６により同じ電位にしない場合は、ｎ型の第２半導体層８２の電位は、不安定な状態（フローティング状態）になってしまう。そして、ノイズ等により、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３が形成するｐｎｐトランジスタが動作して、ｐ型電極１３５（電源線７１）の電源電位Ｖｇａ（−３．３Ｖ）を変動させることが考えられる。すると、発光チップＣの動作が不安定になってしまう。

なお、半導体層の電位を固定するためには、半導体層に良好なオーミック接触が得られることが必要である。ＧａとＡｓを含むＧａＡｓ、ＧａＡｌＡｓ等の化合物半導体において、ｐ型の半導体層に対してオーミック接触する材料としては、亜鉛（Ｚｎ）含むＡｕ（金）（ＡｕＺｎ）が好ましい。一方、ｎ型の半導体層に対してオーミック接触する材料としては、ゲルマニウム（Ｇｅ）を含むＡｕ（ＡｕＧｅ）が好ましい。

なお、下部配線２００のｐ型電極１３５には、上記したように、ＡｕＺｎが用いられる。この場合、ｐ型電極１３５とｐ型の第３半導体層８３とが電源線７１として働く。しかし、この電源線７１は、ＡｌまたはＡｌ合金を用いた上部配線２１０と比較すると、抵抗が高い。
電源線７１は、図５および図６（ａ）で示したように、電源線抵抗Ｒｔ、Ｒｍ、Ｒｂをそれぞれ介して、転送サイリスタＴ、記憶サイリスタＭ、保持サイリスタＢ、発光サイリスタＬのゲート端子Ｇｔ、Ｇｍ、Ｇｂ、Ｇｌに接続されている。前述したように、電源線７１は、転送サイリスタＴ、記憶サイリスタＭ、保持サイリスタＢ、発光サイリスタＬがターンオフしたときに、ゲート端子Ｇｔ、Ｇｍ、Ｇｂ、Ｇｌの電位を、「Ｈ」（０Ｖ）から「Ｌ」（電源電位Ｖｇａ（−３．３Ｖ））に設定する役割を有している。よって、発光サイリスタＬを点灯（発光）するための電流と異なって、電源線７１に大きな電流を流すことを要しない。よって、電源線７１は、抵抗が高くても用いうる。

（発光チップの製造方法）
発光チップＣは、次のように製造される。
ｐ型の半導体である基板８０に、ｐ型の第１半導体層８１と、ｎ型の第２半導体層８２と、ｐ型の第３半導体層８３と、ｎ型の第４半導体層８４とを順に積層したのち、ｎ型の第４半導体層８４の表面から、ｐ型の基板８０に到達するまでエッチングすることで、メサ構造の複数のアイランドを構成する（図６（ａ）および（ｂ）参照）。
その後、下部配線２００を構成する第８アイランド１４８において、ｐ型の第１半導体層８１の表面を露出させ、ｐ型電極１３６を形成する領域を形成する（図９（ｂ）参照）。
次に、同じく第８アイランド１４８において、ｎ型の第２半導体層８２の表面を露出させ、短絡配線１２６を形成する領域を形成する（図９（ｂ）参照）。
そして、ｐ型の第３半導体層８３の表面を露出させ、ゲート端子Ｇｔ、Ｇｍ、Ｇｂ、Ｇｌおよび電源線抵抗Ｒｔ、Ｒｍ、Ｒｂ、抵抗Ｒｎ、Ｒｃ、電流制限抵抗Ｒ１、Ｒ２、結合ダイオードＤｃおよび接続ダイオードＤｍ、Ｄｂのアノード端子、ｐ型電極１３５を形成する領域を形成する（図６（ｂ）参照）。

その後、露出したｐ型の第１半導体層８１上およびｐ型の第３半導体層８３上に、リフトオフにより、ｐ型の半導体層にオーミック接触する材料によるｐ型電極（ｐ型電極１３５および１３６を含む。）を形成する。同様に、露出したｎ型の第２半導体層８２上およびｎ型の第４半導体層８４上に、リフトオフにより、ｎ型の半導体層にオーミック接触する材料によるｎ型電極および短絡配線１２６を形成する（図９（ｂ）参照）。
そして、基板８０の全面に絶縁層８５を形成し、ｎ型電極上およびｐ型電極上の予め定められた位置に、スルーホールＱを形成する。
そして、上部配線２１０を形成する（図９（ｂ）参照）。
ここで示す製造方法では、ｎ型電極と短絡配線１２６とを同時に形成しうる。

（下部配線の他の構成）
図１０は、積層半導体層を用いた下部配線２００（電源線７１）の他の構成を説明するための断面図である。図１０に示す下部配線２００の、図９（ｂ）に示した下部配線２００との違いは、短絡配線１３７をｐ型の半導体層にオーミック接触する材料にて形成したことにある。このため、ｎ型の第２半導体層８２上には、ｎ型の半導体層にオーミック接触する材料にてｎ型電極１２７が設けられている。
すなわち、短絡配線１３７は、ｐ型の第１半導体層８１上に直接形成されている。一方、短絡配線１３７は、ｎ型の第２半導体層８２上にｎ型電極１２７を間に挟んで形成されている。
この構成例は、前述の製造方法において、短絡配線１３７をｐ型の半導体層にオーミック接触する材料で形成すればよい。

図１１（ａ）は、積層半導体層を用いた下部配線２００（電源線７１）のさらに他の構成を説明するための平面図である。図１１（ｂ）は、図１１（ａ）のＸＩＢ−ＸＩＢ線での断面図である。図１１（ａ）および（ｂ）に示す下部配線２００の、図９（ａ）および（ｂ）に示した下部配線２００との違いは、短絡配線１２６とｐ型電極１３６とを、第８アイランド１４８の長手方向（図１１（ａ）および（ｂ）における左右方向）に延伸して設けていることにある。このことにより、ｎ型の第２半導体層８２の電位がより安定に固定される。なお、ｎ型の第２半導体層８２は、第８アイランド１４８の長手方向において露出するように加工されている。
この構成は、前述した発光チップＣの製造方法で製造しうる。
なお、この構成を、図１０に示した構成に適用してもよい。

図１２（ａ）は、積層半導体層を用いた下部配線２００（電源線７１）の抵抗を低減した構成を説明するための平面図である。図１２（ｂ）は、図１２（ａ）のＸＩＩＢ−ＸＩＩＢ線での断面図である。図１２（ａ）および（ｂ）に示す下部配線２００の、図９（ａ）および（ｂ）に示した下部配線２００との違いは、上部配線２１０が設けられていない下部配線２００の部分（ｐ型電極１３５上）に、スルーホールＱを設け、スルーホールＱを覆うように、上部配線２１０を下部配線２００に重ね合わせて設けていることにある。スルーホールＱを覆う上部配線２１０により、下部配線２００の抵抗を小さくしている。
なお、図１２（ａ）および（ｂ）では、ｐ型電極１３５上にスルーホールＱを第８アイランド１４８の長手方向にｐ型電極１３５に沿って細長く設け、このスルーホールＱを覆うように上部配線２１０を形成した。しかし、スルーホールＱを複数設け、複数のスルーホールＱを繋ぐように、上部配線２１０を形成してもよい。
この構成は、前述した発光チップＣの製造方法で製造しうる。

図１３は、４層の積層半導体層を用いた下部配線２０５（電源線７１）を説明するための断面図である。
これまで説明した下部配線２００は、ｐ型の半導体である基板８０上に積層されたｐ型の第１半導体層８１と、ｐ型の第１半導体層８１上に積層されたｎ型の第２半導体層８２と、ｎ型の第２半導体層８２上に積層されたｐ型の第３半導体層８３とからなる３層の積層半導体層と、ｐ型電極１３５とから構成されていた。
図１３に示す下部配線２０５は、ｐ型の半導体である基板８０上に積層されたｐ型の第１半導体層８１と、ｐ型の第１半導体層８１上に積層されたｎ型の第２半導体層８２と、ｎ型の第２半導体層８２上に積層されたｐ型の第３半導体層８３と、ｐ型の第３半導体層８３上に積層されたｎ型の第４半導体層８４とからなる４層の積層半導体層と、ｎ型の第４半導体層８４上に設けられたｎ型電極１２７から構成されている。

図１３では、図９（ａ）および（ｂ）に示したｐ型電極１３６に加え、ｐ型の第３半導体層８３上に設けられたｐ型電極１３８を新たに備えている。そして、図９（ａ）および（ｂ）に示した短絡配線１２６に加え、ｐ型の第３半導体層８３上に設けられたｐ型電極１３８とｎ型の第４半導体層８４とを跨いで構成される短絡配線１２８を新たに備えている。
ｐ型の第１半導体層８１を基準電位Ｖｓｕｂ（０Ｖ）に、ｎ型の第４半導体層８４を電源電位Ｖｇａ（−３．３Ｖ）に設定すると、ｐ型の第１半導体層８１とｎ型の第２半導体層８２とが同電位になり、且つ、ｐ型の第３半導体層８３とｎ型の第４半導体層８４とが同電位になる。これにより、ｎ型の第２半導体層８２とｐ型の第３半導体層８３との間のｐｎ接合が逆バイアスになって、基準電位Ｖｓｕｂ（０Ｖ）と電源電位Ｖｇａ（−３．３Ｖ）との電位差を保持する。これにより、下部配線２０５の電位を安定にしうる。
すなわち、積層半導体層を用いた下部配線２０５では、ｐ型の半導体である基板８０と積層半導体層の最上層であるｎ型の第４半導体層８４とに印加された電位に対して、ｐ型の半導体である基板８０とｎ型の第４半導体層８４との間にあるｐｎ接合のいずれかが逆バイアスになるように、ｐ型の半導体である基板８０とｎ型の第４半導体層８４との間の半導体層（ｎ型の第２半導体層８２、ｐ型の第３半導体層８３）の電位を固定すればよいことになる。
なお、図１３に示した構成は、前述した発光チップＣの製造方法を若干変更することで製造できる。

なお、ｎ型の第２半導体層８２およびｐ型の第３半導体層８３の電位を短絡配線１２６および１２８により固定しない場合には、ｎ型の第２半導体層８２およびｐ型の第３半導体層８３の電位が不安定な状態（フローティング状態）になってしまう。そして、ノイズ等により、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３、ｎ型の第４半導体層８４が形成するｐｎｐｎサイリスタがオン状態（ラッチアップ）になって、ｎ型電極１２７（電源線７１）の電源電位Ｖｇａ（−３．３Ｖ）を変動させることが考えられる。すると、発光チップＣの動作が不安定になってしまう。

以上説明したように、下部配線を構成する積層半導体層のいずれかのｐｎ接合を逆バイアスするように、積層半導体層の半導体層の電位を固定することで、下部配線の電位の安定が向上する。積層半導体層の半導体の電位の固定は、本実施の形態で示した方法に限らない。また、下部配線を構成する積層半導体層の基板と最上層の半導体層とに印加される電位の極性も、積層半導体層の半導体の電位の固定の方法を変更することにより、変更しうる。

本実施の形態では、図５に示した自己走査型発光素子アレイ（ＳＬＥＤ）について説明したが、保持サイリスタＢを有さない構成のＳＬＥＤ、記憶サイリスタＭおよび保持サイリスタＢを有さない構成のＳＬＥＤなど他の構成のＳＬＥＤにも適用できることは明らかである。
また、積層半導体層を利用した下部配線２００は、電源電位Ｖｇａを供給する電源線７１に用いたが、他の信号線などに用いてもよい。
さらに、上部配線２１０は、１層としたが、２層以上の多層配線であってもよい。

本実施の形態では、ｐ型の半導体である基板８０上に、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３、ｎ型の第４半導体層８４を順に積層した。しかし、ｐ型の半導体である基板８０がｐ型の第１半導体層８１を兼ねることで、ｐ型の第１半導体層８１を省略してもよい。
また、本実施の形態では、アノードコモンのサイリスタを用いたが、ｎ型の半導体である基板上に、ｎ型の半導体層、ｐ型の半導体層、ｎ型の半導体層、ｐ型の半導体層を順次積層して構成されるカソードコモンのサイリスタも、回路の極性を変更することによって用いうる。

１…画像形成装置、１１…画像形成ユニット、１２…感光体ドラム、１３…帯電器、１４…プリントヘッド、１５…現像器、２４…定着器、６１…ハウジング、６２…回路基板、６３…発光部、６４…ロッドレンズアレイ、６５…発光装置、８０…基板、８１…ｐ型の第１半導体層、８２…ｎ型の第２半導体層、８３…ｐ型の第３半導体層、８４…ｎ型の第４半導体層、１００…信号発生回路、Ｔ…転送サイリスタ、Ｍ…記憶サイリスタ、Ｂ…保持サイリスタ、Ｌ…発光サイリスタ、２００、２０５…下部配線、２１０…上部配線、１２６、１２８、１３７…短絡配線

Claims (9)

1. 基板と、
   前記基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも４層積層した第１積層半導体層により構成されるｐｎｐｎ構造の複数の発光サイリスタと、
   前記基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも３層積層した第２積層半導体層により構成され、当該基板と前記第２積層半導体層の最上層の半導体層とに印加された電位に対して、当該基板と前記最上層の半導体層と間のいずれかのｐｎ接合が逆バイアスになるように、当該最上層の半導体層と当該基板との間の半導体層の電位が固定された下部配線と、
   前記下部配線上に、絶縁層を挟んで当該下部配線と交差するように設けられた上部配線と
   を備えることを特徴とする発光チップ。
2. 前記下部配線における前記第２積層半導体層は、メサ構造に加工されていることを特徴とする請求項１に記載の発光チップ。
3. 前記下部配線における前記第２積層半導体層は、前記最上層の半導体層上に、当該最上層の半導体層に対して、オーミック接触する材料による電極をさらに備えていることを特徴とする請求項１または２に記載の発光チップ。
4. 前記下部配線における前記第２積層半導体層は、隣接する異なる導電型の半導体層の一方にオーミック接触する材料で形成された第１金属層が、他方にオーミック接触する材料で形成された第２金属層上に延伸して積層されて、前記基板と前記最上層の半導体層との間の半導体層の電位が固定されることを特徴とする請求項１ないし３のいずれか１項に記載の発光チップ。
5. 前記第１金属層および前記第２金属層は、前記下部配線の長手方向に沿って設けられていることを特徴とする請求項４に記載の発光チップ。
6. 前記下部配線の一部は、当該下部配線上の絶縁膜に設けられた開口上に前記上部配線が重ね合わされていることを特徴とする請求項１ないし５のいずれか１項に記載の発光チップ。
7. 前記第１積層半導体層および前記第２積層半導体層を構成する半導体層がガリウム（Ｇａ）および砒素（Ａｓ）を含む化合物半導体からなり、導電型がｐ型である半導体層にオーミック接触する材料が亜鉛（Ｚｎ）を含む金（Ａｕ）（ＡｕＺｎ）であって、導電型がｎ型である半導体層にオーミック接触する材料がゲルマニウム（Ｇｅ）を含む金（Ａｕ）（ＡｕＧｅ）であることを特徴とする請求項１ないし６のいずれか１項に記載の発光チップ。
8. 基板と、前記基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも４層積層した第１積層半導体層により構成されるｐｎｐｎ構造の複数の発光サイリスタと、当該基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも３層積層した第２積層半導体層により構成され、当該基板と前記第２積層半導体層の最上層の半導体層とに印加された電位に対して、当該基板と前記最上層の半導体層と間のいずれかのｐｎ接合が逆バイアスになるように、当該最上層の半導体層と当該基板との間の半導体層の電位が固定された下部配線と、前記下部配線上に、絶縁層を挟んで当該下部配線と交差するように設けられた上部配線とを備える発光チップを備え、像保持体を露光する露光手段と、
   前記露光手段から照射される光を前記像保持体に結像させる光学手段と
   を備えたことを特徴とするプリントヘッド。
9. 像保持体を帯電する帯電手段と、
   基板と、前記基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも４層積層した第１積層半導体層により構成されるｐｎｐｎ構造の複数の発光サイリスタと、当該基板上に、当該基板を含んで導電型の異なる半導体層を少なくとも３層積層した第２積層半導体層により構成され、当該基板と前記第２積層半導体層の最上層の半導体層とに印加された電位に対して、当該基板と前記最上層の半導体層と間のいずれかのｐｎ接合が逆バイアスになるように、当該最上層の半導体層と当該基板との間の半導体層の電位が固定された下部配線と、前記下部配線上に、絶縁層を挟んで当該下部配線と交差するように設けられた上部配線とを備える発光チップを備え、前記像保持体を露光する露光手段と、
   前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、
   前記像保持体に形成された静電潜像を現像する現像手段と、
   前記像保持体に現像された画像を被転写体に転写する転写手段と
   を備えたことを特徴とする画像形成装置。

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